JP6659403B2

JP6659403B2 - 半導体装置、映像システムおよび映像信号出力方法

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Description

本発明は、半導体装置、映像システムおよび映像信号出力方法に関する。

映像信号の出力制御に関する技術として以下の技術が知られている。例えば、特許文献１には、メインＣＰＵと、メインＣＰＵの初期化処理中に撮像装置が出力した画像データを受信するカメラ入力制御手段と、メインＣＰＵの初期化処理中に画像データをディスプレイの出力する表示制御手段と、を含むマイクロプロセッサが記載されている。

特許文献２には、映像音声信号処理部から入力されたＶｉｄｅｏデータおよびピクセルクロックを解析し、正規の信号かどうかを判定した後、不正規の場合は内部で擬似的に生成したダミーＶｉｄｅｏデータおよびダミーピクセルクロックをもとにＴＭＤＳ（Transition Minimized Differential Signaling）を生成し出力することが記載されている。

特開２０１２−２８８６８号公報特開２０１０−１４７５４２号公報

外部から供給されるデジタルの映像データをアナログの映像信号に変換して出力するビデオエンコーダとして機能する半導体装置が知られている。ビデオエンコーダから出力される映像信号は、液晶ディスプレイ等の表示装置に供給され、該ディスプレイにおいて、当該映像信号に基づく映像が表示される。ビデオエンコーダに供給されるデジタルの映像データは、例えば、ビデオデコーダとして機能するＳｏＣ（System-on-a-chip）から出力される。

ビデオデコーダとして機能するＳｏＣと、ビデオエンコーダとして機能する半導体装置とを組み合わせて構成される映像システムにおいては、以下のような問題が想定される。すなわち、ＳｏＣを構成する集積回路は、回路規模が比較的大きいことから、電源投入から起動が完了するまでの起動時間がビデオエンコーダを構成する半導体装置よりも長くなる場合が多い。従って、電源投入後ＳｏＣが完全に起動するまでの間、ビデオエンコーダを構成する半導体装置には映像データが入力されず、従ってビデオエンコーダは映像信号を出力することができないので、表示装置に映像を表示させることができない。このように、電源投入直後において表示装置に映像が表示されない期間が生じると、ユーザは、映像システムが故障しているものと誤認してしまうおそれがある。特に、車載カメラによって撮影された映像を表示する車載用の映像システムは、安全性にかかわるため、表示装置に映像が表示されない期間が長期間（例えば数秒間）に亘って生じることは好ましくないと考えられる。

本発明は、上記した点に鑑みてなされたものであり、映像データが入力されない場合でも、長期間に亘り映像が表示されない状態が生じることを回避することを目的とする。

本発明に係る半導体装置は、外部から供給される第１の映像データが入力される映像データ入力端子と、前記第１の映像データの入力の有無を判定する判定部と、第２の映像データを保持する映像データ保持部と、前記判定部において前記第１の映像データの入力があると判定された場合に前記第１の映像データに応じた映像信号を出力し、前記判定部において前記第１の映像データの入力がないと判定された場合に前記第２の映像データに応じた出力映像信号を出力する出力部と、を含み、前記判定部は、前記第１の映像データに付随する第１のクロック信号とは異なる第２のクロック信号に同期して動作する。

本発明に係る映像システムは、上記の半導体装置と、前記第１の映像データを出力する映像データ出力装置と、を含む。

本発明に係る映像信号出力方法は、半導体装置の外部からの第１の映像データに付随する第１のクロック信号とは異なる第２のクロック信号に同期して前記第１の映像データの入力の有無を判定し、前記第１の映像データの入力があると判定した場合に入力された第１の映像データに応じた映像信号を前記半導体装置の外部に出力し、前記第１の映像データの入力がないと判定した場合に前記半導体装置の内部に保持する第２の映像データに応じた映像信号を前記半導体装置の外部に出力する、というものである。

本発明によれば、映像データが入力されない場合でも、長期間に亘り映像が表示されない状態が生じることを回避することができる。

本発明の実施形態に係る映像システムの構成を示すブロック図である。本発明の実施形態に係るビデオエンコーダの構成を示すブロック図である。本発明の実施形態に係る第２のセレクタの動作の一例を示すタイムチャートである。本発明の実施形態に係るビデオエンコーダの部分的な構成を示すブロック図である。本発明の実施形態に係るカウンタおよび第３のセレクタの動作の一例を示すタイムチャートである。本発明の実施形態に係るカウンタおよび第３のセレクタの動作の一例を示すタイムチャートである。

以下、本発明の実施形態の一例を図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。

[第１の実施形態]
図１は、本発明の実施形態に係る映像システム１００の構成を示すブロック図である。映像システム１００は、ビデオエンコーダ１０、ビデオデコーダ４０、水晶発振回路５０、ビデオカメラ６０およびディスプレイ７０を含んで構成されている。

ビデオカメラ６０は映像を撮像する撮像装置である。ビデオカメラ６０によって撮像された映像に応じたアナログの映像信号は、ビデオデコーダ４０に供給される。

ビデオデコーダ４０は、ビデオカメラ６０から供給されたアナログの映像信号をデジタルデータに変換する。また、ビデオデコーダ４０は、ビデオカメラ６０によって撮影された映像を認識し、当該映像に文字、図形、記号等を付加した合成映像を生成し、これをデジタルの映像データＤｖとしてビデオエンコーダ１０に供給する。ビデオデコーダ４０は、映像データＤｖとともに、ピクセルクロック信号Ｃｐ、ビデオエンコーダ１０に対する指令を含むＩ２Ｃ方式によるシリアル通信信号ＳＤＡおよびＳＣＬをビデオエンコーダ１０に供給する。ビデオデコーダ４０は、例えば、必要とされる一連の機能を半導体チップ上に集積したＳｏＣとして構成されている。

水晶発振回路５０は、水晶振動子を含んで構成され、水晶クロック信号Ｃｑを生成し、これをビデオエンコーダ１０に供給する。水晶クロック信号Ｃｑおよびピクセルクロック信号Ｃｐの周波数は実質的に同じであり、例えば２７ＭＨｚである。

ビデオエンコーダ１０は、ビデオデコーダ４０とは別体の半導体装置として構成されている。ビデオエンコーダ１０は、ビデオデコーダ４０から出力される映像データＤｖ、シリアル通信信号ＳＤＡ、ＳＣＬおよびピクセルクロック信号Ｃｐがそれぞれ入力される入力端子３１、３２および３３を有する。また、ビデオエンコーダ１０は、水晶発振回路５０から出力される水晶クロック信号Ｃｑが入力される入力端子３４を有する。

ビデオエンコーダ１０は、ピクセルクロック信号Ｃｐに同期してデジタルの映像データＤ_Ｖに応じたアナログの映像信号であるコンポジット映像信号ＣＶＢＳ（Composite Video, Blanking, and Sync）を生成し、これを出力端子３５から出力する。出力端子３５から出力されたコンポジット映像信号ＣＶＢＳは、ディスプレイ７０に供給される。なお、ビデオエンコーダ１０、ビデオデコーダ４０および水晶発振回路５０は、同一の配線基板上に搭載されていてもよい。

ディスプレイ７０は、液晶ディスプレイ等の表示装置であり、ビデオエンコーダ１０から出力されるコンポジット映像信号ＣＶＢＳに応じた映像を表示画面に表示させる。

図２は、ビデオエンコーダ１０の詳細な構成を示すブロック図である。ビデオエンコーダ１０は、内部映像メモリ１１、判定部１２、第１のセレクタ１３、第２のセレクタ１４、インターフェース部１５、ＰＬＬ（phase locked loop）回路１６、分周回路１７およびエンコードブロック２０を含む。

内部映像メモリ１１は、例えば、ＲＧＢまたはＹＵＶの形式によって内部映像データを固定値として保持するメモリである。内部映像データは、例えば青色画像や黒色画像等の単色の静止画像を示す映像データであってもよいし、文字、図形、記号等を含む静止画像を示す映像データであってもよい。

第１のセレクタ１３は、内部映像メモリ１１に格納されている内部映像データおよびビデオデコーダ４０から出力される映像データＤｖのいずれか一方を選択し、選択した映像データをエンコードブロック２０に供給する。第１のセレクタ１３は、判定部１２から出力される判定信号Ｓｄおよびインターフェース部１５から出力される選択指令信号Ｓｃに基づいて映像データの選択を行う。

エンコードブロック２０は、第１のセレクタ１３によって選択されたデジタルの映像データを、公知の技術を用いてアナログのコンポジット映像信号ＣＶＢＳに変換して出力する回路ブロックである。エンコードブロック２０は、同期生成部２２、ＶＢＩ（Vertical Blanking Interval）生成部２３、輝度・色差生成部２４、色副搬送波生成部２５、ＣＶＢＳ生成部２６を含んで構成されている。

同期生成部２２は、ディスプレイ７０において映像を表示させる際に必要となる同期タイミングを生成する回路ブロックである。ＶＢＩ生成部２３は、ＶＢＩすなわち垂直帰線消去期間において映像データ以外のデータ（例えばコピーガード用のデータ）を挿入する処理を行う回路ブロックである。輝度・色差生成部２４は、第１のセレクタ１３を介して供給される映像データによって示される映像の輝度および色差を示す信号を生成する回路ブロックである。色副搬送波生成部２５は、色信号を輝度信号に重畳するための副搬送波を生成する回路ブロックである。ＣＶＢＳ生成部２６は、デジタル・アナログ変換器を含んで構成され、同期生成部２２、ＶＢＩ生成部２３、輝度・色差生成部２４、色副搬送波生成部２５からそれぞれ出力される信号を統合してデジタル−アナログ変換を行い、これをコンポジット映像信号ＣＶＢＳとして出力する回路ブロックである。コンポジット映像信号ＣＶＢＳは、出力端子３５から出力され、ディスプレイ７０に供給される。エンコードブロック２０を構成する上記の各回路ブロックは、分周回路１７から供給される内部クロック信号ＣＬＫ１〜ＣＬＫ３に同期して動作する。

判定部１２は、ビデオデコーダ４０から出力された映像データＤｖがビデオエンコーダ１０に入力されているか否かを判定する。判定部１２は、例えば、映像データＤｖに含まれる水平同期信号および垂直同期信号の少なくとも一方の有無を判定することで、映像データＤｖの入力の有無を判定してもよい。判定部１２は、判定結果を示す判定信号Ｓｄを生成し、これを第１のセレクタ１３に供給する。判定部１２は、水晶発振回路５０から出力される水晶クロック信号Ｃｑに同期して動作する。判定部１２は、例えば、電源投入直後またはシステムリセット後に初期化されて初期状態となる。判定部１２は、初期状態において、映像データＤ_Ｖの入力の有無にかかわらず、映像データＤ_Ｖの入力があることを示す判定信号Ｓｄを出力する。

インターフェース部１５は、ビデオデコーダ４０から出力されるＩ２Ｃ方式によるシリアル通信信号ＳＤＡおよびＳＣＬに基づく選択指令信号Ｓｃを第１のセレクタ１３に供給する。すなわち、第１のセレクタ１３における映像データの選択は、判定部１２のおける判定結果およびインターフェース部１５を介して供給されるビデオデコーダ４０からの指令に基づいて行われる。インターフェース部１５は、ビデオデコーダ４０から出力されるピクセルクロック信号Ｃｐおよび水晶発振回路５０から出力される水晶クロック信号Ｃｑのうち、第２のセレクタ１４によって選択されたクロック信号に同期して動作する。

第２のセレクタ１４は、ビデオデコーダ４０から出力されるピクセルクロック信号Ｃｐおよび水晶発振回路５０から出力される水晶クロック信号Ｃｑのうちのいずれか一方を選択し、選択したクロック信号をＰＬＬ回路１６に供給する。第２のセレクタ１４は、判定信号Ｓｄが映像データＤ_Ｖの入力がないこと示す場合には水晶クロック信号Ｃｑを選択し、判定信号Ｓｄが映像データＤ_Ｖの入力があること示す場合にはピクセルクロック信号Ｃｐを選択する。

ＰＬＬ回路１６は、ピクセルクロック信号Ｃｐおよび水晶クロック信号Ｃｑのうち、第２のセレクタ１４で選択されたクロック信号に同期した基準クロック信号ＣＬＫ０を生成し、これを分周回路１７に供給する。

分周回路１７は、基準クロック信号ＣＬＫ０を分周した、互いに周波数が異なる複数の内部クロック信号ＣＬＫ１〜ＣＬＫ３を生成し、これをエンコードブロック２０に供給する。内部クロック信号ＣＬＫ１〜ＣＬＫ３は、エンコードブロック２０を構成する各回路ブロックに適宜供給される。なお、本実施形態では、分周回路１７において３種類の内部クロック信号を生成する場合を例示しているがこれに限定されるものではなく、エンコードブロック２０において必要とされる周波数の内部クロック信号が分周回路１７において生成される。

以下に、映像システム１００の動作を時系列に沿って説明する。

映像システム１００の電源が投入されると、ビデオエンコーダ１０および水晶発振回路５０が起動する。判定部１２は、水晶クロック信号Ｃｑが入力されることで動作を開始する。電源投入時においては、ビデオエンコーダ１０は初期化され、ビデオエンコーダ１０を構成する全てのレジスタの値が初期値にリセットされる。初期状態において、判定部１２が出力する判定信号Ｓｄは、映像データＤ_Ｖの入力の有無にかかわらず、映像データＤ_Ｖの入力があること示す状態となる。これにより、第１のセレクタ１３は、映像データＤ_Ｖおよび内部映像データのうち、映像データＤ_Ｖを選択する。また、第２のセレクタ１４は、ピクセルクロック信号Ｃｐおよび水晶クロック信号Ｃｑのうち、ピクセルクロック信号Ｃｐを選択する。

ビデオデコーダ４０は起動時間がビデオエンコーダ１０よりも長く、電源投入後しばらくの間（例えば数秒）その機能を発揮することができない。従って、電源投入後しばらくの間、映像データＤ_Ｖおよびピクセルクロック信号Ｃｐは、ビデオエンコーダ１０には入力されない。従って、第２のセレクタ１４からは、ピクセルクロック信号Ｃｐは出力されないので、分周回路１７において内部クロック信号ＣＬＫ１〜ＣＬＫ３は生成されず、エンコードブロック２０は、電源投入直後は停止状態を維持する。

その後、判定部１２は、映像データＤ_Ｖの入力がないことを示す判定信号Ｓｄを出力する。第２のセレクタ１４は、判定信号Ｓｄに基づいて水晶クロック信号Ｃｑを選択し、これをＰＬＬ回路１６に供給する。ＰＬＬ回路１６は、水晶クロック信号Ｃｑに同期した基準クロック信号ＣＬＫ０を生成し、これを分周回路１７に供給する。分周回路１７は、水晶クロック信号Ｃｑに同期した内部クロック信号ＣＬＫ１〜ＣＬＫ３を生成し、これらをエンコードブロック２０に供給する。エンコードブロック２０は、内部クロック信号ＣＬＫ１〜ＣＬＫ３が供給されることで、水晶クロック信号Ｃｑに同期した動作を開始する。

第１のセレクタ１３は、映像データＤ_Ｖの入力がないことを示す判定信号Ｓｄに基づいて内部映像メモリ１１に格納された内部映像データを選択し、これをエンコードブロック２０に供給する。エンコードブロック２０は、内部映像データに基づいてコンポジット映像信号ＣＶＢＳを生成し、これをディスプレイ７０に供給する。これによりディスプレイ７０の表示画面には内部映像データに基づく映像（例えば、青色画像または黒色画像等の単色の静止画像など）が表示される。

その後、ビデオデコーダ４０が完全に起動し、その機能を発揮できる状態になり、映像データＤ_Ｖおよびピクセルクロック信号Ｃｐがビデオエンコーダ１０に入力されると、判定部１２は、映像データＤ_Ｖの入力があることを示す判定信号Ｓｄを出力する。

第２のセレクタ１４は、映像データＤ_Ｖの入力があることを示す判定信号Ｓｄに基づいてピクセルクロック信号Ｃｐを選択し、これをＰＬＬ回路１６に供給する。ＰＬＬ回路１６は、ピクセルクロック信号Ｃｐに同期した基準クロック信号ＣＬＫ０を生成し、これを分周回路１７に供給する。分周回路１７は、ピクセルクロック信号Ｃｐに同期した内部クロック信号ＣＬＫ１〜ＣＬＫ３を生成し、これらをエンコードブロック２０に供給する。エンコードブロック２０は、内部クロック信号ＣＬＫ１〜ＣＬＫ３が供給されることで、ピクセルクロック信号Ｃｐに同期した動作を行う。

第１のセレクタ１３は、映像データＤ_Ｖの入力があることを示す判定信号Ｓｄに基づいてビデオデコーダ４０から供給された映像データＤ_Ｖを選択し、これをエンコードブロック２０に供給する。エンコードブロック２０は、映像データＤ_Ｖに基づいてコンポジット映像信号ＣＶＢＳを生成し、これをディスプレイ７０に供給する。これによりディスプレイ７０の表示画面にはビデオデコーダ４０から出力された映像データＤ_Ｖに基づく映像が表示される。

なお、映像データＤ_Ｖがビデオエンコーダ１０に入力されている場合でも、シリアル通信信号ＳＤＡおよびＳＣＬによってビデオエンコーダ１０に指令を与えることで、内部映像データに基づく映像をディスプレイ７０に表示させることも可能である。

以上のように、本実施形態に係るビデオエンコーダ１０およびこれを含む映像システム１００によれば、ビデオデコーダ４０から映像データＤ_Ｖおよびピクセルクロック信号Ｃｐが出力されていない期間でも、ビデオエンコーダ１０が保持する内部映像データに基づく映像をディスプレイ７０に自律的に表示させることができる。すなわち、映像データがビデオエンコーダ１０に入力されない場合でもディスプレイ７０に映像が何も表示されない状態が長期間（例えば数秒間）も亘り生ずることを回避することができる。これにより、ユーザが映像システム１００の故障を誤認してしまうことを防止できる。

なお、本実施形態では、内部映像データを内部映像メモリ１１に固定値として保持する場合を例示したが、内部映像メモリ１１と同等のデータ領域を内部レジスタ空間に割り当てることで、任意の輝度・色レベルの内部映像データをビデオエンコーダ１０の外部から設定できるように構成してもよい。

また、本実施形態では、水晶発振回路５０を含むシステム構成を例示したが、ビデオエンコーダ１０は、水晶発振回路を持たないシステムにおいても適切に動作することが可能である。水晶発振回路を持たないシステムにおいては、水晶クロック信号Ｃｑが入力される入力端子３４の電位を例えばグランドレベルに固定する。これにより、判定部１２は、動作停止状態となるので、判定信号Ｓｄは初期状態、すなわち映像データＤ_Ｖの入力があることを示す状態に固定される。これにより、第１のセレクタ１３は、選択指令信号Ｓｃによって内部映像データが選択されない限り、映像データＤ_Ｖを選択する。一方、第２のセレクタ１４は、常にピクセルクロック信号Ｃｐを選択する。従って、ディスプレイ７０には、選択指令信号Ｓｃによって内部映像データが選択されない限り、映像データＤ_Ｖに基づく映像が表示される。

また、本実施形態では、ピクセルクロック信号Ｃｐとは異なるクロック信号としてビデオエンコーダ１０の外部に設けられた水晶発振回路５０から出力される水晶クロック信号Ｃｑを用いる場合を例示したが、水晶クロック信号Ｃｑに代えて、ビデオエンコーダ１０の内部に形成されたＣＲ発振回路等の発振回路から出力されるクロック信号を用いてもよい。

［第２の実施形態］
本発明の第２の実施形態について説明する前に、上記した第１の実施形態に係る第２のセレクタ１４の動作について説明する。図３は、第２のセレクタ１４の動作の一例を示すタイムチャートであり、第２のセレクタ１４に入力されるピクセルクロック信号Ｃｐ、水晶クロック信号Ｃｑ、判定信号Ｓｄおよび第２のセレクタ１４の出力信号が示されている。

図３に示すように、第２のセレクタ１４は、例えば、判定信号Ｓｄがハイレベルの場合にピクセルクロック信号Ｃｐを選択し、判定信号Ｓｄがローレベルの場合に水晶クロック信号Ｃｑを選択する。ここで、ピクセルクロック信号Ｃｐおよび水晶クロック信号Ｃｑは、非同期であるため、判定信号Ｓｄのレベル反転のタイミングによっては、図３において破線で囲んだ部分のように、ヒゲ状のパルスが発生するおそれがある。このようなヒゲ状のパルスがインターフェース部１５に入力された場合には、インターフェース部１５内でタイミングエラーが発生し、誤動作を引き起こす可能性がある。

図４は、本発明の第２の実施形態に係るビデオエンコーダ１０Ａの部分的な構成を示すブロック図である。なお、図４には、インターフェース部１５およびその入力段の構成のみが示されており、その他の構成要素（内部映像メモリ１１、判定部１２、第１のセレクタ１３、第２のセレクタ１４、ＰＬＬ回路、分周回路１７およびエンコードブロック２０）の図示は省略されている。

第２の実施形態に係るビデオエンコーダ１０Ａは、第１の実施形態に係るビデオエンコーダ１０の構成に対し、カウンタ１８および第３のセレクタ１９を更に含む。

カウンタ１８は、水晶クロック信号Ｃｑのパルス数をカウントし、そのカウント値が所定値Ａに達する前はローレベルの信号を出力し、カウント値が所定値Ａに達した場合にハイレベルの信号を出力する。カウンタ１８の出力信号は、第３のセレクタ１９に供給される。

第３のセレクタ１９は、ピクセルクロック信号Ｃｐおよび水晶クロック信号Ｃｑのいずれか一方を、カウンタ１８の出力信号に応じて選択する。第３のセレクタ１９は、カウンタ１８の出力信号がローレベルの場合（すなわち、カウンタのカウント値が所定値Ａに達していない場合）には、ピクセルクロック信号Ｃｐを選択し、カウンタ１８の出力信号がハイレベルの場合（すなわち、カウンタのカウント値が所定値Ａに達した場合）には、水晶クロック信号Ｃｑを選択する。すなわち、第３のセレクタ１９は、初期状態において、ピクセルクロック信号Ｃｐを選択するように構成されている。ピクセルクロック信号Ｃｐおよび水晶クロック信号Ｃｑのうち、第３のセレクタ１９によって選択されたクロック信号は、インターフェース部１５に供給される。インターフェース部１５は、第３のセレクタ１９によって選択されたクロック信号に同期して動作する。

図５Ａは、電源投入直後におけるカウンタ１８および第３のセレクタ１９の動作の一例を示すタイムチャートである。

映像システム１００に電源が投入されると、水晶発振回路５０が起動し、ビデオエンコーダ１０Ａに水晶クロック信号Ｃｑが入力される。一方、電源投入後、ビデオデコーダ４０が完全に起動するまでの間、ビデオエンコーダ１０Ａにピクセルクロック信号Ｃｐは入力されない。

カウンタ１８は、水晶クロック信号Ｃｑのパルス数のカウントを開始する。水晶クロック信号Ｃｑのパルス数のカウント値が所定値Ａに達するまでの間、カウンタ１８の出力信号はローレベルを維持する。これにより、第３のセレクタ１９はピクセルクロック信号Ｃｐを選択する。しかしながら、上記のように、ビデオエンコーダ１０Ａにはピクセルクロック信号Ｃｐが入力されていないので、第３のセレクタ１９からピクセルクロック信号Ｃｐが出力されず、インターフェース部１５は動作しない。

その後、カウンタ１８のカウント値が所定値Ａに達すると、カウンタ１８は、ハイレベルの出力信号を出力する。これにより第３のセレクタ１９は、水晶クロック信号Ｃｑを選択し、これをインターフェース部１５に供給する。インターフェース部１５は、水晶クロック信号Ｃｑに同期して動作する。カウンタ１８は、カウント値が所定値Ａに達すると所定値Ａを保持するので、カウンタ１８の出力信号はハイレベルを維持する。これにより、インターフェース部１５に水晶クロック信号Ｃｑが供給される状態が維持される。

以上のように、本発明の第２の実施形態に係るビデオエンコーダ１０Ａによれば、カウンタ１８のカウント値が所定値Ａに達した後は、インターフェース部１５に供給されるクロック信号の切り替りが発生しないので、インターフェース部１５にヒゲ状のパルスが入力されるリスクを低減することができる。従って、インターフェース部１５内におけるタイミングエラーの発生を防止することができる。

図５Ｂは、水晶発振回路を持たないシステムにおけるカウンタ１８および第３のセレクタ１９の動作の一例を示すタイムチャートである。

水晶発振回路を持たないシステムにおいては、カウンタ１８のカウント値は常に０となるので、カウンタ１８の出力信号は常にローレベルとなる。従って、第３のセレクタ１９は、初期状態において選択しているピクセルクロック信号Ｃｐの選択を維持し、インターフェース部１５には、常にピクセルクロック信号Ｃｐが供給される。

このように第２の実施形態に係るビデオエンコーダ１０Ａの構成によれば、水晶発振回路を持たないシステムにおいても適切な動作を行うことが可能となる。従って、水晶発振回路の有無に応じて回路構成を変更することが不要となるので、製造工程において回路構成を選択するためのヒューズトリミングやマスク変更が不要となる。

なお、ビデオエンコーダ１０、１０Ａは、本発明における半導体装置の一例である。映像システム１００は、本発明における映像システムの一例である。映像データＤ_Ｖは、本発明における第１の映像データの一例である。内部映像データは、本発明における第２の映像データの一例である。入力端子３１は、本発明における映像データ入力端子の一例である。入力端子３３は、本発明における第１のクロック入力端子の一例である。入力端子３４は、本発明における第２のクロック入力端子の一例である。判定部１２は、本発明における判定部の一例である。第１のセレクタ１３およびエンコードブロック２０は、本発明における出力部の一例である。エンコードブロック２０は、本発明における生成部の一例である。第１のセレクタ１３は、本発明における第１の選択部の一例である。第２のセレクタ１４は、本発明における第２の選択部の一例である。第３のセレクタ１９は、本発明における第３の選択部の一例である。インターフェース部１５は、本発明におけるインターフェース部の一例である。カウンタ１８は、本発明におけるカウンタの一例である。ビデオデコーダ４０は、本発明における映像データ出力装置の一例である。ビデオカメラ６０は、本発明における撮像装置の一例である。ディスプレイ７０は、本発明における表示装置の一例である。

１０、１０Ａビデオエンコーダ
１１内部映像メモリ
１２判定部
１３第１のセレクタ
１４第２のセレクタ
１５インターフェース部
１６ＰＬＬ回路
１７分周回路
１８カウンタ
１９第３のセレクタ
２０エンコードブロック
３１、３２、３３、３４入力端子
４０ビデオデコーダ
６０ビデオカメラ
７０ディスプレイ
１００映像システム
Ｄ_Ｖ映像データ
Ｓｄ選択信号
Ｃｐピクセルクロック信号
Ｃｑ水晶クロック信号

Claims

外部から供給される第１の映像データが入力される映像データ入力端子と、
前記第１の映像データの入力の有無を判定する判定部と、
第２の映像データを保持する映像データ保持部と、
前記判定部において前記第１の映像データの入力があると判定された場合に入力された第１の映像データに応じた映像信号を出力し、前記判定部において前記第１の映像データの入力がないと判定された場合に前記第２の映像データに応じた映像信号を出力する出力部と、
を含み、
前記判定部は、前記第１の映像データに付随する第１のクロック信号とは異なる第２のクロック信号に同期して動作する
半導体装置。
前記判定部は、前記第１の映像データの入力の有無を判定した結果を示す判定信号を出力し、
前記出力部は、
前記判定信号が前記第１の映像データの入力があることを示す場合に入力された第１の映像データを選択し、前記判定信号が前記第１の映像データの入力がないことを示す場合に前記第２の映像データを選択する第１の選択部と、
前記第１の映像データおよび前記第２の映像データのうち前記第１の選択部で選択された映像データに応じた映像信号を生成する生成部と、
を含む
請求項１に記載の半導体装置。
前記第１の映像データおよび前記第２の映像データは、デジタルデータであり、
前記生成部は、前記映像信号としてアナログ映像信号を生成する
請求項２に記載の半導体装置。
前記第１のクロック信号が入力される第１のクロック入力端子と、
前記第２のクロック信号が入力される第２のクロック入力端子と、
を更に含み、
前記判定部は、初期状態において前記第１の映像データの入力があることを示す判定信号を出力する
請求項２または請求項３に記載の半導体装置。
前記判定信号が前記第１の映像データの入力があることを示す場合に前記第１のクロック信号を選択し、前記判定信号が前記第１の映像データの入力がないことを示す場合に前記第２のクロック信号を選択する第２の選択部を更に含み、
前記生成部は、前記第１のクロック信号および前記第２のクロック信号のうち前記第２の選択部で選択されたクロック信号に同期して動作する
請求項４に記載の半導体装置。
前記第２のクロック信号のパルス数をカウントするカウンタと、
初期状態において前記第１のクロック信号を選択し、前記カウンタのカウント値が所定値に達した場合に前記第２のクロック信号を選択する第３の選択部と、
外部から供給される前記第１の選択部における映像データの選択指令を前記第１のクロック信号および前記第２のクロック信号のうち前記第３の選択部で選択されたクロック信号に同期して前記第１の選択部に供給するインターフェース部と、を更に含む
請求項５に記載の半導体装置。
請求項１から請求項６のいずれか１項に記載の半導体装置と、
前記第１の映像データを出力する映像データ出力装置と、
を含む映像システム。
映像を撮像する撮像装置と、
前記映像信号に応じた映像を表示する表示装置と、
を更に含み、
前記映像データ出力装置は、前記撮像装置によって撮像された映像を含むデジタルデータを前記第１の映像データとして出力する
請求項７に記載の映像システム。
半導体装置の外部からの第１の映像データに付随する第１のクロック信号とは異なる第２のクロック信号に同期して前記第１の映像データの入力の有無を判定し、
前記第１の映像データの入力があると判定した場合に入力された第１の映像データに応じた映像信号を前記半導体装置の外部に出力し、
前記第１の映像データの入力がないと判定した場合に前記半導体装置の内部に保持する第２の映像データに応じた映像信号を前記半導体装置の外部に出力する
映像信号出力方法。