JP6651488B2 - 容量性差動回路およびデジタルシグマデルタ帰還回路を備えるａｄｃ - Google Patents

Description

本発明は、容量性差動回路およびデジタルシグマデルタ帰還回路を備えるＡＤＣに関する。

生体計測信号は、血圧、呼吸および心拍などの患者の生理的状態を示す電子信号である。最新の病院の患者監視システムは、ケーブルレス環境へ移行しており、患者は、患者の近くに位置するデータ処理システムに、生体計測データ信号をワイヤレスで送信する１つ以上のデバイスを着用する。患者は、ナースステーションなどのアグリゲータにデータをワイヤレスで送信する１つ以上の電池式センサーデバイスを着用する。これらの着用式デバイスによって、病院職員が遠隔で患者のバイタルサインを監視することができる。例えば、このような無線システムは、結果として、感染症例の減少、職場の配線減少による安全性の改善、余計な配線作業の減少、患者の不快感の減少、患者の移動性の向上につながる。

低電力で高精度な混合信号型アナログ-デジタル変換器システムは、大きな干渉物信号の存在下で、ケーブルレス患者監視のための生体計測信号処理に提供される。

一態様では、アナログ-デジタル変換器システムは、アナログ帰還ループ信号および入力信号の差分を計算することによって、アナログ差分信号を生成する容量性差動回路を含む。シグマデルタ変換器は、差分信号のデジタル版を生成する。デジタル帰還ループ回路は、デジタル版の差分信号に基づきアナログループ帰還信号を生成するように構成されているデジタル積分器および容量性デジタル-アナログ変換器を含む。

別の態様では、アナログ-デジタル変換器システムは、アナログ入力信号を受信し、アナログ帰還信号を受信し、それらの差分を表しているアナログ差分信号を提供するように連結された容量性差動回路を含む。容量性差動増幅回路は、アナログ差分信号を受信し、増幅したアナログ差分信号を提供するように設定される。シグマデルタ型アナログ-デジタル変換器は、増幅したアナログ差分信号に基づきデジタル出力信号を生成するように連結されている。デジタル積分回路は、デジタル出力信号を受信し、デジタル積分信号を提供するように連結されている。容量性デジタル-アナログ変換器（ＤＡＣ）は、デジタル積分信号に基づきアナログループ帰還信号を生成するように連結されている。

患者の腹部と接触する電気的なＥＣＧのリード線と、リード線に受信された生体計測信号を監視するように連結された生体計測監視用アナログフロントエンド（ＡＦＥ）の機能ブロック図を示している説明図である。 電圧対周波数の図を図示したものであり、ｙ軸は、ＥＣＧ信号および複数の例示的な干渉物信号の例示的な電圧を表し、ｘ軸は、いくつかの実施形態に従う信号周波数範囲を表している。 いくつかの実施形態に従う図１の生体計測監視システムのそれぞれの変換回路を表している回路図を図示したものである。 電圧対周波数の図を図示したものであり、ｙ軸は例示的な生体計測信号と例示的な大きな干渉物信号を含む例示的な入力信号を表し、ｘ軸は信号周波数範囲表している。 図４の容量性利得増幅器に組み込まれる容量性ＤＡＣの特定の構成要素を示している回路図を図示したものである。 いくつかの実施形態に従う量子化器を含む第２の変換回路を表している回路図を図示したものである。 いくつかの実施形態に従う一次デジタルシグマデルタ量子化器を含む第３の変換回路を表している回路図を図示したものである。

関心のある信号は、複数の干渉物信号と共によく受信される。混合信号シグマデルタ帰還ループ回路を備えるアナログ-デジタル変換器（ＡＤＣ）は、生体計測信号などの関心のある信号を、アナログからデジタル領域へ変換する過程で、支配的な干渉物信号を取り除く。変換器は、関心のある信号および干渉物信号を入力として受信する。回路は、干渉物を打ち消すために、帰還信号を生成する。容量性差動回路は、入力信号および帰還信号を受信し、一実施形態において関心のある信号に除去された干渉物を提供する。容量式ＤＡＣおよび干渉物を取り除く増幅器の使用は、結果として、高精度の信号処理を達成することになる。

心電計（ＥＣＧ）信号は、心臓の活動を示す生体計測信号である。心電図記録は、皮膚に配置される電極を用いた、ある期間にわたって心臓の電気的活動を記録する方法である。これらの電極は、各心拍間の脱分極している心筋の電気生理学的パターンから生じる、皮膚上のわずかな電気的変化を検出する。心臓の電位の全規模は、人体上の異なる位置で配置されたリード線を使用して、複数の異なる角度から測定され、ある期間にわたって記録される（通常は１０秒）。訓練された臨床医に、ＥＣＧは、心臓の構造だけでなくその電気伝導系の機能に関する大量の情報を伝える。

図１は、患者の腹部１０２と接触する電気的なＥＣＧのリード線と、リード線に受信された生体計測信号を監視するように連結された生体計測監視用アナログフロントエンド（ＡＦＥ）１０４の機能ブロック図を示している説明図である。いくつかの実施形態に従って、生体計測監視システム１０４は、ＥＣＧ信号を監視する。入力リード線ＲＡ、ＬＡ、Ｖ１、Ｖ２およびＬＬは、腹部１０２上の異なる位置で個々のＥＣＧ信号を検知するために使用され、複数の差分チャネル信号を生成するために使用される。いくつかの実施形態では、差分チャネル信号として、チャネル１＝ＬＡ−ＲＡ、チャネル２＝ＬＬ−ＲＡ、チャネル３＝ＬＡ−ＬＬ、チャネル４＝Ｖ１−ＲＡ、およびチャネル５＝Ｖ２−ＲＡが挙げられる。リード線ＲＬは、基準レベル付近のコモンモード電圧に、最大の入力ダイナミックレンジに達することを強いるために使用される。監視システム１０４は、各々のリード線をそれぞれの変換回路１０８と連結する多重化回路１０６を含み、変換回路１０８は、アナログＥＣＧ信号を対応するデジタルＥＣＧ版の信号に変換する。監視システムは、デジタルＥＣＧ信号を処理回路（図示せず）に送信するためのデジタルインタフェース回路１１０を含む。

図２は、電圧対周波数の図を図示したものであり、ｙ軸はＥＣＧ信号２０２および複数の例示的な干渉物信号の例示的な電圧を表し、ｘ軸は信号周波数範囲を表している。典型的ＥＣＧ信号は、５０ｍＨｚ〜１５０Ｈｚの周波数成分を備える＋／−１０ｍＶの最大振幅を有する。例示的なＥＣＧは、２０ｍＶｐｐの振幅を有する。電極−皮膚インタフェースは、接触電位および接触インピーダンスから生じる生体歪曲による多数の干渉物の影響を受ける。電極−皮膚インタフェースの偏りは、約＋／−３００ｍＶの湿式銀／塩化銀電極の半電池電位を発現することができ、体動アーチファクトによってゆっくりと変動することができる。接触およびフィルタインピーダンスの不整合は、コモンモード干渉物を５０／６０Ｈｚの線周波数などの差動干渉物に変換することができる。移植されたペースメーカは、約７００ｍＶまでの振幅を備える短い矩形パルスを発生させることができ、一方、ある呼吸感知のための刺激は、電極で約２Ｖｐｐと同程度の大きさであることができる。ＥＣＧ監視システム１０４は、組織を切断し凝固するために使用される、高周波交互極性（例えば、２００Ｖ、２ＭＨｚ）電気駆動のアプリケーションを伴っている電気外科（ＥＳＩＳ）中で作動され得る。

図３は、図１の生体計測監視システム１０４の個々のアナログ-デジタル変換器回路１０８を表している回路図を図示している。変換器は、低電力で高精度なアナログ-デジタル変換を提供する。手術では、リード線電極（図示せず）に連結され、出力ライン４０８の対応するデジタル出力信号４０６を提供する、ライン４０４のアナログ入力信号４０２を受信するように、変換回路１０８が連結されている。アナログ入力信号は、生体計測信号および干渉物信号を含む。いくつかの実施形態では、干渉物信号は、より大きな振幅および生体計測信号よりより低い周波数範囲を有する。

図４は、電圧対周波数の図を図示しており、ｙ軸は、関心のある例示的な生体計測信号４０２−１および例示的な干渉物信号を含む例示的な入力信号４０２を表している。生体計測信号４０２−１はＥＣＧ信号を含み、干渉物信号４０２−２はＤＣ近傍電極オフセット干渉物信号を含む。例示的なＥＣＧ信号は、５０ｍＨｚ〜１５０Ｈｚの周波数成分を備える１０ｍＶの最大振幅を有する。ＥＣＧ電極リード線は、ゆっくりと変動させることができる（ＤＣ〜５０ｍＨｚ）電極−皮膚インタフェースで、イオン化電位をよく発現する。例示的なＤＣ近傍オフセット干渉物信号は、ＤＣ〜５０ｍＨｚで＋／−１Ｖの値を有する。

図３を再度参照すると、一実施形態では、変換回路１０８は、アナログ入力信号４０２から低周波アナログ干渉物成分信号４０２−２を取り除き、アナログ生体計測成分信号４１０の増幅版を生成するため、残留するアナログ生体計測成分信号４０２−１を増幅する。変換回路１０８は、増幅したアナログ生体計測成分信号４１０を生体計測信号の対応するデジタル出力信号４０６版に変換する。より詳しくは、変換回路１０８は、サブレンジ式容量性アナログフロントエンド（ＡＦＥ）を含み、サブレンジ式容量性アナログフロントエンド（ＡＦＥ）は、容量性差動回路４１２（破線で示されている）を含み、容量性差動回路４１２は、第１の入力キャパシタＣ１および第２の帰還キャパシタＣ２を含む。回路１０８は、キャパシタＣ３およびＣ１の比率に比例して差分信号を得るように構成されている容量性利得増幅器４１３を含む。回路１０８は、デジタル出力信号４０６を提供するシグマデルタ型アナログ-デジタル変換器（ΣΔＡＤ変換器）４１５を含む。回路１０８は、デジタル積分回路４１６およびデジタルオーバーサンプリング式容量性デジタル-アナログ変換器（ＤＡＣ）４１８を含むデジタル帰還ループ回路４３０もまた含む。

容量性差動回路４１２は、第１のキャパシタＣ１および第２の帰還キャパシタＣ２を含む。容量性差動回路４１２は、ライン４０４のアナログ入力信号４０２を、第１のキャパシタＣ１を介して、容量性差動増幅器４０９の入力ノード４０５に連結するように構成されている。容量性差動回路４１２は、帰還キャパシタＣ２に与えられる電荷を示すアナログ帰還信号４２０を、入力ノード４０５に連結するように更に構成されている。以下により詳細に説明されるように、第２の帰還増幅器Ｃ２は、デジタルオーバーサンプリング式容量性ＤＡＣ４１８の構成要素である。

容量性差動増幅器４０９は、キャパシタＣ１およびＣ２の比率に比例した、アナログ入力信号４０２とアナログ帰還信号４２０との間の差分を表すアナログ差分信号４２４をノード４０５で受信し、出力ノード４１３の増幅器で増幅したアナログ差分信号４１０を提供するように連結される。容量性差動増幅器４０９は、Ｃ３およびＣ１の比率に比例して差分信号４２４を増幅する増幅回路４１１を含む。いくつかの実施形態では、容量性利得増幅器４１１は、１／ｆノイズ端より上の周波数で、生体計測信号の関心のある帯域で増幅器の１／ｆノイズを除去するために、入力信号、アナログループ帰還信号および増幅した差分信号をチョップするように構成されている。ＳＤ-ＡＤＣ４１５は、増幅したアナログ差分信号４１０を受信して、それをデジタル出力信号４０６に変換するように連結される。デジタル積分器４１６は、デジタル出力信号４０６を受信し、デジタル積分信号４２８を提供するように連結される。デジタル積分器４１６の係数は、デジタル積分器の帯域幅を調整するようにプログラムされることができ、また、混合信号帰還ループ回路の帯域幅にも応じて調整する。容量性ＤＡＣ４１８は、デジタル積分信号４１０を受信し、アナログ帰還信号４２０に変換するように連結される。帰還ループ回路のループ利得を低周波数で最大化するように、積分器４１６は積分器出力信号４２８を生成するために統合化機能を実行する。これは、ライン４０７の積分器４０６の入力信号が低周波で最小化されるように、積分器出力信号４２８に入力４０４で干渉物信号を打ち消すように導く。

デジタル積分器４１６は、より大きな増幅を、例えば、一実施形態ではＥＣＧ信号などの生体計測のより高い周波数範囲のデジタル信号よりも、例えば、ＤＣ近傍電極オフセット信号などの干渉物の周波数範囲でより低い周波数のデジタル信号に与えるように構成される。結果として、デジタル積分器４１６は、より低い周波数の干渉物信号の増幅したデジタル版を表すライン４２９上のデジタル積分信号４２８を生成する。

容量性ＤＡＣ４１８は、帰還ライン４２２のアナログ帰還信号４２０を生成するために、デジタル積分信号４２８を変換し、入力信号４０２から干渉物信号を打ち消すアナログ消去信号として作用する。容量性差動回路４１２は、差分信号４２４を生成する。キャパシタＣ１を介して受信した入力信号４０２のより低い周波数の干渉物信号部分と、キャパシタＣ２を介してライン４２２に受信した帰還信号４２０は、それによってノード４０５で差分信号４２４を生成するために、ノード４０５で互いを打ち消し、取り除かれた干渉物信号を備える入力信号４０２の生体計測信号を含む。

より大きな規模の干渉物信号の除去が、より高い利得を有する容量性差動増幅器４０９の使用を可能にし、次に、システム分解能および信号対雑音比（ＳＮＲ）要件を損なうことなく、低電力、低ビット分解能のＳＤ−ＡＤＣ４１５の使用を可能にする。より具体的には、容量性差動増幅器４０９は、より大きな規模の干渉物信号が、容量性差動回路４１２により除去された後、より小さな規模の差分成分信号４２４を増幅するために使用するので、範囲を超えることなく、より大きな増幅を提供するために使用されることができる。その結果、より少ない電力を消費する低ビット分解能のＳＤ-ＡＤＣ４１５は、変換デジタル信号４０６の精度を損なうことなく使用されることができる。手術では、差分回路は、第１の（入力）キャパシタＣ１と第２の（アナログループ帰還）キャパシタＣ２との荷電間の差分を表す電圧信号４２４をノード４０５で生成する。入力信号４０２およびアナログループ帰還信号４２０並びに差分信号４１０の増幅版を生成する比率Ｃ３／Ｃ１の使用に基づき差分信号４２４を生成するキャパシタＣ１、Ｃ２の使用は、結果として、高精度になる。特に、Ｃ１、Ｃ２およびＣ３に使用される集積回路ＭｉＭキャパシタは、高精度および繰返し性に適合するシリコンプロセスで製造される。更に、オーバーサンプリングおよびシグマデルタ法が、より高い周波数に不整合エラーを離れて形成するＣａｐ ＤＡＣ上で、低周波で高い線形性を達成するために使用されることができる。

第２の（ループ帰還）キャパシタＣ２は、オーバーサンプリング式容量性ＳＤ-ＤＡＣ４１８を形成するユニットキャパシタのアレイである。図５は、容量性差動増幅器４０９に連結するＳＤ-ＤＡＣ４１８の特定の構成要素を示している回路図を図示している。ＳＤ-ＤＡＣ４１８は、アレイの個々のユニットキャパシタを第１および第２の基準値の領域に選択的に連結するために、ユニットキャパシタＣｄａｃ１〜ＣｄａｃｎおよびスイッチＳＷ_１〜ＳＷ_ｎのアレイ４３４を含む。ＳＤ-ＤＡＣのアレイユニットキャパシタＣｄａｃ_１〜Ｃｄａｃ_ｎのいくつかがＲｅｆ１に接続し、ＳＤ-ＤＡＣのアレイユニットキャパシタＣｄａｃ_１〜Ｃｄａｃ_Ｎの残りは、ユニットキャパシタのアレイ４３４のＲｅｆ２に接続しているように、増幅回路４０９は、入力キャパシタＣ１を介してライン４０４の入力信号４０２を受信し、スイッチの組合せを選択することによって、ライン４２２の帰還信号４２０を受信するように連結される。ＤＡＣユニットキャパシタは、高域で形成されたノイズのユニットキャパシタＣｄａｃ_１〜Ｃｄａｃ_ｎのキャパシタ不整合を成形する、ダイナミックエレメントマッチング（ＤＥＭ）法を使用してキャパシタを選択することによって、デジタル帰還信号４２８からアナログ帰還信号４２０を生成するために使用される。これは、関心のある信号である信号２０２の周波数帯内で、容量の不一致が線形性およびＳＮＲのパフォーマンスが劣化することを防止する。容量性帰還ＤＡＣ４１８の使用により、ＤＥＭのようなオーバーサンプリング式シグマデルタ法の使用を可能にし、固有の整合性が低い（例えば、約８ｂｉｔ）線形性であるキャパシタを利用して、高い（例えば、１９ｂｉｔ）線形性を達成する。ＳＤ-ＤＡＣ４１８の線形性のパフォーマンスは、システムの線形性およびＳＮＲのパフォーマンスに直接影響する。したがって、シグマデルタ帰還ループ回路と連動する容量性フロントエンドの使用は、高性能低電力システムを達成する。

変換回路１０８は、増幅した差分信号４１０をＳＤ-ＡＤＣ４１５に提供するように連結された容量性差動増幅器４０９を含み、容量性差動増幅器４０９およびＳＤ-ＡＤＣ４１５は、シグマデルタ帰還ループ回路として作用する帰還回路を伴うそれ自体と連結されると理解されよう。より詳しくは、デジタル積分回路４１６は、「シグマ」（積分器）機能を実行する。容量性差動回路４１２は、「デルタ」（差分）機能を実行する。このようなシグマデルタ帰還ループ回路において、いくつかの実施形態では、ループ回路の帯域幅は、関心のある信号および干渉信号が帰還ＤＡＣ４１８に存在するように最大化されることができる。入力信号４０２および帰還信号４２０は、増幅器４２３がシグマデルタ帰還ループ回路の量子化ノイズだけを含む差分信号を処理するように打ち消す。これは、更に増幅器利得を増加させ、低分解能で低電力なシグマデルタＡＤＣと連動して、更にシステム電力を低減することができるようにする。これは、更に低電力電源からの差動増幅器の作動を可能にし、更にシステムの消費電力を低減することを可能にする。

図６は、いくつかの実施形態に従う量子化器６０４を含む第２の変換回路を表している回路図を図示したものである。デジタル加算回路６０２は、特定の比率でデジタル入力信号を加算し、積分機能４１６を実現している入力として受信する。加算回路６０６の帯域幅を構成し、それによって帰還ループ回路４３０の帯域幅を構成するように、加算回路６０６の内部係数値を調整することができると理解されよう。デジタル加算回路６０６の後に量子化器回路６０４が続くことで、ＤＡＣ４１８の量子化レベル数を減らす。ユニットキャパシタ素子を用いて高い線形性と高分解能のＤＡＣを実現することは、寸法および電力の限界のため実用的ではない。したがって、いくつかの実施形態では、量子化器回路６０４は、量子化のビット数を減らし、低分解能と高い線形性のＤＡＣの使用を可能にするために使用されている。

図７は、いくつかの実施形態に従うデジタル一次シグマデルタ量子化器７４０を含む第３の変換回路を表している回路図を図示している。デジタル加算回路７４２は、ＳＤ-ＡＤＣ４１５からのデジタル信号４０６を受け取り、デジタル積分器信号をＳＤ量子化器７４０に提供する。前述したように、加算回路７４２の帯域幅を構成し、それによって帰還ループ回路４３０の帯域幅を構成するように、加算回路７４２の内部係数値を調整することができる。一次ＳＤ量子化器７４０は、デジタル積分器信号を量子化するだけでなく、関心のある帯域から離れた量子化ノイズを形成するために作用する。一次ＳＤ量子化器７４０をシグマデルタ帰還ループ回路に組み込むことで、ループ回路帯域の後に一次ノイズシェーピングが続くまで形成する二次量子化ノイズを提供する。これは、更に、関心のある周波数帯の量子化ノイズを最小化する。代替的実施形態では、ＳＤ-ＤＡＣ７２９の入力が、変換器７０８の出力として使用されることができる。

上記説明は、いかなる当業者も、容量性差動回路および混合信号シグマデルタ帰還回路を備えるＡＤＣを作製し使用することができることを提示されている。当業者には実施形態に対する様々な修正が容易に明らかとなり、また、本明細書において定義されている一般的な原理は、本発明の趣旨および範囲から逸脱することなく他の実施形態および応用に適用することができる。例えば、デジタル微分器（図示せず）は、図３の回路での積分器４１６の代わりに置換されることができる。このようなデジタル微分器は、より高い周波数信号を増幅し、したがって、より高い周波数干渉物を打ち消すライン４２２上の帰還信号を生成するために使用されることができる。更に、例えば、上述した実施形態は、片端接地回路として構成されている変換器を開示するが、同じ原則は、差動回路として構成されている変換機に適用する。

前述の説明では、多数の詳細は、目的の説明で記載される。しかしながら、当業者は、本発明がこれらの具体的な詳細を用いずに実施され得ることを理解されよう。同じ参照番号は、異なる図面で同じまたは類似の項目の異なる図を表すために使用してもよい。同じ参照番号は、異なる図面で同じまたは類似の項目の異なる図を表すために使用してもよい。したがって、前述および本発明に従う実施形態の図面は、本発明の原理の単に図示するだけのものである。したがって、各種の修正が、当業者によって本発明の趣旨および範囲から逸脱することなく実施形態になされ、添付の請求の範囲において定められることができることが理解されよう。

１０８ アナログ-デジタル変換器回路
４０９ 容量性差動増幅器
４１２ 容量性差動回路
４１５ シグマデルタ型アナログ-デジタル変換器（ΣΔＡＤ変換器）
４１６ デジタル積分回路、デジタル積分器
４１８ 容量性デジタル-アナログ変換器（ＤＡＣ）

Claims (20)

1. アナログ入力信号を受信し、アナログループ帰還信号を受信し、かつ前記アナログ入力信号と前記アナログループ帰還信号との間の差分を表しているアナログ差分信号を出力するように連結された、容量性差動回路であって、前記アナログ差分信号は、前記容量性差動回路の第１のキャパシタおよび前記容量性差動回路の第２のキャパシタの容量の比率と比例する、容量性差動回路と、
   前記アナログ差分信号を受信し、増幅したアナログ差分信号を提供するように連結された、容量性差動増幅回路と、
   前記増幅したアナログ差分信号に基づきデジタル出力信号を生成するように連結された、シグマデルタ型アナログ-デジタル変換器（ＳＤ-ＡＤＣ）と、
   前記デジタル出力信号を受信し、デジタル積分信号を提供するために連結した、デジタル積分回路と、
   前記デジタル積分信号に基づき前記アナログループ帰還信号を生成するように連結された容量性デジタル-アナログ変換器（ＤＡＣ）と、を備える、アナログ-デジタル変換器システム。
2. 前記アナログ入力信号は、第１の周波数範囲内の生体計測信号部分および第２の周波数範囲内の干渉物信号部分を含み、
   前記アナログループ帰還信号は、前記第２の周波数範囲内の信号部分を含む、請求項１に記載のシステム。
3. 前記アナログ入力信号は、第１のより高い周波数範囲内の生体計測信号部分および第２のより低い周波数範囲内の干渉物信号部分を含み、
   前記デジタル積分器は、前記第２のより低い周波数範囲で前記デジタル出力信号の一部を通過させ、前記第１のより高い周波数範囲で前記デジタル出力信号の一部を遮断するように構成されている、請求項１に記載のシステム。
4. 前記アナログ入力信号は、より高い第１の周波数範囲内のＥＣＧ信号部分を含み、かつより低い第２の周波数範囲内の干渉物信号部分を含み、
   前記アナログループ帰還信号は、前記より低い第２の周波数範囲内の信号部分を含む、請求項１に記載のシステム。
5. 前記アナログ入力信号は、第１の周波数範囲内の生体計測信号部分を含み、かつ第２の周波数範囲内の干渉物信号部分を含み、
   前記アナログループ帰還信号は、前記第２の周波数範囲内の信号部分を含む、請求項１に記載のシステム。
6. 前記デジタル積分器は、前記第２の周波数範囲で前記デジタル出力信号の一部を通過させ、前記第１の周波数範囲で前記デジタル出力信号の一部を遮断するように構成されている、請求項５に記載のシステム。
7. 前記デジタル積分器は、前記第１および第２の周波数範囲の両方でデジタル出力信号を通過させるように構成されている、請求項５に記載のシステム。
8. 前記アナログ入力信号は、約５０ｍＨｚ〜１５０Ｈｚの周波数範囲内のＥＣＧ信号部分を含み、約＋／−１０ｍＶの最大振幅を有し、約ＤＣ〜５０ｍＨｚの周波数範囲内の干渉物信号部分を含み、かつ＋／−１Ｖより大きい最大振幅を有し、
   前記デジタル積分器は、約ＤＣ〜５０ｍＨｚの周波数範囲内の前記デジタル出力信号の成分を、干渉物成分信号の成分の振幅レベルに増幅する、請求項１に記載のシステム。
9. 前記デジタル積分器は、加算回路を含み、
   前記加算回路の帯域幅は、帰還ループ回路の帯域幅を変更するように前記加算回路の係数を変更することによって、変更することができる、請求項１に記載のシステム。
10. 前記デジタル積分器は、加算回路と、更に、続いて
    デジタル積分器信号を量子化し、前記量子化されたデジタル積分器信号を前記容量性ＤＡＣに提供するように連結された量子化器回路と、を含む、請求項１に記載のシステム。
11. 前記デジタル積分器は、加算回路と、更に、続いて
    デジタル積分器信号を量子化し、前記量子化されたデジタル積分器信号を前記容量性ＤＡＣに提供するに連結されたデジタルシグマデルタ量子化器と、を含む、請求項１に記載のシステム。
12. 前記容量性ＤＡＣは、キャパシタ不整合の効果を最小化するためにオーバーサンプリングを使用するように構成されている回路を含む、請求項１に記載のシステム。
13. 前記容量性ＤＡＣは、キャパシタ不整合の効果を形成するために動的要素整合法を使用するように構成されている回路を含む、請求項１に記載のシステム。
14. 前記容量性差動回路は、前記入力信号に比例して電荷を得るように連結された第１のキャパシタおよび前記ループ帰還信号に比例して電荷を得るように連結された第２のキャパシタを含む、請求項１に記載のシステム。
15. 入力信号と比例した電荷を得るように連結された第１のキャパシタと、ループ帰還信号と比例した電荷を受け取り、前記第１のキャパシタおよび第２のキャパシタの容量の比率と比例した差分信号を提供するように連結された第２のキャパシタとを含む容量性差動回路と、
    増幅回路、および第３のキャパシタと前記第１のキャパシタの容量の比率に比例したアナログ差分信号を増幅し、前記アナログ差分信号の増幅版を提供するように構成されている前記第３のキャパシタ、を含む容量性差動増幅回路と、
    前記増幅したアナログ差分信号に基づきデジタル出力信号を生成するように連結された、シグマデルタ型アナログ-デジタル変換器（ＳＤ-ＡＤＣ）と、
    前記デジタル出力信号を受信し、デジタル積分信号を提供するように連結した、デジタル積分回路と、
    前記デジタル積分信号に基づきアナログループ帰還信号を生成するように連結された容量性デジタル-アナログ変換器（ＤＡＣ）と、を備える、アナログ-デジタル変換器システム。
16. 前記容量性差動増幅器は、対象とする周波数範囲の容量性利得増幅器の１／ｆノイズを除去するために、前記入力信号、前記アナログループ帰還信号、および前記増幅したアナログ差分信号をチョップするように構成されている、請求項１５に記載のシステム。
17. 前記第２のキャパシタは、前記容量性ＤＡＣの構成要素である、請求項１５に記載のシステム。
18. 前記容量性ＤＡＣは、前記第２のキャパシタとして作用するために、第１の基準電圧と第２の基準電圧間との間で選択的に切換可能であるように平行に連結されたユニットキャパシタのアレイを含む、請求項１５に記載のシステム。
19. 第１の周波数範囲内の生体計測信号部分と、第２の周波数範囲内の干渉物信号部分を含む、アナログ入力信号と比例した電荷を受け取るように連結された第１のキャパシタ、およびループ帰還信号と比例した電荷を受け取り、前記第１のキャパシタと第２のキャパシタの容量の比率と比例したそれらの間の差分を表しているアナログ差分信号を生成するように連結された第２のキャパシタを含む容量性差動回路と、
    増幅器の出力を増幅器の入力に連結するために、増幅回路および第３のキャパシタを含む容量性差動増幅回路であって、前記容量性差動増幅回路は、増幅したアナログ差分信号を生成させるために、前記第３のキャパシタおよび前記第１のキャパシタの容量の比率に比例した前記アナログ差分信号を増幅するように連結させる、容量性差動増幅回路と、
    前記増幅したアナログ差分信号に基づきデジタル出力信号を生成するように連結されたシグマデルタ型アナログ-デジタル変換器（ＳＤ-ＡＤＣ）と、
    ＳＤ-ＡＤＣから前記デジタル出力信号を受信して、前記第１および第２の周波数範囲の両方でデジタル積分信号を提供するように連結させた、デジタル積分回路と、
    前記デジタル積分信号を受信して、前記デジタル積分信号の量子化版を提供するように連結させた量子化器と、
    前記第２のキャパシタとして作用するために、第１の基準電圧と第２の基準電圧間との間で選択的に切換可能であるように平行に連結させたユニットキャパシタのアレイを含み、前記デジタル積分信号の前記量子化版に基づきアナログループ帰還信号を生成するように連結させた容量性ＳＤ-ＤＡＣと、を備える、アナログ-デジタル変換器システム。
20. 前記量子化器が、デジタルシグマデルタ量子化器を含むことを、更に含む、請求項１９に記載のシステム。