JP6623585B2 - スイッチング電源装置 - Google Patents
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Description
A=(1/2)×Coss×Vds2×fsw×(tsw-on/tburst)
+Vdd×Qg×fsw×(tsw-on/tburst)
として求められる。また前記スイッチング素子Qの連続スイッチング動作時におけるスイッチング損失Bは、前記スイッチング素子Qのスイッチング停止期間tsw-offがゼロ(0)であるから、上式において(tsw-on=tburst)として計算することができる。
トランスの一次巻線を介して主電流をオン・オフする主スイッチング素子と、
前記トランスの二次巻線を介して得られる出力電圧に応じて前記主スイッチング素子のオン・オフを制御する制御回路と、
前記主スイッチング素子よりも電力容量が小さく、前記主スイッチング素子に並列に設けられて前記制御回路によりオン・オフされる副スイッチング素子とを備える。
前記制御信号に基づいて前記副スイッチング素子をオン・オフ駆動する副駆動信号を生成する副ドライブ回路と、
前記出力電圧に応じてフィードバックされるFB信号が入力されるFB端子と、
前記FB信号の電圧が予め設定した閾値を上回るときに前記主ドライブ回路を動作させ、前記FB信号の電圧が前記閾値に満たないときに前記主ドライブ回路の動作を停止させるイネーブル制御回路とを備えることを特徴としている。
すると前記主スイッチング素子に比較して電力容量の小さい前記副スイッチング素子の出力容量Cossおよびゲート電荷量Qgが小さい分、該副スイッチング素子でのスイッチング損失を大幅に低減することが可能となる。前記副スイッチング素子として、例えばドレイン電流Idが1A以下のMOS-FETを用いた場合、待機モードによる連続スイッチング動作時のスイッチング損失を2mW以下にすることも可能である。
また定格電力容量(例えば600V/10A程度)を満たすように選定される前記主スイッチング素子に比較して、例えば待機モード時に小電力(例えば600V/10mA程度)の電力をスイッチングするに十分な小電力容量の副スイッチング素子を用いるだけなので、この副スイッチング素子を前記制御回路と共に集積回路化することも容易である。しかも前記主ドライブ回路および前記副ドライブ回路については、一般的に前記制御回路において多段に構成される増幅器の最終段を前記主ドライブ回路、その前段の増幅器を前記副ドライブ回路とすれば良いので、その構成が徒に複雑化することもない。
更には前記主ドライブ回路の動作を、負荷での消費電力が予め設定した閾値を超えるか否かに応じて生成したイネーブル信号に応じて制御するだけで良い。従って従来より種々提唱されているスイッチング電源装置における制御回路が基本的に有する機能をそのまま有効に活用して、待機モード時におけるスイッチング損失を効果的に抑えることが可能となる。故に待機モード時におけるスイッチング電源装置での消費電力を簡易にして効果的に低減することが可能となる等の効果が奏せられる。
尚、本発明は上述した実施形態に限定されるものではない。例えばスイッチング素子の連続スイッチング動作時における周波数低減制御と、待機モード時における間欠的なバーストスイッチング動作制御とを併用する場合にも、前記副スイッチング素子Q-sにおけるスイッチング損失を低減する上で同様な効果を得ることができ。そして究極的には待機モード時におけるスイッチング損失を略ゼロにすることも可能となる(IECで規定:5mW未満であればゼロとみなせる。IEC:International Electrotechnical Commission 国際電気標準会議)。また前記主スイッチング素子Q-mとして、定格電力容量を満たすように複数のMOS-FETを並列に駆動する場合にも本発明を同様に適用することができる。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
Q スイッチング素子
Q-m 主スイッチング素子(大電力容量のMOS-FET)
Q-s 副スイッチング素子(小電力容量のMOS-FET)
Drv-m 主ドライブ回路
Drv-s 副ドライブ回路
1 装置本体(電力スイッチング回路)
2 制御回路
3 出力電圧検出回路
10 イネーブル制御回路
21 発振器
22 PWM制御用の比較器
32 周波数低減回路
Claims (9)
- トランスの一次巻線を介して主電流をオン・オフする主スイッチング素子と、
前記トランスの二次巻線を介して得られる出力電圧に応じて前記主スイッチング素子のオン・オフを制御する制御回路と、
前記主スイッチング素子よりも電力容量が小さく、前記主スイッチング素子に並列に設けられて前記制御回路によりオン・オフされる副スイッチング素子とを備え、
前記制御回路は、前記出力電圧に応じて生成される制御信号に従って前記主スイッチング素子をオン・オフ駆動する主駆動信号を生成する主ドライブ回路と、
前記制御信号に基づいて前記副スイッチング素子をオン・オフ駆動する副駆動信号を生成する副ドライブ回路と、
前記出力電圧に応じてフィードバックされるFB信号が入力されるFB端子と、
前記FB信号の電圧が予め設定した閾値を上回るときに前記主ドライブ回路を動作させ、前記FB信号の電圧が前記閾値に満たないときに前記主ドライブ回路の動作を停止させるイネーブル制御回路と
を具備したことを特徴とするスイッチング電源装置。 - 前記副ドライブ回路は、前記主ドライブ回路の前段に設けられて前記出力電圧に応じて生成される制御信号に従って前記副駆動信号を定常的に生成するものであって、
前記主ドライブ回路は、前記副ドライブ回路が生成した前記副駆動信号に従って前記主駆動信号を生成するものである請求項1に記載のスイッチング電源装置。 - 前記主ドライブ回路および前記副ドライブ回路は、並列に設けられて前記出力電圧に応じて生成される制御信号に従って前記主駆動信号および前記副駆動信号をそれぞれ生成するものである請求項1に記載のスイッチング電源装置。
- 前記主スイッチング素子は、負荷電力容量を満たす大電力容量のパワーMOS-FETであって、前記副スイッチング素子は前記主スイッチング素子に比較して小電力容量のMOS-FETである請求項1に記載のスイッチング電源装置。
- 前記副スイッチング素子は、前記制御回路と共に集積回路化が可能な小電力容量のMOS-FETからなる請求項4に記載のスイッチング電源装置。
- 前記制御回路は、前記出力電圧が供給される負荷の消費電力が小さくなるに伴って前記主スイッチング素子のオン・オフを制御するスイッチング周波数を最大スイッチング周波数fsw-maxから第1のスイッチング周波数fsw-minまで低減制御し、
前記第1のスイッチング周波数fsw-minでの前記主スイッチング素子の連続スイッチング駆動時における前記負荷の消費電力が前記閾値を下回ったとき、前記主スイッチング素子のスイッチング周波数を前記第1のスイッチング周波数fsw-minから更に低減させるスイッチング周波数制御手段を備えたものである請求項1に記載のスイッチング電源装置。 - 前記制御回路は、前記出力電圧が供給される負荷の消費電力が小さくなるに伴って前記主スイッチング素子のオン・オフを制御するスイッチング周波数を最大スイッチング周波数fsw-maxから第1のスイッチング周波数fsw-minまで低減制御するスイッチング周波数低減手段と、
前記第1のスイッチング周波数fsw-minでの前記主スイッチング素子の連続スイッチング駆動時における前記負荷の消費電力が前記閾値を下回ったとき、前記主スイッチング素子を所定の周期tburst毎に所定期間tsw-onに亘ってバースト状にスイッチング駆動するバースト駆動制御手段とを備えたものである請求項1に記載のスイッチング電源装置。 - 前記副ドライブ回路は、前記制御信号を受けて定常的に動作するものであって、
前記イネーブル制御回路は、前記出力電圧が供給される負荷での消費電力が予め設定した前記閾値を上回るときにだけ前記主ドライブ回路を動作させるイネーブル信号を生成するものである請求項1に記載のスイッチング電源装置。 - 前記負荷での消費電力を判定する前記閾値は、前記副スイッチング素子だけをオン・オフさせて低負荷時の低消費電力化を図る待機モードを設定する為の閾値である請求項7に記載のスイッチング電源装置。
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