JP6620653B2 - プラント監視制御システム用エミュレータ - Google Patents

プラント監視制御システム用エミュレータ Download PDF

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この発明は、プラント監視制御システム用エミュレータに関する。特に、制御装置を模擬する制御エミュレート部と、制御装置と制御対象機器との間で信号を入出力する入出力装置を模擬するI/Oエミュレート部と、を備えたプラント監視制御システム用エミュレータに関する。
工場の製造設備等のプラントを監視制御するためのプラント監視制御システムは、監視装置、制御装置、入出力装置がネットワークを介して相互に接続されたシステムである。監視装置は、表示用品や操作用品が配置された監視画面を有し、ユーザに操作されるヒューマンマシンインターフェース(HMI)である。制御装置は、動作確認済みの制御ソフトウェアがインストールされ、制御に関する演算処理を実行するコントローラである。例えば、プログラマブルロジックコントローラ(PLC)である。入出力装置は、制御装置における演算処理の結果を制御対象機器へ伝えるとともに、設備の現状を示す信号を制御装置へ出力するI/Oである。
従来は、制御ソフトウェアの確認試験を実際の制御装置や入出力装置等の実機を利用して実施していた。しかし、近年では、コンピュータの性能向上と、ソフトウェア作成のためのエンジニアリングツールの発達に伴い、エンジニアリングツールによって作成した制御ソフトウェアを実機にインストールすることなく、コンピュータ上の仮想環境で動作させて制御ソフトウェアの問題点を把握可能とするエミュレータが開発され、使用されるようになってきた。
例えば、特開2007−172128号公報(特許文献1)には、プログラマブルロジックコントローラのシーケンスプログラムをシミュレーションするためにPLCの入出力状態を変化させる、パソコンを使用したI/Oシミュレータ装置が開示されている。
特開2007−172128号公報
ところで、このようなエミュレータは、実機を模擬しているため、計算や実行時間などは、実機相当の処理速度に設定されている。したがって、反応の遅い制御系(例えば、温度制御)を模擬する場合や、実機での検証が難しい長時間の時間経過を確認する場合には、非常に長い時間や多くの手間がかかってしまう。
本発明は、上述のような課題を解決するためになされたもので、実機を用いるよりも試験に要する時間を短縮し、効率の良いソフトウェア試験を実現できるプラント監視制御システム用エミュレータを提供することを目的とする。
本発明は、上記の目的を達成するため、プラント監視制御システム用エミュレータであって、
試験対象の制御ソフトウェアを記憶する制御ソフトウェア記憶部と、
前記制御ソフトウェア記憶部から前記制御ソフトウェアを読み込んで、一連の演算処理を所定の演算速度で実行して制御信号を出力する制御演算部と、
前記制御演算部のデータ参照先およびデータ書込先として使用される共有メモリ部と、
前記制御信号に対して制御対象機器が出力する出力信号を模擬する出力データについて、少なくとも出力値および前記共有メモリ部における出力先アドレスを前記制御信号の種別に応じて定義した設定ファイルを記憶する設定ファイル記憶部と、
前記制御演算部から前記制御信号を入力し、前記制御信号と前記設定ファイルに基づいて演算処理を所定の演算速度で実行し、その演算結果を前記出力データとして前記出力先アドレスへ出力するI/O演算部と、
CPUのクロック周波数を高めることで前記制御演算部の演算速度を、等倍速度と、該等倍速度よりも高速なn倍速度との間で変化させる演算速度調整部と、を備えることを特徴とする。

好ましくは、前記演算速度調整部は、前記制御演算部および前記I/O演算部の演算速度を連動させて等倍速度とn倍速度との間で変更させることを特徴とする。
本発明によれば、エミュレータの演算速度を仮想的に高速化することによって、実機を用いるよりも試験に要する時間を短縮し、効率の良いソフトウェア試験を実現できる。
本発明の実施の形態1に係る制御ソフトウェア試験システム1の構成を説明するための図である。 図1に示す各エミュレータのハードウェア構成例を示すブロック図である。 実施の形態1に係る変速動作を実現するために、プラント監視制御システム用エミュレータ12が実行する制御ルーチンのフローチャートである。 本発明の実施の形態2に係る制御ソフトウェア試験システム1の構成を説明するための図である。 実施の形態2に係る変速動作を実現するために、プラント監視制御システム用エミュレータ12が実行する制御ルーチンのフローチャートである。
以下、図面を参照して本発明の実施の形態について詳細に説明する。尚、各図において共通する要素には、同一の符号を付して重複する説明を省略する。
実施の形態1.
[実施の形態1のシステム構成]
図1は、本発明の実施の形態1に係る制御ソフトウェア試験システム1の構成を説明するための図である。制御ソフトウェア試験システム1は、操作画面エミュレータ11とプラント監視制御システム用エミュレータ12とがネットワークNWを介して接続されて構成されている。
操作画面エミュレータ11は、表示用品や操作用品が配置された画面を有し、ユーザに操作されるヒューマンマシンインターフェース(HMI)の操作画面を模擬する。操作画面エミュレータ11は、ユーザの操作に応じた操作信号をプラント監視制御システム用エミュレータ12へ送信する。
プラント監視制御システム用エミュレータ12の機能は、制御演算を模擬する制御エミュレート部121、入出力信号を模擬するI/Oエミュレート部122、およびエミュレート部の演算速度を調整する演算速度調整部123の三つに分類されている。
制御エミュレート部121は、実機の制御装置が実行する演算処理を模擬する。実機の制御装置は、工場の製造設備を構成する制御対象機器(アクチュエータ、センサ)(図示省略する)を制御する専用のプログラマブルロジックコントローラ(PLC)であり、シーケンスプログラムにより一連の演算処理が実行される。制御エミュレート部121は、実機の制御装置である専用PLCの動作を模擬し、試験対象の制御ソフトウェアを実行できるように、後述するコンピュータ(図2)上で動作する仮想環境である。
制御エミュレート部121は、制御ソフトウェア記憶部121a、制御演算部121b、共有メモリ部121cを有する。
制御ソフトウェア記憶部121aは、試験対象の制御ソフトウェアを記憶する。制御ソフトウェア記憶部121aへの制御ソフトウェアのインストールについては、公知の手法を用いればよい。
制御演算部121bは、制御ソフトウェア記憶部121aから制御ソフトウェアを読み込んで、一連の演算処理を所定の演算速度で実行して制御信号を出力する。本実施形態に係る制御演算部121bは、変速信号を受信して、その演算速度を変更可能である。制御演算部121bは、実機の制御装置である専用PLCを模擬するため、実機と同等の処理速度(演算速度)で動作する等倍速モードを有する。さらに、制御演算部121bは、等倍速モードよりも高速に演算処理を実行するn倍速モード(n>1)を有する。
演算速度は種々の方法で変更可能である。例えば、上述した一連の演算処理に要する時間(実行周期)が実機の実行周期と一致するように、後述するCPU101(図2)が仮想環境である制御演算部121bを実行する実行時間と、実行しない待機時間とを定めることで等倍速モードを実現できる。また、上述した一連の演算処理の実行周期が1/nになるように、実行時間を長くし待機時間を短くすることでn倍速モードを実現できる。なお、CPU101のクロック数を高めることでn倍速モードを実現してもよい。上述した一連の演算処理に実時間の経過を待つタイマ値が含まれる場合には、タイマ値を1/n倍に変更したり、内部タイマ(内部時計)の動作速度をn倍に変更したりする仕組みを加えてもよい。
共有メモリ部121cは、制御演算部121bのデータ参照先およびデータ書込先として使用され、I/Oエミュレート部122との間で共有される。共有メモリ部121cは、I/Oエミュレート部122の演算結果(入出力信号)を書き込むためのI/O入出力用メモリ121c1、制御エミュレート部121で使用する共有のテンポラリ用メモリ121c2を備える。
I/Oエミュレート部122は、制御装置から送信される制御信号に対して、制御対象機器(図示省略する)から制御信号に対して制御対象機器が出力する出力信号を模擬する。I/Oエミュレート部122は、実機の入出力装置を模擬し、後述するコンピュータ(図2)上で動作する仮想環境である。
I/Oエミュレート部122は、設定ファイル記憶部122a、I/O演算部122b、およびI/Oログファイル記憶部122cを有する。
設定ファイル記憶部122aは、制御信号に対して制御対象機器が出力する出力信号を模擬する出力データについて、出力条件、出力値、出力時間および共有メモリ部における出力先アドレスを制御信号の種別に応じて定義した設定ファイルを記憶する。制御信号の種別に対応して設定ファイルに定義される内容としては、例えば、後述する(A)デジタル出力の折り返し、(B)データセットなどが挙げられる。
I/O演算部122bは、制御演算部121bから制御信号を入力し、制御信号と設定ファイルに基づいて演算処理を所定の演算速度で実行し、その演算結果を出力データとして共有メモリ部121cの出力先アドレスへ出力する。本実施形態に係るI/O演算部122bは、実機の入出力装置を模擬するため、実機と同等の処理速度(演算速度)で動作する。
ユーザが制御エミュレート部121の制御ソフトウェアを動作させると、I/O演算部122bは、設定ファイルの内容に基づき、例えば以下のような演算結果を制御エミュレート部121の共有メモリ部121cへ書き込む。
(A)デジタル出力の折り返し
制御演算部121bから制御信号(出力指示)が入力されると、設定ファイルに予め設定されている出力時間後に、I/O演算部122bが共有メモリ部121cの所定のメモリアドレス(出力先アドレス)へ所定の出力値を書き込む。
(B)データセット
設定ファイル内に予め設定されている出力条件が成立している場合のみ、I/O演算部122bが共有メモリ部121cの所定のメモリアドレス(出力先アドレス)へ所定の出力値を書き込む。
I/Oログファイル記憶部122cは、少なくとも制御信号の種別、制御信号の入力時間、出力データの出力値、出力時間及び出力先アドレスを含むI/Oログファイルを記憶する。これに対応して、I/O演算部122bは、共有メモリ部121cへの出力データの書込みに連動して、I/Oログファイル記憶部122c内のI/Oログファイルにログデータを時間経過とともに記録する。
演算速度調整部123は、制御演算部121bの演算速度を、等倍速度とn倍速度との間で変化させる。演算速度調整部123は、操作画面エミュレータ11またはプラント監視制御システム用エミュレータ12が有する操作手段(図2の入力装置106、表示装置107)から変速信号が入力されると、制御演算部121bに変速信号を出力する。変速信号は、等速モードからn倍速モード(n>1)までの間の任意の動作モードを指定する信号である。
演算速度調整部123から出力された変速信号は、制御演算部121bに入力される。変速信号に応じて、制御演算部121bは、実機の演算速度を1倍速としてn倍速で動作する動作モードに変更され、実機の実行周期の1/Nの周期で演算を進めるように動作する。なお、演算速度調整部123は、予め使用前に試験開始時刻を設定することで、試験開始時刻に変速信号を出力できるように構成してもよい。
図2は、図1に示す各エミュレータのハードウェア構成例を示すブロック図である。各エミュレータは、CPU(Central Processing Unit)101、ROM(Read Only Memory)102、RAM(Random Access Memory)103、入出力インターフェース104、システムバス105、入力装置106、表示装置107、ストレージ108および通信装置109から構成されたコンピュータである。
CPU101は、ROM102やRAM103に格納されたプログラムやデータなどを用いて各種の演算処理を実行する処理装置である。ROM102は、コンピュータを機能させるための基本プログラムや環境ファイルなどを記憶する読み取り専用の記憶装置である。RAM103は、CPU101が実行するプログラムおよび各プログラムの実行に必要なデータを記憶する主記憶装置であり、高速な読み出しと書き込みが可能である。入出力インターフェース104は、各種のハードウェアとシステムバス105との接続を仲介する装置である。システムバス105は、CPU101、ROM102、RAM103および入出力インターフェース104で共有される情報伝達路である。
また、入出力インターフェース104には、入力装置106、表示装置107、ストレージ108、および通信装置109などのハードウェアが接続されている。入力装置106は、ユーザからの入力を処理する装置であり、例えばキーボードやマウスなどである。表示装置107は、ユーザに対して演算結果や作成画面などを表示する装置であり、例えば液晶ディスプレイやプラズマディスプレイなどである。ストレージ108は、プログラムやデータを蓄積する大容量の補助記憶装置であり、例えばハードディスク装置などである。
図3は、上述の変速動作を実現するために、プラント監視制御システム用エミュレータ12が実行する制御ルーチンのフローチャートである。
まず、ステップS100において、演算速度調整部123は、変速信号を取得する。具体的には、変速信号は、プラント監視制御システム用エミュレータ12の操作画面等から択一的に選択される動作モードに応じて決定される。
ステップS110において、演算速度調整部123は、制御演算部121bへ変速信号を出力する。ステップS120において、制御演算部121bは、変速信号を入力し、変速信号に応じて、動作モードを変更することで一連の処理の演算速度を変更する。
以上説明したように、実施の形態1に係るプラント監視制御システム用エミュレータ12によれば、制御演算部121bの演算速度を仮想的に高速化することによって、実機を用いるよりも試験に要する時間を短縮し、効率の良いソフトウェア試験を実現できる。また、ソフト製作〜試験の工数が減り、コストが下がる効果が見込める。
(変形例)
ところで、上述した実施の形態1のシステムにおいては、I/Oログファイル記憶部122cを有しているが、I/Oログファイル記憶部122cを有さない構成であっても良い。なお、この点は以下の実施の形態でも同様である。
また、上述した実施の形態1のシステムにおいては、プラント監視制御システム用エミュレータ12の中にI/Oエミュレート部122を追加した構成であるが、同機能を別個のハードウェアに持たせ、ネットワークNWを介して接続した構成としても良い。
実施の形態2.
[実施の形態2のシステム構成]
次に、図4および図5を参照して本発明の実施の形態2について説明する。本実施形態のシステムは図4に示す構成において、プラント監視制御システム用エミュレータ12に後述する図5のルーチンを実行させることで実現することができる。
上述した実施の形態1では、制御エミュレート部121をn倍速で動作させることができる。しかしながら、試験環境をより実機環境に近づけるにはI/Oエミュレート部122もn倍速で動作させることが好ましい。
そこで、実施の形態2では、制御演算部121bおよびI/O演算部122bの演算速度を連動させて等倍速度とn倍速度との間で変更することとした。
図4は、本発明の実施の形態2に係る制御ソフトウェア試験システム1の構成を説明するための図である。図4に示す構成は、I/O演算部122bと演算速度調整部123の一部機能が追加され、演算速度調整部123がI/O演算部122bに接続された点を除き、図1に示す構成と同様である。以下、図4において図1に示す構成と同一の構成については、同一の符号を付してその説明を省略または簡略する。なお、図4に示す各エミュレータのハードウェア構成は図2と同様である。
I/O演算部122bは、制御演算部121bから制御信号を入力し、制御信号と設定ファイルに基づいて演算処理を所定の演算速度で実行し、その演算結果を出力データとして共有メモリ部121cの出力先アドレスへ出力する。本実施形態に係るI/O演算部122bは、変速信号を受信して、その演算速度を変更可能である。本実施形態に係るI/O演算部122bは、実機の入出力装置を模擬するため、実機と同等の処理速度(演算速度)で動作する等倍速モードを有する。さらに、I/O演算部122bは、等倍速モードよりも高速に演算処理を実行するn倍速モード(n>1)を有する。
演算速度は種々の方法で変更可能である。例えば、入出力信号を模擬する演算処理に要する時間(実行周期)が実機の実行周期と一致するように、CPU101(図2)が仮想環境であるI/O演算部122bを実行する実行時間と、実行しない待機時間とを定めることで等倍速モードを実現できる。また、上述した演算処理の実行周期が1/nになるように、実行時間を長くし待機時間を短くすることでn倍速モードを実現できる。なお、CPU101のクロック数を高めることでn倍速モードを実現してもよい。上述した演算処理に実時間の経過を待つタイマ値が含まれる場合(例えば、設定ファイルにタイマ値としての出力時間が定義されている場合)には、タイマ値を1/n倍に変更したり、内部タイマ(内部時計)の動作速度をn倍に変更したりする仕組みを加えてもよい。
演算速度調整部123は、変速信号に応じて、制御演算部121bおよびI/O演算部122bの演算速度を連動させて等倍速度とn倍速度との間で変更させる。すなわち、制御エミュレート部121の演算速度だけでなく、実際の入出力信号の模擬であるI/Oエミュレート部122の演算速度も同時にn倍速度に変化させる構成とする。演算速度調整部123は、操作画面エミュレータ11またはプラント監視制御システム用エミュレータ12が有する操作手段(図2の入力装置106、表示装置107)から変速信号が入力されると、制御演算部121bおよびI/Oエミュレート部122に変速信号を出力する。変速信号は、等速モードからn倍速モード(n>1)までの間の任意の動作モードを指定する信号である。
演算速度調整部123から出力された変速信号は、制御演算部121bおよびI/Oエミュレート部122に入力される。変速信号に応じて、制御演算部121bおよびI/Oエミュレート部122は、連動して実機の演算速度を1倍速としてn倍速で動作する動作モードに変更され、実機の実行周期の1/Nの周期で演算を進めるように動作する。
図5は、上述の変速動作を実現するために、プラント監視制御システム用エミュレータ12が実行する制御ルーチンのフローチャートである。このルーチンは、ステップS130の処理がステップS110の後にステップS120と並列に追加されている点を除き、図3に示すルーチンと同様である。以下、図5において、図3に示すステップと同一のステップについては、同一の符号を付してその説明を省略または簡略する。
図5に示すルーチンでは、ステップS110において、演算速度調整部123は、制御演算部121bおよびI/O演算部122bに変速信号を出力する。ステップS120において、制御演算部121bは、変速信号を入力し、変速信号に応じて、動作モードを変更することで一連の処理の演算速度を変更する。ステップS120と同時に、I/O演算部122bは、変速信号を入力し、変速信号に応じて、動作モードを変更することで演算速度を変更する。
以上説明したように、実施の形態2に係るプラント監視制御システム用エミュレータ12によれば、制御演算部121bおよびI/O演算部122bの演算速度を連動して仮想的に高速化することによって、実機を用いるよりも試験に要する時間を短縮し、効率の良いソフトウェア試験を実現できる。また、実施の形態1に比して、実機環境に近い試験環境を実現でき、制御系全体の模擬が高速化するため試験時間もさらに短縮できる。
以上、本発明の実施形態を説明したが、上述した実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。本実施形態およびその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1 制御ソフトウェア試験システム
11 操作画面エミュレータ
12 プラント監視制御システム用エミュレータ
101 CPU
102 ROM
103 RAM
104 入出力インターフェース
105 システムバス
106 入力装置
107 表示装置
108 ストレージ
109 通信装置
121 制御エミュレート部
121a 制御ソフトウェア記憶部
121b 制御演算部
121c 共有メモリ部
121c1 I/O入出力用メモリ
121c2 テンポラリ用メモリ
122 I/Oエミュレート部
122a 設定ファイル記憶部
122b I/O演算部
122c I/Oログファイル記憶部
123 演算速度調整部
NW ネットワーク

Claims (2)

  1. 試験対象の制御ソフトウェアを記憶する制御ソフトウェア記憶部と、
    前記制御ソフトウェア記憶部から前記制御ソフトウェアを読み込んで、一連の演算処理を所定の演算速度で実行して制御信号を出力する制御演算部と、
    前記制御演算部のデータ参照先およびデータ書込先として使用される共有メモリ部と、
    前記制御信号に対して制御対象機器が出力する出力信号を模擬する出力データについて、少なくとも出力値および前記共有メモリ部における出力先アドレスを前記制御信号の種別に応じて定義した設定ファイルを記憶する設定ファイル記憶部と、
    前記制御演算部から前記制御信号を入力し、前記制御信号と前記設定ファイルに基づいて演算処理を所定の演算速度で実行し、その演算結果を前記出力データとして前記出力先アドレスへ出力するI/O演算部と、
    CPUのクロック周波数を高めることで前記制御演算部の演算速度を、等倍速度と、該等倍速度よりも高速なn倍速度との間で変化させる演算速度調整部と、
    を備えることを特徴とするプラント監視制御システム用エミュレータ。
  2. 前記演算速度調整部は、前記制御演算部および前記I/O演算部の演算速度を連動させて等倍速度とn倍速度との間で変更させること、
    を特徴とする請求項1に記載のプラント監視制御システム用エミュレータ。
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