JP6619622B2 - 表示パネル、表示装置および電子機器 - Google Patents

Description

本技術は、表示パネル、表示装置および電子機器に関する。

近年、映像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が必要ないので、光源を必要とする液晶表示装置と比べて、軽量化、薄型化、高輝度化することができる。さらに、有機ＥＬ素子の応答速度は、数μｓ程度と非常に高速であるので、動画表示時の残像が発生しない。そのため、有機ＥＬ表示装置は、次世代のフラットパネルディスプレイの主流になると期待されている。

有機ＥＬ表示装置では、他の表示装置と同様、更なる高精細化が求められている。そこで、配線幅が相対的に太い電源線の本数を削減し、１本の電源線を複数の画素行で共用することが考えられる（例えば、特許文献１参照）。

特開２０１１−１５４２８７号公報

しかし、電源線を削減することにより生じた隙間を、画素間の間隙を狭めることによりなくした場合には、画素ピッチが面内で等間隔にならなくなる。一般的に、画素ピッチが面内で等間隔ではない場合、画像を表示したときの精細度は、間隙が最も広い部分で決定される。そのため、精細度が、電源線の本数を削減する前の精細度とあまり変わらないという問題があった。

本技術はかかる問題点に鑑みてなされたものであり、その目的は、高精細な表示パネル、ならびにそれを備えた表示装置および電子機器を提供することにある。

本技術の表示パネルは、各々が、発光素子および画素回路を含み、第１の方向に一列に並んで配置されるとともに第１の方向と直交する第２の方向に一列に並んで配置された複数の画素と、第１の方向に延在し、発光素子に流れる電流を供給するための複数の電源線とを備えている。複数の電源線は、複数の画素行ごとに１本ずつ配置されている。複数の画素回路は、第２の方向に不等間隔で配置されている。複数の画素回路の第２の方向の間隙は、電源線と対向する箇所で相対的に広く、電源線以外の配線と対向する箇所で相対的に狭くなっている。複数の発光素子は、各発光素子の発光領域が第２の方向に等間隔となるように形成されている。

本技術の表示装置は、表示パネルと、表示パネルを駆動する駆動回路とを備えている。この表示装置に搭載された表示パネルは、上記の表示パネルと同一の構成を有している。

本技術の電子機器は、上記の表示装置を備えている。

本技術の表示パネル、表示装置および電子機器では、１本の電源線が複数の画素行で共用されている。これにより、複数の電源線が画素行ごとに１本ずつ設けられている場合と比べて、列方向の画素ピッチを狭くすることができる。さらに、本技術では、複数の画素回路の列方向の間隙が、電源線と対向する箇所で相対的に広く、電源線以外の配線と対向する箇所で相対的に狭くなっている一方で、複数の発光素子が、各発光素子の発光領域が列方向に等間隔となるように形成されている。これにより、列方向の精細度が、各発光素子の発光領域の列方向の間隔によって決定される。さらに、各発光素子の発光領域の列方向の間隔を、複数の電源線が画素行ごとに１本ずつ設けられている場合と比べて、狭くすることができる。

本技術の表示パネル、表示装置および電子機器によれば、１本の電源線を複数の画素行で共用すると共に、複数の発光素子を、各発光素子の発光領域が列方向に等間隔となるように形成するようにしたので、高精細な表示パネルを実現することができる。なお、上記内容は本技術の一例である。本技術の効果は、上述したものに限らず、他の異なる効果であってもよいし、更に他の効果を含んでいてもよい。

本技術の一実施の形態に係る表示装置の概略構成図である。 図１の画素アレイ部の回路構成の一例を表す図である。 各サブ画素の回路構成の一例を表す図である。 図２の有機ＥＬ素子の断面構成の一例を表す図である。 比較例に係る画素アレイ部のレイアウトの一例を表す図である。 比較例に係る画素アレイ部のレイアウトの一例を表す図である。 図１の画素アレイ部のレイアウトの一例を表す図である。 図１の画素アレイ部のレイアウトの一変形例を表す図である。 図７の画素アレイ部の断面構成の一例を表す図である。 図８の画素アレイ部の断面構成の一例を表す図である。 消光から発光までの間の信号波形の一例を表す図である。 表示パネルに適用される発光制御の一例を表す図である。 表示パネルに適用される発光制御の一例を表す図である。 表示パネルに適用される発光制御の一例を表す図である。 各電源線における電圧降下の影響について説明する図である。 図２の画素アレイ部の回路構成の一変形例を表す図である。 図９の画素アレイ部の断面構成の一変形例を表す図である。 図１０の画素アレイ部の断面構成の一変形例を表す図である。 各サブ画素の回路構成の一変形例を表す図である。 上記実施の形態およびその変形例に係る表示装置の一適用例の外観を表す斜視図である。

以下、本技術を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．実施の形態（表示装置）
２．変形例（表示装置）
３．適用例（電子機器）

＜１．実施の形態＞
[構成]
図１は、本技術の一実施の形態に係る表示装置１の概略構成を表したものである。表示装置１は、例えば、画素アレイ部１０、コントローラ２０およびドライバ３０を備えている。表示装置１は、例えば、画素アレイ部１０を含む表示パネル４０を備えており、表示パネル４０の外縁部分にドライバ３０が実装されている。画素アレイ部１０は、複数の表示画素１１が行列状に配置されてなる。コントローラ２０およびドライバ３０は、外部から入力された映像信号Ｄｉｎおよび同期信号Ｔｉｎに基づいて、各表示画素１１を駆動する。

（画素アレイ部１０）
画素アレイ部１０は、コントローラ２０およびドライバ３０によって各表示画素１１がアクティブマトリクス駆動されることにより、外部から入力された映像信号Ｄｉｎおよび同期信号Ｔｉｎに基づく画像を表示する。画素アレイ部１０は、行方向に延在する複数の走査線ＷＳＬおよび複数の電源線ＤＳＬと、列方向に延在する複数の信号線ＤＴＬと、走査線ＷＳＬと信号線ＤＴＬとが互いに交差する箇所ごとに１つずつ設けられた複数の表示画素１１とを有している。電源線ＤＳＬが、本技術の「電源線」の一具体例に対応する。

走査線ＷＳＬは、各表示画素１１の選択に用いられるものであり、各表示画素１１を所定の単位（例えば、画素行またはサブ画素行）ごとに選択する選択パルスを各表示画素１１に供給するものである。信号線ＤＴＬは、映像信号Ｄｉｎもしくは映像信号Ｄｉｎ２（後述）に応じた信号電圧Ｖｓｉｇの、各表示画素１１への供給に用いられるものであり、信号電圧Ｖｓｉｇを含むデータパルスを各表示画素１１に供給するものである。電源線ＤＳＬは、各表示画素１１（後述の有機ＥＬ素子１４）に流れる電流を供給するためのものである。

図２は、画素アレイ部１０に含まれる各表示画素１１の回路構成の一例を表したものである。各表示画素１１は、複数のサブ画素１２を有している。サブ画素１２または表示画素１１が、本技術の「画素」の一具体例に対応する。また、各サブ画素１２は、本技術の「行方向に並んで配置された複数のサブ画素によって構成された表示画素に含まれるサブ画素」の一具体例に対応する。

各表示画素１１において、複数のサブ画素１２は、横一列に並んで配置されている。各表示画素１１は、例えば、３つのサブ画素１２で構成されており、例えば、図２に示したように、サブ画素１２Ｒ，１２Ｇ，１２Ｂで構成されている。サブ画素１２Ｒは、赤色光を発する画素である。サブ画素１２Ｇは、緑色光を発する画素である。サブ画素１２Ｂは、青色光を発する画素である。なお、各表示画素１１は、４つのサブ画素１２で構成されていてもよい。このとき、各表示画素１１は、例えば、サブ画素１２Ｒ，１２Ｇ，１２Ｂ，１２Ｗで構成されている。サブ画素１２Ｗは、白色光を発する画素である。

画素行（またはサブ画素行）ごとに、１本の走査線ＷＳＬが割り当てられている。各走査線ＷＳＬは、割り当てられたサブ画素行に含まれる各サブ画素１２に接続されている。複数の走査線ＷＳＬは、列方向に互いに隣接する表示画素１１（またはサブ画素１２）の間隙ごとに１本ずつ配置されている。なお、図２では、ｎ行目の画素行（またはサブ画素行）に対応する走査線ＷＳＬが走査線ＷＳＬ（ｎ）と表現されている。同様に、ｎ＋１行目の画素行（またはサブ画素行）に対応する走査線ＷＳＬが走査線ＷＳＬ（ｎ＋１）と表現されており、ｎ＋２行目の画素行（またはサブ画素行）に対応する走査線ＷＳＬが走査線ＷＳＬ（ｎ＋２）と表現されており、ｎ＋３行目の画素行（またはサブ画素行）に対応する走査線ＷＳＬが走査線ＷＳＬ（ｎ＋３）と表現されている。

列方向に互いに隣接する複数の画素行（または複数のサブ画素行）ごとに、１本の電源線ＤＳＬが割り当てられている。つまり、複数の電源線ＤＳＬは、複数の画素行（または複数のサブ画素行）ごとに１本ずつ配置されている。各電源線ＤＳＬは、割り当てられた複数のサブ画素行に含まれる各サブ画素１２に接続されている。各電源線ＤＳＬは、サブ画素列ごと１本ずつ割り当てられた複数の分岐線ＤＳＬｙを有している。各分岐線ＤＳＬｙは、列方向に並んだ複数のサブ画素１２に接続されている。電源線ＤＳＬごとに割り当てられた複数のサブ画素行を含む帯状の領域をユニットＵと表現したときに、複数の電源線ＤＳＬは、互いに隣接する２つのユニットＵの間隙ごとに１本ずつ配置されている。なお、図２では、ｎ行目およびｎ＋１行目のサブ画素行に対応する電源線ＤＳＬが電源線ＤＳＬ（ｎ）と表現されている。同様に、ｎ＋２行目およびｎ＋３行目のサブ画素行に対応する電源線ＤＳＬが電源線ＤＳＬ（ｎ＋２）と表現されている。

サブ画素列ごとに、１本の信号線ＤＴＬが割り当てられている。各信号線ＤＴＬは、割り当てられたサブ画素列に含まれる各サブ画素１２に接続されている。

図３は、各サブ画素１２の回路構成の一例を表したものである。各サブ画素１２は、例えば、画素回路１３と、有機ＥＬ素子１４とを有している。画素回路１３が、本技術の「画素回路」の一具体例に対応する。有機ＥＬ素子１４が、本技術の「発光素子」の一具体例に対応する。有機ＥＬ素子１４は、例えば、図４に示したように、アノード側の電極層１４ａ、有機層１４ｂ、およびカソード側の電極層１４ｃがこの順に積層された構成を有している。電極層１４ａは、絶縁層１３０上に形成されている。電極層１４ａの上面のうち、絶縁層１４０Ａの開口内に露出している部分が、有機層１４ｂに接している。電極層１４ｃは、有機層１４ｂの上面全体に接している。有機層１４ｂのうち、絶縁層１４０Ａの開口と対向する部分が、有機ＥＬ素子１４における発光領域１４Ａとなっている。有機ＥＬ素子１４は、素子容量を有している。

画素回路１３は、有機ＥＬ素子１４の発光制御（発光・消光の制御）を行う。画素回路１３は、後述の書込走査によって各表示画素１１に書き込んだ電圧を保持する機能を有している。画素回路１３は、例えば、駆動トランジスタＴｒ１、書込トランジスタＴｒ２および保持容量Ｃｓを含んで構成されている。

書込トランジスタＴｒ２は、駆動トランジスタＴｒ１のゲートに対する、映像信号Ｄｉｎに対応した信号電圧Ｖｓｉｇの印加を制御する。具体的には、書込トランジスタＴｒ２は、信号線ＤＴＬの電圧をサンプリングするとともに、サンプリングにより得られた電圧を駆動トランジスタＴｒ１のゲートに書き込む。駆動トランジスタＴｒ１は、有機ＥＬ素子１４に直列に接続されている。駆動トランジスタＴｒ１は、有機ＥＬ素子１４を駆動する。駆動トランジスタＴｒ１は、書込トランジスタＴｒ２によってサンプリングされた電圧の大きさに応じて有機ＥＬ素子１４に流れる電流を制御する。保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に所定の電圧（ゲート−ソース間電圧Ｖｇｓ）を保持するものである。以下では、「ゲート−ソース間電圧Ｖｇｓ」との記載は、特別な説明の無い場合には、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを指す。保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを一定に保持する役割を有する。なお、画素回路１３は、上述の２Ｔｒ１Ｃの回路に対して各種容量やトランジスタを付加した回路構成となっていてもよいし、上述の２Ｔｒ１Ｃの回路構成とは異なる回路構成となっていてもよい。

駆動トランジスタＴｒ１および書込トランジスタＴｒ２は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。なお、これらのトランジスタは、ｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。これらのトランジスタがエンハンスメント型であるものとして、以下の説明がなされているが、これらのトランジスタが、デプレッション型であってもよい。

各信号線ＤＴＬは、後述の水平セレクタ３１の出力端と、書込トランジスタＴｒ２のソースまたはドレインとに接続されている。各走査線ＷＳＬは、後述のライトスキャナ３２の出力端と、書込トランジスタＴｒ２のゲートとに接続されている。各電源線ＤＳＬは、固定の電圧を出力する電源（後述の電源回路２３）の出力端と、駆動トランジスタＴｒ１のソースまたはドレインに接続されている。

書込トランジスタＴｒ２のゲートは、走査線ＷＳＬに接続されている。書込トランジスタＴｒ２のソースまたはドレインが信号線ＤＴＬに接続されている。書込トランジスタＴｒ２のソースおよびドレインのうち信号線ＤＴＬに未接続の端子が駆動トランジスタＴｒ１のゲートに接続されている。駆動トランジスタＴｒ１のソースまたはドレインが電源線ＤＳＬに接続されている。駆動トランジスタＴｒ１のソースおよびドレインのうち電源線ＤＳＬに未接続の端子が有機ＥＬ素子１４のアノードに接続されている。保持容量Ｃｓの一端が駆動トランジスタＴｒ１のゲートに接続されている。保持容量Ｃｓの他端が駆動トランジスタＴｒ１のソースおよびドレインのうち有機ＥＬ素子１４側の端子に接続されている。

ドライバ３０は、例えば、水平セレクタ３１、ライトスキャナ３２および電源スキャナ３３を有している。

水平セレクタ３１は、例えば、制御信号の入力に応じて（同期して）、後述の映像信号処理回路２１から入力されたアナログの信号電圧Ｖｓｉｇを、各信号線ＤＴＬに印加する。水平セレクタ３１は、例えば、２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を出力可能となっている。具体的には、水平セレクタ３１は、後述のライトスキャナ３２により選択されたサブ画素１２へ、信号線ＤＴＬを介して２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を供給する。信号電圧Ｖｓｉｇは、映像信号Ｄｉｎに対応する電圧値となっている。固定電圧Ｖｏｆｓは、映像信号Ｄｉｎとは無関係の一定電圧である。信号電圧Ｖｓｉｇの最小電圧は固定電圧Ｖｏｆｓよりも低い電圧値となっており、信号電圧Ｖｓｉｇの最大電圧は固定電圧Ｖｏｆｓよりも高い電圧値となっている。水平セレクタ３１は、１水平期間ごとに、信号電圧Ｖｓｉｇを含むデータパルスを各信号線ＤＴＬに出力する。水平セレクタ３１は、データパルスとして、信号電圧Ｖｓｉｇおよび固定電圧Ｖｏｆｓの２値からなるパルスを各信号線ＤＴＬに出力する。

ライトスキャナ３２は、複数のサブ画素１２を所定の単位ごとに走査する。具体的には、ライトスキャナ３２は、１フレーム期間において、各走査線ＷＳＬに選択パルスを順次、出力する。ライトスキャナ３２は、例えば、制御信号の入力に応じて（同期して）、複数の走査線ＷＳＬを所定のシーケンスで選択することにより、閾値補正準備や、閾値補正、信号電圧Ｖｓｉｇの書き込み、移動度補正および発光を所望の順番で実行させる。

ここで、閾値補正準備とは、駆動トランジスタＴｒ１のゲート電圧Ｖｇを初期化する（具体的にはＶｏｆｓにする）ことを指している。以下では、「ゲート電圧Ｖｇ」との記載は、特別な説明の無い場合には、駆動トランジスタＴｒ１のゲート電圧Ｖｇを指す。閾値補正とは、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを駆動トランジスタＴｒ１の閾値電圧Ｖｔｈに近づける補正動作を指している。以下では、「閾値電圧Ｖｔｈ」との記載は、特別な説明の無い場合には、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈを指す。信号電圧Ｖｓｉｇの書き込み（信号書込）とは、駆動トランジスタＴｒ１のゲートに対して、信号電圧Ｖｓｉｇを、書込トランジスタＴｒ２を介して書き込む動作を指している。移動度補正とは、駆動トランジスタＴｒ１のゲート−ソース間に保持される電圧（ゲート−ソース間電圧Ｖｇｓ）を、駆動トランジスタＴｒ１の移動度の大きさに応じて補正する動作を指している。信号書き込みと、移動度補正とは、互いに別個のタイミングで行われることもある。本実施の形態では、ライトスキャナ３２が、１つの選択パルスを、走査線ＷＳＬへ出力することによって、信号書き込みと、移動度補正とを同時に（もしくは間髪空けずに連続して）行う。

ライトスキャナ３２は、例えば、２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を出力可能となっている。具体的には、ライトスキャナ３２は、駆動対象の表示画素１１へ、走査線ＷＳＬを介して２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を供給し、書込トランジスタＴｒ２のオンオフ制御を行う。オン電圧Ｖｏｎは、書込トランジスタＴｒ２のオン電圧以上の値となっている。オン電圧Ｖｏｎは、後述の「閾値補正準備期間」や、「閾値補正期間」、「信号書込・移動度補正期間」などにライトスキャナ３２から出力される選択パルスの波高値である。オフ電圧Ｖｏｆｆは、書込トランジスタＴｒ２のオン電圧よりも低い値となっており、かつ、オン電圧Ｖｏｎよりも低い値となっている。

電源スキャナ３３は、例えば、制御信号の入力に応じて（同期して）、複数の電源線ＤＳＬを所定の単位ごとに順次選択する。電源スキャナ３３は、例えば、２種類の電圧（Ｖｃｃ、Ｖｓｓ）を出力可能となっている。具体的には、電源スキャナ３３は、電源線ＤＳＬを介して、ライトスキャナ３２により選択された表示画素１１へ２種類の電圧（Ｖｃｃ、Ｖｓｓ）を供給する。固定電圧Ｖｓｓは、有機ＥＬ素子１４の閾値電圧Ｖｅｌと、有機ＥＬ素子１４のカソード電圧Ｖｃａｔｈとを足し合わせた電圧（Ｖｅｌ＋Ｖｃａｔｈ）よりも低い電圧値である。固定電圧Ｖｃｃは、電圧（Ｖｅｌ＋Ｖｃａｔｈ）よりも高い電圧値である。

（コントローラ２０）
次に、コントローラ２０について説明する。コントローラ２０は、例えば、映像信号処理回路２１、タイミング生成回路２２および電源回路２３を有している。映像信号処理回路２１は、例えば、外部から入力されたデジタルの映像信号Ｄｉｎに対して所定の補正を行い、それにより得られた映像信号に基づいて、信号電圧Ｖｓｉｇを生成する。映像信号処理回路２１は、例えば、生成した信号電圧Ｖｓｉｇを水平セレクタ３１に出力する。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。タイミング生成回路２２は、ドライバ３０内の各回路が連動して動作するように制御するものである。タイミング生成回路２２は、例えば、外部から入力された同期信号Ｔｉｎに応じて（同期して）、ドライバ３０内の各回路に対して制御信号を出力する。

電源回路２３は、水平セレクタ３１、ライトスキャナ３２、電源スキャナ３３、映像信号処理回路２１およびタイミング生成回路２２等の種々の回路で必要となる種々の固定電圧を生成し、供給する。電源回路２３は、例えば、Ｖｓｓ（＝０Ｖ）、Ｖｃｃ（＝２０Ｖ）などを生成し、上述の種々の回路に供給する。固定電圧Ｖｓｓは、有機ＥＬ素子１４の閾値電圧Ｖｅｌと、有機ＥＬ素子１４のカソード電圧Ｖｃａｔｈとを足し合わせた電圧（Ｖｅｌ＋Ｖｃａｔｈ）よりも低い電圧値である。固定電圧Ｖｃｃは、電圧（Ｖｅｌ＋Ｖｃａｔｈ）よりも高い電圧値である。

次に、比較例と対比しつつ、画素アレイ部１０のレイアウトおよび断面構成について説明する。図５は、比較例に係る画素アレイ部のレイアウトの一例を表したものである。比較例に係る画素アレイ部では、複数の電源線ＤＳＬがサブ画素行ごとに１本ずつ設けられており、さらに、複数の走査線ＷＳＬもサブ画素行ごとに１本ずつ設けられている。そのため、列方向に互いに隣接する２つの画素回路１３の間隙Ｄ３は、場所に依らず一定となっている。それに伴い、列方向に互いに隣接する２つの発光領域１４Ａの間隙Ｄ１も、場所に依らず一定となっている。

図５の画素アレイ部において、高精細化するために、例えば、図６に示したように、配線幅が相対的に太い電源線ＤＳＬの本数を削減し、１本の電源線ＤＳＬを複数の画素行で共用することが考えられる。しかし、電源線ＤＳＬを省略することにより生じた隙間を、画素間の間隙を狭めることによりなくした場合には、電源線ＤＳＬの省略された箇所に対応する間隙Ｄ３が、電源線ＤＳＬの存在する箇所に対応する間隙Ｄ３よりも狭くなる。それに伴い、電源線ＤＳＬの省略された箇所に対応する間隙Ｄ１が、電源線ＤＳＬの存在する箇所に対応する間隙Ｄ１よりも狭くなる。そのため、画素ピッチが面内で等間隔にならなくなる。一般的に、画素ピッチが面内で等間隔ではない場合、画像を表示したときの精細度は、ピッチが最も広い部分で決定される。そのため、図６の画素アレイ部では、電源線ＤＳＬの本数が削減されたにもかかわらず、精細度が、電源線ＤＳＬの本数を削減する前の精細度とあまり変わらない。

一方、本実施の形態では、図７に示したように、図６の画素アレイ部と同様、間隙Ｄ３は、電源線ＤＳＬと対向する箇所で相対的に広くなっており、電源線ＤＳＬ以外の配線と対向する箇所で相対的に狭くなっている。つまり、複数の画素回路１３は、列方向に不等間隔で配置されている。しかし、本実施の形態では、列方向に並んだ複数の発光領域１４Ａの間隙Ｄ２が、電源線ＤＳＬと対向する箇所と、電源線ＤＳＬ以外の配線と対向する箇所とで、互いに等しく、もしくは略等しくなっている。つまり、複数の発光領域１４Ａが列方向に等間隔に配置されている。これは、図６において電源線ＤＳＬの省略された箇所に対応する間隙Ｄ３に最も近接して配置されていた発光領域１４Ａ（図７の発光領域１４Ｂ）が、図７に矢印で示したように、列方向であって、かつ、図６において電源線ＤＳＬの省略された箇所に対応する間隙Ｄ３から離れる方向にシフトしているからである。

なお、図７の左半分は、画素アレイ部１０の面内のレイアウトの一例を表したものである。図７の右半分は、図７の左半分に記載の画素アレイ部１０において各発光領域１４Ａが発光したときの様子を表したものである。各発光領域１４Ａは、図７に示したように、画素回路１３の面積よりも小さな面積となっていてもよいし、例えば、図８に示したように、画素回路１３の面積と略等しい面積となっていてもよい。また、各発光領域１４Ａは、画素回路１３の面積よりも大きな面積となっていてもよい。各発光領域１４Ａが画素回路１３の面積と略等しい面積、または画素回路１３の面積よりも大きな面積となっている場合に、発光領域１４Ｂが、走査線ＷＳＬと対向する位置にまでシフトしていてもよい。なお、図８の左半分は、画素アレイ部１０の面内のレイアウトの一例を表したものである。図８の右半分は、図８の左半分に記載の画素アレイ部１０において各発光領域１４Ａが発光したときの様子を表したものである。

図９は、図７の画素アレイ部１０のＡ−Ａ線における断面構成の一例を表したものである。図１０は、図８の画素アレイ部１０のＡ−Ａ線における断面構成の一例を表したものである。

表示パネル４０は、基板１１０上に画素回路層１２０を有している。画素回路層１２０は、行列状に配置された複数の画素回路１３を有している。複数の画素回路１３は、列方向において、不等間隔で配置されている。具体的には、複数の画素回路１３は、列方向において、電源線ＤＳＬ以外の配線と対向する箇所で相対的に狭い間隔で配置されており、電源線ＤＳＬと対向する箇所で相対的に広い間隔で配置されている。

表示パネル４０は、画素回路層１２０上に絶縁層１３０を有しており、絶縁層１３０上に、アノード層１４０を有している。アノード層１４０は、行列状に配置された複数の有機ＥＬ素子１４を有している。表示パネル４０は、アノード層１４０上に、有機ＥＬ素子１４を保護する保護層１５０を有している。各有機ＥＬ素子１４は、発光領域１４Ａを有している。複数の発光領域１４Ａは、列方向において、等間隔で配置されている。具体的には、列方向に互いに隣接する２つの発光領域１４Ａの間隙Ｄ２は、列方向において、電源線ＤＳＬ以外の配線と対向する箇所と、電源線ＤＳＬと対向する箇所とで、互いに等しく、もしくは略等しくなっている。複数の有機ＥＬ素子１４も、列方向において、等間隔で配置されている。

[動作]
次に、本実施の形態の表示装置１の動作（消光から発光までの動作）について説明する。本実施の形態では、有機ＥＬ素子１４のＩ−Ｖ特性が経時変化しても、その影響を受けることなく、有機ＥＬ素子１４の発光輝度を一定に保つようにするために、有機ＥＬ素子１４のＩ−Ｖ特性の変動に対する補償動作を組み込んでいる。さらに、本実施の形態では、駆動トランジスタＴｒ１の閾値電圧や移動度が経時変化しても、それらの影響を受けることなく、有機ＥＬ素子１４の発光輝度を一定に保つようにするために、上記閾値電圧や上記移動度の変動に対する補正動作を組み込んでいる。

図１１は、消光から発光までの間の信号波形の一例を表したものである。具体的には、図１１は、１つのサブ画素１２に着目したときの信号線ＤＴＬ、走査線ＷＳＬおよび電源線ＤＳＬに印加される電圧ならびに駆動トランジスタＴｒ１のゲート電圧Ｖｇおよびソース電圧Ｖｓの経時変化の一例を表したものである。なお、以下では、「ソース電圧Ｖｓ」との記載は、特別な説明の無い場合には、駆動トランジスタＴｒ１のソース電圧Ｖｓを指す。

まず、コントローラ２０およびドライバ３０は、サブ画素１２を消光する。具体的には、走査線ＷＳＬの電圧がＶｏｆｆとなっており、信号線ＤＴＬの電圧がＶｓｉｇとなっており、電源線ＤＳＬの電圧がＶｃｃとなっている時（つまり有機ＥＬ素子１４が発光している時）に、電源スキャナ３３は、制御信号に応じて、電源線ＤＳＬの電圧をＶｃｃからＶｓｓに下げる（時刻Ｔ１）。すると、ソース電圧ＶｓがＶｓｓにまで下がり、有機ＥＬ素子１４が消光する。このとき、保持容量Ｃｓを介したカップリングによりゲート電圧Ｖｇも下がる。

（補正準備期間）
次に、コントローラ２０およびドライバ３０は、閾値補正の準備を行う。具体的には、電源線ＤＳＬの電圧がＶｓｓとなっており、かつ信号線ＤＴＬの電圧がＶｏｆｓとなっている間に、ライトスキャナ３２は、制御信号に応じて、走査線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げる（時刻Ｔ２）。すると、ゲート電圧ＶｇがＶｏｆｓまで下がる。このとき、ゲート−ソース間電圧Ｖｇｓは、閾値電圧Ｖｔｈよりも高くなっており、駆動トランジスタＴｒ１はオンしている。その後、ライトスキャナ３２は、制御信号に応じて、走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（時刻Ｔ３）。これにより、水平セレクタ３１が、他のサブ画素行に含まれる各サブ画素１２のために、信号線ＤＴＬの電圧を変位させたとしても、ゲート電圧Ｖｇは変動しない。

（閾値補正期間）
次に、コントローラ２０およびドライバ３０は、駆動トランジスタＴｒ１の閾値補正を行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっており、かつ、走査線ＷＳＬの電圧がＶｏｎとなっている間に、電源スキャナ３３は、制御信号に応じて、電源線ＤＳＬの電圧をＶｓｓからＶｃｃに上げる（時刻Ｔ４）。すると、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓが上昇する。このとき、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈよりも低い場合（閾値補正がまだ完了していない場合）には、駆動トランジスタＴｒ１がカットオフするまで（ゲート−ソース間電圧ＶｇｓがＶｔｈになるまで）、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れる。これにより、ソース電圧Ｖｓが上昇し、その結果、保持容量ＣｓがＶｔｈに充電され、ゲート−ソース間電圧ＶｇｓがＶｔｈとなる。駆動トランジスタＴｒ１がオンしている間に、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈにまで到達しない場合（閾値補正がまだ完了していない場合）には、駆動トランジスタＴｒ１がカットオフするまで（ゲート−ソース間電圧ＶｇｓがＶｔｈになるまで）、ライトスキャナ３２は、繰り返し、閾値補正用のパルスＰ１を走査線ＷＳＬに印加してもよい（時刻Ｔ６，Ｔ７，Ｔ８，Ｔ９）。

その後、水平セレクタ３１は、制御信号に応じて信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、ライトスキャナ３２は、制御信号に応じて、走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（時刻Ｔ５）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなるので、ゲート−ソース間電圧Ｖｇｓを信号線ＤＴＬの電圧の大きさに拘わらずＶｔｈのままで維持することができる。このように、ゲート−ソース間電圧ＶｇｓをＶｔｈに設定することにより、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈが画素回路１３ごとにばらついた場合であっても、有機ＥＬ素子１４の発光輝度がばらつくのをなくすことができる。

（信号書込・移動度補正期間）
閾値補正が完了した後、コントローラ２０およびドライバ３０は、映像信号Ｄｉｎに応じた信号電圧Ｖｓｉｇの書き込みと、移動度補正を行う。具体的には、信号線ＤＴＬの電圧がＶｓｉｇとなっており、かつ電源線ＤＳＬの電圧がＶｃｃとなっている間に、ライトスキャナ３２は、制御信号に応じて、走査線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（時刻Ｔ１０）、駆動トランジスタＴｒ１のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴｒ１のゲート電圧Ｖｇが信号線ＤＴＬの電圧Ｖｓｉｇとなる。このとき、有機ＥＬ素子１４のアノード電圧はこの段階ではまだ有機ＥＬ素子１４の閾値電圧Ｖｅｌよりも小さく、有機ＥＬ素子１４はカットオフしている。そのため、ゲート−ソース間の電流は有機ＥＬ素子１４の素子容量に流れ、素子容量が充電されるので、ソース電圧ＶｓがΔＶｓだけ上昇し、やがてゲート−ソース間電圧ＶｇｓがＶｓｉｇ＋Ｖｔｈ−ΔＶｓとなる。このようにして、書き込みと同時に移動度補正が行われる。ここで、駆動トランジスタＴｒ１の移動度が大きい程、ΔＶｓも大きくなるので、ゲート−ソース間電圧Ｖｇｓを発光前にΔＶだけ小さくすることにより、サブ画素１２ごとの移動度のばらつきを取り除くことができる。

（発光）
最後に、ライトスキャナ３２は、制御信号に応じて、走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（時刻Ｔ１１）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなり、駆動トランジスタＴｒ１のドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。その結果、有機ＥＬ素子１４に閾値電圧Ｖｅｌ以上の電圧が印加され、有機ＥＬ素子１４が所望の輝度で発光する。

次に、表示パネル４０に適用される発光制御について説明する。

図１２は、表示パネル４０に適用される発光制御の一例を表したものである。具体的には、図１２は、電源線ＤＳＬ（ｎ）を共有する２つのサブ画素行に着目したときの電源線ＤＳＬ（ｎ）、走査線ＷＳＬ（ｎ），ＷＳＬ（ｎ＋１）および信号線ＤＴＬに印加される電圧の経時変化の一例を表したものである。コントローラ２０およびドライバ３０は、電源線ＤＳＬ（ｎ）を共有する２つのサブ画素行に対して、閾値補正準備を同時に行った後に、閾値補正を同時に行う。その後、コントローラ２０およびドライバ３０は、信号書き込み・移動度補正をサブ画素行ごとに順番に行う。図１２では、コントローラ２０およびドライバ３０は、前段のサブ画素行における発光と、後段のサブ画素行における発光とを共通の１Ｈ内でＨ／２ずらして行う。そのため、水平セレクタ３１は、前段のサブ画素行に対応する信号電圧Ｖｓｉｇ１と、後段のサブ画素行に対応する信号電圧Ｖｓｉｇ２とを、共通の１Ｈ内でＨ／２ずらして信号線ＤＴＬに供給する。さらに、図１２では、コントローラ２０およびドライバ３０は、各サブ画素行に対する閾値補正を開始した直後に、電源線ＤＳＬ（ｎ）の電圧をＶｓｓからＶｃｃに上げる。

図１３は、表示パネル４０に適用される発光制御の一例を表したものである。具体的には、図１３は、電源線ＤＳＬ（ｎ）を共有する２つのサブ画素行に着目したときの電源線ＤＳＬ（ｎ）、走査線ＷＳＬ（ｎ），ＷＳＬ（ｎ＋１）および信号線ＤＴＬに印加される電圧の経時変化の一例を表したものである。コントローラ２０およびドライバ３０は、電源線ＤＳＬ（ｎ）を共有する２つのサブ画素行に対して、閾値補正準備を同時に行った後に、閾値補正を同時に行う。その後、コントローラ２０およびドライバ３０は、信号書き込み・移動度補正をサブ画素行ごとに順番に行う。図１３では、コントローラ２０およびドライバ３０は、前段のサブ画素行における発光と、後段のサブ画素行における発光とを共通の１Ｈ内でＨ／２ずらして行う。そのため、水平セレクタ３１は、前段のサブ画素行に対応する信号電圧Ｖｓｉｇ１と、後段のサブ画素行に対応する信号電圧Ｖｓｉｇ２とを、共通の１Ｈ内でＨ／２ずらして信号線ＤＴＬに供給する。さらに、図１３では、コントローラ２０およびドライバ３０は、各サブ画素行に対して閾値補正準備を行った後、各サブ画素行に対して閾値補正を行う前に、電源線ＤＳＬ（ｎ）の電圧を、所定の期間、Ｖｓｓに下げる。

図１４は、表示パネル４０に適用される発光制御の一例を表したものである。具体的には、図１４は、電源線ＤＳＬ（ｎ）を共有する２つのサブ画素行に着目したときの電源線ＤＳＬ（ｎ）、走査線ＷＳＬ（ｎ），ＷＳＬ（ｎ＋１）および信号線ＤＴＬに印加される電圧の経時変化の一例を表したものである。コントローラ２０およびドライバ３０は、電源線ＤＳＬ（ｎ）を共有する２つのサブ画素行に対して、閾値補正準備をサブ画素行ごとに順番に行った後、閾値補正・信号書き込み・移動度補正をサブ画素行ごとに順番に行う。図１４では、コントローラ２０およびドライバ３０は、前段のサブ画素行における発光と、後段のサブ画素行における発光とを、異なる１Ｈ内で行う。そのため、水平セレクタ３１は、前段のサブ画素行に対応する信号電圧Ｖｓｉｇと、後段のサブ画素行に対応する信号電圧Ｖｓｉｇとを、異なる１Ｈ内で信号線ＤＴＬに供給する。さらに、図１４では、コントローラ２０およびドライバ３０は、各サブ画素行に対して閾値補正準備を行った後、各サブ画素行に対して閾値補正を行う前に、電源線ＤＳＬ（ｎ）の電圧を、所定の期間、Ｖｓｓに下げる。

図１２では、コントローラ２０およびドライバ３０は、閾値補正を行うために各走査線ＷＳＬ（ｎ），ＷＳＬ（ｎ＋１）に対してＶｏｎを印加している最中に、電源線ＤＳＬ（ｎ）の電圧をＶｓｓからＶｃｃに上げる。一方、図１３、図１４では、コントローラ２０およびドライバ３０は、閾値補正準備や、閾値補正を行う期間を避けて、電源線ＤＳＬ（ｎ）の電圧を上げたり下げたりする。そのため、図１３、図１４では、電源線ＤＳＬ（ｎ）での電圧の揺れによる閾値補正への影響が抑制される。さらに、図１４では、閾値補正が終わってから、信号書き込みが開始されるまでの期間が、各サブ画素行において互いに等しくなっている。そのため、補正が終わってから、信号書き込みが開始されるまでの期間において、各サブ画素１２において電流リークが生じている場合であっても、各サブ画素１２に、共通の階調の信号電圧Ｖｓｉｇが印加されたときに、各サブ画素１２の発光輝度に、電流リークに起因する輝度ムラの発生が抑制される。

[効果]
次に、表示装置１における効果について説明する。

（水平クロストークについて）
アクティブマトリックス型の有機ＥＬ表示装置では、線順次で有機ＥＬ素子が発光される。そのため、１ライン分の画素の合計の輝度（電流量）がラインごとに異なる場合には、同一階調の信号電圧が印加されているときであっても、実際の発光輝度がラインごとに異なる現象（水平クロストーク）が発生し、画質の劣化が起こるという問題があった。例えば、図１５に示したように、電源線ＤＳＬに電圧を供給する電源スキャナ３３から、遠く離れるについて、電圧降下により輝度低下が生じる。このとき、画像の中に黒輝度の領域が存在する場合には、その黒領域の左側の画素においては、電圧降下量が、他の画素に比べて少ないので、輝度低下が生じ難い。そのため、黒領域の左側の領域と、その領域の上下の領域との間に、大きな輝度差が生じてしまう。

そのため、従来から、水平クロストークを防止する試みがなされている。しかし、電源線の配線抵抗による電圧降下の補正だけでは、水平クロストークを完全に取り除くことが難しく、更なる対策が求められていた。

一方、本実施の形態では、電源線ＤＳＬの本数が削減され、１本の電源線ＤＳＬが複数のサブ画素行で共用されている。これにより、１ライン分（１サブ画素行分）のサブ画素１２の合計の輝度（電流量）がライン（サブ画素行）ごとに異なる場合であっても、共用されている電源線ＤＳＬによって、電源線ＤＳＬが共用されているサブ画素行間で、１ライン分（１サブ画素行分）の画素の合計の輝度（電流量）が平均化される。その結果、隣接するサブ画素間で、図１５に示したような大きな輝度差が生じなくなる。このように、新たな方策で、水平クロストークを緩和することができる。

（精細度について）
有機ＥＬ表示装置では、他の表示装置と同様、更なる高精細化が求められている。そこで、配線幅が相対的に太い電源線ＤＳＬの本数を削減し、１本の電源線ＤＳＬを複数の画素行で共用することが考えられる（図５、図６参照）。しかし、電源線ＤＳＬを削減することにより生じた隙間を、画素間の間隙を狭めることによりなくした場合には、画素ピッチが面内で等間隔にならなくなる。一般的に、画素ピッチが面内で等間隔ではない場合、画像を表示したときの精細度は、間隙が最も広い部分で決定される。そのため、精細度が、電源線ＤＳＬの本数を削減する前の精細度とあまり変わらないという問題があった。

一方、本実施の形態では、電源線ＤＳＬを削減することにより生じた隙間を、画素間の間隙を狭めることによりなくした際に、列方向に隣接する２つの発光領域１４Ａの間隙Ｄ２が等間隔となるよう、複数の有機ＥＬ素子１４が形成されている。つまり、本実施の形態では、サブ画素１２間の間隙Ｄ３が狭められた結果、複数の画素回路１３が、列方向において、不等間隔で配置されている一方で、列方向に隣接する２つの発光領域１４Ａの間隙Ｄ２が等間隔となっている。これにより、列方向の精細度が間隙Ｄ２によって決定される。さらに、間隙Ｄ２は、電源線ＤＳＬの本数を削減する前の間隙Ｄ１よりも狭くなっている。従って、列方向の精細度が、電源線ＤＳＬの本数を削減する前の精細度よりも高くなっている。

＜２．変形例＞
以下に、表示装置１の変形例について説明する。なお、以下では、上記実施の形態の表示装置１と共通する構成要素に対しては、同一の符号が付与される。さらに、上記実施の形態の表示装置１と共通する構成要素についての説明は、適宜、省略されるものとする。

［変形例Ａ］
上記実施の形態において、発光領域１４Ａの位置は、例えば、図４に示したように、絶縁層４０Ａの開口位置を調節するだけで調整可能である。そのため、上記実施の形態において、有機ＥＬ素子１４（具体的には、電極層１４ａまたは有機層１４ｂ）と、有機ＥＬ素子１４に対向する位置にある画素回路１３との面内での位置関係を、画素アレイ部１０全体で互いに等しくした状態で、発光領域１４Ａの位置だけを列方向にシフトさせることも可能である。

この場合、複数の画素回路１３は、列方向において不等間隔で配置されるとともに、各有機ＥＬ素子１４（具体的には、各電極層１４ａまたは各有機層１４ｂ）は、直下にある画素回路１３に対して、共通の位置に配置されている。つまり、複数の有機ＥＬ素子１４が、複数の画素回路１３と同様、列方向において、不等間隔で配置されている。さらに、複数の発光領域１４Ａが、列方向において、等間隔で配置されている。

［変形例Ｂ］
図１６は、図２の画素アレイ部１０の回路構成の一変形例を表したものである。上記実施の形態において、各表示画素１１が、２×２以上の行列で配置された複数のサブ画素１２を有していてもよい。サブ画素１２が、本技術の「画素」の一具体例に対応する。また、各サブ画素１２は、本技術の「２×２以上の行列で配置された複数のサブ画素によって構成された表示画素に含まれるサブ画素」の一具体例に対応する。

本変形例では、各表示画素１１は、例えば、図１６に示したように、２×２の行列で配置された４つのサブ画素１２を有している。各表示画素１１において、４つのサブ画素１２は、例えば、サブ画素１２Ｒ，１２Ｇ，１２Ｂ，１２Ｗで構成されている。

サブ画素行ごとに、１本の走査線ＷＳＬが割り当てられている。各走査線ＷＳＬは、割り当てられたサブ画素行に含まれる各サブ画素１２に接続されている。複数の走査線ＷＳＬは、列方向に互いに隣接するサブ画素１２の間隙ごとに１本ずつ配置されている。なお、図１６では、ｎ行目のサブ画素行に対応する走査線ＷＳＬが走査線ＷＳＬ（ｎ）と表現されている。同様に、ｎ＋１行目のサブ画素行に対応する走査線ＷＳＬが走査線ＷＳＬ（ｎ＋１）と表現されており、ｎ＋２行目のサブ画素行に対応する走査線ＷＳＬが走査線ＷＳＬ（ｎ＋２）と表現されており、ｎ＋３行目のサブ画素行に対応する走査線ＷＳＬが走査線ＷＳＬ（ｎ＋３）と表現されている。

画素行ごと、１本の電源線ＤＳＬが割り当てられている。つまり、複数の電源線ＤＳＬは、画素行に含まれる複数のサブ画素行ごと１本ずつ配置されている。各電源線ＤＳＬは、割り当てられた１つの画素行に含まれる各サブ画素１２に接続されている。各電源線ＤＳＬは、サブ画素列ごと１本ずつ割り当てられた複数の分岐線ＤＳＬｙを有している。各分岐線ＤＳＬｙは、画素行に含まれる、列方向に並んだ複数のサブ画素１２に接続されている。電源線ＤＳＬごとに割り当てられた複数のサブ画素行を含む帯状の領域をユニットＵと表現したときに、複数の電源線ＤＳＬは、互いに隣接する２つのユニットＵの間隙ごとに１本ずつ配置されている。なお、図１６では、ｎ行目およびｎ＋１行目のサブ画素行に対応する電源線ＤＳＬが電源線ＤＳＬ（ｎ）と表現されている。同様に、ｎ＋２行目およびｎ＋３行目のサブ画素行に対応する電源線ＤＳＬが電源線ＤＳＬ（ｎ＋２）と表現されている。

サブ画素列ごとに、１本の信号線ＤＴＬが割り当てられている。各信号線ＤＴＬは、割り当てられたサブ画素列に含まれる各サブ画素１２に接続されている。

本変形例では、電源線ＤＳＬの本数が削減され、１本の電源線ＤＳＬが複数のサブ画素行で共用されている。従って、上記実施の形態と同様、隣接するサブ画素間で、図１５に示したような大きな輝度差が生じなくなる。このように、新たな方策で、水平クロストークを緩和することができる。

また、本変形例では、上記実施の形態と同様、電源線ＤＳＬを削減することにより生じた隙間を、画素間の間隙を狭めることによりなくした際に、列方向に隣接する２つの発光領域１４Ａの間隙Ｄ２が等間隔となるよう、複数の有機ＥＬ素子１４が形成されている。つまり、本変形例では、サブ画素１２間の間隙Ｄ３が狭められた結果、複数の画素回路１３が、列方向において、不等間隔で配置されている一方で、列方向に隣接する２つの発光領域１４Ａの間隙Ｄ２が等間隔となっている。これにより、列方向の精細度が間隙Ｄ２によって決定される。さらに、間隙Ｄ２は、電源線ＤＳＬの本数を削減する前の間隙Ｄ１よりも狭くなっている。従って、列方向の精細度が、電源線ＤＳＬの本数を削減する前の精細度よりも高くなっている。

［変形例Ｃ］
図１７は、図９の画素アレイ部１０の断面構成の一変形例を表したものである。図１８は、図１０の画素アレイ部１０の断面構成の一変形例を表したものである。上記実施の形態およびその変形例において、表示パネル４０は、画素回路１３と、有機ＥＬ素子１４との間に、シールド層１６０を有していてもよい。

シールド層１６０は、画素アレイ部１０全体にシート状に形成されていてもよいし、例えば、画素回路１３と、有機ＥＬ素子１４とが互いに対向する領域だけに部分的に形成されていてもよい。シールド層１６０は、画素回路１３と、有機ＥＬ素子１４とのカップリングを阻害するためのものであり、導電性の材料によって形成されている。シールド層１６０は、電源回路２３に接続されていることが好ましく、例えば、電源回路２３によって印加された電圧によって固定電圧となっていることが好ましい。

有機ＥＬ素子１４の、画素回路１３に対する位置が、全てのサブ画素１２において互いに等しくなっていない場合には、有機ＥＬ素子１４の、画素回路１３に対する位置に応じた大きさのカップリングが、有機ＥＬ素子１４と、画素回路１３との間に生じ得る。有機ＥＬ素子１４と、画素回路１３との間に生じたカップリングの大きさが、サブ画素１２ごとに異なる場合には、上記カップリングに起因した画質不良が生じる可能性がある。

しかし、本変形例では、画素回路１３と、有機ＥＬ素子１４との間に、シールド層１６０が設けられているので、上記カップリングに起因した画質不良が生じるのを抑制することができる。

［変形例Ｄ］
図１９は、図３のサブ画素１２の回路構成の一変形例を表したものである。上記変形例Ｃにおいて、各サブ画素１２において、画素回路１３が、さらに、駆動トランジスタＴｒ１と電源線ＤＳＬとの間に、駆動トランジスタＴｒ１に直列に接続されたトランジスタＴｒ３と、駆動トランジスタＴｒ１とトランジスタＴｒ３との接続点に接続された配線ＤＳＬ２とを有していてもよい。配線ＤＳＬ２は、トランジスタＴｒ３がオン状態のときに、電源回路２３から電流が流れ、Ｖｃｃとなり、トランジスタＴｒ３がオフ状態のときに、Ｖｓｓとなる。

トランジスタＴｒ３は、分岐線ＤＳＬｙ内に設けられている。さらに、配線ＤＳＬ２についても、分岐線ＤＳＬｙに接続されている。そのため、トランジスタＴｒ３および配線ＤＳＬ２は、共通の電源線ＤＳＬに接続された各サブ画素１２によって共用される。

本変形例では、トランジスタＴｒ３および配線ＤＳＬ２が共通の電源線ＤＳＬに接続された各サブ画素１２によって共用される。このとき、シールド層１６０が、分岐線ＤＳＬｙ（具体的には、トランジスタＴｒ３および配線ＤＳＬ２）と、有機ＥＬ素子１４との間に設けられている場合には、分岐線ＤＳＬｙ（具体的には、トランジスタＴｒ３および配線ＤＳＬ２）と、有機ＥＬ素子１４とのカップリングに起因した画質不良が生じるのを抑制することができる。

＜３．適用例＞
以下、上記実施の形態およびその変形例（以下、「上記実施の形態等」と称する。）で説明した表示装置１の適用例について説明する。上記実施の形態等の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。

図２０は、本適用例に係る電子機器２の概略構成例を表したものである。電子機器２は、例えば、折りたたみ可能な２枚の板状の筐体のうちの一方の筐体の主面に表示面２Ａを備えたノート型のパーソナルコンピュータである。電子機器２は、上記実施の形態等の表示装置１を備えており、例えば、表示面２Ａの位置に画素アレイ部１０を備えている。本適用例では、表示装置１が設けられているので、高精細で、画質不良の改善された画像が得られる。

以上、実施の形態、変形例および適用例を挙げて本技術を説明したが、本技術は実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本技術の効果は、本明細書中に記載された効果に限定されるものではない。本技術が、本明細書中に記載された効果以外の効果を持っていてもよい。

また、例えば、本技術は以下のような構成を取ることができる。
（１）
発光素子および画素回路を含み、行列状に配置された複数の画素と、
行方向に延在し、前記発光素子に流れる電流を供給するための複数の電源線と
を備え、
複数の前記電源線は、複数の画素行ごとに１本ずつ配置され、
複数の前記画素回路は、列方向に不等間隔で配置され、
複数の前記画素回路の列方向の間隙は、前記電源線と対向する箇所で相対的に広く、前記電源線以外の配線と対向する箇所で相対的に狭くなっており、
複数の前記発光素子は、各前記発光素子の発光領域が列方向に等間隔となるように形成されている
表示パネル。
（２）
各画素は、行方向に並んで配置された複数のサブ画素によって構成された表示画素に含まれる前記サブ画素であり、
複数の前記電源線は、複数のサブ画素行ごとに１本ずつ配置されている
（１）に記載の表示パネル。
（３）
各画素は、２×２以上の行列で配置された複数のサブ画素によって構成された表示画素に含まれる前記サブ画素であり、
複数の前記電源線は、表示画素行に含まれる複数のサブ画素行ごとに１本ずつ配置されている
（１）に記載の表示パネル。
（４）
複数の前記発光素子は、列方向に等間隔に配置されている
（１）ないし（３）のいずれか１つに記載の表示パネル。
（５）
複数の前記発光素子は、列方向に不等間隔に配置されている
（１）ないし（３）のいずれか１つに記載の表示パネル。
（６）
前記発光素子と、前記画素回路との間に、前記発光素子と、前記画素回路とのカップリングを阻害するシールド層をさらに備えた
（１）ないし（５）のいずれか１つに記載の表示パネル。
（７）
表示パネルと、
前記表示パネルを駆動する駆動回路と
を備え、
前記表示パネルは、
発光素子および画素回路を含み、行列状に配置された複数の画素と、
行方向に延在し、前記発光素子に流れる電流を供給するための複数の電源線と
を有し、
複数の前記電源線は、複数の画素行ごとに１本ずつ配置され、
複数の前記画素回路は、列方向に不等間隔で配置され、
複数の前記画素回路の列方向の間隙は、前記電源線と対向する箇所で相対的に広く、前記電源線以外の配線と対向する箇所で相対的に狭くなっており、
複数の前記発光素子は、各前記発光素子の発光領域が列方向に等間隔となるように形成されている
表示装置。
（８）
表示装置を備え、
前記表示装置は、
表示パネルと、
前記表示パネルを駆動する駆動回路と
を有し、
前記表示パネルは、
発光素子および画素回路を含み、行列状に配置された複数の画素と、
行方向に延在し、前記発光素子に流れる電流を供給するための複数の電源線と
を有し、
複数の前記電源線は、複数の画素行ごとに１本ずつ配置され、
複数の前記画素回路は、列方向に不等間隔で配置され、
複数の前記画素回路の列方向の間隙は、前記電源線と対向する箇所で相対的に広く、前記電源線以外の配線と対向する箇所で相対的に狭くなっており、
複数の前記発光素子は、各前記発光素子の発光領域が列方向に等間隔となるように形成されている
電子機器。

１…表示装置、２…電子機器、２Ａ…表示面、１０…画素アレイ部、１１…表示画素、１２，１２Ｒ，１２Ｇ，１２Ｂ，１２Ｗ…サブ画素、１３…画素回路、１４…有機ＥＬ素子、１４Ａ，１４Ｂ…発光領域、１４ａ…電極層、１４ｂ…有機層、１４ｃ…電極層、２０…コントローラ、２１…映像信号処理回路、２２…タイミング生成回路、２３…電源回路、３０…ドライバ、３１…水平セレクタ、３２…ライトスキャナ、３３…電源スキャナ、４０…表示パネル、１１０…基板、１２０…画素回路層、１３０…絶縁層、１４０…アノード層、１４０Ａ…絶縁層、１５０…保護層、Ｃｓ…容量素子、Ｄ１，Ｄ２，Ｄ３…間隙、Ｄｉｎ…映像信号、ＤＳＬ…電源線、ＤＳＬｙ…分岐線、ＤＴＬ…信号線、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８，Ｔ９，Ｔ１０…時刻、Ｔｉｎ…同期信号、Ｔｒ１…駆動トランジスタ、Ｔｒ２…書込トランジスタ、Ｕ…ユニット、Ｖｃｃ，Ｖｏｆｓ，Ｖｓｓ…固定電圧、Ｖｇ…ゲート電圧、Ｖｇｓ…ゲート−ソース間電圧、Ｖｏｎ…オン電圧、Ｖｏｆｆ…オフ電圧、Ｖｓ…ソース電圧、Ｖｓｉｇ…信号電圧、ＷＳＬ…走査線。

Claims (8)

1. 各々が、発光素子および画素回路を含み、第１の方向に一列に並んで配置されるとともに前記第１の方向と直交する第２の方向に一列に並んで配置された複数の画素と、
   前記第１の方向に延在し、前記発光素子に流れる電流を供給するための複数の電源線と
   を備え、
   複数の前記電源線は、複数の画素行ごとに１本ずつ配置され、
   複数の前記画素回路は、前記第２の方向に不等間隔で配置され、
   複数の前記画素回路の前記第２の方向の間隙は、前記電源線と対向する箇所で相対的に広く、前記電源線以外の配線と対向する箇所で相対的に狭くなっており、
   複数の前記発光素子は、各前記発光素子の発光領域が前記第２の方向に等間隔となるように形成されている
   表示パネル。
2. 各画素は、前記第１の方向に並んで配置された複数のサブ画素によって構成された表示画素に含まれる前記サブ画素であり、
   複数の前記電源線は、複数のサブ画素行ごとに１本ずつ配置されている
   請求項１に記載の表示パネル。
3. 各画素は、２×２以上の行列で配置された複数のサブ画素によって構成された表示画素に含まれる前記サブ画素であり、
   複数の前記電源線は、表示画素行に含まれる複数のサブ画素行ごとに１本ずつ配置されている
   請求項１に記載の表示パネル。
4. 複数の前記発光素子は、前記第２の方向に等間隔に配置されている
   請求項１ないし請求項３のいずれか一項に記載の表示パネル。
5. 複数の前記発光素子は、前記第２の方向に不等間隔に配置されている
   請求項１ないし請求項３のいずれか一項に記載の表示パネル。
6. 前記発光素子と、前記画素回路との間に、前記発光素子と、前記画素回路とのカップリングを阻害するシールド層をさらに備えた
   請求項１ないし請求項５のいずれか一項に記載の表示パネル。
7. 表示パネルと、
   前記表示パネルを駆動する駆動回路と
   を備え、
   前記表示パネルは、
   各々が、発光素子および画素回路を含み、第１の方向に一列に並んで配置されるとともに前記第１の方向と直交する第２の方向に一列に並んで配置された複数の画素と、
   前記第１の方向に延在し、前記発光素子に流れる電流を供給するための複数の電源線と
   を有し、
   複数の前記電源線は、複数の画素行ごとに１本ずつ配置され、
   複数の前記画素回路は、前記第２の方向に不等間隔で配置され、
   複数の前記画素回路の前記第２の方向の間隙は、前記電源線と対向する箇所で相対的に広く、前記電源線以外の配線と対向する箇所で相対的に狭くなっており、
   複数の前記発光素子は、各前記発光素子の発光領域が前記第２の方向に等間隔となるように形成されている
   表示装置。
8. 表示装置を備え、
   前記表示装置は、
   表示パネルと、
   前記表示パネルを駆動する駆動回路と
   を有し、
   前記表示パネルは、
   各々が、発光素子および画素回路を含み、第１の方向に一列に並んで配置されるとともに前記第１の方向と直交する第２の方向に一列に並んで配置された複数の画素と、
   前記第１の方向に延在し、前記発光素子に流れる電流を供給するための複数の電源線と
   を有し、
   複数の前記電源線は、複数の画素行ごとに１本ずつ配置され、
   複数の前記画素回路は、前記第２の方向に不等間隔で配置され、
   複数の前記画素回路の前記第２の方向の間隙は、前記電源線と対向する箇所で相対的に広く、前記電源線以外の配線と対向する箇所で相対的に狭くなっており、
   複数の前記発光素子は、各前記発光素子の発光領域が前記第２の方向に等間隔となるように形成されている
   電子機器。

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