JP6615341B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6615341B2
JP6615341B2 JP2018522426A JP2018522426A JP6615341B2 JP 6615341 B2 JP6615341 B2 JP 6615341B2 JP 2018522426 A JP2018522426 A JP 2018522426A JP 2018522426 A JP2018522426 A JP 2018522426A JP 6615341 B2 JP6615341 B2 JP 6615341B2
Authority
JP
Japan
Prior art keywords
semiconductor device
conductor
insulating layer
wiring board
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018522426A
Other languages
English (en)
Other versions
JPWO2017212965A1 (ja
Inventor
清 石田
幸宣 垂井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2017212965A1 publication Critical patent/JPWO2017212965A1/ja
Application granted granted Critical
Publication of JP6615341B2 publication Critical patent/JP6615341B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4817—Conductive parts for containers, e.g. caps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体素子をその内部に収容した半導体装置とその製造方法に関する。
従来、半導体素子の一例として高周波回路が形成された半導体素子をその内部に収容した半導体装置が知られている。このような半導体装置では、当該半導体装置の内部から外部に放射する電磁波、または、半導体装置の外部から内部へ照射される電磁波を遮蔽する目的で、半導体装置の外周を取り囲むように電磁シールド構造としての導体層を設けることが一般的である（たとえば、特開２００８−４２１５２号公報（特許文献１）参照）。
特許文献１に記載の半導体装置では、配線基板に半導体素子が載置され、その上部を取り囲むように絶縁層が設置されている。さらに、絶縁層を取り囲むように導体層が設置されている。配線基板、絶縁層、導体層の側面は垂直な形状である。導体層の下端は配線基板に接している。
特開２００８−４２１５２号公報
導体層によって電磁シールド構造を形成するためには、導体層の下端が配線基板に接し、当該配線基板を介して導体層が電気的に接地されていなければならない。しかし、導体層の材料としてよく用いられる導体ペーストは、高温に長時間さらされた場合に寸法が収縮する性質がある。特許文献１に記載の技術では、例えば、半導体装置をリフロー加熱した際の熱履歴によって導体層の寸法が収縮することがある。この場合、導体層の自由端である導体層の下端が、導体層の寸法の収縮によって引っ張られて配線基板から剥離することがあった。これにより、導体層が接地されなくなるため電磁シールド構造を維持できなくなり、半導体装置が正常に機能しなくなるという課題であった。
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、導体層による電磁シールド構造を維持することで正常に機能する半導体装置を提供することである。
本実施形態に係る半導体装置は、表面を有する配線基板と、半導体素子と、絶縁層と、導体層とを備える。半導体素子は配線基板の表面上に配置される。絶縁層は、配線基板の表面上に位置し半導体素子を取り囲むように配置される。導体層は、絶縁層の外周面を覆うるとともに、配線基板に接続される。絶縁層の外周面は、半導体素子上に位置する上面と、当該上面と配線基板とを繋ぐ側面とを含む。側面は逆テーパ部を含む。導体層は、逆テーパ部の表面に接触している。逆テーパ部は、側面において上面に連なる上端から配線基板に連なる下端まで延在している。
上記半導体装置によれば、配線基板を介して導体層を接地電磁シールド構造を構成できる。さらに、導体層が絶縁層の側面の逆テーパ部の表面に接触しているので、半導体装置の製造プロセス中の熱処理において加熱されることで導体層の寸法が収縮しようとしても、逆テーパ部の表面に接した導体層の部分が位置固定用のアンカーのように作用する。このため、導体層の寸法変化（収縮）を抑制できる。したがって、当該寸法変化に起因して配線基板と導体層との接続部が破損する（たとえば導体層が配線基板から離れた状態になる）ことを防止できる。この結果、導体層による電磁シールド構造の健全性を保つことができるので、当該電磁シールドの不良に起因して半導体装置が正常に動作しないといった問題の発生を抑制できる。
実施の形態１に係る半導体装置の断面模式図である。 図１に示した半導体層の製造工程を説明するための断面模式図である。 図１に示した半導体層の製造工程を説明するための断面模式図である。 図１に示した半導体層の製造工程を説明するための断面模式図である。 図１に示した半導体層の製造工程を説明するための断面模式図である。 図１に示した半導体層の製造工程を説明するための断面模式図である。 図６の部分拡大断面模式図である。 実施の形態２に係る半導体装置の断面模式図である。 実施の形態３に係る半導体装置の断面模式図である。 実施の形態４に係る半導体装置の断面模式図である。 実施の形態５に係る半導体装置の断面模式図である。 図１１に示した半導体層の製造工程を説明するための断面模式図である。 図１２の部分拡大断面模式図である。 実施の形態６に係る半導体装置の断面模式図である。 実施の形態７に係る半導体装置の断面模式図である。 実施の形態８に係る半導体装置の断面模式図である。
以下、図面を参照しながら本発明の実施の形態について説明する。以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。
実施の形態１．
＜半導体装置の構成＞
図１は本発明の実施の形態１に係る半導体装置の断面模式図である。図１に示すように、半導体装置は、表面を有する配線基板１と、半導体素子５と、絶縁層８と、導体層１０とを備える。半導体素子５は配線基板１の表面上に配置される。絶縁層８は、配線基板１の表面上に位置し半導体素子５を取り囲むように配置される。導体層１０は、絶縁層８の外周面を覆うとともに、配線基板１に接続される。絶縁層８の外周面は、半導体素子５上に位置する上面と、当該上面と配線基板１とを繋ぐ側面とを含む。側面は逆テーパ部９を含む。導体層１０は、逆テーパ部９の表面に接触している。
配線基板１は多層プリント配線板である。配線基板１は、その上面と下面とに導体が形成でき、かつ、当該上面に形成された導体からなる配線層と下面に形成された導体からなる配線層とを電気的に接続する貫通導体を形成することができればよい。配線基板１としては、たとえば両面プリント配線板、またはビルドアッププリント配線板などを用いることができる。
配線基板１の材質としては、たとえばガラスクロスにエポキシ樹脂を含浸したガラスエポキシ複合材料を用いることができる。ただし、上述のようにその上面と下面に配線層となる導体が形成でき、かつ、上面の配線層と下面の配線層とを電気的に接続する貫通導体を形成することができれば任意の材料を用いることができる。たとえば、配線基板１の材料として、ガラスクロスにＢＴレジンを含浸した複合材料を用いてもよい。
放熱導体２と信号導体３と接地導体４とは、多層プリント配線板である配線基板１に形成された銅配線である。配線層としての放熱導体２、信号導体３、接地導体４は、配線基板１の上面および下面上に形成された表面配線部分と、配線基板１を貫通し、当該表面配線部分を接続する貫通導体部分とを含む。配線基板１を貫通する貫通導体部分は、配線基板１の上面の表面配線部分と下面の表面配線部分とを電気的に接続できれば、任意の構造を採用できる。たとえば、当該導体部分は、配線基板１を貫通する孔の内部に配置され、中心部分に導電性樹脂が充填された構造でもよい。
配線基板１の表面における中央部に放熱導体２が設置されている。放熱導体２の周囲に信号導体３が設置されている。信号導体３の周囲を取り囲むように接地導体４が設置されている。放熱導体２、信号導体３、および接地導体４において配線基板１の上面および下面に露出している表面配線部分には表面処理が施されていてもよい。表面配線部分において当該表面処理により形成される被覆層としては、ニッケルめっき層と金めっき層とを重ねた積層構造を採用してもよいし、ニッケルめっき層とパラジウムめっき層と金めっき層を重ねた積層構造を採用してもよい。
図１に示すように、配線基板１の上面側において、放熱導体２の上面に半導体素子５が接着剤６を介して固定されている。半導体素子５の材質は任意の半導体材料を用いることができるが、たとえばシリコン（Ｓｉ）、ガリウムヒ素化合物、窒化ガリウム化合物、シリコンカーバイド化合物のいずれでもよい。接着剤６は、たとえば基材であるエポキシ系熱硬化性樹脂に、直径が数百ｎｍ〜数μｍの銀粒子を混合して一様に分散させた銀ペーストである。
半導体素子５はワイヤ７を介して配線基板１の信号導体３の上面（表面配線部分の表面）に電気的に接続されている。ワイヤ７はたとえば直径が２０μｍ程度の純金ワイヤである。ただし、ワイヤ７は半導体素子５と信号導体３とを電気的に接続できれば任意の材料を用いることができる。ワイヤ７の材料としては、たとえば銀、銅、アルミニウムを用いることができる。
半導体素子５を覆うように配線基板１の上面上には絶縁層８が設置されている。配線基板１の表面の外周側に設置された接地導体４の一部または全部は、絶縁層８の外側に配置される。絶縁層８の側面には逆テーパ部９が設置されている。逆テーパ部９は、図７に示すように絶縁層８の側面において配線基板１側の端部から離れるにしたがって配線基板１の外周に向けて側面の位置が近づくように、当該側面が傾斜している部分である。図１では、絶縁層８の幅は、配線基板１から離れるにしたがって広くなっている。
なお、ここで逆テーパ部９とは、絶縁層８の側面において配線基板１側から絶縁層８の上面側に向かうにつれて、絶縁層８が外側にせり出すような構造となっている部分をいう。また異なる観点から言えば、逆テーパ部９とは、絶縁層８の側面において配線基板１の表面に対して傾斜した部分であって、当該傾斜した部分の表面が配線基板１の表面に対向するように配置されている部分をいう。
逆テーパ部９は、絶縁層８の側面の全周に形成されていてもよいが、当該側面の周方向の一部に形成されていてもよい。絶縁層８を構成する材料は、任意の材料を用いることができるが、たとえばカーボンブラックや球状シリカを混合したエポキシ系熱硬化性樹脂を用いることができる。ただし、絶縁層８は硬化して内部の半導体素子５を保護できればよく、ＵＶ硬化性樹脂を絶縁層８の材料としてもよい。
配線基板１の表面（上面）における外周側と絶縁層８の上面と側面を覆うように導体層１０が設置されている。導体層１０の側面は、配線基板１の表面に対してほぼ垂直な方向に延びている。このため、絶縁層８の逆テーパ部９上において、導体層１０の厚み（配線基板１の表面に沿った方向の厚み）は、配線基板１に近づくにつれて厚くなっている。導体層１０は、たとえば基材であるエポキシ系熱硬化性樹脂に直径が数百ｎｍ〜数μｍの金属粒子が一様に分散された導体ペーストを絶縁層８の表面に塗布した後、熱処理することで形成される導電体膜である。金属粒子の材料は任意の材料を用いることができるが、たとえば銀、銅、鉄、カーボンのいずれでもよい。
配線基板１の表面の外周側において、絶縁層８の外周に露出している接地導体４と導体層１０とが接している。これにより導体層１０が電気的に接地される。このため、導体層１０が電磁波を遮蔽する電磁シールドとしての効果が得られる。さらに、本実施の形態に示す半導体装置に対して、リフロー加熱などの熱履歴を印加した際に導体層１０の寸法が収縮しようとしても、導体層１０において絶縁層８の側面上に位置する部分が逆テーパ部９において絶縁層８に食い込んだ形状になっているので、当該部分のアンカー効果により導体層１０の寸法の収縮が抑制される。これにより絶縁層８の側面の外周側において導体層１０の下端が、配線基板１の外周側に配置された接地導体４から剥離するという問題の発生を抑制できる。そのため、導体層１０が電磁波を遮蔽する機能（電磁シールド機能）が損なわれることがなく、本実施の形態に示す半導体装置を正常に機能させることができる。
＜半導体装置の製造方法＞
図２〜図７を用いて、図１に示した半導体装置の製造方法を説明する。図２〜図７は、図１に示した半導体装置の製造方法を説明するための模式図である。
本実施形態に係る半導体装置の製造方法では、図２および図３に示すように、まず配線基板１の表面上に複数の半導体素子５を配置する（Ｓ１０）。図２は実施の形態１に示す半導体装置について、配線基板１に接着剤６を介して半導体素子５を固定する工程を説明する断面構造模式図である。図３は実施の形態１に示す半導体装置について、配線基板１の信号導体３と半導体素子５とをワイヤ７を介して電気的に接続する工程を説明する断面構造模式図である。
図２に示すように、この工程（Ｓ１０）では、複数の半導体装置を採取することが可能な配線基板１を準備する。配線基板１において、個々の半導体装置となるべき領域には、放熱導体２、信号導体３、および接地導体４が配置されている。配線基板１において個々の半導体装置となるべき領域の中央に設置された放熱導体２上に、所望の量の接着剤６を供給する。接着剤６の供給方法は任意の方法を採用できる。その後、半導体装置となるべきそれぞれの領域において、接着剤６の上に半導体素子５を接着剤６との間に気泡が混入しないように載置する。半導体素子５としては、たとえば高周波回路を備えた半導体素子を用いることができる。半導体素子５が載置された配線基板１を、オーブンを用いて１５０℃程度に加熱することで、接着剤６を硬化させる。
ここで、高周波回路を備えた半導体素子５の発熱は通常の半導体素子より大きい。そのため、配線基板１に半導体素子５を固定するための接着剤６について、当該半導体素子５から生じた熱を放熱導体２を介して外部に効率よく伝熱するために、接着剤６を構成する材料は熱伝導率が高い材料を用いることが好ましい。接着剤６の材料として、たとえば銀ペーストを用いてもよい。一方、熱伝導率を高くするために銀ペーストにおける銀の混合量比率を上げ過ぎると銀ペーストの粘度が高くなる。この場合、接着剤６としての銀ペーストを放熱導体２上に簡便に供給する（たとえば判子の要領で銀ペーストを供給する）ことが難しくなる。したがって、銀ペーストにおける銀の混合量比率は８０重量パーセント程度が好ましい。熱伝導率を高くするために銀の混合量比率を上げて粘度が高くなってしまった銀ペーストを使用する場合には、接着剤６として銀ペーストを放熱導体２上に配置する方法として、銀ペーストをシリンジに充填して空気圧で押し出すエアパルスディスペンス方式を用いることができる。当該方法を用いることで、所望の量の銀ペーストを放熱導体２上に精度良く供給でき、当該作業の効率を高めることができる。
次に、図３に示すように、ワイヤ７により半導体素子５と信号導体３とを接続する。具体的には、半導体素子５が取り付けられた配線基板１を１００℃程度に加熱して、ボールボンディング法を用いてワイヤ７を半導体素子５と信号導体３とに接続する。第一ボンド点をワイヤ７において半導体素子５に取り付ける側とし、第二ボンド点をワイヤ７において信号導体３に取り付ける側としてワイヤリングするのが一般的である。しかし、半導体装置の厚さを薄く仕上げたい場合には、第一ボンド点をワイヤ７において信号導体３に取り付ける側とし、第二ボンド点をワイヤ７において半導体素子５に取り付ける側とすることで、ボンディング後の高さが低いワイヤ７を形成することができる。この結果、半導体装置の厚さを薄くすることができる。
次に、図４に示すように配線基板１の表面上に複数の半導体素子５を取り囲むように絶縁層８を配置する（Ｓ２０）。図４は実施の形態１に示す半導体装置について、半導体素子５を取り囲むように配線基板１の上方に絶縁層８を形成する工程を説明する断面構造模式図である。
この工程（Ｓ２０）では、たとえば、半導体素子５とワイヤ７とが取り付けられた配線基板１を２５０℃程度の金型に投入して予備加熱する。この状態で、トランスファモールド法を用いて半導体素子５を覆うように配線基板１上に絶縁層８を配置する。具体的には、半硬化状態の顆粒もしくはペレットの形態のプラスチックモールド樹脂をトランスファーモールド装置を用いて加熱して溶融させ、上記金型に注入し、高い加圧力を保持したまま金型の内部でプラスチックモールド樹脂を硬化させる。プラスチックモールド樹脂が一定程度まで硬化したら、当該プラスチックモールド樹脂が接続された配線基板１を金型から取り出す。配線基板１を、オーブンを用いて１５０℃程度に加熱することにより、プラスチックモールド樹脂を完全に硬化させる。このようにして、図４に示す構造を得る。
次に、図５に示すように、絶縁層８において、複数の半導体素子５の間の領域に位置し、配線基板１側の幅が絶縁層８の上面側の幅より広い逆テーパ形状を有する溝１１を形成する（Ｓ３０）。図５は実施の形態１に示す半導体装置について、配線基板１上に形成した絶縁層８に溝１１（切り溝とも呼ぶ）を形成する工程を説明する断面構造模式図である。
この工程（Ｓ３０）では、たとえばレーザ加工機（好ましくはＣＯ２レーザ加工機）を用いて絶縁層８に切り溝１１を形成する。プラスチックモールド樹脂である絶縁層８はレーザ光の反射率が低いのでレーザ光のエネルギーをよく吸収することから、当該絶縁層８はレーザ光により削除されやすい。一方、金属である接地導体４はレーザ光の反射率が高いのでレーザ光のエネルギーをあまり吸収しないため、当該接地導体４はレーザ光により削除されにくい。このため、レーザ加工により溝１１が深さ方向に進展し、絶縁層８を貫通して接地導体４が露出したところで、接地導体４がレーザ光により削除されずに溝１１の深さ方向における進展が停止する。この結果、自動的に深さ方向に精度のよい溝１１の加工が可能である。また、接地導体４の表面で反射したレーザ光を利用して、接地導体４に近いほど絶縁層８が当該反射したレーザ光により削除されるので、接地導体４に近い領域ほど溝１１の横方向での幅が広くなる。この結果、配線基板１に近い側の溝１１の幅が広くなった逆テーパ形状の溝１１が形成される。このようにして、図５に示した構造を得る。
次に、図６に示すように、絶縁層８の上面および溝１１の内周面を覆うように導体層１０を形成する（Ｓ４０）。図６は実施の形態１に示す半導体装置について、絶縁層８の上面と溝１１の内側とに導体層１０を形成する工程を説明する断面構造模式図である。図７は、溝１１の周辺を拡大した断面構造模式図である。
この工程（Ｓ４０）では、たとえば加圧印刷法を用いて幅が細く深い溝１１に導体層１０となるべき導体ペーストを隙間なく充填する。その後、たとえばスクリーン印刷法を用いて絶縁層８の上面に均一な厚さの導体層１０となるべき導体ペーストを供給する。その後、オーブンを用いて１２０℃程度に加熱して導体層１０を硬化させることで、図６および図７に示す導体層１０を得る。溝１１の底部には接地導体４が露出しているので、結果的に導体層１０と接地導体４とが溝１１の底部において接している。このようにして、導体層１０を電気的に接地することができる。
次に、溝１１の位置において導体層１０および配線基板１を分割する（Ｓ５０）。具体的には、この工程（Ｓ５０）では、たとえば溝１１の幅よりも細い刃物を用いたブレードダイシング加工によって導体層１０および配線基板１を個片に切り分ける。このようにして、図１に示した実施の形態１に係る半導体装置が得られる。
＜半導体装置の作用効果＞
上述した本実施形態に係る半導体装置では、配線基板１の略中央に半導体素子５を固定するための放熱導体２が設置されている。その周囲に半導体素子５を電気的に接続するための信号導体３が設置されている。それらの周囲に電気的に接地するための接地導体４が設置されている。配線基板１の放熱導体２には、半導体素子５が接着剤６を介して固定されている。配線基板１の信号導体３には半導体素子５がワイヤ７を介して電気的に接続されている。配線基板１の上面の内周側に半導体素子５を覆うように絶縁層８が設置されている。配線基板１の外周側に設置された接地導体４の一部または全部が絶縁層８に覆われずに露出している。絶縁層８の側面は少なくとも一部が逆テーパ形状になっている。絶縁層８の上面と側面と配線基板１の外周側を覆うように導体層１０が設置されている。絶縁層８の側面の逆テーパ形状の部分（逆テーパ部９）は導体層１０に覆われている。配線基板１の外周側に設けられていて、絶縁層８からその一部または全部が露出している接地導体４は導体層１０の下端と接している。これにより導体層１０は電気的に接地されている。
このように、配線基板１上に接地導体４を予め形成しておき、当該接地導体４に導体層１０を接続することで導体層１０を接地して電磁シールド構造を構成できる。さらに、導体層１０が絶縁層８の側面の逆テーパ部９の表面に接触しているので、半導体装置の製造プロセス中の熱処理において加熱されることで導体層１０の寸法が収縮しようとしても、逆テーパ部９の表面に接した導体層１０の部分が位置固定用のアンカーのように作用し、導体層１０の寸法変化（収縮）を抑制できる。このため、当該寸法変化に起因して配線基板１と導体層１０との接続部が破損する（つまり導体層１０が配線基板１の接地導体４から離れた状態になる）ことを防止できる。この結果、導体層１０による電磁シールド構造の健全性を保つことができるので、当該電磁シールドの不良に起因して半導体装置が正常に動作しないといった問題の発生を抑制できる。
上記半導体装置において、逆テーパ部９は、図１に示すように絶縁層８の側面において上面に連なる上端から配線基板１に連なる下端まで延在している。この場合、逆テーパ部９が絶縁層８の側面全体に形成されることになるので、導体層１０と逆テーパ部９との接触面積を十分に大きくすることができる。
実施の形態２．
＜半導体装置の構成＞
図８は本発明の技術を用いた実施の形態２に係る半導体装置の断面構造模式図である。図８に示すように、半導体装置は、基本的には図１に示した半導体装置と同様の構成を備えるが、逆テーパ部９の形状が図１に示した半導体装置と異なっている。すなわち、図８に示した半導体装置では、絶縁層８の側面に形成された逆テーパ部９の表面が配線基板１の内周側に向けて凸の曲面状となるように湾曲している。この曲面状の逆テーパ部９の表面に接するように導体層１０が形成されている。
＜半導体装置の製造方法＞
図８に示した半導体装置の製造方法は、図２〜図７を用いて説明した図１の半導体装置の製造方法と同様であるが、図５に示した工程（Ｓ３０）と工程（Ｓ４０）との間に追加のプロセスを実施する点が、図２〜図７に示した半導体装置の製造方法と異なっている。すなわち、実施の形態１において説明した工程（Ｓ１０）〜工程（Ｓ３０）を実施して溝１１を形成した後に、溝１１の底面に露出している接地導体４の表面に絶縁層８の残渣が残ることがあるため、これを除去するためにエッチング液を用いて絶縁層８をわずかに溶解させる工程（Ｓ６０）を実施する。この際に、溝１１の側面がエッチング液によりわずかに溶解するために、配線基板１の内周側に向けて凸状に湾曲した逆テーパ部９が溝１１の側面において形成される。その後、実施の形態１で説明した工程（Ｓ４０）および工程（Ｓ５０）を実施することにより、図８に示した半導体装置を得ることができる。
＜半導体装置の作用効果＞
図８に示した半導体装置によれば、図１に示した半導体装置と同様の効果を得ることができるとともに、逆テーパ部９の表面が曲面状となっているので、逆テーパ部９の表面が平面で形成される場合より、逆テーパ部９の表面積を大きくできる。このため、導体層１０と逆テーパ部９との接触面積を相対的に大きくすることができる。この結果、逆テーパ部９の表面に接触した導体層１０の部分と逆テーパ部９との接続強度を高めることができる。したがって、導体層１０の寸法変化を抑制する効果をより高めることができる。
実施の形態３．
＜半導体装置の構成＞
図９は本発明の技術を用いた実施の形態３に係る半導体装置の断面構造模式図である。図９に示すように、半導体装置は、基本的には図１に示した半導体装置と同様の構成を備えるが、絶縁層８の側面の下側に逆テーパ部９が形成されている。逆テーパ部９の表面は平面状である。逆テーパ部９の表面に接するように導体層１０が形成されている。
＜半導体装置の製造方法＞
図９に示した半導体装置の製造方法は、図２〜図７を用いて説明した図１の半導体装置の製造方法（工程（Ｓ１０）〜工程（Ｓ５０））と同様であるが、図５に示した工程（Ｓ３０）におけるプロセス条件が、図２〜図７に示した半導体装置の製造方法と異なっている。すなわち、図５に示した溝１１を形成する際に、レーザ光のエネルギーを実施の形態１の場合よりも弱めることで、接地導体４の表面で反射するレーザ光のエネルギーを相対的に弱くする。この結果、接地導体４の表面で反射したレーザ光により絶縁層８が幅方向に除去される（溝１１が幅方向に広がる）領域を絶縁層８の側面の下側に限定できる。このようにして、図９に示すような、絶縁層８の側面の下側に位置する逆テーパ部９が形成された半導体装置が得られる。
＜半導体装置の作用効果＞
図９に示した半導体装置によれば、図１に示した半導体装置と同様の効果を得ることができる。さらに、図９に示した半導体装置では、逆テーパ部９が、絶縁層８の側面において上面に連なる上端と配線基板１に連なる下端との間の位置から下端まで延在するように（つまり側面の一部分のみに）形成されている。このため、上記工程（Ｓ３０）において溝１１の幅方向での広がり幅を実施の形態１の場合と同様にすれば、逆テーパ部９の表面が配線基板１の表面に対してなす角度を図１に示す構造より小さくできる。そのため、当該逆テーパ部９に接するように形成されている導体層１０の部分のアンカー効果をより高めることができる。
実施の形態４．
＜半導体装置の構成＞
図１０は本発明の技術を用いた実施の形態４に係る半導体装置の断面構造模式図である。図１０に示すように、半導体装置は、基本的には図９に示した半導体装置と同様の構成を備えるが、逆テーパ部９の形状が図９に示した半導体装置と異なっている。すなわち、図１０に示した半導体装置では、絶縁層８の側面の下側に部分的に形成された逆テーパ部９の表面が配線基板１の内周側に向けて凸の曲面状となるように湾曲している。この曲面状の逆テーパ部９の表面に接するように導体層１０が形成されている。
＜半導体装置の製造方法＞
図１０に示した半導体装置の製造方法は、図９の半導体装置の製造方法と同様であるが、図５に示した工程（Ｓ３０）と工程（Ｓ４０）との間に追加のプロセスを実施する点が、図９に示した半導体装置の製造方法と異なっている。すなわち、実施の形態３において説明した工程を実施して側壁の一部のみが幅方向に広げられた溝１１を形成した後に、溝１１の底面に露出している接地導体４の表面に残る絶縁層８の残渣を除去するためにエッチング液を用いて絶縁層８をわずかに溶解させる工程（Ｓ６０）を実施する。この際に、溝１１の側面がエッチング液によりわずかに溶解するために、配線基板１の内周側に向けて凸状に湾曲した逆テーパ部９が溝１１の側面において形成される。その後、実施の形態１で説明した工程（Ｓ４０）および工程（Ｓ５０）を実施することにより、図１０に示した半導体装置を得ることができる。
＜半導体装置の作用効果＞
図１０に示した半導体装置によれば、図９に示した半導体装置と同様の効果を得ることができるとともに、逆テーパ部９の表面が曲面状となっているので、逆テーパ部９の表面が平面で形成される場合より、逆テーパ部９の表面積を大きくできる。このため、導体層１０と逆テーパ部９との接触面積を相対的に大きくすることができる。この結果、逆テーパ部９の表面に接触した導体層１０の部分と逆テーパ部９との接続強度を高めることができる。したがって、導体層１０の寸法変化を抑制する効果をより高めることができる。
実施の形態５．
＜半導体装置の構成＞
図１１は本発明の技術を用いた実施の形態５に係る半導体装置の断面構造模式図である。図１１に示すように、半導体装置は、基本的には図９に示した半導体装置と同様の構成を備えるが、配線基板１の外周側と絶縁層８の上面と側面を覆うように薄い膜状の導体膜１２が形成されている。つまり、導体層１０において逆テーパ部９を覆う部分の表面形状は、逆テーパ部９の形状に沿った形状となっている。また、導体膜１２は、逆テーパ部９上から配線基板１の接地導体４上にまで延びる延在部を含む。導体膜１２はたとえば金属ナノ粒子インクを焼結させた金属膜である。導体膜１２の厚みは、たとえば１μｍ以上１００μｍ以下、あるいは５μｍ以上５０μｍ以下とすることができる。
配線基板１の外周側において、絶縁層８の外周に露出している接地導体４と導体膜１２が接している。これにより導体膜１２が電気的に接地されるので、導体膜１２が電磁波を遮蔽する電磁シールドとして作用する。また、導体膜１２の外周側の下端が逆テーパ部９と配線基板１の外周側に露出した接地導体４とに沿った形状になっている。
＜半導体装置の製造方法＞
図１２および図１３を用いて、図１１に示した半導体装置の製造方法を説明する。図１２は実施の形態５に示す半導体装置について、絶縁層８の上面と溝１１の内側に導体膜１２を形成する工程を説明するための模式図である。図１３は図１２の溝１１の周辺を拡大した模式図である。
図１１に示した半導体装置の製造方法は、基本的には図９に示した半導体装置の製造方法と同様であり、まず実施の形態３において説明した溝１１を形成する工程（Ｓ３０）までを実施する。その後、工程（Ｓ４０）として、スプレー塗布法により絶縁層８の上面と溝１１の内面に薄い膜状の導体膜１２を形成する。溝１１は奥まった細い溝であるため、溝１１の内面に均一な厚さの導体膜１２を形成するには、細かい霧状に材料を噴射でき、また、静電気力を利用して複雑に入り組んだ形状の面に均一な膜（たとえば金属ナノ粒子インクの膜）を形成することのできる静電噴霧法を用いることが好ましい。溝１１の底部には接地導体４が露出している。このため、図１２および図１３に示すように溝１１の底部では導体膜１２となるべき膜と接地導体４が接している。その後、オーブンを用いて金属ナノ粒子インクの焼結温度である６０℃程度に当該膜を加熱して焼結させることで図１２および図１３に示す導体膜１２を得る。この導体膜１２は、上記のように溝１１の底部で接地導体４と接続されている。その後、工程（Ｓ５０）を実施することで、図１１に示す半導体装置を得ることができる。
＜半導体装置の作用効果＞
図１１に示した半導体装置によれば、図９に示した半導体装置と同様の効果を得ることができる。さらに、図１１に示した半導体装置では、絶縁層８の側面において、導体膜１２の長さが逆テーパ部９の長さより長い。そのため、本実施の形態に示す半導体装置に対してリフロー加熱などの熱履歴を印加した場合、導体膜１２の寸法が収縮して、導体膜１２の寸法が収縮することで導体膜１２の下端が引っ張られて接地導体４の内周側から導体膜１２の一部が剥がれても、配線基板１の外周側に位置する接地導体４の部分まで完全に導体膜１２が剥がれることを抑制できる。これにより導体膜１２の下端（配線基板１の外周側に位置する端部）が配線基板１の外周側に配置された接地導体４の部分から剥離することがないので、導体膜１２が電磁波を遮蔽する機能が損なわれることがない。したがって、本実施の形態に示す半導体装置を正常に機能させることができる。
実施の形態６．
＜半導体装置の構成＞
図１４は本発明の技術を用いた実施の形態６に係る半導体装置の断面構造模式図である。図１４に示すように、半導体装置は、基本的には図８に示した半導体装置と同様の構成を備えるが、実施の形態５と同様に、配線基板１の外周側と絶縁層８の上面と側面を覆うように、磁気シールド構造として機能する薄い膜状の導体膜１２が形成されている。
＜半導体装置の製造方法＞
図１４に示した半導体装置の製造方法は、基本的には図８に示した半導体装置の製造方法と同様であり、まず実施の形態２において説明したように工程（Ｓ１０）、工程（Ｓ２０）、工程（Ｓ３０）、工程（Ｓ６０）を実施する。その後、工程（Ｓ４０）として、実施の形態５と同様にたとえばスプレー塗布法により絶縁層８の上面と溝１１の内面に薄い膜状の導体膜１２を形成する。溝１１の内面に均一な厚さの導体膜１２となるべき膜（たとえば金属ナノ粒子インクの膜）を形成するには、静電噴霧法を用いることが好ましい。その後、オーブンを用いて金属ナノ粒子インクの焼結温度である６０℃程度に当該膜を加熱して焼結させることで導体膜１２を得る。この導体膜１２は、上記のように溝１１の底部で接地導体４と接続されている。その後、工程（Ｓ５０）を実施することで、図１４に示す半導体装置を得ることができる。
＜半導体装置の作用効果＞
図１４に示した半導体装置によれば、図８に示した半導体装置と同様の効果を得ることができる。さらに、図１１に示した半導体装置と同様に、本実施の形態に示す半導体装置に対してリフロー加熱などの熱履歴を印加した場合、導体膜１２の寸法が収縮することで、導体膜１２の下端が引っ張られて接地導体４の内周側から導体膜１２の一部が剥がれても、配線基板１の外周側に位置する接地導体４の部分まで完全に導体膜１２が剥がれることを抑制できる。
実施の形態７．
＜半導体装置の構成＞
図１５は本発明の技術を用いた実施の形態７に係る半導体装置の断面構造模式図である。図１５に示すように、半導体装置は、基本的には図１に示した半導体装置と同様の構成を備えるが、実施の形態５と同様に配線基板１の外周側と絶縁層８の上面と側面を覆うように、磁気シールド構造として機能する薄い膜状の導体膜１２が形成されている。
＜半導体装置の製造方法＞
図１５に示した半導体装置の製造方法は、基本的には図１に示した半導体装置の製造方法と同様であり、まず実施の形態１において説明したように工程（Ｓ１０）、工程（Ｓ２０）、工程（Ｓ３０）を実施する。その後、工程（Ｓ４０）として、実施の形態５と同様にたとえばスプレー塗布法により絶縁層８の上面と溝１１の内面に薄い膜状の導体膜１２を形成する。溝１１の内面に均一な厚さの導体膜１２となるべき膜（たとえば金属ナノ粒子インクの膜）を形成するには、静電噴霧法を用いることが好ましい。その後、オーブンを用いて金属ナノ粒子インクの焼結温度である６０℃程度に当該膜を加熱して焼結させることで導体膜１２を得る。この導体膜１２は、上記のように溝１１の底部で接地導体４と接続されている。その後、工程（Ｓ５０）を実施することで、図１５に示す半導体装置を得ることができる。
＜半導体装置の作用効果＞
図１５に示した半導体装置によれば、図１に示した半導体装置と同様の効果を得ることができる。さらに、図１１に示した半導体装置と同様に、本実施の形態に示す半導体装置に対してリフロー加熱などの熱履歴を印加した場合、導体膜１２の寸法が収縮することで、導体膜１２の下端が引っ張られて接地導体４の内周側から導体膜１２の一部が剥がれても、配線基板１の外周側に位置する接地導体４の部分まで完全に導体膜１２が剥がれることを抑制できる。
実施の形態８．
＜半導体装置の構成＞
図１６は本発明の技術を用いた実施の形態８に係る半導体装置の断面構造模式図である。図１６に示すように、半導体装置は、基本的には図１０に示した半導体装置と同様の構成を備えるが、実施の形態５と同様に配線基板１の外周側と絶縁層８の上面と側面を覆うように、磁気シールド構造として機能する薄い膜状の導体膜１２が形成されている。
＜半導体装置の製造方法＞
図１６に示した半導体装置の製造方法は、基本的には図１０に示した半導体装置の製造方法と同様でありるが、側壁の一部のみが幅方向に広げられた溝１１を形成した後に、工程（Ｓ４０）として、実施の形態５と同様にたとえばスプレー塗布法により絶縁層８の上面と溝１１の内面に薄い膜状の導体膜１２を形成する。溝１１の内面に均一な厚さの導体膜１２となるべき膜（たとえば金属ナノ粒子インクの膜）を形成するには、静電噴霧法を用いることが好ましい。その後、オーブンを用いて金属ナノ粒子インクの焼結温度である６０℃程度に当該膜を加熱して焼結させることで導体膜１２を得る。この導体膜１２は、上記のように溝１１の底部で接地導体４と接続されている。その後、工程（Ｓ５０）を実施することで、図１６に示す半導体装置を得ることができる。
＜半導体装置の作用効果＞
図１６に示した半導体装置によれば、図１０に示した半導体装置と同様の効果を得ることができる。さらに、図１１に示した半導体装置と同様に、本実施の形態に示す半導体装置に対してリフロー加熱などの熱履歴を印加した場合、導体膜１２の寸法が収縮することで、導体膜１２の下端が引っ張られて接地導体４の内周側から導体膜１２の一部が剥がれても、配線基板１の外周側に位置する接地導体４の部分まで完全に導体膜１２が剥がれることを抑制できる。
以上のように本発明の実施の形態について説明を行ったが、上述の実施の形態を様々に変形することも可能である。また、本発明の範囲は上述の実施の形態に限定されるものではない。本発明の範囲は、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図される。
本発明は、高周波回路が形成された半導体素子を内部に収容した半導体装置に特に有利に適用される。
１ 配線基板、２ 放熱導体、３ 信号導体、４ 接地導体、５ 半導体素子、６ 接着剤、７ ワイヤ、８ 絶縁層、９ 逆テーパ部、１０ 導体層、１１ 溝、１２導体膜。

Claims (4)

  1. 表面を有する配線基板と、
    前記表面上に配置された半導体素子と、
    前記表面上に位置し前記半導体素子を取り囲むように配置された絶縁層と、
    前記絶縁層の外周面を覆うとともに、前記配線基板に接続された導体層とを備え、
    前記絶縁層の前記外周面は、前記半導体素子上に位置する上面と、前記上面と前記配線基板とを繋ぐ側面とを含み、
    前記側面は逆テーパ部を含み、
    前記導体層は、前記逆テーパ部の表面に接触し、
    前記逆テーパ部は、前記側面において前記上面に連なる上端から前記配線基板に連なる下端まで延在している、半導体装置。
  2. 前記逆テーパ部の表面は曲面状である、請求項１に記載の半導体装置。
  3. 前記導体層において前記逆テーパ部を覆う部分の表面形状は、前記逆テーパ部の形状に沿った形状となっている、請求項１または請求項２に記載の半導体装置。
  4. 配線基板の表面上に複数の半導体素子を配置する工程と、
    前記表面上に前記複数の半導体素子を取り囲むように絶縁層を配置する工程と、
    前記絶縁層において、前記複数の半導体素子の間の領域に位置し、前記配線基板側の幅が前記絶縁層の上面側の幅より広い逆テーパ形状を有する溝を形成する工程と、
    前記絶縁層の前記上面および前記溝の内周面を覆うように導体層を形成する工程と、
    前記溝の位置において前記導体層および前記配線基板を分割する工程とを備える、半導体装置の製造方法。
JP2018522426A 2016-06-08 2017-05-29 半導体装置およびその製造方法 Active JP6615341B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016114540 2016-06-08
JP2016114540 2016-06-08
PCT/JP2017/019858 WO2017212965A1 (ja) 2016-06-08 2017-05-29 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2017212965A1 JPWO2017212965A1 (ja) 2019-02-21
JP6615341B2 true JP6615341B2 (ja) 2019-12-04

Family

ID=60578674

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018522426A Active JP6615341B2 (ja) 2016-06-08 2017-05-29 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US10756026B2 (ja)
EP (1) EP3471136B1 (ja)
JP (1) JP6615341B2 (ja)
WO (1) WO2017212965A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN210897246U (zh) * 2017-04-28 2020-06-30 株式会社村田制作所 电路模块
CN219269209U (zh) * 2020-06-22 2023-06-27 株式会社村田制作所 电子部件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4008298A (en) * 1975-05-16 1977-02-15 Lectron Products, Inc. Carburetor
JP5022652B2 (ja) 2006-08-07 2012-09-12 太陽誘電株式会社 回路モジュールの製造方法及び回路モジュール
US8022511B2 (en) * 2008-02-05 2011-09-20 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
TWI489610B (zh) * 2010-01-18 2015-06-21 矽品精密工業股份有限公司 具電磁遮蔽之封裝結構之製法
JP2011198999A (ja) * 2010-03-19 2011-10-06 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
KR101171512B1 (ko) * 2010-06-08 2012-08-06 삼성전기주식회사 반도체 패키지의 제조 방법
US8847400B2 (en) * 2010-09-15 2014-09-30 Ps4 Luxco S.A.R.L. Semiconductor device, method for manufacturing the same, and data processing device
JP5633582B2 (ja) * 2011-01-28 2014-12-03 株式会社村田製作所 モジュール基板
JP5768888B2 (ja) * 2011-09-07 2015-08-26 株式会社村田製作所 モジュールの製造方法および端子集合体
KR102245134B1 (ko) * 2014-04-18 2021-04-28 삼성전자 주식회사 반도체 칩을 구비하는 반도체 패키지
US9847304B2 (en) * 2015-12-24 2017-12-19 Intel Corporation Electronic device packages with conformal EMI shielding and related methods

Also Published As

Publication number Publication date
WO2017212965A1 (ja) 2017-12-14
EP3471136A4 (en) 2019-04-17
JPWO2017212965A1 (ja) 2019-02-21
US10756026B2 (en) 2020-08-25
EP3471136A1 (en) 2019-04-17
EP3471136B1 (en) 2022-03-09
US20190295959A1 (en) 2019-09-26

Similar Documents

Publication Publication Date Title
TWI745372B (zh) 半導體裝置及其製造方法
US8315060B2 (en) Electronic component module and method of manufacturing the electronic component module
CN1148795C (zh) 半导体器件的制造方法
JP4883203B2 (ja) 半導体装置の製造方法
US20150131231A1 (en) Electronic component module and manufacturing method thereof
JP6027001B2 (ja) 放熱回路基板
JPWO2012023332A1 (ja) 電子部品及びその製造方法
JP2015095654A (ja) 印刷回路基板及びその製造方法
US9706663B2 (en) Printed wiring board, method for manufacturing the same and semiconductor device
JP2017041500A (ja) プリント配線板および半導体パッケージ
KR20150035251A (ko) 외부접속단자부와 외부접속단자부를 갖는 반도체 패키지 및 그들의 제조방법
JP6615341B2 (ja) 半導体装置およびその製造方法
JP2007123506A (ja) 回路モジュールの製造方法
US10667419B2 (en) Manufacturing method of an electronic component module
JP2009135391A (ja) 電子装置およびその製造方法
JP2016039302A (ja) プリント配線板とその製造方法および半導体パッケージ
EP3660887A1 (en) Method for forming a semiconductor package
CN109691242B (zh) 电子装置及其制造方法
US20160007463A1 (en) Electronic device module and method of manufacturing the same
JP5257518B2 (ja) 基板製造方法および樹脂基板
JP2017069446A (ja) プリント配線板およびその製造方法
JP2009152372A (ja) プリント基板、半導体装置、及びこれらの製造方法
JP2017103425A (ja) 半導体パッケージおよびパッケージ・オン・パッケージ
JP2016154195A (ja) 多層配線板
JP2020088179A (ja) 配線基板および配線基板の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181012

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181012

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191008

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191105

R150 Certificate of patent or registration of utility model

Ref document number: 6615341

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250