JP6613699B2 - 画像処理装置 - Google Patents

Description

本発明は、画像処理装置に関する。

従来、動画等のように、複数フレームの画像データに対して、それぞれ画像処理を行う画像形成装置等が知られている。このような画像形成装置では、画像処理に係るパラメータをレジスタ（ｒｅｇｉｓｔｅｒ）に保持することが多い。

また、通信終了信号が入力された後、垂直同期信号に同期した反映タイミング制御信号により、保持された動作設定データを一括してラッチさせる方法が知られている（例えば、特許文献１等）。

しかしながら、例えば、第１レジスタを更新している間に、第２レジスタ等の他のレジスタがパラメータを取得してしまう場合等がある。この場合には、従来の方法では、更新前のパラメータと、更新後のパラメータとが混在して使用されてしまう場合がある。

本発明は、上記課題に鑑みてなされたものであり、同一のフレームにおいて、同一のパラメータで画像処理を行うことができる画像処理装置を提供することを目的とする。

一態様における、パラメータに基づいて画像処理を行う画像処理装置は、前記パラメータを入力する第１記憶部と、前記入力が終了すると、前記第１記憶部が記憶する前記パラメータを取得する第２記憶部と、第１信号に基づいて、前記第２記憶部が記憶する前記パラメータを取得する第３記憶部と、前記第３記憶部が記憶するデータのうち、第１画像処理に係る第１パラメータを所定のタイミングで出力される第１トリガ信号に基づいて取得し、前記第３記憶部が記憶するデータのうち、第２画像処理に係る第２パラメータを前記第１トリガ信号とは異なるタイミングで出力される第２トリガ信号に基づいて取得する第４記憶部と、前記第１パラメータに基づいて、前記第１画像処理を行う第１画像処理部と、前記第２パラメータに基づいて、前記第２画像処理を行う第２画像処理部とを含む。

本発明の各実施形態によれば、同一のフレームにおいて、同一のパラメータで画像処理を行うことができる画像処理装置を提供することができる。

本発明の一実施形態に係る画像処理装置の全体構成の一例を示すブロック図である。 本発明の一実施形態に係る画像処理装置のハードウェア構成の一例を示すブロック図である。 本発明の一実施形態に係るＩ／Ｆ変換部によって生成される信号の一例を示すタイミングチャートである。 本発明の一実施形態に係る画像処理装置による全体処理の一例を示すフローチャートである。 本発明の一実施形態に係る画像処理装置による全体処理の処理結果の一例を示すタイミングチャートである。 本発明の一実施形態に係る画像処理装置が有する画像処理部の構成の一例を示すブロック図である。 本発明の一実施形態に係る画像処理装置が有する画像処理部に係る動作の一例を示すタイミングチャートである。 第１比較例に係る画像処理装置による全体処理の処理結果の一例を示すタイミングチャートである。 第２比較例に係る画像処理装置による全体処理の処理結果の一例を示すタイミングチャートである。 第２比較例に係る画像処理装置による全体処理の別の処理結果の一例を示すタイミングチャートである。 第１比較例又は第２比較例に係る画像処理装置による全体処理の処理結果の一例を示すタイミングチャートである。

以下、本発明の実施形態について添付の図面を参照しながら説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付し、重複した説明を省く。

＜画像処理装置例＞
はじめに、本実施形態に係る画像処理装置の全体構成の一例について説明する。

図１は、本発明の一実施形態に係る画像処理装置の全体構成の一例を示すブロック図である。具体的には、画像処理装置１００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１００Ｈ１と、記憶装置１００Ｈ２と、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）１００Ｈ３とを有する。

ＣＰＵ１００Ｈ１は、各処理及びデータの加工等に係る演算を行う演算装置並びに各ハードウェア及び装置を制御する制御装置である。なお、ＣＰＵ１００Ｈ１は、複数の装置で構成されてもよい。

記憶装置１００Ｈ２は、データ、プログラム及び設定等を記憶する。具体的には、記憶装置１００Ｈ２は、いわゆるメモリ等であり、主記憶装置等である。なお、記憶装置１００Ｈ２は、ハードディスク等の補助記憶装置を有してもよい。

ＡＳＩＣ１００Ｈ３は、各処理及びデータの加工等に係る演算並びに各ハードウェア及び装置を制御する電子回路である。例えば、ＡＳＩＣ１００Ｈ３から制御信号及び画像データ信号等が各装置に出力される。なお、ＡＳＩＣ１００Ｈ３は、一部又は全部がＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）で構成されてもよい。

なお、画像処理装置１００は、図示するハードウェア構成に限られず、画像処理装置１００は、更に各ハードウェアを補助する装置を有してもよい。

以下、画像処理装置１００に入力される画像データに対して、ＡＳＩＣ１００Ｈ３が画像処理を行う例で説明する。なお、画像データは、動画等の複数のフレームであるとする。

＜ハードウェア構成例＞
図２は、本発明の一実施形態に係る画像処理装置のハードウェア構成の一例を示すブロック図である。図２は、ＡＳＩＣ１００Ｈ３のハードウェア構成例を示す。具体的には、ＡＳＩＣ１００Ｈ３は、レジスタアクセスＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）ＲＩＦを含む。さらに、ＡＳＩＣ１００Ｈ３は、第１記憶部の例として第１レジスタＲ１と、第２記憶部の例として第２レジスタＲ２と、第３記憶部の例として第３レジスタＲ３と、第４記憶部の例として第４レジスタＲ４とを含む。さらにまた、ＡＳＩＣ１００Ｈ３は、複数の画像処理を行う画像処理部ＩＭＧを含む。

レジスタアクセスＩ／ＦＲＩＦは、ＣＰＵ１００Ｈ１（図１）と、ＡＳＩＣ１００Ｈ３との間のレジスタＩ／Ｆである。レジスタアクセスＩ／ＦＲＩＦは、バースト転送を行う第１インタフェースの例であるＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）ＩＦ１等によって構成される。また、レジスタアクセスＩ／ＦＲＩＦは、第２インタフェースの例であるＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ）ＩＦ２等によって構成される。

ＳＰＩＩＦ１は、バースト転送が可能、かつ、シリアル転送を行うＩ／Ｆの例である。そのため、連続したアドレスに対して連続してアクセスが可能である。即ち、バースト転送が行われると、アドレス入力処理等が一部省略できる。なお、バースト転送が行われている間、チップセレクトｃｓ信号は、アサートし続ける。また、第１レジスタＲ１とのＩ／Ｆは、チップセレクトｃｓ、ライトイネーブルｗｅ、アドレスａｄｄｒ、ライトデータｄａｔａ及びリードデータｒｄａｔａである。これらによって、第１レジスタＲ１に対して、リード及びライトのアクセスが行われる。

ＵＡＲＴＩＦ２は、例えば、製品の開発中又は評価等が行われるデバック等に使用される。ＵＡＲＴＩＦ２によって、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）等からレジスタにアクセスすることができる。

第１レジスタＲ１は、レジスタアクセスＩ／ＦＲＩＦからのアクセスによって、リード又はライトが行われるレジスタである。また、第１レジスタＲ１が記憶するパラメータは、レジスタアクセスＩ／ＦＲＩＦからのライトアクセスによって新しいパラメータが入力されると、新しく入力されたパラメータに更新される。なお、更新の対象となるパラメータは、アドレスによって特定される。第１レジスタＲ１では、各画像処理をそれぞれ行う各モジュールが専用に使用する各パラメータと、各モジュールが共通して使用する共通パラメータとがそれぞれのレジスタに記憶される。

第２レジスタＲ２は、第１レジスタＲ１が記憶するパラメータを取得し、記憶する。即ち、第１レジスタＲ１が有するレジスタの内容が、第２レジスタＲ２が有するレジスタに反映される。また、第２レジスタＲ２は、第１レジスタＲ１への入力であるライトアクセスが終了すると、第１レジスタＲ１が記憶するパラメータを取得する。即ち、レジスタアクセスＩ／ＦＲＩＦから第１レジスタＲ１へのアクセスであるバースト転送が終了したことが通知されると、第２レジスタＲ２は、パラメータを取得する。

なお、ＡＳＩＣ１００Ｈ３は、ＳＰＩＩＦ１によるアクセスか、ＵＡＲＴＩＦ２によるアクセスかを判定してもよい。例えば、第１レジスタＲ１がアクセスモードＡＭを設定するレジスタを有してもよい。即ち、ＡＳＩＣ１００Ｈ３は、アクセスモードＡＭを示すレジスタの値によって、ＳＰＩＩＦ１によるアクセスか、ＵＡＲＴＩＦ２によるアクセスかを判定する。また、ＡＳＩＣ１００Ｈ３は、レジスタアクセスＩ／ＦＲＩＦによって、ＳＰＩＩＦ１によるアクセスか、ＵＡＲＴＩＦ２によるアクセスかを判定してもよい。

ＵＡＲＴＩＦ２によるアクセスは、通知ＡＬが行われない場合がある。そのため、ＵＡＲＴＩＦ２によるアクセスと、ＳＰＩＩＦ１によるアクセスとでは、異なるタイミングで、第２レジスタＲ２が更新される。例えば、ＵＡＲＴＩＦ２によるアクセスであると判定した場合には、第２レジスタＲ２の更新は、無条件で行われる。なお、第１レジスタＲ１が有するレジスタのうち、動作中に更新される可能性のあるパラメータを記憶するレジスタを第２レジスタＲ２が有する。このため、ＵＡＲＴＩＦ２によるアクセスであると判定した場合には、レジスタアクセスは、フレーム期間中に終了させる必要がある。

第３レジスタＲ３は、画像処理部ＩＭＧに入力される第１信号の例である入力垂直同期信号ＳＩＧＶをトリガ（ｔｒｉｇｇｅｒ）として、第２レジスタＲ２が記憶するパラメータを取得し、記憶する。これによって、第３レジスタＲ３は、更新され、第２レジスタＲ２と同様の内容となる。

第４レジスタＲ４は、各モジュールが使用するそれぞれのパラメータを記憶する。また、第４レジスタＲ４は、モジュールごとにそれぞれレジスタを有する。例えば、画像処理部ＩＭＧによって３つの画像処理が行われる場合には、画像処理部ＩＭＧは、第１モジュールＩＭＧ１、第２モジュールＩＭＧ２及び第３モジュールＩＭＧ３を有する。即ち、各モジュールがそれぞれ１つの画像処理を行う。以下、図示するように、画像処理部ＩＭＧが３つの画像処理を行う場合を例に説明する。また、この例では、画像処理は、第１モジュールＩＭＧ１、第２モジュールＩＭＧ２及び第３モジュールＩＭＧ３の順でそれぞれ行われるとする。

この場合には、第４レジスタＲ４は、第１モジュールレジスタＲ４１、第２モジュールレジスタＲ４２及び第３モジュールレジスタＲ４３の３つのレジスタを有する。即ち、第１モジュールレジスタＲ４１は、第１モジュールＩＭＧ１が行う第１画像処理に係るパラメータを記憶する。なお、第１モジュールＩＭＧ１が第１画像処理部の例とすると、第１モジュールレジスタＲ４１が記憶するパラメータが第１パラメータＰ１の例である。同様に、第２モジュールレジスタＲ４２は、第２モジュールＩＭＧ２が行う第２画像処理に係るパラメータを記憶する。なお、第２モジュールＩＭＧ２が第２画像処理部の例とすると、第２モジュールレジスタＲ４２が記憶するパラメータが第２パラメータＰ２の例である。さらに、第３モジュールレジスタＲ４３は、第３モジュールＩＭＧ３に係るパラメータである第３パラメータＰ３を記憶する。

なお、第４レジスタＲ４が有する各モジュールレジスタには、各モジュールからそれぞれトリガ信号が出力される。具体的には、第１モジュールレジスタＲ４１には、第１トリガ信号ＴＲＧ１が第１モジュールＩＭＧ１から出力される。同様に、第２モジュールレジスタＲ４２には、第２トリガ信号ＴＲＧ２が第２モジュールＩＭＧ２から出力され、第３モジュールレジスタＲ４３には、第３トリガ信号ＴＲＧ３が第３モジュールＩＭＧ３から出力される。次に、各トリガ信号が出力されると、各モジュールレジスタは、パラメータを第３レジスタからそれぞれ取得し、更新を行う。

即ち、各レジスタは、例えば、下記（表１）に示すようなレジスタである。

上記（表１）では、動作中に更新されるか否かを「○」又は「×」で示す。動作中に更新されないレジスタは、第１レジスタＲ１であり、それ以外のレジスタは、すべて動作中に更新されるレジスタである。また、上記（表１）で示すように、共通パラメータは、各レジスタで記憶される。一方、第１パラメータＰ１及び第２パラメータＰ２等の各モジュール用パラメータは、第４レジスタＲ４では、各モジュールレジスタがそれぞれ記憶する。例えば、第１モジュールレジスタＲ４１は、共通パラメータＰＣＯＭと、第１パラメータＰ１とを記憶する。つまり、第１モジュールレジスタＲ４１は、第１モジュールＩＭＧ１が画像処理を行うのに必要なパラメータを記憶し、第１モジュールＩＭＧ１は、第１パラメータＰ１と、共通パラメータＰＣＯＭとを用いて画像処理を行う。

画像処理部ＩＭＧは、入力画像データ信号ＳＩＧＩＭＧによって入力される画像に対して画像処理を行う。画像処理は、例えば、黒補正、ガンマ変換、ゲイン調整及び各種フィルタ等である。なお、画像処理の種類は、これらに限られず、他の種類の画像処理が行われてもよい。また、画像処理部ＩＭＧは、Ｉ／Ｆ変換部ＩＭＧＩＦを有する。

図３は、本発明の一実施形態に係るＩ／Ｆ変換部によって生成される信号の一例を示すタイミングチャートである。図２で示すように、画像処理部ＩＭＧには、入力される画像のフレームの先頭を示す入力垂直同期信号ＳＩＧＶと、入力される画像のラインの先頭を示す入力水平同期信号ＳＩＧＨと、入力画像データ信号ＳＩＧＩＭＧとが入力される。

図３で示すように、入力垂直同期信号ＳＩＧＶは、フレームの先頭ごとに、アサートされる。なお、図３では、入力垂直同期信号ＳＩＧＶは、ハイアクティブの信号の例である。即ち、入力垂直同期信号ＳＩＧＶがハイレベルとなってから次に入力垂直同期信号ＳＩＧＶがハイレベルとなるまでが１フレームである。例えば、１フレームの周期が一定であるとすると、入力垂直同期信号ＳＩＧＶは、１フレームの周期ごとにアサートされる。例えば、１秒間に３０フレームが入力される場合には、入力垂直同期信号ＳＩＧＶは、「１秒÷３０フレーム≒３３ミリ秒」ごとに、それぞれアサートされる。

また、図３で示すように、入力水平同期信号ＳＩＧＨは、ラインの先頭ごとに、アサートされる。なお、図３では、入力水平同期信号ＳＩＧＨは、ハイアクティブの信号の例である。即ち、入力水平同期信号ＳＩＧＨがハイレベルとなってから次に入力水平同期信号ＳＩＧＨがハイレベルとなるまでが１ラインである。例えば、１ラインの周期が一定であるとすると、入力水平同期信号ＳＩＧＨは、１ラインの周期ごとにアサートされる。例えば、１フレームが４８０ラインである場合には、入力水平同期信号ＳＩＧＨは、「３３ミリ秒÷４８０ライン＝０．０６８７５ミリ秒」ごとに、それぞれアサートされる。

入力画像データ信号ＳＩＧＩＭＧは、画像が有する各画素の画素値をそれぞれ示す信号である。なお、図３では、画素値のデータがある領域を「有効領域」（以下単に「有効領域」という。）とし、図３は、斜線で示す。即ち、有効領域以外では、入力画像データ信号ＳＩＧＩＭＧは、例えば、「０」の値を示す信号となる。

Ｉ／Ｆ変換部ＩＭＧＩＦは、画像処理部ＩＭＧが処理で扱いやすいように、フレーム有効信号ＳＩＧＶＡＶと、ライン有効信号ＳＩＧＶＡＨと、有効画像データ信号ＳＩＧＶＡＩＭＧとを生成する。図２に示すように、フレーム有効信号ＳＩＧＶＡＶ、ライン有効信号ＳＩＧＶＡＨ及び有効画像データ信号ＳＩＧＶＡＩＭＧは、例えば、第１モジュールＩＭＧ１にそれぞれ出力される。

フレーム有効信号ＳＩＧＶＡＶは、１フレームのうち、有効領域となる画素を有するラインが入力されている場合には、ハイレベルとなる信号である。一方、フレーム有効信号ＳＩＧＶＡＶは、１フレームのうち、有効領域を有しないラインが入力されている場合には、ローレベルとなる信号である。

ライン有効信号ＳＩＧＶＡＨは、１ラインのうち、有効領域となる画素が入力されている場合には、ハイレベルとなる信号である。一方、ライン有効信号ＳＩＧＶＡＨは、１ラインのうち、有効領域ではない画素が入力されている場合には、ローレベルとなる信号である。

フレーム有効信号ＳＩＧＶＡＶは、入力画像データ信号ＳＩＧＩＭＧと同様に、画像が有する各画素の画素値をそれぞれ示す信号である。

＜全体処理例＞
図４は、本発明の一実施形態に係る画像処理装置による全体処理の一例を示すフローチャートである。

図４（Ａ）は、第１レジスタＲ１（図２）を更新する処理の一例を示すフローチャートである。

ステップＳ０１Ａでは、ＡＳＩＣ１００Ｈ３（図２）は、ライトアクセスがあるか否かを判断する。ライトアクセスがあると判断すると（ステップＳ０１ＡでＹＥＳ）、ＡＳＩＣ１００Ｈ３は、ステップＳ０２Ａに進む。一方、ライトアクセスがないと判断すると（ステップＳ０１ＡでＮＯ）、ＡＳＩＣ１００Ｈ３は、ステップＳ０１Ａを繰り返す。

ステップＳ０２Ａでは、ＡＳＩＣ１００Ｈ３は、第１レジスタＲ１を更新する。具体的には、ＳＰＩＩＦ１（図２）によるライトアクセスがあると、ＡＳＩＣ１００Ｈ３は、第１レジスタＲ１のうち、アドレスａｄｄｒ（図２）に入力されたアドレス値で特定されるレジスタを更新する。また、第１レジスタＲ１は、ライトデータｗｄａｔａ（図２）で入力されるパラメータに更新される。

図４（Ｂ）は、第２レジスタＲ２（図２）を更新する処理の一例を示すフローチャートである。

ステップＳ０１Ｂでは、ＡＳＩＣ１００Ｈ３は、入力が終了したか否かを判断する。具体的には、ＡＳＩＣ１００Ｈ３は、通知ＡＬ（図２）によって入力が終了したか否か等で判断を行う。例えば、通知ＡＬは、チップセレクトｃｓ信号のネゲート等で実現される。入力が終了したと判断すると（ステップＳ０１ＢでＹＥＳ）、ＡＳＩＣ１００Ｈ３は、ステップＳ０２Ｂに進む。一方、入力が終了していないと判断すると（ステップＳ０１ＢでＮＯ）、ＡＳＩＣ１００Ｈ３は、ステップＳ０１Ｂを繰り返す。

ステップＳ０２Ｂでは、ＡＳＩＣ１００Ｈ３は、第２レジスタＲ２を更新する。具体的には、ＡＳＩＣ１００Ｈ３は、第１レジスタＲ１が記憶するパラメータを取得し、パラメータが第２レジスタＲ２に反映されるように更新する。

図４（Ｃ）は、第３レジスタＲ３（図２）を更新する処理の一例を示すフローチャートである。

ステップＳ０１Ｃでは、ＡＳＩＣ１００Ｈ３は、入力垂直同期信号がアサートされたか否かを判断する。入力垂直同期信号ＳＩＧＶ（図２）がアサートされたと判断すると（ステップＳ０１ＣでＹＥＳ）、ＡＳＩＣ１００Ｈ３は、ステップＳ０２Ｃに進む。一方、入力垂直同期信号ＳＩＧＶがアサートされていないと判断すると（ステップＳ０１ＣでＮＯ）、ＡＳＩＣ１００Ｈ３は、ステップＳ０１Ｃを繰り返す。

ステップＳ０２Ｃでは、ＡＳＩＣ１００Ｈ３は、第３レジスタＲ３を更新する。具体的には、ＡＳＩＣ１００Ｈ３は、第２レジスタＲ２が記憶するパラメータを取得し、パラメータが第３レジスタＲ３に反映されるように更新する。

図４（Ｄ）は、第４レジスタＲ４（図２）が有する各モジュールレジスタをそれぞれ更新する処理の一例を示すフローチャートである。なお、図４（Ｄ）に示す処理は、モジュールレジスタごとにそれぞれ行われる。

ステップＳ０１Ｄでは、ＡＳＩＣ１００Ｈ３は、各トリガ信号がアサートされたか否かを判断する。具体的には、例えば、第１モジュールレジスタＲ４１の場合では、ＡＳＩＣ１００Ｈ３は、第１トリガ信号ＴＲＧ１（図２）がアサートされたか否か等で判断を行う。第１トリガ信号ＴＲＧ１がアサートされたと判断すると（ステップＳ０１ＤでＹＥＳ）、ＡＳＩＣ１００Ｈ３は、ステップＳ０２Ｄに進む。一方、第１トリガ信号ＴＲＧ１がアサートされていないと判断すると（ステップＳ０１ＤでＮＯ）、ＡＳＩＣ１００Ｈ３は、ステップＳ０１Ｄを繰り返す。

ステップＳ０２Ｄでは、ＡＳＩＣ１００Ｈ３は、第４レジスタＲ４が有する各モジュールレジスタをそれぞれ更新する。具体的には、第１トリガ信号ＴＲＧ１がアサートされた場合には、ＡＳＩＣ１００Ｈ３は、第３レジスタＲ３が記憶するパラメータのうち、共通パラメータＰＣＯＭと、第１パラメータＰ１とを取得する。次に、ＡＳＩＣ１００Ｈ３は、共通パラメータＰＣＯＭと、第１パラメータＰ１が、第４レジスタＲ４が有するモジュールレジスタのうち、第１モジュールレジスタＲ４１に反映されるように更新する。

図５は、本発明の一実施形態に係る画像処理装置による全体処理の処理結果の一例を示すタイミングチャートである。図５は、例えば、第１タイミングＴ１から１番目のフレームである「フレーム１」の入力が開始される例を示す。なお、図５では、図２及び図３と同一の信号には、同一の符号を付し、説明を省略する。

第２タイミングＴ２は、レジスタ設定「Ａ」の第１設定パラメータＰａｒＡが第１レジスタに入力され（図４（Ａ）のステップＳ０１Ａ）、入力が終了したタイミングの例である。第２タイミングＴ２のように、チップセレクトｃｓ信号がネゲートされると、入力が終了したと判断される。この例では、第２タイミングＴ２で入力終了と判断され（図４（Ｂ）のステップＳ０１ＢでＹＥＳ）、第１レジスタＲ１から第１設定パラメータＰａｒＡが取得される。次に、第１設定パラメータＰａｒＡが取得されると、第２レジスタＲ２は、初期設定パラメータＰａｒＩｎｔから第１設定パラメータＰａｒＡに更新される（図４（Ｂ）のステップＳ０２Ｂ）。

続いて、第３タイミングＴ３から２番目のフレームである「フレーム２」の入力が開始されるとする。第３タイミングＴ３では、入力垂直同期信号ＳＩＧＶがアサートされるため（図４（Ｂ）のステップＳ０１ＣでＹＥＳ）、第２レジスタＲ２から第１設定パラメータＰａｒＡが取得される。次に、第１設定パラメータＰａｒＡが取得されると、第３レジスタＲ３は、初期設定パラメータＰａｒＩｎｔから第１設定パラメータＰａｒＡに更新される（図４（Ｃ）のステップＳ０２Ｃ）。

続いて、各トリガ信号が出力されると（図４（Ｄ）のステップＳ０１ＤでＹＥＳ）、第４レジスタＲ４が有する各モジュールレジスタがそれぞれ更新される（図４（Ｄ）のステップＳ０２Ｄ）。具体的には、第１トリガ信号ＴＲＧ１が出力されると、第１モジュールレジスタＲ４１が更新される。また、第２トリガ信号ＴＲＧ２が出力されると、第２モジュールレジスタＲ４２が更新され、第３トリガ信号ＴＲＧ３が出力されると、第３モジュールレジスタＲ４３が更新される。なお、図５では、各トリガ信号は、それぞれハイアクティブ信号であるとする。

第４タイミングＴ４では、第１トリガ信号ＴＲＧ１が出力される（図４（Ｄ）のステップＳ０１ＤでＹＥＳ）。したがって、第４タイミングＴ４では、第３レジスタＲ３が記憶するパラメータのうち、共通パラメータＰＣＯＭと、第１パラメータＰ１とが第１モジュールレジスタＲ４１に取得される。ここで、初期設定パラメータＰａｒＩｎｔが示す共通パラメータＰＣＯＭ及び第１パラメータＰ１を第１モジュール用初期パラメータＰａｒＩｎｔ１とする。さらに、第１設定パラメータＰａｒＡが示す共通パラメータＰＣＯＭ及び第１パラメータＰ１を第１モジュール用第１パラメータＰａｒＡ１とする。この場合には、第４タイミングＴ４では、第１モジュールレジスタＲ４１は、第１モジュール用初期パラメータＰａｒＩｎｔ１から第１モジュール用第１パラメータＰａｒＡ１に更新される（図４（Ｄ）のステップＳ０１Ｄ）。

第６タイミングＴ６では、第２トリガ信号ＴＲＧ２が出力される（図４（Ｄ）のステップＳ０１ＤでＹＥＳ）。したがって、第６タイミングＴ６では、第３レジスタＲ３が記憶するパラメータのうち、共通パラメータＰＣＯＭと、第２パラメータＰ２とが第２モジュールレジスタＲ４２に取得される。ここで、初期設定パラメータＰａｒＩｎｔが示す共通パラメータＰＣＯＭ及び第２パラメータＰ２を第２モジュール用初期パラメータＰａｒＩｎｔ２とする。さらに、第１設定パラメータＰａｒＡが示す共通パラメータＰＣＯＭ及び第２パラメータＰ２を第２モジュール用第１パラメータＰａｒＡ２とする。この場合には、第６タイミングＴ６では、第２モジュールレジスタＲ４２は、第２モジュール用初期パラメータＰａｒＩｎｔ２から第２モジュール用第１パラメータＰａｒＡ２に更新される（図４（Ｄ）のステップＳ０１Ｄ）。

第７タイミングＴ７では、第３トリガ信号ＴＲＧ３が出力される（図４（Ｄ）のステップＳ０１ＤでＹＥＳ）。したがって、第７タイミングＴ７では、第３レジスタＲ３が記憶するパラメータのうち、共通パラメータＰＣＯＭと、第３パラメータＰ３とが第３モジュールレジスタＲ４３に取得される。ここで、初期設定パラメータＰａｒＩｎｔが示す共通パラメータＰＣＯＭ及び第３パラメータＰ３を第３モジュール用初期パラメータＰａｒＩｎｔ３とする。さらに、第１設定パラメータＰａｒＡが示す共通パラメータＰＣＯＭ及び第３パラメータＰ３を第３モジュール用第１パラメータＰａｒＡ３とする。この場合には、第７タイミングＴ７では、第３モジュールレジスタＲ４３は、第３モジュール用初期パラメータＰａｒＩｎｔ３から第３モジュール用第１パラメータＰａｒＡ３に更新される（図４（Ｄ）のステップＳ０１Ｄ）。

次に、第８タイミングＴ８から３番目のフレームである「フレーム３」の入力が開始されるとする。第８タイミングＴ８は、第３タイミングＴ３と同様に、入力垂直同期信号ＳＩＧＶがアサートされる。したがって、第８タイミングＴ８では、入力垂直同期信号ＳＩＧＶがアサートされるため（図４（Ｃ）のステップＳ０１ＣでＹＥＳ）、第２レジスタＲ２から第１設定パラメータＰａｒＡが取得される。第１設定パラメータＰａｒＡが取得されると、第３レジスタＲ３は、第１設定パラメータＰａｒＡに更新される（図４（Ｃ）のステップＳ０２Ｃ）。第８タイミングＴ８では、第３レジスタＲ３は、第１設定パラメータＰａｒＡを記憶しているので、変更がない状態である。

第８タイミングＴ８では、図示するように、第１レジスタＲ１が第１設定パラメータＰａｒＡからレジスタ設定「Ｂ」の第２設定パラメータＰａｒＢに更新中である。これは、例えば、レジスタアクセスＡＣＣ等によって、第１レジスタＲ１に対して、パラメータの入力を開始するタイミングが遅れる場合の一例である。即ち、図５では、レジスタアクセスＡＣＣによって、第５タイミングＴ５まで、第１レジスタＲ１が使用されている。したがって、第１レジスタＲ１は、第５タイミングＴ５以降まで、第２設定パラメータＰａｒＢの入力を開始するタイミングが遅れる。そのため、図５では、第２設定パラメータＰａｒＢの入力は、次のフレーム開始となる第８タイミングＴ８となっても、まだ入力が終了せず、ライトアクセスが続いている状態である。

即ち、第２設定パラメータＰａｒＢへの更新は、「フレーム２」から「フレーム３」の２つのフレームをかけて行われる例である。このような場合であっても、各モジュールは、「フレーム２」をレジスタ設定「Ａ」のパラメータで画像処理をそれぞれ行うことができる。具体的には、第１モジュールＩＭＧ１（図２）は、「フレーム２」の第１フレーム有効信号ＳＩＧＶＡＶ１をレジスタ設定「Ａ」のパラメータで画像処理できる。同様に、第２モジュールＩＭＧ２（図２）は、「フレーム２」の第２フレーム有効信号ＳＩＧＶＡＶ２をレジスタ設定「Ａ」のパラメータで画像処理できる。特に、第３モジュールＩＭＧ３（図２）は、画像処理を行っている間に、第８タイミングＴ８で入力垂直同期信号ＳＩＧＶがアサートされても、「フレーム２」の第２フレーム有効信号ＳＩＧＶＡＶ２をレジスタ設定「Ａ」のパラメータで画像処理できる。

また、第９タイミングＴ９、第１１タイミングＴ１１及び第１２タイミングＴ１２で、各トリガ信号が出力されると、第４レジスタＲ４は、第３レジスタＲ３に記憶される第１設定パラメータＰａｒＡを取得する。第１０タイミングＴ１０で入力が終了する第２設定パラメータＰａｒＢは、第１０タイミングＴ１０で第２レジスタＲ２に反映され、第３レジスタＲ３には、４番目のフレームである「フレーム４」の入力が開始されるタイミングで取得される。

即ち、第１３タイミングＴ１３では、「フレーム４」の入力が開始されるタイミングを示す入力垂直同期信号ＳＩＧＶがアサートされる。したがって、第１３タイミングＴ１３で、第３レジスタＲ３は、第２レジスタから第２設定パラメータＰａｒＢを取得し、第１設定パラメータＰａｒＡから第２設定パラメータＰａｒＢに更新される。

なお、第４レジスタＲ４が有する各モジュールレジスタは、第１４タイミングＴ１４、第１５タイミングＴ１５及び第１６タイミングＴ１６で、それぞれ第２設定パラメータＰａｒＢが示すパラメータに更新される。具体的には、第１４タイミングＴ１４で、第１モジュールレジスタＲ４１は、第１モジュール用第１パラメータＰａｒＡ１から第２設定パラメータＰａｒＢによる第１モジュール用第２パラメータＰａｒＢ１に更新される。同様に、第１５タイミングＴ１５で、第２モジュールレジスタＲ４２は、第２モジュール用第１パラメータＰａｒＡ２から第２設定パラメータＰａｒＢによる第２モジュール用第２パラメータＰａｒＢ２に更新される。さらに、第１６タイミングＴ１６で、第３モジュールレジスタＲ４３は、第３モジュール用第１パラメータＰａｒＡ３から第２設定パラメータＰａｒＢによる第３モジュール用第２パラメータＰａｒＢ３に更新される。

したがって、第１モジュールＩＭＧ１、第２モジュールＩＭＧ２及び第３モジュールＩＭＧ３は、同一のフレームにおいて、同一のパラメータでそれぞれ画像処理を行うことができる。特に、画像処理が行われている間に、入力垂直同期信号ＳＩＧＶ等がアサートされても、画像処理部は、１フレーム期間中で、パラメータが途中で異なる値にならずに同一のパラメータで画像処理を行うことができる。

なお、レジスタアクセスＡＣＣは、例えば、リードアクセス又は画像処理に係るパラメータ以外のモジュールへのアクセス等である。第２設定パラメータＰａｒＢを入力開始するタイミングが遅れる原因は、レジスタアクセスＡＣＣに限られず、他の理由でもよい。

＜画像処理部の構成例＞
図６は、本発明の一実施形態に係る画像処理装置が有する画像処理部の構成の一例を示すブロック図である。以下、図６では、図２に示す第１モジュールＩＭＧ１を例に説明する。なお、図２に示す第２モジュールＩＭＧ２及び第３モジュールＩＭＧ３は、例えば、第１モジュールＩＭＧ１と同様の構成であるが、各モジュールが行う画像処理の種類によってそれぞれ異なる構成であってもよい。

例えば、第１モジュールＩＭＧ１は、ラインバッファ部ＩＭＧ１Ｆ１と、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）ＩＭＧ１Ｆ２と、画像処理演算部ＩＭＧ１Ｆ３と、トリガ信号出力部ＩＭＧ１Ｆ４とを有する。

ラインバッファ部ＩＭＧ１Ｆ１は、有効画像データ信号ＳＩＧＶＡＩＭＧによって入力される画像データをＳＲＡＭＩＭＧ１Ｆ２に記憶する。また、ラインバッファ部ＩＭＧ１Ｆ１は、複数のライン分のデータを画像処理演算部ＩＭＧ１Ｆ３にＳＲＡＭＩＭＧ１Ｆ２から出力する。画像処理演算部ＩＭＧ１Ｆ３がフィルタ処理のような複数のラインを用いる処理を行う場合には、このように、ラインバッファ部ＩＭＧ１Ｆ１は、複数のライン分のデータを画像処理演算部ＩＭＧ１Ｆ３に出力する。

例えば、５画素×５ラインの参照範囲に係るフィルタ処理が行われる場合には、フィルタ処理において、注目画素に対して前後２ラインずつと、注目画素のラインとを合計して５ライン分の画像データがＳＲＡＭＩＭＧ１Ｆ２に記憶される。この場合には、ラインバッファ部ＩＭＧ１Ｆ１は、５ライン分の画像データから５画素×５ラインに相当する２５画素分のデータを画像処理演算部ＩＭＧ１Ｆ３に出力する。したがって、注目画素に対して、後段の２ラインのデータが入力された後、画像処理演算部ＩＭＧ１Ｆ３によって、画像処理が行われるため、第１モジュールＩＭＧ１への入力から出力までには、遅延が生じる。

画像処理演算部ＩＭＧ１Ｆ３は、画像処理のアルゴリズムの内容に応じた演算を行う。第１パラメータＰ１及び共通パラメータＰＣＯＭは、画像処理演算部ＩＭＧ１Ｆ３等で使用される。例えば、第１パラメータＰ１は、画像処理演算部ＩＭＧ１Ｆ３がフィルタ処理を行う場合では、フィルタ係数の値等である。また、共通パラメータＰＣＯＭは、例えば、画像の水平方向及び垂直方向を示す値、即ち、画像サイズを示す値等である。

画像処理演算部ＩＭＧ１Ｆ３は、画像処理に係る演算に用いるパラメータを第１パラメータＰ１及び共通パラメータＰＣＯＭとして入力する。このため、トリガ信号出力部ＩＭＧ１Ｆ４は、画像処理演算部ＩＭＧ１Ｆ３に入力される垂直同期信号に基づいて第１トリガ信号ＴＲＧ１を生成し、第１モジュールレジスタＲ４１に出力する。トリガ信号出力部ＩＭＧ１Ｆ４から第１トリガ信号ＴＲＧ１が出力されると、第１モジュールＩＭＧ１は、第１モジュールレジスタＲ４１から第１パラメータＰ１及び共通パラメータＰＣＯＭを入力する。

図７は、本発明の一実施形態に係る画像処理装置が有する画像処理部に係る動作の一例を示すタイミングチャートである。図７は、図６に示す第１モジュールＩＭＧ１によって、５画素×５ラインのフィルタ処理が行われる例である。

第１モジュールＩＭＧ１への入力信号がフレーム有効信号ＳＩＧＶＡＶ、ライン有効信号ＳＩＧＶＡＨ及び有効画像データ信号ＳＩＧＶＡＩＭＧであるとする。これに対して、フィルタ処理に必要な画像データを記憶するため、第１モジュールＩＭＧ１への入力信号と、ラインバッファ部ＩＭＧ１Ｆ１（図６）からの出力信号とでは、遅延がある。

以下、ラインバッファ部ＩＭＧ１Ｆ１からの出力信号を第２フレーム有効信号ＳＩＧＶＡＶ２、第２ライン有効信号ＳＩＧＶＡＨ２及び第２有効画像データ信号ＳＩＧＶＡＩＭＧ２とする。また、画像処理演算部ＩＭＧ１Ｆ３（図６）からの出力信号を第３フレーム有効信号ＳＩＧＶＡＶ３、第３ライン有効信号ＳＩＧＶＡＨ３及び第３有効画像データ信号ＳＩＧＶＡＩＭＧ３とする。さらに、図７では、第１モジュールＩＭＧ１への入力から、ラインバッファ部ＩＭＧ１Ｆ１からの出力までの遅延量を第１遅延量ＤＬ１とする。さらにまた、図７では、ラインバッファ部ＩＭＧ１Ｆ１からの出力から画像処理演算部ＩＭＧ１Ｆ３（図６）からの出力までの遅延量を第２遅延量ＤＬ２とする。

具体的には、この例では、第１遅延量ＤＬ１は、２ライン分となる。即ち、フィルタ処理を行うのに、ラインバッファ部ＩＭＧ１Ｆ１は、注目画素に対して後段の２ライン分まで画像データを記憶する。このバッファによって、第１遅延量ＤＬ１が発生する。

さらに、第２遅延量ＤＬ２は、画像処理演算部ＩＭＧ１Ｆ３によるパイプライン処理のレイテンシである。即ち、第２遅延量ＤＬ２は、画像処理演算部ＩＭＧ１Ｆ３によるパイプライン処理のクロックサイクル分となる。例えば、フィルタ処理では、注目画素及び注目画素の周辺画素に対してそれぞれフィルタ係数を乗じる乗算が行われ、更に各乗算によって計算される値を合計する等の処理が行われる。したがって、画像処理演算部ＩＭＧ１Ｆ３では、各計算によって、遅延が生じる。

したがって、第１モジュールＩＭＧ１では、入力から出力まで、第１遅延量ＤＬ１及び第２遅延量ＤＬ２がある。図７に示す例では、少なくとも２ライン分の遅延が発生する。これに対して、図７に示す例では、フレーム間のブランクＢＬが少ない。例えば、ブランクＢＬが１ラインであるとすると、ブランクＢＬは、第１モジュールＩＭＧ１による遅延量よりも大きい。このような場合には、前段のラインバッファ部ＩＭＧ１Ｆ１等が「フレーム１」の画像処理を終了していても、後段の処理である画像処理演算部ＩＭＧ１Ｆ３は、まだ「フレーム１」の画像処理を行っている場合がある。そのため、次のフレームである「フレーム２」の入力が開始されても、「フレーム１」用のパラメータを保持している必要がある場合がある。

具体的には、図７では、第１モジュール用第１パラメータＰａｒＡ１は、画像処理演算部ＩＭＧ１Ｆ３が「フレーム２」の処理を終了するまで保持する必要がある。

本実施形態では、第１トリガ信号によって、第１モジュールレジスタＲ４１を更新する。そのため、画像処理演算部ＩＭＧ１Ｆ３が「フレーム２」の処理を終了するまで、第１モジュールレジスタＲ４１は、第１モジュール用第１パラメータＰａｒＡ１を保持できる。これに対して、第１モジュールレジスタＲ４１と、第２モジュールレジスタＲ４２とは、それぞれ異なるタイミングで更新できる。したがって、各モジュールがそれぞれ異なるフレームを処理する場合であっても、各モジュールレジスタは、各フレームに対して同一のパラメータで画像処理を行うことができる。

また、第１モジュールレジスタＲ４１は、入力されるパラメータのうち、第１モジュールＩＭＧ１が画像処理に用いる第１パラメータＰ１（図６）と、共通パラメータＰＣＯＭ（図６）とを選んで取得する。したがって、パラメータの数を少なくできる。ゆえに、第１モジュールレジスタＲ４１は、パラメータの数が少ないため、更新を速く行うことができる。

＜比較例＞
図８は、第１比較例に係る画像処理装置による全体処理の処理結果の一例を示すタイミングチャートである。図８は、第１レジスタＲ１にパラメータが入力され、第２レジスタＲ２に記憶されるパラメータによって画像処理が行われる例である。

まず、「フレーム１」の期間中に、レジスタ設定「Ａ」の第１設定パラメータＰａｒＡが第１レジスタＲ１に入力される。次に、「フレーム２」の先頭、即ち、第２０タイミングＴ２０で、第２レジスタＲ２は、第１レジスタＲ１に記憶されるパラメータを取得し、更新される。これによって、第２レジスタＲ２が記憶するパラメータは、初期設定パラメータＰａｒＩｎｔから第１設定パラメータＰａｒＡに更新される。

しかし、例えば、レジスタ設定「Ｂ」の第２設定パラメータＰａｒＢのように、レジスタ設定量が多い場合又は１フレーム期間が短い場合等がある。この場合では、第１ケースＣＡ１のように、「フレーム１」の期間中に、第１レジスタＲ１への第２設定パラメータＰａｒＢの入力が終了しない。このような場合では、第２１タイミングＴ２１で、第１設定パラメータＰａｒＡと、第２設定パラメータＰａｒＢとが混在する混在パラメータＰａｒＡＢが、第２レジスタＲ２に取得される。したがって、第２レジスタＲ２は、第１設定パラメータＰａｒＡから混在パラメータＰａｒＡＢに更新される。

この場合には、混在パラメータＰａｒＡＢによって画像処理されるフレームが発生してしまう場合がある。

図９は、第２比較例に係る画像処理装置による全体処理の処理結果の一例を示すタイミングチャートである。図９では、図８と同一の名称には、同一の名称及び符号を付し説明を省略する。図９は、図８と比較すると、第２レジスタ更新信号ＳＩＧＲ２がある点が異なる。

図示するように、チップセレクトｃｓ信号がネゲートされた後、入力垂直同期信号ＳＩＧＶがアサートされると、第２レジスタ更新信号ＳＩＧＲ２は、アサートされる。なお、第２レジスタ更新信号ＳＩＧＲ２は、ハイアクティブ信号とする。この例では、第２１タイミングでは、第１レジスタＲ１への第２設定パラメータＰａｒＢの入力が終了していない。そのため、第２レジスタ更新信号ＳＩＧＲ２は、アサートされない。この場合には、第２レジスタ更新信号ＳＩＧＲ２は、第２１タイミングＴ２１でアサートされる。

図１０は、第２比較例に係る画像処理装置による全体処理の別の処理結果の一例を示すタイミングチャートである。図１０は、図９と比較すると、レジスタアクセスＡＣＣが行われる点が異なる。図示するように、ライトアクセス等のレジスタアクセスＡＣＣが行われた場合でも、チップセレクトｃｓ信号は、ネゲートされる。そのため、第２１タイミングＴ２１では、第１レジスタＲ１への第２設定パラメータＰａｒＢの入力が終了していない場合でも、第２レジスタ更新信号ＳＩＧＲ２は、アサートされてしまう場合がある。これによって、図８に示す場合と同様に、第２１タイミングＴ２１で、混在パラメータＰａｒＡＢが、第２レジスタＲ２に取得される場合がある。したがって、第２レジスタＲ２は、第１設定パラメータＰａｒＡから混在パラメータＰａｒＡＢに更新される場合がある。したがって、混在パラメータＰａｒＡＢによって画像処理されるフレームが発生してしまう場合がある。

図１１は、第１比較例又は第２比較例に係る画像処理装置による全体処理の処理結果の一例を示すタイミングチャートである。図１１は、図８と同様の第１比較例又は図９と同様の第２比較例に画像処理装置によって処理が行われた場合の例である。画像処理装置が有する画像処理モジュールは、ラインバッファ等を有する場合がある。ラインバッファ等を用いる処理が行われると、第３遅延量ＤＬ３が発生する場合が多い。第３遅延量ＤＬ３に対して、フレーム間のブランクＢＬが少ない場合がある。

このような場合に、前段の画像処理モジュールと、後段の画像処理モジュールとで、それぞれ異なるフレームを処理する場合がある。具体的には、第３１タイミングＴ３１では、第１フレーム有効信号ＳＩＧＶＡＶ１に対する画像処理は、「フレーム３」に対して行われる。一方、第３１タイミングＴ３１では、第３フレーム有効信号ＳＩＧＶＡＶ３に対する画像処理は、「フレーム２」に対して行われる。

したがって、第３１タイミングＴ３１で、パラメータが更新されると、第３フレーム有効信号ＳＩＧＶＡＶ３に対する画像処理のうち、第３１タイミングＴ３１後の「フレーム２」に対する処理は、更新後のパラメータで行われる。ゆえに、第３フレーム有効信号ＳＩＧＶＡＶ３に対する画像処理は、「フレーム２」に対して、第１設定パラメータＰａｒＡで画像処理される部分と、第２設定パラメータＰａｒＢで画像処理される部分とが混在する画像が生成されてしまう場合がある。即ち、第２ケースＣＡ２のように、同一のフレームについて、画像処理が、フレームの途中から異なるパラメータで行われる場合がある。

なお、実施形態は、画像処理装置が３種類の画像処理を行う場合に限られない。例えば、画像処理装置は、２種類以下の画像処理又は４種類以上の画像処理を行ってもよい。この場合には、第４レジスタが有するモジュールレジスタの数は、各画像処理に用いられるパラメータの種類数等に応じて変更されてもよい。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形又は変更が可能である。

１００ 画像処理装置
Ｒ１ 第１レジスタ
Ｒ２ 第２レジスタ
Ｒ３ 第３レジスタ
Ｒ４ 第４レジスタ
Ｒ４１ 第１モジュールレジスタ
Ｒ４２ 第２モジュールレジスタ
Ｒ４３ 第３モジュールレジスタ
Ｐ１ 第１パラメータ
Ｐ２ 第２パラメータ
Ｐ３ 第３パラメータ
ＰＣＯＭ 共通パラメータ
ＴＲＧ１ 第１トリガ信号
ＴＲＧ２ 第２トリガ信号
ＴＲＧ３ 第３トリガ信号

特許第５２６２０４７号公報

Claims (12)

1. パラメータに基づいて画像処理を行う画像処理装置であって、
   前記パラメータを入力する第１記憶部と、
   前記入力が終了すると、前記第１記憶部が記憶する前記パラメータを取得する第２記憶部と、
   第１信号に基づいて、前記第２記憶部が記憶する前記パラメータを取得する第３記憶部と、
   前記第３記憶部が記憶するデータのうち、第１画像処理に係る第１パラメータを所定のタイミングで出力される第１トリガ信号に基づいて取得し、前記第３記憶部が記憶するデータのうち、第２画像処理に係る第２パラメータを前記第１トリガ信号とは異なるタイミングで出力される第２トリガ信号に基づいて取得する第４記憶部と、
   前記第１パラメータに基づいて、前記第１画像処理を行う第１画像処理部と、
   前記第２パラメータに基づいて、前記第２画像処理を行う第２画像処理部と
   を含む画像処理装置。
2. 前記第１パラメータ及び前記第２パラメータには、前記第１画像処理及び前記第２画像処理で共通して使用される共通パラメータが含まれ、
   前記第１パラメータ及び前記第２パラメータと、前記共通パラメータは、前記第１記憶部、前記第２記憶部、前記第３記憶部及び前記第４記憶部で異なるように記憶される
   請求項１に記載の画像処理装置。
3. 前記第４記憶部は、第１モジュールレジスタ及び第２モジュールレジスタを有し、
   前記第１モジュールレジスタは、前記第１パラメータ及び前記共通パラメータを記憶し、
   前記第２モジュールレジスタは、前記第２パラメータ及び前記共通パラメータを記憶する
   請求項２に記載の画像処理装置。
4. 前記第１信号は、画像のフレームの先頭を示す信号である請求項１乃至３のいずれか一項に記載の画像処理装置。
5. 前記第１記憶部には、バースト転送で前記パラメータが入力される請求項１乃至４のいずれか一項に記載の画像処理装置。
6. 前記第１記憶部には、第１インタフェース又は第２インタフェースによって前記パラメータが入力される請求項１乃至５のいずれか一項に記載の画像処理装置。
7. 前記第１インタフェースは、ＳＰＩである請求項６に記載の画像処理装置。
8. 前記第２インタフェースは、ＵＡＲＴである請求項６に記載の画像処理装置。
9. 前記第１インタフェースによるアクセスか前記第２インタフェースによるアクセスかを判定し、前記判定によって、前記第２インタフェースによるアクセスと判定されると、前記第２記憶部は、前記第１記憶部が記憶する前記パラメータを所定のタイミングで取得する請求項６乃至８のいずれか一項に記載の画像処理装置。
10. 前記第２記憶部、前記第３記憶部及び前記第４記憶部は、前記第１画像処理又は前記第２画像処理が行われている間に、前記パラメータをそれぞれ取得する請求項１乃至９のいずれか一項に記載の画像処理装置。
11. 前記第１記憶部は、動作中に更新されない請求項１乃至１０のいずれか一項に記載の画像処理装置。
12. パラメータに基づいて画像処理を行う画像処理装置であって、
    前記パラメータを入力する第１記憶部と、
    前記入力が終了すると、前記第１記憶部が記憶する前記パラメータを取得する第２記憶部と、
    第１信号に基づいて、前記第２記憶部が記憶する前記パラメータを取得する第３記憶部と、
    前記第３記憶部が記憶するデータのうち、各画像処理に係るパラメータを異なるタイミングで出力される各トリガ信号に基づいてそれぞれ取得する第４記憶部と、
    前記第４記憶部が取得する各パラメータに基づいて、各画像処理をそれぞれ行う画像処理部と
    を含む画像処理装置。

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