KR20160147628A - 영상 처리 방법, 영상 처리 장치, 및 프로그램 - Google Patents

Abstract

소비 전력이 작고, 처리 시간이 짧은 영상 처리 방법, 영상 처리 장치, 및 프로그램을 제공한다. 스트립 분할 제어부(15)가, 메모리부(14)에 축적된 영상을 소정 폭 이하의 스트립으로 분할하는 단계 S20; 스트립 분할 제어부(15)가 폭이 좁은 스트립부터 차례로 읽어내도록 제어하는 단계 S50; RDMA부(16)가 제어 내용에 따라, 메모리부(14)로부터 영상 데이터를 읽어내는 단계 S60; 영상 처리부(17)가 RDMA부(16)로부터 출력된 영상 데이터에 대하여 영상 처리를 수행하는 단계 S70; 및 WDMA부(18)가 영상 처리부(17)의 출력을 메모리부(14)에 기록하는 단계 S80;을 갖는다.

Description

영상 처리 방법, 영상 처리 장치, 및 프로그램{Image processing method, image processing apparatus, and program}

본 발명은 영상 처리 방법, 영상 처리 장치, 및 프로그램에 관한 것이다.

영상 처리 시스템에서는, 요구되는 영상의 고정세화(高精細化)에 수반되어 단위 시간 당 필요한 영상 처리량도 큰 폭으로 증가하고 있다.

영상이 고정세화함으로써, 영상의 횡 방향에 대해 취급하는 공간뿐만 아니라, 단위 대상(object)에 있어서의 라인 개수도 증가한다. 이에 따라, 노이즈 제거나 디모자이킹이라는 2차원 처리의 데이터 양이 큰 폭으로 증가한다.

한편, 반도체 소자의 소형화도 필요하지만, 소형화에 수반되어 개발에 필요한 비용도 증가된다. 따라서, 최신 생산 프로세스에 의하여 반도체 소자가 소형화되더라도 그 가격이 반드시 억제되는 것은 아니다. 이때문에, 영상 처리 시스템의 규모 삭감이 필요하다.

영상 처리 시스템에서 가장 큰 영역을 차지하는 것은 상술한 2차원 처리에 필요한 라인 메모리 등의 SRAM(Static Random Access Memory)이다. SRAM에 있어서, 영상을 부분 영역들로 분할하여 순차적으로 처리함으로써 라인 메모리의 어드레스를 삭감할 수 있다. 예를 들어, 일본 특허공개 2004－064710호 공보(이하, 특허 문헌 1이라 함)를 참조하면, 촬영 장치에 있어서, 영상 데이터에 보정 처리를 하는 경우, 영상을 X축 방향으로 복수의 스트립들(strips)로 분할하고, 스트립마다 처리하는 것이 기재되어 있다.

(특허 문헌 1) 일본특허공개 2004－064710호 공보

그런데, 2차원 영상 처리 시스템에 있어서, 처리 윈도우가 존재하기 때문에, 윈도우 처리가 가능해질 때까지 입력을 기다릴 필요가 있다. 또한, 입력이 종료한 후에도 출력이 존재하는 경우가 있다. 이 때문에, 영상을 스트립(strip)의 형상으로 분할한 스트립 구조에서는 스트립과 스트립 사이에 긴 입력 대기 시간이 발생하여 많은 처리 시간을 필요로 한다.

도 8은 배경 기술에 따른 입출력 인에이블(enable)의 예를 설명하기 위한 도면이다. 상측이 입력 인에이블 신호, 그리고 하측이 출력 인에이블 신호이다. 또한, S0 내지 S3은 각각 스트립을 의미한다. 라인 지연은 수직 탭 개수에 의하여 결정된다.

입력 후, 라인 지연에 해당하는 시간 동안에는 데이터가 출력되지 않는다. 또한, 스트립 구조가 고려되지 않은 설계인 경우, 도 8에 도시된 바와 같이, S0가 완전하게 출력된 후에 S1의 입력이 시작된다. 이 때문에, 영상 전체에서는 스트립 단위의 라인 지연 시간이 축적됨에 따라 긴 입력 대기 시간이 발생한다.

또한, 동영상과 같이 일정한 기간 내에 하나의 영상 처리를 완료시키고자 한 경우, 스트립 구조가 아닌 경우와 비교하여, 높은 주파수의 동작 클럭(clock)이 필요하므로 소비 전력이 증대되게 된다.

처리 시간을 삭감하기 위해 영상 신호 처리부(Image Signal Processing) 내부에 SRAM에 기록하는 카운터와 읽어내는 카운터를 별도로 탑재할 수 있다. 다만, 이 경우에도, 현재 처리하고 있는 스트립에 비해 다음 스트립의 폭이 좁은 경우에는, 후술하는 다른 문제가 발생할 수 있다.

도 9는 배경 기술에 따른 스트립 처리의 문제점을 설명하기 위한 도면이다. 입력이 시작된 후 출력될 때까지의 라인 지연 시간은 2 라인들에 상응하는 시간이고, 입력 종료 후의 출력 라인 개수가 2 라인들인 경우의 스트립 처리이다.

제1 예와 같이, 다음에 처리할 스트립(스트립　1)의 폭이 현재 스트립(스트립　0)의 폭보다 넓은 경우, 현재 스트립의 최종 출력(2 라인들)이 종료될 때까지, 다음에 처리할 스트립의 입력(2 라인들)이 종료되는 경우는 없다. 이에 따라, 스트립들 사이의 입력 대기 시간은 최소화된다.

그러나, 제2 예와 같이, 다음에 처리할 스트립(스트립　1)의 폭이 현재 스트립(스트립　0)의 폭보다 좁은 경우, 현재 스트립의 최종 출력(2 라인들)이 종료되는 동안에 다음에 처리할 스트립의 입력(2 라인들)이 종료될 가능성이 있다. 이 때문에, 입력단을 기다리게 하는 경우가 발생하여 스트립들 사이의 입력 대기 시간이 증대된다.

상기와 같은 배경 기술의 문제점은, 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 내용으로서, 본 발명의 출원 전에 일반 공중에게 공지된 내용이라 할 수는 없다.

본 발명은, 상기 문제점을 해결하기 위해 이루어진 것으로, 소비 전력이 작고, 처리 시간이 짧은 영상 처리 방법, 영상 처리 장치, 및 프로그램을 제공하는 것을 목적으로 한다.

본 발명의 제1 측면의 영상 처리 방법은,

영상을 스트립의 형상으로 분할하는 단계; 및

스트립들 중에서 폭이 좁은 스트립부터 차례로 영상 처리를 수행하는 단계를 포함한다.

본 발명의 제2 측면의 영상 처리 장치는 메모리부, 스트립 분할 제어부, RDMA(Read Direct Memory Access)부, 영상 처리부, 및 WDMA(Write Direct Memory Access)부를 포함한다.

상기 메모리부에는 영상이 축적된다.

상기 스트립 분할 제어부는, 상기 메모리부에 축적된 영상을 소정 폭 이하의 스트립으로 분할하고, 폭이 좁은 스트립부터 차례로 읽어내도록 제어한다.

상기 RDMA부는, 상기 스트립 분할 제어부로부터의 상기 제어 내용에 따라, 상기 메모리부로부터 영상 데이터를 읽어낸다.

상기 영상 처리부는 상기 RDMA부에서 출력된 상기 영상 데이터에 대하여 영상 처리를 수행한다.

상기 WDMA부는 상기 영상 처리부에서 출력된 상기 영상 처리 후의 영상 데이터를 상기 메모리부에 기록한다.

본 발명의 제3 측면의 프로그램은 상기 영상 처리 방법의 각 단계를 영상 처리 장치에서 실행시키기 위한 프로그램이다.

본 발명의 실시예의 상기 영상 처리 방법, 영상 처리 장치, 및 프로그램에 의하면, 스트립들 중에서 폭이 좁은 스트립부터 차례로 영상 처리가 수행된다.

이에 따라, 스트립들 사이의 입력 대기 시간이 불필요하게 되므로, 영상 처리 시간이 짧아지고, 영상 처리 장치의 소비 전력이 줄어들 수 있다.

도 1은 본 발명의 일 실시예에 따른 영상 처리 장치(10)의 구성을 보여주는 도면이다.
도 2는 도 1에서의 영상 신호 처리부(17) 및 그 내부의 IP 코어(21)의 구성을 보여주는 블록도이다.
도 3은, 영상(1)이 스트립의 형상으로 분할된 경우, 본 발명의 실시예에 따른 스트립 처리 순서를 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 영상 처리 방법의 제1 예를 보여주는 흐름도이다.
도 5는 도 4의 영상 처리 방법의 제1 예를 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 영상 처리 방법의 제2 예를 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 입출력 인에이블의 예를 설명하기 위한 도면이다.
도 8은 배경 기술에 따른 입출력 인에이블의 예를 설명하기 위한 도면이다.
도 9는 배경 기술에 따른 스트립 처리의 문제점을 설명하기 위한 도면이다.

하기의 설명 및 첨부된 도면은 본 발명에 따른 동작을 이해하기 위한 것이며, 본 기술 분야의 통상의 기술자가 용이하게 구현할 수 있는 부분은 생략될 수 있다.

또한 본 명세서 및 도면은 본 발명을 제한하기 위한 목적으로 제공된 것은 아니고, 본 발명의 범위는 청구의 범위에 의하여 정해져야 한다. 본 명세서에서 사용된 용어들은 본 발명을 가장 적절하게 표현할 수 있도록 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.

이하 첨부된 도면들을 참조하여 본 발명의 실시예가 상세히 설명된다.

먼저, 본 실시예에 따른 영상 처리 장치의 구성에 대해 설명한다.

도 1은 본 실시예에 따른 영상 처리 장치(10)의 구성을 보여준다. 영상 처리 장치(10)는 카메라 시스템을 구성한다.

영상 처리 장치(10)는 촬영부(11), WDMA(Write Direct Memory Access)부(12), 버스(13), 메모리부로서의 DDR　SDRAM(Double-Data-Rate Synchronous Dynamic Random Access Memory, 14), 스트립 분할 제어부(15), RDMA(Read Direct Memory Access)부(16), 영상 신호 처리부(17), WDMA부(18), 중앙 처리 소자(CPU : Central Processing Unit, 19) 등을 구비하고 있다.

촬영부(11)는 피사체를 촬영하여 영상 데이터를 생성한다. DDR　SDRAM(14)은 촬영부(11)가 생성한 영상 데이터를 WDMA부(12) 및 버스(13)를 통하여 입력받아 축적한다.

스트립 분할 제어부(15)는, DDR　SDRAM(14)에 축적된 영상 데이터를 어떻게 분할할지를 결정하고, RDMA부(16)에 의한 영상 데이터의 읽기(read) 동작을 제어한다. RDMA부(16)는, 스트립 분할 제어부(15)에 의한 제어에 따라, DDR　SDRAM(14)에 축적된 영상 데이터를 읽어내고, 영상 신호 처리부(17)에 입력한다.

영상 신호 처리부(17)는, 입력된 영상 데이터에 각종 영상 처리를 수행하고, 영상 처리 후의 영상 데이터를 출력한다. WDMA부(18)는, 영상 처리 후의 영상 데이터를 입력받아, DDR　SDRAM(14)에 기록한다. 중앙 처리 소자(19)는 영상 처리 장치(10) 전체의 동작을 제어한다.

도 2는 도 1에서의 영상 신호 처리부(17) 및 그 내부의 IP 코어(21)의 구성을 보여준다. 도 2에서 도 1과 동일한 참조 부호는 동일한 기능의 대상을 가리킨다.

영상 신호 처리부(17)는 IP(Intellectual Property) 코어들(21 ~ 24)을 포함한다.

RDMA부(16)로부터 입력되는 영상 데이터에 대하여 제1 IP 코어(IP1, 21)가 제1 영상 처리를 수행한다. 또한, 제1 영상 처리 후의 영상 데이터에 대하여 제2 IP 코어(IP2, 22)가 제2 영상 처리를 수행한다.

마찬가지로 제3 IP 코어(IP3, 23)가 제3 영상 처리를 수행하고, 제4 IP 코어(IP4, 24)가 제4 영상 처리를 수행한다. 영상 처리 종료 후의 영상 데이터는 WDMA부(18)에 출력된다.

IP 코어들(21 ~ 24)은, 각각 4-화소 단위, 16-화소 단위, 64-화소 단위 등과 같이 처리 가능한 화소 개수에 일정한 제한이 있고, 크기도 다르다.

어느 한 IP 코어(21)는 SRAM(Static Random Access Memory, 31), 2차원 영상 처리부(32), 및 SRAM 제어부(33)를 포함한다. IP 코어(21)의 스트립 처리에 있어서, 전달 지연 시간은 2 라인들의 처리 시간과 같다.

SRAM(31)은 RDMA부(16)로부터의 스트립의 영상 데이터 중에서 5 라인들(화소-행 라인들)의 영상 데이터(41~45)를 입력받는다.

2차원 영상 처리부(32)는, 상기 5 라인들만큼의 영상 데이터(41~45)에 대해 영상 처리를 수행하고, 처리 결과의 영상 데이터를 제2 IP 코어(IP2, 22)로 출력한다.

SRAM 제어부(33)는 SRAM(31) 및 2차원 영상 처리부(32)의 동작을 제어한다.

제2 내지 제3 IP 코어들(22~24)의 구성 및 동작은 제1 IP 코어(21)의 구성 및 동작과 동일하다. 따라서 그 설명이 생략된다.

다음에, 본 실시예에 따른 영상 처리 방법의 스트립 처리 순서에 대해 설명될 것이다.

도 3은, 영상(1)이 스트립의 형상으로 분할된 경우, 본 발명의 실시예에 따른 스트립 처리 순서를 설명하기 위한 도면이다. 도 3을 참조하여 이를 설명하면 다음과 같다.

(A)에 도시된 분할 전 영상(1)을 스트립의 폭이 같아지도록 분할한 경우, (B)에 도시된 바와 같이, 폭이 같은 스트립들(S0~S3)이 발생한다. 이 경우, 스트립들(S0~S3)을 무작위의(random) 순서로 읽어내어 영상 처리를 수행한다. 예를 들어, 스트립 S0, S1, S2, S3의 순서로 읽어내어 영상 처리를 수행한다.

또한, 영상(1)을 하드웨어 등에 의하여 정해지는 소정의 폭으로 분할한 경우, (C)에 도시된 바와 같이, 소정 폭의 스트립들(S0~S3)과 소정 폭보다 좁은 폭의 스트립(S4)으로 분할될 수 있다. 이 경우, 스트립 S0, S1, S2, S3, S4의 순서로 읽어내어 영상 처리를 수행하면, S3에서 S4로 이행될 때, 입력 대기 시간이 필요하게 된다.　 따라서, 본 실시예에 따른 영상 처리 방법에서는 스트립 S4, S0, S1, S2, S3의 순서(S0~S3는 무작위의(random) 순서)로 읽어내어 영상 처리를 수행한다. 즉, 스트립의 폭이 좁은 S4를 먼저 처리한다.

렌즈의 왜곡은 영상의 외측으로 갈수록 커진다. 따라서, LDC(Lens Distortion Correction)에 의한 왜곡 보정이 수행되지 않은 경우, 메모리 자원의 유효 활용을 위하여, 영상(1)을 영상 중심으로 가까울수록 스트립의 폭이 커지도록 분할한다. 이 경우, (D)에 도시된 바와 같이, 폭이 가장 큰 스트립(S2), 다음으로 폭이 큰 스트립들(S1, S3), 및 폭이 가장 좁은 스트립들(S0, S4)이 구해질 수 있다. 이 경우, 본 실시예에 따른 영상 처리 방법에서는 스트립 S0, S4, S1, S3, S2의 순서(S0, S4는 무작위의(random) 순서, S1, S3은 무작위의(random) 순서)로 읽어내어 영상 처리를 수행한다. 역시, 폭이 좁은 스트립이 먼저 처리된다.

이어서, 상기한 스트립 처리 순서를 실현하기 위한, 본 실시예에 따른 영상 처리 방법의 처리 순서에 대해 설명한다.

도 4는 본 발명의 실시예에 따른 영상 처리 방법의 제1 예를 보여준다. 도 5는 도 4의 영상 처리 방법의 제1 예를 설명하기 위한 도면이다. 도 1, 4, 5를 참조하여 본 실시예에 따른 영상 처리 방법의 제1 예를 설명하면 다음과 같다.

먼저, 처리를 시작하면, 스트립 분할 제어부(15)는, DDR　SDRAM(14)에 축적된 영상의 크기(size)와 분할 정보(예를 들어, LDC 정보, 설정 가능한 화소수 제한 등)를 입력받아(단계 S10), 영상(1)을 스트립의 형상으로 분할한다(단계 S20).

도 5에서 (A)는 분할 전의 영상(1)을, 그리고 (B)는 단계 S20에서 스트립들(S0~S3)로 분할된 후의 영상을 나타낸다. 스트립들(S0~S3)의 폭은 각각 다르다.

이어서, 스트립 분할 제어부(15)가 스트립의 폭에 따라 스트립 정보의 재배열(sort)을 수행하고(단계 S30), 재배열 결과의 스트립 정보를 스트립 분할 제어부(15) 내부에 보존한다(단계 S40). 도 5에서 (C)는, 단계 S30에서 재배열한 후의 스트립 정보를 나타낸다. 스트립의 폭이 좁은 S3, S1, S0, S2의 순서로 재배열되어 있다.

이어서, 스트립 분할 제어부(15)는, 보존한 스트립 정보를 순차적으로 읽어내고, DMA 명령을 발행한다(단계 S50).

이어서, RDMA부(16)는, 상기 명령에 따라, 스트립 S3의 라인 마다의 영상 데이터를 DDR　SDRAM(14)으로부터 읽어내고, 읽어낸 영상 데이터를 영상 신호 처리부(17)에 입력한다(단계 S60).

이어서, 영상 신호 처리부(17)는 입력한 영상 데이터에 대하여 영상 처리를 수행하여 출력한다(단계 S70).

그리고, WDMA부(18)는 영상 처리가 끝난 스트립의 영상 데이터를 DDR　SDRAM(14)에 기록하고(단계 S80), 처리를 종료한다.

스트립 분할 제어부(15)는, 하드웨어로서 구성되어도 좋지만, 영상 크기(size)나 설정 등에 맞추어 한 번밖에 계산할 수 없으므로, 중앙 처리 소자(19)의 소프트웨어로서 실현될 수도 있다. 또한, 사전에 이러한 정보를 계산해 두고, 펌 웨어 내부에 묻어두는 방법을 채용할 수도 있다.

또한, RDMA부(16)와 WDMA부(18)를 하나의 DMA부로서 구성할 수도 있다.

또한, 스트립 분할 제어부(15)는, 상기와 같이 분할한 후에 스트립의 폭에 따라 스트립 정보를 재배열하는 처리 방법 대신에, 영상의 일 단으로부터 순차적으로 스트립의 폭이 같거나 커지도록 영상을 분할하는 처리 방법을 채용할 수도 있다.

도 6은 본 발명의 실시예에 따른 영상 처리 방법의 제2 예를 설명하기 위한 도면이다. 도 1 및 6을 참조하여 이를 설명하면 다음과 같다.

스트립 분할 제어부(15)가 (A)에 도시된 영상(1)을 분할하는 경우, (B)에 도시된 바와 같이, 영상 좌단의 스트립 S0의 폭이 가장 좁고, 스트립들 S2~S4의 폭이 같아지도록 분할한다. 이 처리 방법은 영상 신호 처리부(17)에 의한 영상 처리가 스트립 폭의 영향을 받지 않는 경우에 유효하다.

또한, 스트립의 읽기(read) 방향을 따라 영상을 스트립의 형상으로 분할하는 경우, 영상의 일 단으로부터 순차적으로 스트립의 폭이 같거나 작아지도록 분할하는 처리 방법을 채용할 수도 있다.

도 7은 본 발명의 실시예에 따른 입출력 인에이블의 예를 설명하기 위한 도면이다. 도 7에서, (A)는 비교를 위한 배경 기술의 입출력 인에이블의 예를 나타내고, (B) 및 (C)는 본 발명의 실시예에 따른 입출력 인에이블의 예를 나타내고 있다.

도 7을 참조하면, 본 실시예에 따른 입출력 인에이블에 있어서, 스트립들 사이의 라인 지연이 1 라인 이하로서 배경 기술에 따른 것보다 적어진다. 이에 따라, 입력 대기 시간의 축적이 대폭 줄어들 수 있다. 그 결과, 본 실시예에 따른 영상 처리 방법에 의하면, 최저 동작 주파수를 낮추고, 소비 전력을 낮출 수 있다.

이상, 설명한 바와 같이, 본 실시예에 따른 영상 처리 방법은, 영상을 스트립의 형상으로 분할하는 단계 S20, 폭이 좁은 스트립부터 차례로 영상 처리를 수행하는 단계 S70을 갖는 것이다.

또한, 본 실시예에 따른 영상 처리 방법은, 분할하는 단계 S20과 영상 처리를 수행하는 단계 S70 사이에 스트립을 스트립의 폭 순서로 재배열하는 단계 S30을 더 갖는 것이 바람직하다.

　또한, 본 실시예에 따른 영상 처리 방법은, 영상을 스트립의 형상으로 분할하는 단계 S30이 영상을 영상의 일 단으로부터 순차적으로 스트립의 폭이 같거나 커지도록 분할하는, 또는 영상을 영상의 일 단으로부터 순차적으로 스트립의 폭이 같거나 작아지도록 분할하는 단계인 것이 바람직하다.

또한, 본 실시예에 따른 영상 처리 방법은, 스트립 분할 제어부(15)가 메모리부(14)에 축적된 영상을 소정 폭 이하의 스트립으로 분할하는 단계 S20; 스트립 분할 제어부(15)가 폭이 좁은 스트립부터 차례로 읽어내도록 제어하는 단계 S50; RDMA부(16)가 제어 내용에 따라 메모리부(14)로부터 영상 데이터를 읽어내는 단계 S60; 영상 처리부(17)가 RDMA부(16)로부터 출력된 영상 데이터에 대하여 영상 처리를 수행하는 단계 S70; 및 WDMA부(18)가 영상 처리부(17)로부터 출력된 영상 처리 후의 영상 데이터를 메모리부(14)에 기록하는 단계 S80;을 갖는 것이다.

이상 설명된 바와 같이, 본 발명의 실시예의 영상 처리 방법, 영상 처리 장치, 및 프로그램에 의하면, 스트립들 중에서 폭이 좁은 스트립부터 차례로 영상 처리가 수행된다.

이에 따라, 스트립들 사이의 입력 대기 시간이 불필요하게 되므로, 영상 처리 시간이 짧아지고, 영상 처리 장치의 소비 전력이 줄어들 수 있다.

이제까지 본 발명에 대하여 바람직한 실시예를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 본 발명을 구현할 수 있음을 이해할 것이다.

그러므로 상기 개시된 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 특허청구범위에 의해 청구된 발명 및 청구된 발명과 균등한 발명들은 본 발명에 포함된 것으로 해석되어야 한다.

본 발명은 다양한 영상 처리 장치들에 이용될 가능성이 높다.

10 영상 처리 장치
14 DDR　SDRAM
15 스트립 분할 제어부
16 RDMA부
17 영상 신호 처리부
18 WDMA부
19 중앙 처리 소자
21, 22, 23, 24 IP 코어
31 SRAM
32 2차원 영상 처리부
33 SRAM 제어부

Claims (6)

1. 영상을 스트립의 형상으로 분할하는 단계; 및
   스트립들 중에서 폭이 좁은 스트립부터 차례로 영상 처리를 수행하는 단계를 포함한, 영상 처리 방법.
2. 제1항에 있어서,
   상기 분할하는 단계와 상기 영상 처리를 수행하는 단계 사이에,
   상기 스트립들을 폭의 순서로 재배열하는 단계를 더 포함한, 영상 처리 방법.
3. 제1항에 있어서, 상기 분할하는 단계에서,
   상기 스트립들의 폭이 같아지도록 분할되거나, 상기 스트립들의 폭이 순차적으로 좁아지도록 분할되거나, 상기 스트립들의 폭이 순차적으로 넓어지도록 분할되는, 영상 처리 방법.
4. 스트립 분할 제어부가 메모리부에 축적된 영상을 소정 폭 이하의 스트립으로 분할하는 단계;
   상기 스트립 분할 제어부가 폭이 좁은 스트립부터 차례로 읽어내도록 제어하는 단계;
   RDMA부가 상기 제어 내용에 따라 상기 메모리부로부터 영상 데이터를 읽어내는 단계;
   영상 처리부가 상기 RDMA부에서 출력된 상기 영상 데이터에 대하여 영상 처리를 수행하는 단계; 및
   WDMA부가 상기 영상 처리부에서 출력된 상기 영상 처리 후의 영상 데이터를 상기 메모리부에 기록하는 단계를 포함하는, 영상 처리 방법.
5. 영상이 축적되는 메모리부;
   상기 메모리부에 축적된 영상을 소정 폭 이하의 스트립으로 분할하고, 폭이 좁은 스트립부터 차례로 읽어내도록 제어하는 스트립 분할 제어부;
   상기 스트립 분할 제어부로부터의 상기 제어 내용에 따라, 상기 메모리부로부터 영상 데이터를 읽어내는 RDMA부;
   상기 RDMA부에서 출력된 상기 영상 데이터에 대하여 영상 처리를 수행하는 영상 처리부; 및
   상기 영상 처리부에서 출력된 상기 영상 처리 후의 영상 데이터를 상기 메모리부에 기록하는 WDMA부;를 포함한, 영상 처리 장치.
6. 청구항 1 내지 4 중에서 어느 한 항에 기재된 영상 처리 방법의 각 단계를 영상 처리 장치에서 실행시키기 위한 프로그램.

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