JP6509904B2 - 電荷保存及び直列抵抗のための切替え可能なパッケージキャパシタ - Google Patents

電荷保存及び直列抵抗のための切替え可能なパッケージキャパシタ Download PDF

Info

Publication number
JP6509904B2
JP6509904B2 JP2016561718A JP2016561718A JP6509904B2 JP 6509904 B2 JP6509904 B2 JP 6509904B2 JP 2016561718 A JP2016561718 A JP 2016561718A JP 2016561718 A JP2016561718 A JP 2016561718A JP 6509904 B2 JP6509904 B2 JP 6509904B2
Authority
JP
Japan
Prior art keywords
resistance
circuit
die
resistance value
resistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016561718A
Other languages
English (en)
Other versions
JP2017520104A (ja
JP2017520104A5 (ja
Inventor
コーツ、ライアン・マイケル
ポポビッチ、ミカイル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of JP2017520104A publication Critical patent/JP2017520104A/ja
Publication of JP2017520104A5 publication Critical patent/JP2017520104A5/ja
Application granted granted Critical
Publication of JP6509904B2 publication Critical patent/JP6509904B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/647—Resistive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Electromagnetism (AREA)
  • Computing Systems (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Direct Current Feeding And Distribution (AREA)
  • Attenuators (AREA)
  • Measurement Of Current Or Voltage (AREA)

Description

[0001]本開示の態様は一般に、パッケージキャパシタに関し、より具体的には、切替え可能なパッケージキャパシタに関する。
[0002]配電ネットワーク（ＰＤＮ：power distribution network）は、電源（power supply）（例えば、バッテリ）からダイ上の様々な回路に配電するために使用され得る。ＰＤＮにおけるインダクタンス及びキャパシタンスは、ダイ上の回路からみた、ＰＤＮのインピーダンスを、ＰＤＮの共振周波数においてピークにさせ得る。ピークインピーダンスは、回路がＰＤＮの共振周波数を励起するとき、ダイの電力レール上に大きな電圧リップルを出現させ得る。このリップルは、ダイ上の回路素子を、正常に機能しなくさせる可能性がある。
[0003]以下に、１つ又は複数の実施形態の基本的な理解を提供するために、そのような実施形態の簡略化された概要を提示する。この概要は、想定される全ての実施形態の広範囲の概観ではなく、全ての実施形態のキー又は不可欠な要素を識別することも、任意又は全ての実施形態の範囲を線引きすることも意図しない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、簡略化された形式で１つ又は複数の実施形態の幾つかの概念を提示することである。
[0004]第１の態様によれば、装置が本明細書で説明される。装置は、キャパシタ及びダイを備える。ダイは、電力線とキャパシタとの間に結合された抵抗器スイッチを備え、この抵抗器スイッチは、調節可能な抵抗（adjustable resistance）を有し、電力線及びキャパシタは両方とも、ダイの外部にある。ダイはまた、電力線から電力を受けるように構成された回路を備える。
[0005]第２の態様は、ダイ上の抵抗を調節するための方法に関し、この抵抗は、外部電力線と外部キャパシタとの間にある。方法は、ダイ上の第１の回路がアクティブであり、ダイ上の第２の回路が非アクティブである場合、抵抗を第１の抵抗値に設定することと、第１の回路が非アクティブであり第２の回路がアクティブである場合、抵抗を第２の抵抗値に設定することとを備える。
[0006]第３の態様は、ダイ上の抵抗を調節する（adjusting）ための装置に関し、この抵抗は、外部電力線と外部キャパシタとの間にある。装置は、ダイ上の第１の回路がアクティブであり、ダイ上の第２の回路が非アクティブである場合、抵抗を第１の抵抗値に設定するための手段と、第１の回路が非アクティブであり、第２の回路がアクティブである場合、抵抗を第２の抵抗値に設定するための手段とを備える。
[0007]第４の態様は、ダイ上の抵抗器スイッチの抵抗を調整する（tune）ための方法に関し、この抵抗器スイッチは、外部電力線と外部キャパシタとの間に結合される。方法は、抵抗器スイッチの抵抗を複数の抵抗値の１つ１つに連続的に設定することと、抵抗値ごとに、その抵抗値についてのピークインピーダンスを決定することとを備える。方法はまた、決定されたピークインピーダンスに基づいて、抵抗値のうちの１つを選択することを備える。
[0008]前述した目的及び関連する目的を達成するために、１つ又は複数の実施形態は、以下に十分に説明され、かつ特許請求の範囲において具体的に示される特徴を備える。以下の説明及び添付の図面は、１つ又は複数の実施形態の特定の例示的な態様を詳細に示す。しかしならが、これらの態様は、様々な実施形態の原理が用いられ得る様々な方法のほんの一部しか示さず、説明される実施形態は、そのような態様及びそれらの同等物を全て含むことが意図される。
[0009]図１は、本開示の実施形態に係る、ダイ上の１つ又は複数の回路に配電するための配電ネットワーク（ＰＤＮ）の例を示す。 [0010]図２は、本開示の実施形態に係る、ダイ及びパッケージの例を示す。 [0011]図３は、本開示の実施形態に係る、多層パッケージキャパシタの例を示す。 [0012]図４は、本開示の実施形態に係る、周波数の関数としてインピーダンスを示すプロットである。 [0013]図５は、本開示の実施形態に係る、２つの異なる抵抗値について、周波数の関数としてインピーダンスを示すプロットである。 [0014]図６は、本開示の実施形態に係る、切替え可能なパッケージキャパシタを備えるＰＤＮの例を示す。 [0015]図７は、本開示の実施形態に係る、切替え可能なパッケージキャパシタを有するパッケージ及びダイを示す。 [0016]図８は、本開示の実施形態に係る、抵抗器スイッチの例示的な実装形態を示す。 [0017]図９は、本開示の実施形態に係る、３つの異なるスイッチ抵抗について、周波数の関数としてインピーダンスを示すプロットである。 [0018]図１０は、本開示の実施形態に係る、抵抗器スイッチの抵抗を調整するための回路を示す。 [0019]図１１は、本開示の実施形態に係る、スイッチ抵抗の関数として最小測定電圧を示すプロットである。 [0020]図１２は、本開示の実施形態に係る、抵抗器スイッチの抵抗を調整するための方法を例示するフロー図である。 [0021]図１３は、本開示の実施形態に係る、切替え可能なパッケージキャパシタを備えるパッケージ及び２つの回路を備えるダイを示す。 [0022]図１４は、本開示の実施形態に係る、異なるユースケースについて、スイッチ抵抗の関数として最小測定電圧を示すプロットである。 [0023]図１５は、本開示の実施形態に係る、ダイ上の抵抗を調節するための方法を例示するフロー図である。 [0024]図１６は、本開示の実施形態に係る、２つの異なるスイッチ抵抗についての電圧ドループを示す。 [0025]図１７は、本開示の実施形態に係る、回路のパワーアップ中に抵抗器スイッチの抵抗を動的に調節するための回路を示す。 [0026]図１８は、本開示の実施形態に係る、電圧検出器の例示的な実装形態を示す。
発明の詳細な説明
[0027]添付の図面に関連して以下に示される詳細な説明は、様々な構成の説明を意図しており、本明細書で説明される概念が実施され得る唯一の構成を表すことを意図するものではない。詳細な説明は、これら様々な概念の完全な理解を提供するために特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実施され得ることは当業者には明らかとなるであろう。幾つかの事例では、そのような概念を曖昧にしないために、周知の構造及び構成要素がブロック図の形式で示される。
[0028]配電ネットワーク（ＰＤＮ）は、電源（例えば、バッテリ）から、ダイ上の様々な回路へ配電するために使用される。図１は、電源１１０からダイ１２０上の回路１４５に電力を供給するためのＰＤＮの例を示す。ＰＤＮは、プリント基板（ＰＣＢ）１１４及びパッケージ１１７を横断する電源線１１２を介してダイ１２０に電力を供給する。例示を容易にするために、接地線は図１には示されていない。ＰＣＢ１１４に対応するＰＤＮの一部分は、基板インダクタＬＰＣＢとして模倣化される基板インダクタンスと、基板抵抗器ＲＰＣＢとして模倣化される基板抵抗とを含み得る。ＰＤＮはまた、基板キャパシタＣＰＣＢを含み得、それは、インダクタ１２６及び抵抗器１２４としてそれぞれ模倣化される少量のインダクタンス及び抵抗を有し得る。
[0029]パッケージ１１７に対応するＰＤＮの一部分は、パッケージインダクタンス及びパッケージ抵抗を含み得る。ＰＤＮはまた、パッケージキャパシタＣｐｋｇを含み得、それは、インダクタ１３４及び抵抗器１３２としてそれぞれ模倣化される少量のインダクタンス及び抵抗を有し得る。一実施形態では、パッケージキャパシタＣＰｋｇは、パッケージ１１７内に位置する。結果として、インダクタ１２８として模倣化されるパッケージインダクタンスの一部分は、電源１１０とパッケージキャパシタＣｐｋｇとの間に位置し、インダクタ１３８として模倣化されるパッケージインダクタンスの別の部分は、パッケージキャパシタＣｐｋｇとダイ１２０との間に位置する。同様に、抵抗器１３０として模倣化されるパッケージ抵抗の一部分は、電源１１０とパッケージキャパシタＣｐｋｇとの間に位置し、抵抗器１３６として模倣化されるパッケージ抵抗の別の部分は、パッケージキャパシタＣｐｋｇとダイ１２０との間に位置する。
[0030]ダイ１２０は、電源１１０から回路１４５に電力を供給するパワーグリッドを含む。パワーグリッドは、図１におけるグリッド抵抗器Ｒｇｒｉｄとして模倣化される抵抗を含む。ダイ１２０はまた、回路１４５をパワーゲーティングするためのパワーゲーティングスイッチ（power-gating switch）１４０を含む。例えば、パワーゲーティングスイッチ１４０は、回路１４５がアクティブであるとき回路１４５をパワーグリッドに接続し、回路１４５が非アクティブ（例えば、アイドル）であるとき、電力を温存するために、回路１４５をパワーグリッドから切断するように構成され得る。回路１４５は、図１に示されるように、ダイキャパシタＣｄｉｅとして模倣化されるキャパシタンスと、ダイ抵抗器Ｒｄｉｅとして模倣化される抵抗とを有する。回路１４５のキャパシタンスは、回路１４５におけるトランジスタ（例えば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ））のキャパシタンスと、回路１４５における寄生配線キャパシタンス（parasitic-wire capacitance）とを含み得る。回路１４５の抵抗は、回路１４５における寄生配線抵抗（parasitic-wire resistance）を含み得る。
[0031]図１が、ＰＤＮに存在し得るキャパシタンス、インダクタンス、及び／又は抵抗を全て示すことを意図しないことは認識されるべきである。むしろ、図１は、以下で説明される本開示の実施形態の理解を容易にするＰＤＮ内のキャパシタンス、インダクタンス、及び抵抗を示すことを意図する。
[0032]図２は、本開示の実施形態に係る、ダイ１２０、パッケージ１１７、及びＰＣＢ１１４の簡略化された断面図を示す。パッケージ１１７は、ＰＣＢ１１４上に取り付けられ、ダイ１２０は、パッケージ１１７上に取り付けられる。ＰＣＢ１１４とパッケージ１１７との間の電気的な接続は、はんだボール２２０によって提供され、パッケージ１１７とダイ１２０との間の電気的な接続は、バンプ２１５によって提供される。
[0033]図２に示される例では、パッケージ１１７は、最上層２２２、最下層２２６、及び最上層２２２と最下層２２６との間の中心層２２４を備える。最上層２２２及び最下層２２６は各々、１つ又は複数のガラスエポキシ材料（例えば、ＦＲ４）を備え得、中心層２２４は、１つ又は複数のセラミック材料を備え得る。中心層２２４は、最上層２２２及び最下層２２６の各々の厚さよりも大きな厚さを有し得る。例えば、中心層２２４は、最上層２２２及び最下層２２６の各々の厚さ（例えば、２０μｍ）よりも２〜４倍大きい厚さ（例えば、６０μｍ）を有し得る。
[0034]図２に示されるように、パッケージキャパシタＣｐｋｇは、パッケージ１１７の中心層２２４内に位置し得る。例えば、パッケージキャパシタＣｐｋｇは、中心層２２４に埋め込まれた多層セラミックキャパシタを備え得る。この関連で、図３は、パッケージキャパシタＣｐｋｇに使用され得る多層セラミックキャパシタ３０５の例を示す。キャパシタ３０５は、キャパシタ３０５の第１の金属端子３１０に結合された第１の複数の金属板３２０−１〜３２０−４と、キャパシタ３０５の第２の金属端子３１５に結合された第２の複数の金属板３２２−１〜３２２−４を備える。金属板は、銅、ニッケル、銀、タンタル、及び／又は他のタイプの金属を備え得る。図３に示されるように、第１の複数の金属板３２０−１〜３２０−４は、第２の複数の金属板３２２−１〜３２２−４とインターレスされる。隣接した金属板の各対は、金属板間の絶縁体層として機能するセラミック層（図示せず）によって分離され得る。各セラミック層は、Ｘ５Ｒ、Ｘ７、Ｙ５Ｖ、及び／又は他のセラミック材料を備え得る。
[0035]図２に戻り、パッケージ１１７はまた、パッケージ１１７を通る伝導経路を提供するためのビア２３２〜２３７を含む。ビア２３２〜２３７の各々は、パッケージ１１７の１つ又は複数の層に正孔を作り、その正孔を金属で充填することで形成され得る。ビア２３２〜２３７は、上述したパッケージインダクタンス及びパッケージ抵抗に寄与するインダクタンス及び抵抗を有する。
[0036]図２に示される例では、ビア２３２、２３３、及び２３４は、それぞれパッケージ１１７の最下層２２６、中心層２２４、及び最上層２２２を通る第１の伝導経路を形成する。第１の伝導経路は、ＰＣＢ１１４上の電源線１１２（例えば、金属トレース）をダイ１２０に結合する。第１の伝導経路のビア２３２は、はんだボール２２０のうちの１つによって電源線１１２に結合され得る。ビア２３２が、それぞれのはんだボールと整列される（aligned）必要がないことは認識されるべきである。例えば、ビア２３２がそれぞれのはんだボールと整列されない場合、ビア２３２は、パッケージ１１７の底面上の又はその近くの金属トレース（図示せず）によってそれぞれのはんだボールに結合され得る。第１の伝導経路のビア２３４は、バンプ２１５のうちの１つによってダイ１２０に結合され得る。ビア２３４がそれぞれのバンプと整列されない場合、ビア２３４は、パッケージ１１７の上面上の又はその近くの金属トレース（図示せず）によってそれぞれのバンプに結合され得る。
[0037]ビア２３５、２３６、及び２３７は、それぞれパッケージ１１７の最下層２２６、中心層２２４、及び最上層２２２を通る第２の伝導経路を形成する。第２の伝導経路は、ＰＣＢ１１４上の接地線２１２（例えば、金属トレース）をダイ１２０に結合する。第２の伝導経路のビア２３５は、はんだボール２２０のうちの１つによって接地線に結合され得る。ビア２３５が、それぞれのはんだボールと整列される必要がないことは認識されるべきである。例えば、ビア２３５がそれぞれのはんだボールと整列されない場合、ビア２３５は、パッケージ１１７の底面上の又はその近くの金属トレース（図示せず）によってそれぞれのはんだボールに結合され得る。第２の伝導経路のビア２３７は、バンプ２１５のうちの１つによってダイ１２０に結合され得る。ビア２３７がそれぞれのバンプと整列されない場合、ビア２３７は、パッケージ１１７の上面上の又はその近くの金属トレース（図示せず）によってそれぞれのバンプに結合され得る。
[0038]第１の伝導経路は、パッケージキャパシタＣｐｋｇの端子の一方に結合され得、第２の伝導経路は、パッケージキャパシタＣｐｋｇのもう一方の端子に結合され得る。パッケージキャパシタＣＰｋｇが、多層セラミックキャパシタ３０５が実装される例について、第１の伝導経路は、キャパシタ３０５の第１の金属端子３１０及び第２の金属端子３１５の一方に結合され、第２の伝導経路は、キャパシタ３０５の第１の金属端子３１０及び第２の金属端子３１５のうちのもう一方に結合され得る。図２に示される例では、パッケージキャパシタＣｐｋｇは、電源１１０とダイ１２０との間に結合される。
[0039]ＰＤＮにおけるインダクタンス及びキャパシタンスは、回路１４５からみた、ＰＤＮのインピーダンスを、特定の周波数においてピークにさせ得る。例えば、図１に示されるように、抵抗器−インダクタ−キャパシタ（ＲＬＣ）ループ１５２（ＲＬＣタンクとも呼ばれる）は、パッケージキャパシタＣｐｋｇ、パッケージインダクタ１３８、パッケージ抵抗器１３６、グリッド抵抗器Ｒｇｒｉｄ、ダイキャパシタＣｄｉｅ、及びダイ抵抗器Ｒｄｉｅによって形成され得る。図１では、ＲＬＣループ１５２は、電流がＲＬＣループ１５２内で両方向に流れ得ることを示す２つの矢印を有する。ＲＬＣループ１５２は、下記によって与えられる共振周波数においてＰＤＮを共振させる：
Figure 0006509904
ここで、ω０は、共振角周波数（resonant angular frequency）であり、Ｌは、ＲＬＣループ１５２のインダクタンスであり、Ｃは、ＲＬＣループ１５２のキャパシタンスである。回路１４５からみたＰＤＮのインピーダンスは、以下で更に説明されるように、ＲＬＣループ１５２の共振周波数においてピークになり得る。
[0040]図４は、周波数の関数としての、回路１４５からみたＰＤＮのインピーダンス４１０を示す。図４に示されるように、インピーダンス４１０は、ＲＬＣループ１５２の共振周波数（Ｆｒｅｓと表される）においてピークになる。インピーダンスは、回路１４５がＰＤＮから電流を引き込むとき、パワーグリッド上で電圧リップルを引き起こす。このリップルの振幅は、ピークインピーダンス４１２において最大であり、これは、回路１４５が、ＲＬＣループ１５２の共振周波数である周波数を有する時変電流（time-varying current）を引き込むときに生じ得る。パワーグリッドに接続されている論理回路が適切に機能することを確実にするために、パワーグリッド上でのリップルの振幅を最小化すること、従って、ピークインピーダンス４１２を最小化することが望ましい。インピーダンス４１０はまた、基板キャパシタＣＰＣＢに関連付けられたＲＬＣループによる小規模なローカルピーク４１５を含み得る。
[0041]ピークインピーダンス４１２は、ＲＬＣループ１５２のＱ係数によって制御され、これは、ＲＬＣループ１５２によって消散されるエネルギに対する、ＲＬＣループ１５２によって貯蔵されるエネルギの比である。Ｑ係数が低いほど、ピークインピーダンスは低くなる。Ｑ係数は、ＲＬＣループ１５２の抵抗に反比例する。故に、Ｑ係数（そして、ピークインピーダンス４１２）は、ＲＬＣループ１５２の抵抗を増加させることで低減されることができる。ＲＬＣループ１５２の抵抗を増加させる１つのアプローチは、グリッド抵抗器Ｒｇｒｉｄの抵抗を増加させることである。この関連で、図５は、図４のインピーダンス４１０と比べてグリッド抵抗器Ｒｇｒｉｄの抵抗が増加されているＰＤＮのインピーダンス５１０を示す。図５に示されるように、より高いグリッド抵抗を有するインピーダンス５１０は、共振周波数においてより低いピーク５１２を有する。しかしながら、グリッド抵抗を増加させることは、グリッド抵抗器Ｒｇｒｉｄにわたる電流抵抗器（ＩＲ）電圧低下を増加するという望ましくない影響を有し、これは、回路１４５においてＤＣ電源電圧を低減させる。結果として、電源１１０は、回路１４５において所与の電源電圧を達成するためにより高い電源電圧を出力する必要がある。
[0042]本開示の実施形態は、以下で更に説明されるように、電源１１０と回路１４５との間でＩＲ低下を増加させることなくＰＤＮのピークインピーダンスを低減するようにＲＬＣループの抵抗が制御されることを可能にする切替え可能なパッケージキャパシタを提供する。
[0043]図６は、本開示の実施形態に係るＰＤＮを示す。この実施形態では、ダイ６２０は、パッケージキャパシタＣｐｋｇと回路１４５との間に抵抗器スイッチ６１５（例えば、ＰＭＯＳトランジスタスイッチ）を備える。抵抗器スイッチ６１５は、パッケージキャパシタＣｐｋｇに関連付けられたＲＬＣループ６５２に含まれる。結果として、抵抗器スイッチ６１５の抵抗は、ＲＬＣループ６５２の抵抗に寄与し、従って、ＲＬＣループ６５２の抵抗を制御するために使用されることができる。この関連で、抵抗器スイッチ６１５は、プログラマブル抵抗を有し得、ダイ６２０は、抵抗器スイッチ６１５の抵抗、そしてＲＬＣループ６５２の抵抗を制御するための抵抗コントローラ６２５を更に含み得る。例えば、抵抗コントローラ６２５は、ＲＬＣループ６５２のＱ係数を低くし、従って、回路１４５からみたピークインピーダンスを低減するように、抵抗器スイッチ６１５の抵抗を調節し得る。
[0044]抵抗器スイッチ６１５の抵抗は、電源１１０と回路１４５との間のＩＲ低下を増加させることなくピークインピーダンスを低減するためにＲＬＣループ６５２の抵抗を増加するように調節され得る。これは、抵抗器スイッチ６１５が、電源１１０と回路１４５との間の経路から離れている経路６１７に位置しているためである。結果として、抵抗器スイッチ６１５の抵抗は、電源１１０と回路１４５との間の抵抗に寄与しない。故に、抵抗器スイッチ６１５は、ＲＬＣループ６５２の抵抗が、電源１１０と回路１４５との間のＩＲ低下に悪影響を及ぼすことなく、故に、回路１４５においてＤＣ電源電圧を低減することなく、調節されることを可能にする。
[0045]図６では、電源１１０とダイ６２０との間のパッケージインダクタンスは、パッケージインダクタＬｐｋｇとして模倣化され、電源１１０とダイ６２０との間のパッケージ抵抗は、パッケージ抵抗器Ｒｐｋｇとして模倣化される。ダイ６２０とパッケージキャパシタＣｐｋｇとの間のパッケージインダクタンス及びパッケージ抵抗は、例示を容易にするために、図６には示されていない。抵抗器スイッチ６１５のための経路６１７は、異なる位置においてパワーグリッドに接続されるため、図６に示される例示的な位置に制限されないことは認識されるべきである。
[0046]図７は、本開示の実施形態に係る、ダイ６２０、パッケージ６１７、及びＰＣＢ１１４の簡略化された断面図を示す。パッケージ６１７は、ＰＣＢ１１４上に取り付けられ、ダイ６２０は、パッケージ６１７上に取り付けられる。ＰＣＢ１１４とパッケージ６１７との間の電気的な接続は、はんだボール２２０によって提供され、パッケージ６１７とダイ６２０との間の電気的な接続は、バンプ２１５によって提供される。
[0047]この実施形態におけるパッケージ６１７は、パッケージキャパシタＣｐｋｇが、電力線１１２及び接地線２１２をダイ６２０に結合する第１及び第２の伝導経路によってダイ６２０に結合されていない点で、図２におけるパッケージ１１７とは異なる。代わりに、パッケージキャパシタＣｐｋｇは、パッケージ６１７内の別個の伝導経路によってダイ６２０に結合される。
[0048]この関連で、パッケージは、パッケージキャパシタＣｐｋｇをダイ６２０に結合するためのビア７３３〜７４６を含み得る。ビア７３３及び７３４は、それぞれパッケージ６１７の中心層２２４及び最上層２２２を通る第３の伝導経路を形成する。第３の伝導経路は、パッケージキャパシタＣｐｋｇの第１の端子をダイ６２０に結合するために使用される。この関連で、ビア７３３は、パッケージキャパシタＣｐｋｇの第１の端子に結合され得、ビア７３４は、バンプ２１５のうちの１つによってダイ６２０に結合され得る。ビア７３４がそれぞれのバンプと整列されない場合、ビア７３４は、パッケージ６１７の上面上の又はその近くの金属トレース（図示せず）によってそれぞれのバンプに結合され得る。
[0049]ビア７３５及び７３６は、それぞれパッケージ６１７の中心層２２４及び最上層２２２を通る第４の伝導経路を形成する。第４の伝導経路は、パッケージキャパシタＣｐｋｇの第２の端子をダイ６２０に結合するために使用される。この関連で、ビア７３５は、パッケージキャパシタＣｐｋｇの第２の端子に結合され得、ビア７３６は、バンプ２１５のうちの１つによってダイ６２０に結合され得る。ビア７３６がそれぞれのバンプと整列されない場合、ビア７３６は、パッケージ６１７の上面上の又はその近くの金属トレース（図示せず）によってそれぞれのバンプに結合され得る。
[0050]この実施形態では、パッケージ１６７内の第３の伝導経路は、パッケージキャパシタＣｐｋｇの第１の端子をダイ６２０上の抵抗器スイッチ６１５に結合するために使用され得、パッケージ１６７内の第４の伝導経路は、パッケージキャパシタＣｐｋｇの第２の端子をダイ６２０上の接地線に結合するために使用され得る。代替的に、第３の伝導経路は、パッケージキャパシタＣｐｋｇの第１の端子をダイ６２０上の接地線に結合するために使用され得、第４の伝導は、パッケージキャパシタＣｐｋｇの第２の端子をダイ６２０上の抵抗器スイッチ６１５に結合するために使用され得る。別の例では、パッケージキャパシタＣｐｋｇの第１の端子及び第２の端子のうちの１つは、パッケージ１１７の最下層２２６とはんだボール２２０のうちの１つとを通るビア（図示せず）によってＰＣＢ１１４の接地線２１２に接続され得る。
[0051]パッケージキャパシタＣｐｋｇは、パッケージ６１７の中心層２２４に埋め込まれる多層セラミックキャパシタ及び／又は他のタイプのキャパシタを備え得る。例えば、パッケージキャパシタＣｐｋｇは、図３に示される多層セラミックキャパシタ３０５が実装され得る。パッケージキャパシタＣｐｋｇが、パッケージ６１７内に位置すると制限されないことは認識されるべきである。例えば、パッケージキャパシタＣｐｋｇは、ダイ６２０の隣のパッケージ６１７の上に取り付けられ得る。この例では、パッケージキャパシタＣｐｋｇは、パッケージ６１７上の金属トレースによってダイに結合され得る。
[0052]上述したように、抵抗器スイッチ６１５は、ＲＬＣループ６５２の抵抗を制御するためのプログラマブル抵抗を有し得る。この関連で、図８は、本開示の実施形態に係る、抵抗器スイッチ６１５の例示的な実装形態を示す。この実施形態では、抵抗器スイッチ６１５は、並列に結合される複数のスイッチ８１５−１〜８１５−ｎを備える。抵抗コントローラ６２５は、オンにされるスイッチ８１５−１〜８１５−ｎの数を制御することで、抵抗器スイッチ６１５の抵抗を制御する。例えば、抵抗コントローラ６２５は、より多くの数のスイッチ８１５−１〜８１５−ｎをオンにすることで、抵抗器スイッチ６１５の抵抗を低減し得、より少ない数のスイッチ８１５−１〜８１５−ｎをオンにすることで抵抗器スイッチ６１５の抵抗を増加し得る。図８では、スイッチ６１５の端子８２２は、回路１４５に結合され得、抵抗器スイッチ６１５の端子８２５は、パッケージキャパシタＣｐｋｇに結合され得る。
[0053]抵抗コントローラ６２５が抵抗器スイッチ６１５の抵抗を制御することができる粒度（granularity）は、抵抗器スイッチ６１５内のスイッチ８１５−１〜８１５−ｎの数に依存し得る。例えば、抵抗器スイッチ６１５内のスイッチ８１５−１〜８１５−ｎの数が多いほど、抵抗コントローラ６２５が抵抗器スイッチ６１５の抵抗を制御することができる粒度は高くなる。
[0054]一実施形態では、各スイッチ８１５−１〜８１５−ｎは、図８に示されるように、ＰＭＯＳトランジスタを備え得る。この実施形態では、抵抗コントローラ６２５は、論理ゼロ（低電圧）をスイッチのゲートに入力することで、スイッチ８１５−１〜８１５−ｎのうちの１つをオンにし得、論理１（高電圧）をスイッチのゲートに入力することで、スイッチ８１５−１〜８１５−ｎのうちの１つをオフにし得る。
[0055]図９は、抵抗器スイッチ６１５の３つの異なる抵抗設定について、周波数の関数としての、回路１４５からみたインピーダンスを示す。具体的には、インピーダンス４１０は、抵抗器スイッチ６１５の抵抗が低いときの、周波数の関数としての、回路１４５からみたインピーダンスであり、インピーダンス９１０は、抵抗器スイッチ６１５の抵抗が高いときの、周波数の関数としての、回路１４５からみたインピーダンスである。インピーダンス５１０は、抵抗器スイッチ６１５の抵抗が低い抵抗と高い抵抗の間にあるときの周波数の関数としての、回路１４５からみたインピーダンスである。
[0056]図９に示されるように、抵抗器スイッチ６１５の抵抗が低いとき、回路１４５からみたインピーダンス４１０は、ＲＬＣループ６５２の共振周波数において比較的大きなピーク４１２を有する。抵抗器スイッチ６１５の抵抗が、低い抵抗と高い抵抗との間にあるとき、回路１４５からみたインピーダンス５１０は、共振周波数においてより小さいピーク５１２を有する。これは、抵抗スイッチ６１５の抵抗を増加することが、ＲＬＣループ６５２の抵抗を増加するためである。増幅された抵抗は、上述したように、ＲＬＣループ６５２のＱ係数を低減し、それは次に、共振周波数におけるピークインピーダンス５１２を低減する。
[0057]共振周波数におけるインピーダンスは、抵抗器スイッチ６１５の抵抗を増加することで、更に低減され得る。しかしながら、抵抗器スイッチ６１５の抵抗を増加すると、回路１４５からみたインピーダンスが、より低い周波数において増加することになり得る。これは、抵抗器スイッチ６１５の抵抗を増加すると、パワーグリッド上での電圧ドループを低減するためにパワーグリッドに電荷を供給するパッケージキャパシタＣｐｋｇの能力を低減するためである。結果として、抵抗器スイッチ６１５の抵抗が高いとき、回路１４５からみたインピーダンス９１０は、より低い周波数においてより大きなピーク９１２を有し、これは、より低い周波数におけるパワーグリッド上でのより高い電圧リップルを引き起こし得る。従って、ピークインピーダンスにおいて所望の低減を達成するために抵抗器スイッチ６１５の抵抗を調整することが望まれ得る。
[0058]この関連で、図１０は、本開示の実施形態に係る、抵抗器スイッチ６１５の抵抗を調整するための回路を示す。回路は、電圧検出器１０３０及びテスト回路１０４０を含む。電圧検出器１０３０は、回路１４５における電源電圧を測定するように構成される。これを行うために、電圧検出器１０３０は、パワーゲーティングスイッチ１４０と回路１４５との間に結合され得る。代替的に、電圧検出器１０３０は、パワーゲーティングスイッチ１４０とパワーグリッドとの間に結合され得る。
[0059]テスト回路１０４０は、抵抗器スイッチ６１５の抵抗を調整するための手順を実行するように構成される。この関連で、回路１４５は、パワーゲーティングスイッチ１４０によって電源１１０に結合され得る。テスト回路１０４０は、次に、抵抗器スイッチ６１５の抵抗を、複数の異なる抵抗値の１つ１つに連続的に設定するように抵抗コントローラ６２５に命令し得る。抵抗値ごとに、テスト回路１０４０は、電圧検出器１０３０からの電圧測定値に基づいて、周波数範囲にわたってピークインピーダンスを決定し得る。テスト回路１０４０は、次に、最も低いピークインピーダンスに対応する抵抗値を選択し得る。代替的に、テスト回路１０４０は、ピークインピーダンス閾値以下であるピークインピーダンスに対応する抵抗値のうちの任意の１つを選択し得る。ピークインピーダンス閾値は、以下で更に説明されるように、ダイ上の１つ又は複数の回路が適切に機能するのに必要とされる最小電源電圧に対応するインピーダンスであり得る。テスト回路１０４０は、次に、スイッチ抵抗器６１５の抵抗を、選択された抵抗値に設定するように抵抗コントローラ６２５に命令し得る。
[0060]抵抗値ごとに決定されたピークインピーダンスが、必ずしも、その抵抗値についての絶対ピークインピーダンスではないことは認識されるべきである。例えば、特定の抵抗値についてのインピーダンスは、複数の異なる周波数の１つ１つについて決定され得る。この例では、その抵抗値についての絶対ピークインピーダンスが生じる周波数は、複数の周波数のうちの１つに厳密には一致していない可能性があり、このケースでは、決定されたピークインピーダンスは、絶対ピークインピーダンスの近似値である。
[0061]テスト回路１０４０は、以下の手順に従って、特定の抵抗値についてのピークインピーダンスを決定し得る。この関連で、回路１４５は、パワーゲーティングスイッチ１４０によって電源１１０に結合され、関心周波数範囲にわたって動作し得る。回路１４５が周波数範囲にわたって動作されると、電圧検出器１０３０は、回路１４５における電源電圧を測定し、結果として得られた電圧測定値をテスト回路１０４０に出力し得る。テスト回路１０４０は、電圧検出器１０３０から受けた最小（最も小さい）測定電圧を追跡し得る。回路１４５が周波数範囲にわたって動作を完了した後、テスト回路１０４０は、その抵抗値についての最小測定電圧を記録し得る。最小測定電圧は、その抵抗値についてのピークインピーダンスを示す指標を提供し、ここで、より高い最小測定電圧は、より低いピークインピーダンスを示し、より低い最小測定電圧は、より高いピークインピーダンスを示す。
[0062]テスト回路１０４０は、各抵抗値についての最小測定電圧を決定するために、抵抗値ごとに上記手順を繰り返し得る。テスト回路１０４０は、次に、最も高い最小測定電圧に対応する抵抗、そして最も低いピークインピーダンスを選択し得る。代替的に、テスト回路１０４０は、最小電圧閾値以上の最小測定電圧に対応する抵抗値のうちの任意の１つを選択し得る。最小電圧閾値は、ダイ６２０上の１つ又は複数の回路が適切に機能するのに必要とされる最小電源電圧に対応し得る。テスト回路１０４０は、次に、抵抗器スイッチ６１５の抵抗を、選択された抵抗値に設定するように抵抗コントローラ６２５に命令し得る。
[0063]図１１は、抵抗器スイッチ６１５の抵抗の関数としての最小測定電圧の例示的なプロットを示す。例えば、プロットは、抵抗コントローラ６２５に、抵抗器スイッチ６１５の抵抗を、複数の異なる抵抗値の１つ１つに連続的に設定させることと、各抵抗についての最小測定電圧を記録することとによって生成され得る。図１１に示される例では、抵抗器スイッチ６１５の抵抗は、低い抵抗と高い抵抗とによって境界が示された範囲にわたって変化する。最も高い最小測定電圧（そして、最も低いピークインピーダンス）は、低い抵抗と高い抵抗との間の最適な抵抗において生じる。図１１では、低い抵抗、最適な抵抗、及び高い抵抗に対応する最小測定電圧は、それぞれ、低い、最適、及び高いと表される。
[0064]電圧検出器１０３０及びテスト回路１０４０は両方とも、図１０に示される例ではダイ１０２０上に位置しているが、電圧検出器１０３０及びテスト回路１０４０のうちの１つがダイ１０２０の外部にあり得ること、又は電圧検出器１０３０及びテスト回路１０４０の両方がダイ１０２０の外部にあり得ることは認識されるべきである。
[0065]図１２は、本開示の実施形態に係る、抵抗器スイッチの抵抗を調整するための方法１２００を例示するフロー図である。抵抗器スイッチ（例えば、抵抗器スイッチ６１５）は、ダイ（例えば、ダイ６２０）上にあり得、外部電力線（例えば、電力線１１２）と外部キャパシタ（例えば、パッケージキャパシタＣｐｋｇ）との間に結合され得る。方法１２００は、電圧検出器１０３０及びテスト回路１０４０によって実行され得る。
[0066]ステップ１２１０では、抵抗器スイッチの抵抗は、複数の抵抗値の１つ１つに連続的に設定される。これは、例えば、抵抗器スイッチ（例えば、抵抗器スイッチ６１５）の抵抗を制御するする抵抗コントローラ（例えば、抵抗コントローラ６２５）に、抵抗器スイッチの抵抗を抵抗値の１つ１つに連続的に設定するよう命令することで、行われ得る。
[0067]ステップ１２２０では、ピークインピーダンスが、抵抗値の１つ１つについて決定される。例えば、各抵抗器値についてのピークインピーダンスは、周波数範囲にわたって外部電力線に結合された回路（例えば、回路１４５）を動作すること、回路が周波数範囲にわって動作されると回路の電源電圧を測定すること、最小測定電圧を記録することで、決定され得る。この例では、各抵抗値についての最小測定電圧は、その抵抗値についてのピークインピーダンスに対応し得る。
[0068]ステップ１２３０では、抵抗値のうちの１つが、決定されたピークインピーダンスに基づいて選択される。例えば、決定されたピークインピーダンスのうちの最も低いものに対応する抵抗値が選択され得る。各抵抗値についてのピークインピーダンスが、その抵抗値についての最小測定電圧に基づいて決定される例について、最も高い最低測定電圧に対応する抵抗値が選択され得る。代替的に、最小電圧閾値以上の最小測定電圧に対応する、抵抗値のうちの任意の１つが選択され得る。方法は、抵抗器スイッチの抵抗を、選択された抵抗値に設定することを更に含み得る。
[0069]故に、本開示の実施形態は、抵抗器スイッチ６１５の抵抗が、特定のダイ向けに調整されることを可能にする。スイッチ抵抗器６１５の抵抗を調整する能力は、ＲＬＣループ６５２の抵抗を制御するために固定の抵抗器（例えば、金属抵抗器）を使用することに優る利点を提供する。これは、固定の抵抗器の抵抗が典型的に、製造前に決定されなければならないためである。例えば、金属抵抗器の抵抗は、金属抵抗器の寸法を特定するために製造前に決定される必要がある。しかしながら、特定のダイについてのピークインピーダンスにおける所望の低減を達成するのに必要とされる抵抗は、プロセス変動及び／又は他の要因により、ダイが製造されるまで分からないだろう。結果として、固定の抵抗器の抵抗は、ピークインピーダンスにおける所望の低減を達成しないだろう。本開示の実施形態は、固定の抵抗器を使用することの上記欠点を克服する。これは、抵抗器スイッチ６１５の抵抗が、製造後に特定のダイ向けに、ピークインピーダンスにおける所望の低減を達成する抵抗値に調整されることができるためである。
[0070]図６は、例示を容易にするために、１つのパワーゲーティングされた回路（power-gated circuit）４１５を示すが、ダイが２つ以上のパワーゲーティングされた回路を含み得ることは認識されるべきである。この関連で、図１３は、本開示の実施形態に係る、第１のパワーゲーティングされた回路１３４５ａ及び第２のパワーゲーティングされた回路１３４５ｂを備えるダイ１３２０を示す。例えば、第１の回路１３４５ａ及び第２の回路１３４５ｂは、マルチコアシステムオンチップ（ＳｏＣ）の第１及び第２のプロセッサ（例えば、中央処理装置（ＣＰＵ））を備え得る。第１の回路１３４５ａは、ダイキャパシタＣａｄｉｅとして模倣化されるダイキャパシタンスと、ダイ抵抗器Ｒａｄｉｅとして模倣化される抵抗とを有し、第２の回路１３４５ｂは、ダイキャパシタＣｂｄｉｅとして模倣化されるキャパシタンスと、ダイ抵抗器Ｒｂｄｉｅとして模倣化される抵抗とを有する。
[0071]ダイ１３２０はまた、電力マネジャ１３２５、並びに、第１のパワーゲーティングスイッチ１３４０ａ及び第２のパワーゲーティングスイッチ１３４０ｂを含む。第１のパワーゲーティングスイッチ１３４０ａは、パワーグリッドと第１の回路１３４５ａとの間に結合され、第２のパワーゲーティングスイッチ１３４０ｂは、パワーグリッドと第２の回路１３４５ｂとの間に結合される。電力マネジャ１３２５は、それぞれのパワーゲーティングスイッチ１３４０ａ及び１３４０ｂを制御することで、第１の回路１３４５ａ及び第２の回路１３４５ｂの各々への電力を管理するように構成される。例えば、電力マネジャ１３２５は、第１の回路１３４５ａがアクティブであるとき、第１のパワーゲーティングスイッチ１３４０ａをオンにすることで第１の回路１３４５ａをパワーグリッドに接続し得、第１の回路１３４５ａが非アクティブ（例えば、アイドル）であるとき、第１のパワーゲーティングスイッチ１３４０ａをオフにすることでパワーグリッドから第１の回路１３４５ａを切断し得る。同様に、電力マネジャ１３２５は、第２の回路１３４５ｂがアクティブであるとき、第２のパワーゲーティングスイッチ１３４０ｂをオンにすることで第２の回路１３４５ｂをパワーグリッドに接続し得、第２の回路１３４５ｂが非アクティブ（例えば、アイドル）であるとき、第２のパワーゲーティングスイッチ１３４０ｂをオフにすることでパワーグリッドから第２の回路１３４５ｂを切断し得る。
[0072]電力マネジャ１３２５は、第１のパワーゲーティングスイッチ１３４５ａ及び第２のパワーゲーティングスイッチ１３４５ｂを独立して制御し、従って、第１の回路１３４５ａ及び第２の回路１３４５ｂを独立してパワーゲーティングし得る。例えば、電力マネジャ１３２５は、第１の回路１３４５ａ及び第２の回路１３４５ｂの使用に基づいて、第１の回路１３４５ａ及び第２の回路１３４５ｂを独立してパワーゲーティングし得る。図１３に示される例では、各パワーゲーティングスイッチ１３４５ａ及び１３４５ｂは、ＰＭＯＳトランジスタを備える。この例では、電力マネジャ１３２５は、スイッチのゲートをローに駆動することで、パワーゲーティングスイッチ１３４５ａ及び１３４５ｂのうちの１つをオンにし得、スイッチのゲートをハイに駆動することでパワーゲーティングスイッチ１３４５ａ及び１３４５ｂのうちの１つをオフにし得る。
[0073]ダイ１３２０は、パワーグリッドとパッケージキャパシタＣｐｋｇとの間の抵抗器スイッチ６１５を含む。図１３に示される例では、第１の回路１３４５ａ、抵抗器スイッチ６１５、及びパッケージキャパシタＣｐｋｇは、第１のＲＬＣループ１３５２ａを形成し、第２の回路１３４５ｂ、抵抗器スイッチ６１５、及びパッケージキャパシタＣｐｋｇは、第２のＲＬＣループ１３５２ｂを形成する。第１のＲＬＣループ１３５２ａ及び第２のＲＬＣループ１３５２ｂは、抵抗器スイッチ６１５を共有する。故に、抵抗器スイッチ６１５は、各ＲＬＣループ１３５２ａ及び１３５２ｂの抵抗を調節するために使用され得る。
[0074]第１のＲＬＣループ１３５２ａ及び第２のＲＬＣループ１３５２ｂは抵抗器スイッチ６１５を共有するが、第１のＲＬＣループ１３５２ａ及び第２のＲＬＣループ１３５２ｂは、異なる抵抗を有し得る。これは、第１の回路１３４５ａ及び第２の回路１３４５ｂが、異なるロケーションでパワーグリッドに接続するためである。結果として、各ＲＬＣループにおけるグリッド抵抗の量は異なる。図１３では、第１の回路１３４５ａと第２の回路１３４５ｂとの間のグリッド抵抗は、グリッド抵抗器Ｒｇｒｉｄとして模倣化される。第１の回路１３４５ａと抵抗器スイッチ６１５との間のグリッド抵抗並びに第２の回路１３４５ｂと電源１１０との間のグリット抵抗は、例示を容易にするために、図１３には示されていない。
[0075]第１のＲＬＣループ１３５２ａ及び第２のＲＬＣループ１３５２ｂが異なる抵抗を有するため、第１の回路１３４５ａ及び第２の回路１３４５ｂの各々からみたピークインピーダンスは、抵抗器スイッチ６１５の異なる抵抗設定において最小化され得る。この関連で、抵抗器スイッチ６１５の抵抗は、各回路についての抵抗値を決定するために、第１の回路１３４５ａ及び第２の回路１３４５ｂの各々について別々に調整され得る。
[0076]例えば、第１の回路１３４５ａは、第１のパワーゲーティングスイッチ１３４０ａによってパワーグリッドに接続され、第２の回路１３４５ｂは、パワーグリッドから切断され得る。次に、抵抗器スイッチ６１５の抵抗は、第１の回路１３４５ａについての抵抗値を決定するために、上述された調整手順のうちの何れか１つを実行することで調整され得る。同様に、第２の回路１３４５ｂは、第２のパワーゲーティングスイッチ１３４０ｂによってパワーグリッドに接続され、第１の回路１３４５ａは、パワーグリッドから切断され得る。次に、抵抗器スイッチ６１５の抵抗は、第２の回路１３４５ｂについての抵抗値を決定するために、上述された調整手順のうちの何れか１つを実行することで調整され得る。第１の回路１３４５ａ及び第２の回路１３４５ｂについての抵抗値は、ダイ１３２０上のメモリに記憶され得る。
[0077]一実施形態では、各回路１３４５ａ及び１３４５ｂについての抵抗値は、各回路１３４５ａ及び１３４５ｂについての最も高い最小測定電圧（そして、最も低いピークインピーダンス）に対応する抵抗値に基づいて決定され得る。この関連で、図１４は、第１の回路１３４５ａについての抵抗の関数としての最小測定電圧１４１０ａと、第２の回路１３４５ｂについての抵抗の関数としての最小測定電圧１４１０ｂとを示す。図１４に示されるように、第１の回路１３４５ａについての最も高い最小測定電圧（そして、最も低いピークインピーダンス）は、抵抗値Ｒａにおいて生じ、第２の回路１３４５ｂについての最も高い最小測定電圧（そして、最も低いピークインピーダンス）は、抵抗値Ｒｂにおいて生じる。故に、この例では、第１の回路１３４５ａについての抵抗値はＲａであり、第２の回路１３４５ｂについての抵抗値はＲｂである。図１４では、抵抗値Ｒａ及びＲｂに対応する最小測定電圧は、それぞれ最適（ａ）及び最適（ｂ）と表される。
[0078]両方の回路１３４５ａ及び１３４５ｂがアクティブであるケースについての抵抗値も、決定され得る。例えば、このケースについての抵抗値は、第１の回路１３４５ａについての抵抗値と第２の回路１３４５ｂについての抵抗値との間の（例えば、中間の）抵抗値であり得る。図１４を参照すると、別の例では、このケースについての抵抗値は、両方の回路１３４５ａ及び１３４５ｂについての最小測定電圧が最も高くなる抵抗値Ｒａｂであり得る。図１４では、抵抗値Ｒａｂに対応する最小測定電圧は、最適（ａｂ）と表される。
[0079]異なるユースケースについての抵抗値が決定された後、抵抗コントローラ６２５は、回路１３４５ａ及び１３４５ｂのアクティビティに依存して、抵抗器スイッチ６１５の抵抗を設定し得る。例えば、第１の回路１３４５ａがアクティブであり、第２の回路１３４５ｂが非アクティブであるとき、抵抗コントローラ６２５は、抵抗器スイッチ６１５の抵抗を抵抗値Ｒａに設定し得る。第２の回路１３４５ｂがアクティブであり、第１の回路１３４５ａが非アクティブであるとき、抵抗コントローラ６２５は、抵抗器スイッチ６１５の抵抗を抵抗値Ｒｂに設定し得る。両方の回路１３４５ａ及び１３４５ｂがアクティブであるとき、抵抗コントローラ６２５は、抵抗器スイッチ６１５の抵抗を抵抗値Ｒａｂに設定し得る。この例では、抵抗コントローラ６２５は、所与の時間に、どちらの回路１３４５ａ及び１３４５ｂがアクティブであるか示す信号を電力マネジャ１３２５から受け得る。
[0080]本開示の実施形態が、２つのパワーゲーティングされた回路を有するダイに限定されず、３つ以上のパワーゲーティングされた回路を有するダイ上に実装され得ることは認識されるべきである。例えば、本開示の実施形態は、回路Ａ、回路Ｂ、及び回路Ｃとラベル付された３つのパワーゲーティングされた回路を有するダイ上に実装され得る。この例では、個別の回路ごとに抵抗値が決定され得る。抵抗値はまた、以下のケースの１つ１つについて決定され得る：回路Ａ及びＢがアクティブであり回路Ｃが非アクティブである、回路Ａ及びＣがアクティブであり回路Ｂが非アクティブである、回路Ｂ及びＣがアクティブであり回路Ａが非アクティブである、回路Ａ、Ｂ、及びＣが全てアクティブである。この例では、異なるケースについての抵抗値が決定された後に、抵抗コントローラ６２５は、回路のアクティビティに従って抵抗器スイッチ６１５の抵抗を調節し得る。例えば、回路Ａ及びＢがアクティブであり回路Ｃが非アクティブである場合、抵抗コントローラ６２５は、抵抗器スイッチ６１５の抵抗を、回路Ａ及びＢがアクティブであり回路Ｃが非アクティブであるケースについて決定された抵抗値に設定し得る。抵抗コントローラ６２５は、所与の時間に、回路のアクティビティを示す信号を電力マネジャ１３２５から受け得る。
[0081]一実施形態では、抵抗コントローラ６２５は、抵抗器スイッチ６１５を開けることで、電力線１１２からパッケージキャパシタＣｐｋｇを選択的に切断し得る。例えば、抵抗コントローラ６２５は、電力線１１２がパワーダウンされると、電力線１１２からパッケージキャパシタＣｐｋｇを切断し、電力線１１２が再びパワーオンされた後に、パッケージキャパシタＣｐｋｇを電力線１１２に再接続し得る。これは、電力線１１２がパワーダウンされたときに、パッケージキャパシタＣｐｋｇが電荷を保持することを可能にする。結果として、電力線１１２が再びパワーオンされると、パッケージキャパシタＣｐｋｇを再充電するのに必要とされる電源１１０からの電荷量は、大幅に低減され得る（パッケージキャパシタＣｐｋｇが低い漏れを有すると想定して）。対照的に、図１の電力線１１２がパワーダウンされると、パッケージキャパシタＣｐｋｇは放電される（パッケージキャパシタＣＰｋｇの電圧は衰弱する（collapse））。この実施形態では、抵抗コントローラ６２５は、電力線１１２がパワーアップ及びパワーダウンされるときを示す信号を電力マネジャ１３２５から受け得る。
[0082]図１５は、本開示の実施形態に係る、ダイ上の抵抗を調節するための方法１５００を例示するフロー図である。抵抗は、外部電力線（例えば、電力線１１２）と外部キャパシタ（例えば、パッケージキャパシタＣｐｋｇ）との間にある。外部電力線はまた、電源１１０からの電力をダイ６２０に結合する、パッケージ６１７を通る１つ又は複数の伝導経路を指す。
[0083]ステップ１５１０において、抵抗は、ダイ上の第１の回路がアクティブでありダイ上の第２の回路が非アクティブである場合、第１の抵抗値に設定される。例えば、抵抗は、外部電力線（例えば、電力線１１２）と外部キャパシタ（例えば、パッケージキャパシタＣｐｋｇ）との間に結合された抵抗器スイッチ（例えば、抵抗器スイッチ６１５）によって提供され得、抵抗器スイッチの抵抗は、第１の抵抗値に設定され得る。
[0084]ステップ１５２０において、抵抗は、第１の回路が非アクティブであり第２の回路がアクティブである場合、第２の抵抗値に設定される。例えば、抵抗は、抵抗器スイッチによって提供され得、抵抗器スイッチの抵抗は、第２の抵抗値に設定され得る。方法１５００は、オプション的に、第１の回路及び第２の回路の両方がアクティブである場合、抵抗を第３の抵抗値に設定することを含み得る。
[0085]上述したように、電力マネジャ１３２５は、第１の回路１３４５ａが非アクティブ（例えば、アイドル）であるとき、電力漏れを低減するために、パワーグリッドから第１の回路１３４５ａを切断し得る。電力マネジャ１３２５は、第１のパワーゲーティングスイッチ１３４０ａをオフにすることでこれを行う。非アクティブ状態では、第１の回路１３４５ａのダイキャパシタＣａｄｉｅが放電される。第１の回路１３４５ａが必要とされるとき、電力マネジャ１３２５は、第１のパワーゲーティングスイッチ１３４０ａをオンにすることで、第１の回路１３４５ａをパワーグリッドに再接続し得る。最初に第１のパワーゲーティングスイッチ１３４０ａがオンにされると、第１の回路１３４５ａは、ダイキャパシタＣａｄｉｅを充電するたにパワーグリッドからの大量の電荷を消費し得る。電荷の移動は、パワーグリッドにおける電源電圧をドループさせる。これは、電源１１０が、電源１１０とダイ１３２０との間のＰＤＮインダクタンスによるドループを防ぐのに十分に速くパワーグリッドに電荷を供給することができないためである。電圧ドループは、ダイ１３２０上の回路素子を、正常に機能しなくさせる可能性がある。
[0086]パッケージキャパシタＣｐｋｇは、最初に第１のパワーゲーティングスイッチ１３４０ａがオンにされとき、第１の回路１３４５ａのダイキャパシタＣａｄｉｅを充電するのに必要とされる電荷の幾らかを供給することで電圧ドループを低減し得る。パッケージキャパシタＣｐｋｇは、抵抗器スイッチ６１５を通してダイキャパシタＣａｄｉｅに電荷を供給する。結果として、パッケージキャパシタＣｐｋｇがダイキャパシタＣａｄｉｅに電荷を移動することができるレート、そして電圧ドループを低減するパッケージキャパシタＣｐｋｇの能力は、抵抗スイッチ６１５の抵抗に依存する。
[0087]この関連で、図１６は、２つの異なるスイッチ抵抗についてのパワーグリッドにおける２つの電圧カーブ１６１０及び１６２０を示し、ここで、電圧カーブ１６１０は、電圧カーブ１６２０よりも低いスイッチ抵抗に対応する。図１６では、第１のパワーゲーティングスイッチ１３４０ａが時間ｔ０においてオンにされる。時間ｔ０の前、パワーグリッドにおける電圧は、公称電源電圧Ｖｄｄに略等しい。最初に第１のパワーゲーティングスイッチ１３４０ａがオンにされると、パワーグリッドにおける電圧は、第１の回路１３４５ａのダイキャパシタＣａｄｉｅによる電荷消費によりドループする。図１６に示されるように、電圧カーブ１６１０のドループ１６１５は、電圧カーブ１６２０のドループ１６２５よりも小さい。これは、スイッチ抵抗が、電圧カーブ１６１０についてはより低いためである。結果として、パッケージキャパシタＣｐｋｇは、抵抗器スイッチ６１５を通してより速いレートでダイキャパシタＣａｄｉｅに電荷を供給することができ、従って、電圧ドループをより大量に低減することができる。
[0088]図１６でも示されているように、両方の電圧カーブ１６１０及び１６２０は、ＲＬＣループ１３５２ａの共振周波数において振動する。この振動は、抵抗器スイッチ６１５の抵抗によって減衰する。スイッチ抵抗が高いほど、振動は減衰する。結果として、振動は、電圧カーブ１６２０の場合、電圧カーブ１６１０と比べてより速く消滅する。
[0089]故に、各電圧カーブ１６１０及び１６２０は、所望のプロパティを有する。電圧カーブ１６１０は、電圧カーブ１６２０よりも小さい初期電圧ドループを有し、電圧カーブ１６２０の振動は、電圧カーブ１６１０よりも速いレートで減衰する。
[0090]一実施形態では、抵抗コントローラ６２５は、両方の電圧カーブ１６１０及び１６２０の所望のプロパティを有する電圧カーブを達成するために、第１の回路１３４５ａのパワーアップ中、抵抗スイッチ６１５の抵抗を動的に調節する。より具体的には、最初にパワーゲーティングスイッチ１３４０ａがオンにされると、抵抗コントローラ６２５は、抵抗スイッチ６１５の抵抗を第１の抵抗値に設定し得る。初期電圧ドループの後、抵抗コントローラ６２５は、抵抗スイッチ６１５の抵抗を第２の抵抗値に設定し得、ここで、第２の抵抗値は、第１の抵抗値よりも大きい。第１の抵抗値は、パッケージキャパシタＣｐｋｇが、ダイキャパシタＣａｄｉｅにより速く電荷を供給する（それにより、初期電圧ドループを大量に低減する）ことを可能にし、第２の抵抗値（これは、第１の抵抗値よりも大きい）は、より速いレートで振動を減衰させる。
[0091]一実施形態では、抵抗コントローラ６２５は、第１の回路１３４５ａのパワーアップ中、パワーグリッドにおける電圧をモニタリングし、検出された電圧に基づいて抵抗器スイッチ６１５の抵抗を動的に調節し得る。例えば、抵抗コントローラ６２５は、次に、パワーグリッドにおける電圧が第１の電圧閾値よりも下に降下したとき、これは初期電圧ドループの開始を示す、スイッチ抵抗器６１５の抵抗を第１の抵抗器値に設定し得る。第１の電圧閾値は、公称電源電圧Ｖｄｄを僅かに下回る電圧であり得る。次に、抵抗コントローラ６２５は、パワーグリッドにおける電圧が第２の電圧閾値よりも上に上昇したとき、これは初期電圧ドループが過ぎたことを示す、スイッチ抵抗器６１５の抵抗を第２の抵抗器値に設定し得る。第２の電圧閾値は、Ｖｄｄに略等しいだろう。第１の電圧閾値及び第２の電圧閾値は、同じ値又は異なる値を有し得る。図１６に示される例では、抵抗コントローラ６２５は、初期ドループを低減するために、ｔ０からｔ１の間の時間期間中、抵抗器スイッチ６１５の抵抗を第１の抵抗値に設定し得る。
[0092]図１７は、本開示の実施形態に係る、第１の回路１３４５ａのパワーアップ中、抵抗器スイッチ６１５の抵抗を動的に調節するための例示的な回路を示す。この実施形態では、ダイ１７２０は、パワーグリッドに結合された電圧検出器１７３０を含む。電圧検出器１７３０は、パワーグリッドにおける電圧を測定することと、測定電圧を抵抗コントローラ６２５に出力することとを行うように構成される。
[0093]第１の回路１３４５ａが、非アクティブ状態からアクティブ状態にパワーアップされるとき、電力マネジャ１３２５は、第１の回路１３４５ａがパワーアップされそうであることを示す信号を抵抗コントローラ６２５に送り得る。それに応答して、抵抗コントローラ６２５は、電圧検出器１７３０からの測定電圧をモニタリングし得る。測定電圧が第１の電圧閾値よりも下に降下すると、抵抗コントローラ６２５は、抵抗器スイッチ６１５の抵抗を第１の抵抗値に設定し得る。抵抗コントローラ６２５は、測定電圧をモニタリングし続け、測定電圧が第２の電圧閾値よりも上に上昇すると、抵抗コントローラ６２５は、抵抗器スイッチ６１５の抵抗を第２の抵抗値に設定し得る。振動が、第１の回路１３４５ａのアクティブ動作を開始するのに十分なほど低減された後、抵抗コントローラ６２５は、抵抗器スイッチ６１５の抵抗を、アクティブ状態について上で決定された抵抗値（例えば、図１２の方法１２００を使用して決定された抵抗値）に設定し得る。
[0094]代替的に、抵抗コントローラ６２５は、抵抗器スイッチ６１５の抵抗が第１の抵抗値に設定された時点から所定の時間遅延の後、抵抗器スイッチ６１５の抵抗を第２の抵抗値に設定し得る。時間遅延は、初期の電圧ドループの時間持続時間の推定に基づき得る。
[0095]図１８は、本開示の実施形態に係る、電圧検出器１７３０の例示的な実装形態を示す。この実施形態では、電圧検出器１７３０は、直列に結合された奇数個のインバータ１８３０−１〜１８３０−３を備え、ここで、最後のインバータ１８３０−３の出力は、第１のインバータ１８３０−１の入力に結合される。結果として、インバータ１８３０−１〜１８３０−３は、リング発振器１８３５を形成し、ここで、リング発振器１８３５の発振周波数は、インバータ１８３０−１〜１８３０−３の遅延の関数である。
[0096]インバータ１８３０−１〜１８３０−３は、パワーグリッドに結合される電圧検出器１７３０の入力１８１０における電圧によってバイアスがかけられる。故に、インバータ１８３０−１〜１８３０−３は、パワーグリッドにおける電圧によってバイアスがかけられる。インバータ１８３０−１〜１８３０−３の遅延は、インバータ１８３０−１〜１８３０−３のバイアス電圧の関数であり、そしてパワーグリッドにおける電圧の関数である。リング発振器８３５の発振周波数がインバータ１８３０−１〜１８３０−３の遅延の関数であるため、リング発振器の発振周波数は、パワーグリッドにおける電圧の関数であり、従って、パワーグリッドにおける電圧を測定するために使用され得る。
[0097]この関連で、電圧検出器１７３０は、リング発振器１８３５に結合されたカウンタ１８４０を備える。カウンタ１８４０は、ある時間期間にわたってリング発振器１８３５の発振数をカウントすることと、出力１８２０において抵抗コントローラ６２５にカウント値を出力することとを行うように構成される。カウント値は、リング発振器の発振周波数の関数であり、そしてパワーグリッドにおける電圧の関数である。故に、カウンタ１８４０からのカウント値は、パワーグリッドにおける電圧の測定値を提供する。
[0098]抵抗器スイッチ６１５の抵抗が、第２の回路１３４５ｂのパワーアップ中、動的に調節され得ることは認識されるべきである。例えば、抵抗コントローラ６２５は、第２の回路１３４５ｂのパワーアップ中、パワーグリッドにおける電圧をモニタリングし、第１の回路１３４５ａについて上述された方法と同様の方法で、検出された電圧に基づいて抵抗器スイッチ６１５の抵抗を動的に調節し得る。
[0099]当業者は、本明細書の開示に関連して説明された実例となる様々な論理ブロック、モジュール、回路、及びアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、又は両者の組み合わせとして実装され得ることを認識するだろう。このハードウェア及びソフトウェアの互換性を明確に例示するために、実例となる様々な構成要素、ブロック、モジュール、回路、及びステップが、概ねそれらの機能性の観点から上で説明されている。このような機能性がハードウェアとして実装されるかソフトウェアとして実装されるかは、特定の用途及びシステム全体に課せられる設計制約に依存する。当業者は、説明された機能性を特定の用途ごとに様々な方法で実装し得るが、このような実装の決定は、本開示の範囲からの逸脱を引き起こすものとして解釈されるべきでない。
[00100]本明細書の開示に関連して説明された実例となる様々な論理ブロック、モジュール、及び回路は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は他のプログラマブル論理デバイス、ディスクリートゲート又はトランジスタ論理、ディスクリートハードウェア構成要素、或いは本明細書で説明された機能を実行するように設計されたそれらの任意の組み合わせで実装又は実行され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代替的に、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰと、１つのマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアに連結した１つ又は複数のマイクロプロセッサ、或いは任意の他のそのような構成との組み合わせとして実装され得る。
[00101]本明細書の開示に関連して説明されたアルゴリズム又は方法のステップは、直接ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、又は両者の組み合わせで具現化され得る。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、又は当技術分野において知られている任意の他の形式の記憶媒体内に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替的に、記憶媒体は、プロセッサに一体化され得る。プロセッサ及び記憶媒体は、ＡＳＩＣ内に存在し得る。ＡＳＩＣはユーザ端末内に存在し得る。代替的に、プロセッサ及び記憶媒体は、ユーザ端末においてディスクリート構成要素として存在し得る。
[00102]１つ又は複数の例示的な設計では、説明された機能は、ハードウェアで、ソフトウェアで、ファームウェアで、又はそれらの任意の組み合わせで実装され得る。ソフトウェアで実装される場合、これら機能は、コンピュータ可読媒体において、１つ又は複数の命令又はコードとして、記憶又は送信さ得る。コンピュータ可読媒体は、ある箇所から別の箇所へのコンピュータプログラの移送を容易にする任意の媒体を含むコンピュータ通信媒体及びコンピュータ記憶媒体の両方を含む。記憶媒体は、汎用コンピュータ又は専用コンピュータによりアクセスされることができる任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ又は他の光ディスク記憶装置、磁気ディスク記憶装置又は他の磁気記憶デバイス、或いは、命令又はデータ構造の形式で所望のプログラムコード手段を搬送又は記憶またするために使用されることができ、かつ、汎用コンピュータ又は専用コンピュータ或いは汎用プロセッサ又は専用プロセッサによってアクセスされることができる任意の他の媒体を備え得る。また、任意の接続は、送信信号の非一時的な記憶を伴う限り、厳密にはコンピュータ可読媒体と称され得る。例えば、ソフトウェアが、ウェブサイト、サーバ、又は他の遠隔ソースから、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、又は赤外線、電波、及びマイクロ波のような無線技術を使用して、送信される場合、この同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、又は赤外線、電波、及びマイクロ波のような無線技術は、信号が任意の非一時的な長さの時間の間、記憶媒体又はデバイス上の送信チェーン内に保たれる限り、媒体の定義に含まれる。本明細書で使用される場合、ディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイディスクを含み、ディスク（disk）は、通常磁気的にデータを再生し、ディスク（disc）は、レーザーを用いて光学的にデータを再生する。上記の組み合わせもまた、コンピュータ可読媒体の範囲内に含まれるべきである。
[00103]本開示の先の説明は、当業者が本開示を実行又は使用することを可能にするために提供される。本開示に対する様々な修正は当業者には容易に明らかとなり、本明細書で定義された包括的な原理は、本開示の精神又は範囲から逸脱することなく、他の変形に適用され得る。故に、本開示は、本明細書で説明された例に制限されることを意図せず、本明細書に開示された原理及び新規な特徴に合致する最も広い範囲が与えられるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
装置であって、
キャパシタと、
ダイと
を備え、前記ダイは、
電力線と前記キャパシタとの間に結合された抵抗器スイッチと、ここにおいて、前記抵抗器スイッチは、調節可能な抵抗を有し、前記電力線及び前記キャパシタは両方とも、前記ダイの外部にあり、
前記電力線から電力を受けるように構成された回路と
を備える、装置。
［Ｃ２］
パッケージを更に備え、前記ダイは、前記パッケージ上に取り付けられており、前記キャパシタは、前記パッケージ内にある、Ｃ１に記載の装置。
［Ｃ３］
前記キャパシタは、前記パッケージに埋め込まれた多層セラミックキャパシタを備える、Ｃ２に記載の装置。
［Ｃ４］
パッケージを更に備え、前記ダイ及び前記キャパシタは、前記パッケージ上に取り付けられる、Ｃ１に記載の装置。
［Ｃ５］
前記ダイは、前記回路と前記電力線との間に接続されたパワーゲーティングスイッチを更に備え、前記パワーゲーティングスイッチは、前記回路をパワーゲーティングするように構成される、Ｃ１に記載の装置。
［Ｃ６］
前記ダイは、
前記電力線から電力を受けるように構成された第２の回路と、
抵抗コントローラと
を更に備え、前記抵抗コントローラは、前記第１の回路がアクティブであり前記第２の回路が非アクティブである場合、前記抵抗器スイッチの前記抵抗を第１の抵抗値に設定し、前記第１の回路が非アクティブであり前記第２の回路がアクティブである場合、前記抵抗器スイッチの前記抵抗を第２の抵抗値に設定するように構成される、
Ｃ１に記載の装置。
［Ｃ７］
前記抵抗コントローラは、前記第１の回路及び前記第２の回路の両方がアクティブである場合、前記抵抗器スイッチの前記抵抗を第３の抵抗値に設定するように構成される、Ｃ６に記載の装置。
［Ｃ８］
前記第１の回路は、第１のプロセッサを備え、前記第２の回路は、第２のプロセッサを備える、Ｃ６に記載の装置。
［Ｃ９］
前記ダイは、抵抗コントローラを更に備え、非アクティブ状態からアクティブ状態への前記回路のパワーアップ中、前記抵抗コントローラは、前記抵抗器スイッチの前記抵抗を動的に調節するように構成される、Ｃ１に記載の装置。
［Ｃ１０］
前記ダイは、前記ダイのパワーグリッド上の電圧を検出するように構成された電圧検出器を更に備え、前記回路のパワーアップ中、前記抵抗コントローラは、前記検出された電圧が第１の電圧閾値よりも下に降下すると、前記抵抗器スイッチの前記抵抗を第１の抵抗に設定し、前記検出された電圧が第２の電圧閾値よりも上に上昇すると、前記抵抗器スイッチの前記抵抗を第２の抵抗値に設定するように構成される、Ｃ９に記載の装置。
［Ｃ１１］
前記電力線がパワーダウンされた場合、前記抵抗器スイッチを開けるように構成されたコントローラを更に備える、Ｃ１に記載の装置。
［Ｃ１２］
ダイ上の抵抗を調節するための方法であって、前記抵抗は、外部電力線と外部キャパシタとの間にあり、前記方法は、
前記ダイ上の第１の回路がアクティブであり前記ダイ上の第２の回路が非アクティブである場合、前記抵抗を第１の抵抗値に設定することと、
前記第１の回路が非アクティブであり前記第２の回路がアクティブである場合、前記抵抗を第２の抵抗値に設定することと
を備える方法。
［Ｃ１３］
前記第１の回路及び前記第２の回路の両方がアクティブである場合、前記抵抗を第３の抵抗値に設定すること
を更に備える、Ｃ１２に記載の方法。
［Ｃ１４］
前記ダイは、パッケージ上に取り付けられ、前記外部キャパシタは、前記パッケージ内にある、Ｃ１２に記載の方法。
［Ｃ１５］
前記外部キャパシタは、前記パッケージに埋め込まれた多層セラミックキャパシタを備える、Ｃ１４に記載の方法。
［Ｃ１６］
前記ダイ及び前記外部キャパシタは、パッケージ上に取り付けられる、Ｃ１２に記載の方法。
［Ｃ１７］
ダイ上の抵抗を調節するための装置であって、前記抵抗は、外部電力線と外部キャパシタとの間にあり、前記装置は、
前記ダイ上の第１の回路がアクティブであり、前記ダイ上の第２の回路が非アクティブである場合、前記抵抗を第１の抵抗値に設定するための手段と、
前記第１の回路が非アクティブであり、前記第２の回路がアクティブである場合、前記抵抗を第２の抵抗値に設定するための手段と
を備える装置。
［Ｃ１８］
前記第１の回路及び前記第２の回路の両方がアクティブである場合、前記抵抗を第３の抵抗値に設定するための手段
を更に備える、Ｃ１７に記載の装置。
［Ｃ１９］
前記ダイは、パッケージ上に取り付けられ、前記外部キャパシタは、前記パッケージ内にある、Ｃ１７に記載の装置。
［Ｃ２０］
前記外部キャパシタは、前記パッケージに埋め込まれた多層セラミックキャパシタを備える、Ｃ１９に記載の装置。
［Ｃ２１］
前記ダイ及び前記外部キャパシタは、パッケージ上に取り付けられる、Ｃ１７に記載の装置。
［Ｃ２２］
ダイ上の抵抗器スイッチの抵抗を調整するための方法であって、前記抵抗器スイッチは、外部電力線と外部キャパシタとの間にあり、前記方法は、
前記抵抗器スイッチの前記抵抗を、複数の抵抗値の１つ１つに連続的に設定することと、
抵抗値ごとに、前記抵抗値についてのピークインピーダンスを決定することと、
前記決定されたピークインピーダンスに基づいて、前記抵抗値のうちの１つを選択することと
を備える方法。
［Ｃ２３］
前記抵抗値のうちの１つを選択することは、決定された前記ピークインピーダンスのうちの最小ものに対応する抵抗値を選択することを備える、Ｃ２２に記載の方法。
［Ｃ２４］
前記抵抗値のうちの１つを選択することは、閾値以下である決定されたピークインピーダンスに対応する抵抗値を選択することを備える、Ｃ２２に記載の方法。
［Ｃ２５］
前記閾値は、前記ダイ上の１つ以上の回路が適切に機能するのに必要とされる最小電源電圧に基づく、Ｃ２４に記載の方法。

Claims (15)

  1. 装置であって、
    キャパシタと、
    ダイと
    を備え、前記ダイは、
    電力線と前記キャパシタとの間に結合された抵抗器スイッチと、ここにおいて、前記抵抗器スイッチは、調節可能な抵抗を有し、前記電力線及び前記キャパシタは両方とも、前記ダイの外部にあり、
    前記電力線から電力を受けるように構成された第１の回路と
    前記電力線から電力を受けるように構成された第２の回路と、
    抵抗コントローラと
    を備え、前記抵抗コントローラは、前記第１の回路がアクティブであり、前記第２の回路が非アクティブである場合、前記抵抗器スイッチの前記抵抗を第１の抵抗値に設定し、前記第１の回路が非アクティブであり、前記第２の回路がアクティブである場合、前記抵抗器スイッチの前記抵抗を第２の抵抗値に設定するように構成される、装置。
  2. パッケージを更に備え、前記ダイは、前記パッケージ上に取り付けられており、前記キャパシタは、前記パッケージ内にある、請求項１に記載の装置。
  3. 前記キャパシタは、前記パッケージに埋め込まれた多層セラミックキャパシタを備える、請求項２に記載の装置。
  4. パッケージを更に備え、前記ダイ及び前記キャパシタは、前記パッケージ上に取り付けられる、請求項１に記載の装置。
  5. 前記ダイは、前記第１の回路と前記電力線との間に結合されたパワーゲーティングスイッチを更に備え、前記パワーゲーティングスイッチは、前記第１の回路をパワーゲーティングするように構成される、請求項１に記載の装置。
  6. 前記抵抗コントローラは、前記第１の回路及び前記第２の回路の両方がアクティブである場合、前記抵抗器スイッチの前記抵抗を第３の抵抗値に設定するように構成される、請求項１に記載の装置。
  7. 前記第１の回路は、第１のプロセッサを備え、前記第２の回路は、第２のプロセッサを備える、請求項１に記載の装置。
  8. 非アクティブ状態からアクティブ状態への前記第１の回路のパワーアップ中、前記抵抗コントローラは、前記抵抗器スイッチの前記抵抗を動的に調節するように構成される、請求項１に記載の装置。
  9. 前記ダイは、前記ダイのパワーグリッド上の電圧を検出するように構成された電圧検出器を更に備え、前記第１の回路のパワーアップ中、前記抵抗コントローラは、検出された前記電圧が第１の電圧閾値よりも下に降下すると、前記抵抗器スイッチの前記抵抗を第４の抵抗値に設定し、検出された前記電圧が第２の電圧閾値よりも上に上昇すると、前記抵抗器スイッチの前記抵抗を第５の抵抗値に設定するように構成される、請求項８に記載の装置。
  10. 前記電力線がパワーダウンされた場合、前記抵抗器スイッチを開けるように構成されたコントローラを更に備える、請求項１に記載の装置。
  11. ダイ上の抵抗器スイッチの抵抗を調整するための方法であって、前記抵抗器スイッチは、外部電力線と外部キャパシタとの間にあり、前記方法は、
    前記抵抗器スイッチについての第１の抵抗値を決定することと、ここにおいて、前記第１の抵抗値を決定することは、
    前記ダイ上の第２の回路が前記電力線から切断された状態で、前記ダイ上の第１の回路を前記電力線に接続することと、
    前記抵抗器スイッチの前記抵抗を、複数の抵抗値の１つ１つに連続的に設定することと、
    抵抗値ごとに、前記抵抗値についてのピークインピーダンスを決定することと、
    決定された前記ピークインピーダンスに基づいて、前記抵抗値のうちの１つを前記第１の抵抗値として選択することと
    を備える、
    前記抵抗器スイッチについての第２の抵抗値を決定することと、ここにおいて、前記第２の抵抗値を決定することは、
    前記ダイ上の第１の回路が前記電力線から切断された状態で、前記ダイ上の第２の回路を前記電力線に接続することと、
    前記抵抗器スイッチの前記抵抗を、複数の抵抗値の１つ１つに連続的に設定することと、
    抵抗値ごとに、前記抵抗値についてのピークインピーダンスを決定することと、
    決定された前記ピークインピーダンスに基づいて、前記抵抗値のうちの１つを前記第２の抵抗値として選択することと
    を備える、
    を備える方法。
  12. 前記第１の抵抗値及び前記第２の抵抗値の各々ついて、前記抵抗値のうちの１つを選択することは、決定された前記ピークインピーダンスのうちの最小ものに対応する抵抗値を選択することを備える、請求項１１に記載の方法。
  13. 前記第１の抵抗値及び前記第２の抵抗値の各々ついて、前記抵抗値のうちの１つを選択することは、閾値以下であると決定されたピークインピーダンスに対応する抵抗値を選択することを備える、請求項１１に記載の方法。
  14. 前記閾値は、前記ダイ上の前記第１の回路及び前記第２の回路のそれぞれの回路が適切に機能するのに必要とされる最小電源電圧に基づく、請求項１３に記載の方法。
  15. ダイ上の抵抗器スイッチの抵抗を調節するための方法であって、前記抵抗器スイッチは、外部電力線と外部キャパシタとの間にあり、前記方法は、
    前記ダイ上の第１の回路がアクティブであり、前記ダイ上の第２の回路が非アクティブである場合、前記抵抗を前記第１の抵抗値に設定することと、
    前記第１の回路が非アクティブであり、前記第２の回路がアクティブである場合、前記抵抗を前記第２の抵抗値に設定することと、ここにおいて、前記第１の抵抗値及び前記第２の抵抗値は、請求項１１の方法によって決定される、
    を備える方法。
JP2016561718A 2014-04-10 2015-03-09 電荷保存及び直列抵抗のための切替え可能なパッケージキャパシタ Active JP6509904B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/250,150 US9377804B2 (en) 2014-04-10 2014-04-10 Switchable package capacitor for charge conservation and series resistance
US14/250,150 2014-04-10
PCT/US2015/019526 WO2015156940A2 (en) 2014-04-10 2015-03-09 Switchable package capacitor for charge conservation and series resistance

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2019071181A Division JP2019145814A (ja) 2014-04-10 2019-04-03 電荷保存及び直列抵抗のための切替え可能なパッケージキャパシタ

Publications (3)

Publication Number Publication Date
JP2017520104A JP2017520104A (ja) 2017-07-20
JP2017520104A5 JP2017520104A5 (ja) 2018-03-29
JP6509904B2 true JP6509904B2 (ja) 2019-05-08

Family

ID=52697567

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2016561718A Active JP6509904B2 (ja) 2014-04-10 2015-03-09 電荷保存及び直列抵抗のための切替え可能なパッケージキャパシタ
JP2019071181A Ceased JP2019145814A (ja) 2014-04-10 2019-04-03 電荷保存及び直列抵抗のための切替え可能なパッケージキャパシタ

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2019071181A Ceased JP2019145814A (ja) 2014-04-10 2019-04-03 電荷保存及び直列抵抗のための切替え可能なパッケージキャパシタ

Country Status (7)

Country Link
US (2) US9377804B2 (ja)
EP (1) EP3130008B1 (ja)
JP (2) JP6509904B2 (ja)
KR (1) KR102154089B1 (ja)
CN (1) CN106170739B (ja)
BR (1) BR112016023615A2 (ja)
WO (1) WO2015156940A2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9377804B2 (en) 2014-04-10 2016-06-28 Qualcomm Incorporated Switchable package capacitor for charge conservation and series resistance
US20160173082A1 (en) * 2014-12-12 2016-06-16 Mediatek Inc. Method for performing impedance profile control of a power delivery network in an electronic device, and associated apparatus
US10581414B2 (en) * 2015-10-14 2020-03-03 Mediatek Inc. Semiconductor integrated circuit device
US10664035B2 (en) * 2017-08-31 2020-05-26 Qualcomm Incorporated Reconfigurable power delivery networks
WO2019066952A1 (en) * 2017-09-29 2019-04-04 Intel Corporation CONDUCTIVE PASSIVE SEMICONDUCTOR ELEMENTS
JP6652998B1 (ja) * 2018-09-03 2020-02-26 レノボ・シンガポール・プライベート・リミテッド 情報処理装置および制御方法
WO2022027403A1 (en) * 2020-08-06 2022-02-10 Yangtze Memory Technologies Co., Ltd. Multi-die peak power management for three-dimensional memory
JP7467692B2 (ja) 2020-11-26 2024-04-15 長江存儲科技有限責任公司 マルチダイ動作のための動的なピーク電力管理

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072690A (en) 1998-01-15 2000-06-06 International Business Machines Corporation High k dielectric capacitor with low k sheathed signal vias
US6806569B2 (en) 2001-09-28 2004-10-19 Intel Corporation Multi-frequency power delivery system
US6700390B2 (en) 2002-05-31 2004-03-02 Sun Microsystems, Inc. Adjustment and calibration system to store resistance settings to control chip/package resonance
JP4107052B2 (ja) * 2002-10-30 2008-06-25 株式会社デンソー 多出力電源装置
US6949810B2 (en) 2003-10-14 2005-09-27 Intel Corporation Active phase cancellation for power delivery
JP2006271182A (ja) * 2005-02-25 2006-10-05 Rohm Co Ltd 昇降圧レギュレータ回路及びこれを用いた液晶表示装置
JP2007304698A (ja) * 2006-05-09 2007-11-22 Nec Electronics Corp 電源回路及び液晶表示装置
JP2008251571A (ja) * 2007-03-29 2008-10-16 Fujitsu Microelectronics Ltd 半導体集積回路の設計方法および設計用プログラム
US7701277B2 (en) * 2007-12-12 2010-04-20 Synopsys, Inc. Variable-impedance gated decoupling cell
US8164916B1 (en) 2008-01-10 2012-04-24 Altera Corportation Techniques for attenuating resonance induced impedance in integrated circuits
JP5579369B2 (ja) 2008-01-24 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP5139171B2 (ja) * 2008-02-05 2013-02-06 日本特殊陶業株式会社 ビアアレイ型積層セラミックコンデンサ及びその製造方法、コンデンサ内蔵配線基板
KR100974213B1 (ko) 2008-08-12 2010-08-06 주식회사 하이닉스반도체 전원 잡음 검출 장치 및 이를 이용한 전원 잡음 제어 장치
CN101807105B (zh) * 2009-02-17 2014-12-10 国家电网公司 时序控制电路
JP2010226224A (ja) * 2009-03-19 2010-10-07 Toshiba Corp 半導体装置
JP2011014629A (ja) * 2009-06-30 2011-01-20 Yamaha Corp 半導体装置
JP2011155144A (ja) * 2010-01-27 2011-08-11 Toshiba Corp 半導体装置
WO2012014014A2 (en) 2010-07-27 2012-02-02 Freescale Semiconductor, Inc. Multi-Core Processor and Method of Power Management of a Multi-Core Processor
US20120105129A1 (en) * 2010-10-28 2012-05-03 Naffziger Samuel D Apparatus for monolithic power gating on an integrated circuit
JP5691670B2 (ja) 2011-03-09 2015-04-01 日本電気株式会社 半導体集積回路の電源制御システムおよび電源制御方法
US8531194B2 (en) * 2011-03-24 2013-09-10 Freescale Semiconductor, Inc. Selectable threshold reset circuit
JP2012205408A (ja) * 2011-03-25 2012-10-22 Denso Corp 電源回路
WO2013038511A1 (ja) * 2011-09-13 2013-03-21 富士通株式会社 半導体集積回路の設計方法及び半導体集積回路の設計プログラム
US9337722B2 (en) * 2012-01-27 2016-05-10 Invensense, Inc. Fast power-up bias voltage circuit
JP6065480B2 (ja) * 2012-09-14 2017-01-25 株式会社リコー 半導体集積回路および電子回路
US9377804B2 (en) 2014-04-10 2016-06-28 Qualcomm Incorporated Switchable package capacitor for charge conservation and series resistance

Also Published As

Publication number Publication date
US20150293551A1 (en) 2015-10-15
EP3130008A2 (en) 2017-02-15
KR20160140712A (ko) 2016-12-07
EP3130008B1 (en) 2020-04-29
CN106170739A (zh) 2016-11-30
BR112016023615A2 (pt) 2017-08-15
US9618957B2 (en) 2017-04-11
WO2015156940A2 (en) 2015-10-15
US20160266596A1 (en) 2016-09-15
JP2019145814A (ja) 2019-08-29
US9377804B2 (en) 2016-06-28
WO2015156940A3 (en) 2015-12-23
KR102154089B1 (ko) 2020-09-09
CN106170739B (zh) 2017-10-13
JP2017520104A (ja) 2017-07-20

Similar Documents

Publication Publication Date Title
JP6509904B2 (ja) 電荷保存及び直列抵抗のための切替え可能なパッケージキャパシタ
JP4734282B2 (ja) 半導体チップおよび半導体装置
US10389301B2 (en) Method and apparatus for reconfigurable multicore oscillator
CN104471864B (zh) 体声波谐振器调谐器电路
JP5688938B2 (ja) 異種のコネクタを選択的に適用できるメモリ装置
US9508705B2 (en) Electronic part, electronic device, and manufacturing method
JP5539624B2 (ja) 薄膜抵抗素子、及び薄膜抵抗素子の製造方法
JP5501977B2 (ja) 可変インピーダンスゲートデカップリングセル
JP5151571B2 (ja) 電子回路基板の電源雑音解析装置とプログラム
JP6280244B2 (ja) 構成可能／制御可能等価直列抵抗を有する埋込みパッケージ基板キャパシタ
US20160055976A1 (en) Package substrates including embedded capacitors
JP5812103B2 (ja) デカップリング回路及び半導体集積回路
JP2016536794A (ja) 基板上の集積受動デバイス（ｉｐｄ）
JP5026993B2 (ja) 半導体装置及びその装置の信号終端方法
US9807884B2 (en) Substrate comprising embedded elongated capacitor
US10116260B2 (en) VCO selection and amplitude management using center tap inductor
JP7141841B2 (ja) 分周器入力回路及びｐｌｌ回路
TWI548140B (zh) 阻抗匹配裝置及阻抗匹配方法
JP6528258B2 (ja) 部品内蔵基板
JP2014179637A (ja) 薄膜抵抗素子
US20160291628A1 (en) Semiconductor device and method for setting voltage in semiconductor device
JP2011109534A (ja) 可変インダクタ、電圧制御発振器、複合型ｐｌｌ回路、フィルタ回路および増幅回路

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180215

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181211

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190305

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190403

R150 Certificate of patent or registration of utility model

Ref document number: 6509904

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250