JP6495077B2 - ゲート駆動回路 - Google Patents
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Description
(1)図10の(a)に示すようにゲートに直列にフェライトビーズを挿入する方法。
(2)図10の(a)に示すようにゲートに直列に抵抗を挿入する方法。
まず、図1および図2に基づき、本発明の実施形態1に係るゲート駆動回路100の構成について説明する。図1は、ゲート駆動回路100の構成を示す回路図である。図1に示すようにゲート駆動回路100は、電源11、駆動回路12、抵抗値周波数依存素子(第1抵抗値周波数依存素子)13a、抵抗値周波数依存素子(第2抵抗値周波数依存素子)13b、FET(半導体被駆動素子)14を備える。電源11は、ゲート駆動回路100に電力を供給するものである。
駆動回路12は、少なくとも2つのFET(電界効果トランジスタ)を含んでおり、ソース出力端子12aおよびシンク出力端子12bを備える。ソース出力端子12aは、後述するFET14の立上り動作を制御する制御信号を出力する端子である。一方、シンク出力端子12bは、FET14の立下り動作を制御する制御信号を出力する端子である。
抵抗値周波数依存素子13aは、入力信号の周波数が高くなる程、抵抗成分が増大する素子であり、ソース出力端子12aからFET14のゲート(電極)に至る経路に直列に接続されている。一方、抵抗値周波数依存素子13bは、シンク出力端子12bからFET14のゲートに至る経路に直列に接続されている。
本実施形態の抵抗値周波数依存素子13aおよび抵抗値周波数依存素子13bのそれぞれは、チップフェライトビーズで構成されている。これにより、FET14のゲートに直列に抵抗を挿入する形態と比較して、ゲート電圧の立上りスロープ、立下りスロープを最適な状態にすることができる。なお、最適な状態とはリンギングや寄生振動を起こさないでできるだけスロープが急峻な状態のことである。
FET14は、本実施形態では、単一の化合物半導体FETで構成されている。これにより、化合物半導体FETのように高速動作可能なスイッチング素子の特性を生かすことができる。なお、以上のように、本実施形態のゲート駆動回路100では、半導体被駆動素子を、単一のFET14(化合物半導体FET)で構成しているが、これに限定されない。例えば、半導体被駆動素子は、後述するように、化合物半導体FETと、シリコン半導体FETと、のカスコード接続であっても良い。これにより、化合物半導体FET等のように高速動作可能なスイッチング素子の特性を生かすことができる。また、半導体被駆動素子のハードスイッチング動作が可能になる。
上述したように、ゲート駆動回路100は、ソース出力端子12aからFET14のゲートに至る経路に直列に接続される抵抗値周波数依存素子13aと、シンク出力端子12bからFET14のゲートに至る経路に直列に接続される抵抗値周波数依存素子13bを備える。これにより、駆動回路12の出力をソース出力、シンク出力を個別に引き出し、それぞれに抵抗値周波数依存素子を配置することにより、FET14の立上り動作および立下り動作を個別に最適化し、寄生振動を抑制して安定かつ高速動作を可能にすることができる。また、図10の(c)に示す回路「ロ」、および図10の(d)に示す回路「ハ」のようにダイオードを含む回路と比較して、部品点数を少なくして実装面積を小さくすることができる。これにより製造コストを低減することができる。また、実装面積が少ないことから浮遊インダクタンスや浮遊容量が最小になる。更にダイオードの容量成分の影響を排除できる。以上により、ゲート駆動回路100によれば、FET14の立上り動作および立下り動作を個別に最適化し、部品点数を少なくして実装面積を小さくし、寄生振動を抑制して安定かつ高速動作を可能にすることができる。
次に、図3および図4に基づき、本発明の実施形態2に係るブリッジレスPFCパワー回路(力率改善回路)200の構成および動作について説明する。図3は、ブリッジレスPFCパワー回路200の構成を示す回路図である。ブリッジレスPFCパワー回路200は、高調波電流の発生を抑制する機能を有する力率改善回路であり、基本回路20を備えている。基本回路20は、実施形態1のゲート駆動回路100に相当するゲート駆動回路を含む2組の昇圧チョッパ回路を備えている。例えば、何れかの昇圧チョッパ回路に含まれる駆動IC(駆動回路)22、抵抗値周波数依存素子(第1抵抗値周波数依存素子)23a、抵抗値周波数依存素子(第2抵抗値周波数依存素子)23b、および、カスコード接続FET(半導体被駆動素子)24は、それぞれ、ゲート駆動回路100の駆動回路12、抵抗値周波数依存素子13a、抵抗値周波数依存素子13b、およびFET14に対応する機能を備えている。
次に、図5および図6に基づき、本発明の実施形態3に係る双方向チョッパパワー回路(双方向チョッパ回路)300の構成および動作について説明する。図5は、双方向チョッパパワー回路300の構成を示す回路図である。双方向チョッパパワー回路300は、パワー素子2並列のハーフブリッジ回路である基本回路30aおよび30bを備えている。基本回路30aおよび30bのそれぞれは、実施形態1のゲート駆動回路100に相当するゲート駆動回路を含んでいる。例えば、基本回路30aまたは30bに含まれる駆動IC(駆動回路)32、抵抗値周波数依存素子(第1抵抗値周波数依存素子)33a、抵抗値周波数依存素子(第2抵抗値周波数依存素子)33b、および、カスコード接続FET(半導体被駆動素子)34は、それぞれ、ゲート駆動回路100の駆動回路12、抵抗値周波数依存素子13a、抵抗値周波数依存素子13b、およびFET14に対応する機能を備えている。
次に、図7および図8に基づき、本発明の実施形態4に係る3アームインバータパワー回路(多相インバータ回路)400の構成および動作について説明する。図7は、3アームインバータパワー回路400の構成を示す回路図である。
上述した実施形態2〜4の各回路は何れもハードスイッチングで動作させることが可能な回路であり、抵抗値周波数依存素子を用いて立上りおよび立下りの定数を最適化することにより、動作周波数を上げても、(1)安定動作、(2)効率の向上、および(3)周辺回路へのノイズ放射の減少が見込まれる。
次に、図9に基づき、ゲート駆動回路の効果の検証結果について説明する。図9は、500kHzスイッチング時のFETのVds波形を示すグラフである。図9の(a)は、従来のゲート抵抗方式におけるFETのVds波形を示す。一方、図9の(b)は、チップフェライトビーズを使用した場合におけるFETのVds波形を示す。同図に示すように、図9の(a)に示すグラフよりも、図9の(b)に示すグラフの方が、寄生振動が抑制されていることが分かる。
本発明の態様1に係るゲート駆動回路(100)は、半導体被駆動素子(FET14)の立上り動作を制御する制御信号を出力するソース出力端子(12a)と、上記半導体被駆動素子の立下り動作を制御する制御信号を出力するシンク出力端子(12b)と、を備えた駆動回路(12)と、上記ソース出力端子から上記半導体被駆動素子のゲートに至る経路に直列に接続され、入力信号の周波数が高くなる程、抵抗成分が増大する第1抵抗値周波数依存素子(13a)と、上記シンク出力端子から上記半導体被駆動素子の上記ゲートに至る経路に直列に接続され、入力信号の周波数が高くなる程、抵抗成分が増大する第2抵抗値周波数依存素子(13b)と、を備えた構成である。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
12a ソース出力端子
12b シンク出力端子
13a 抵抗値周波数依存素子(第1抵抗値周波数依存素子)
13b 抵抗値周波数依存素子(第2抵抗値周波数依存素子)
14 FET(半導体被駆動素子)
22 駆動IC(駆動回路)
22a ソース出力端子
22b シンク出力端子
23a 抵抗値周波数依存素子(第1抵抗値周波数依存素子)
23b 抵抗値周波数依存素子(第2抵抗値周波数依存素子)
24 カスコード接続FET(半導体被駆動素子)
32 駆動IC(駆動回路)
33a 抵抗値周波数依存素子(第1抵抗値周波数依存素子)
33b 抵抗値周波数依存素子(第2抵抗値周波数依存素子)
34 カスコード接続FET(半導体被駆動素子)
42 駆動IC(駆動回路)
43a 抵抗値周波数依存素子(第1抵抗値周波数依存素子)
43b 抵抗値周波数依存素子(第2抵抗値周波数依存素子)
44 カスコード接続FET(半導体被駆動素子)
100 ゲート駆動回路
200 ブリッジレスPFCパワー回路(力率改善回路)
300 双方向チョッパパワー回路(双方向チョッパ回路)
400 3アームインバータパワー回路(多相インバータ回路)
Claims (5)
- 半導体被駆動素子の立上り動作を制御する制御信号を出力するソース出力端子と、上記半導体被駆動素子の立下り動作を制御する制御信号を出力するシンク出力端子と、を備えた駆動回路と、
上記ソース出力端子から上記半導体被駆動素子のゲートに至る経路に直列に接続され、入力信号の周波数が高くなる程、抵抗成分が増大する第1抵抗値周波数依存素子と、
上記シンク出力端子から上記半導体被駆動素子の上記ゲートに至る経路に直列に接続され、入力信号の周波数が高くなる程、抵抗成分が増大する第2抵抗値周波数依存素子と、を備え、
上記第1抵抗値周波数依存素子および上記第2抵抗値周波数依存素子のそれぞれが、チップフェライトビーズで構成されており、
上記第1抵抗値周波数依存素子を構成するチップフェライトビーズと、上記第2抵抗値周波数依存素子を構成するチップフェライトビーズとは、互いにコイルの巻き方向が異なっていることを特徴とするゲート駆動回路。 - 上記第1抵抗値周波数依存素子および上記第2抵抗値周波数依存素子のそれぞれは、入力信号の周波数が同一の場合における、それぞれの抵抗成分値が互いに異なっていることを特徴とする請求項1に記載のゲート駆動回路。
- 上記半導体被駆動素子は、化合物半導体電界効果トランジスタで構成されていることを特徴とする請求項1または2に記載のゲート駆動回路。
- 上記半導体被駆動素子は、化合物半導体電界効果トランジスタと、シリコン半導体電界効果トランジスタと、のカスコード接続であることを特徴とする請求項1から3までの何れか1項に記載のゲート駆動回路。
- 上記第1抵抗値周波数依存素子の入力端子に対する出力端子の方向と、上記第2抵抗値周波数依存素子の入力端子に対する出力端子の方向と、が互いに略平行となっていることを特徴とする請求項1から4までの何れか1項に記載のゲート駆動回路。
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