JP6490453B2 - 半導体装置の製造方法および半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 176
- 238000004519 manufacturing process Methods 0.000 title claims description 55
- 238000007789 sealing Methods 0.000 claims description 270
- 229920005989 resin Polymers 0.000 claims description 130
- 239000011347 resin Substances 0.000 claims description 130
- 238000000034 method Methods 0.000 claims description 91
- 238000000227 grinding Methods 0.000 claims description 75
- 238000005520 cutting process Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 10
- 238000007747 plating Methods 0.000 claims description 4
- 239000000853 adhesive Substances 0.000 claims description 3
- 230000001070 adhesive effect Effects 0.000 claims description 3
- 238000005498 polishing Methods 0.000 description 40
- 239000000126 substance Substances 0.000 description 10
- 230000003746 surface roughness Effects 0.000 description 9
- 239000011248 coating agent Substances 0.000 description 7
- 238000000576 coating method Methods 0.000 description 7
- 239000010931 gold Substances 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000010949 copper Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 229920001187 thermosetting polymer Polymers 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 241000272168 Laridae Species 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001723 curing Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000001029 thermal curing Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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Description
また、被覆部材除去工程が煩雑化することを抑制しつつ、リードを封止構造から良好に露出させることができる。これにより、半導体装置の製造効率を高めることができる。さらに、この場合、前記被覆部材は、前記エッチング可能な部材としての絶縁膜を含んでいてもよい。
この方法によれば、被覆部材がアウターリード部を被覆しているので、被覆部材除去工程で、アウターリード部を封止樹脂から良好に露出させることができる一方で、インナーリード部を封止樹脂内に良好に位置させることができる。これにより、異なるリード形状を有する種々の半導体装置を共通の金型で良好に製造できる。
上記目的を達成するための他の局面に係る本発明の半導体装置の製造方法は、複数のダイパッドおよびリードを含むリードフレームにおいて、前記リードの一部を被覆する被覆部材を前記リードフレームに設ける工程と、各前記ダイパッドに半導体チップを配置する工程と、前記リードと前記半導体チップとを配線部材を介して電気的に接続する工程と、前記リードフレームを金型内に配置し、前記金型に封止樹脂を流し込むことにより、複数の前記半導体チップが一括封止された封止構造を形成する工程と、前記被覆部材が露出するまで前記封止構造を研削する工程と、前記封止構造から露出する前記被覆部材を除去する被覆部材除去工程と、前記封止構造を選択的に切断して、半導体装置の個片を切り出す切断工程とを含む。
図1は、本発明の第1実施形態に係る製造方法が適用された半導体装置1を示す斜視図である。図2は、図1に示す半導体装置1の内部構造を示す平面図である。図3は、図2に示すIII-III線に沿う断面図である。
半導体装置1は、半導体チップ2と、半導体チップ2を支持するダイパッド3と、ダイパッド3から間隔を空けて配置され、配線部材の一例としてのボンディングワイヤ4を介して半導体チップ2に電気的に接続された複数のリード5と、これらを封止する封止樹脂6とを含む。封止樹脂6は、半導体パッケージを兼ねている。
ダイパッド3は、たとえば略直方体形状である。ダイパッド3は、ダイアタッチ13を挟んで、半導体チップ2の裏面11に接合されて半導体チップ2を支持する上面16と、上面16の反対側に位置する下面17と、上面16と下面17とを接続する4つの側面18とを有している。ダイアタッチ13は、金属製ペーストであってもよいし、絶縁性ペーストであってもよい。平面視で、ダイパッド3の短手方向に沿う二つの側面18には、それぞれパッド支持部19が一体的に設けられている。
図5に示すように、リードフレーム40は、複数のダイパッド3および複数のリード5と、各ダイパッド3および各リード5を支持するフレーム部41とを含む。リードフレーム40は、たとえば、銅板、42アロイ板等の金属薄板であり、プレス加工により形成されている。
被覆部材47の第1帯状部分47Aは、各リード5のインナーリード部25を露出させるように、複数のリード5のアウターリード部26を一括して被覆している。第1帯状部分47Aは、列方向に延びるフレーム部41を跨いで行方向に隣り合うデバイス領域44に設けられた各リード5のアウターリード部26をそれぞれ被覆している。また、第1帯状部分47Aは、行方向に延びるフレーム部41を跨いで列方向に隣り合うデバイス領域44に設けられた各リード5のアウターリード部26をそれぞれ被覆している。一方、第2帯状部分47Bは、パッド支持部19の一部を横切るように被覆している。被覆部材47の端部47Cは、図5に示すようにフレーム部41の端部41A上に位置していてもよいし、端部41Aを横切ってフレーム部41の外側に位置していてもよい。
図6に示すように、本実施形態では、被覆部材47は、複数のリード5を上面22側から一括して被覆する格子状の上被覆部材45と、複数のリード5を下面23側から一括して被覆し、上被覆部材45に整合する格子状の下被覆部材46とを含む。上被覆部材45および下被覆部材46は、複数のリード5から剥離可能な部材であってもよい。本実施形態では、上被覆部材45および下被覆部材46が、剥離可能な部材としての複数のリード5に貼付可能な粘着面を有するテープ部材である例について説明する。
この表面研削工程において、封止構造55の表面56に、研削による研削痕(図示せず)が形成される。封止構造55の表面56の研削痕は、より具体的には、化学的機械的研磨法による研磨痕である。この表面研削工程では、封止構造55の表面56に、高低差が10μm以下の凹凸を含む研削痕(研磨痕)が形成される。すなわち、封止構造55の表面56は、表面粗さが10μm以下になるように研削(研磨)される。さらに具体的には、封止構造55の表面56に、高低差が5μm以下の凹凸を含む研削痕(研磨痕)が形成される。すなわち、封止構造55の表面56は、表面粗さが5μm以下になるように研削(研磨)される。封止構造55は、化学的機械的研磨法により、その表面56が鏡面化されてもよい。この場合、封止構造55の表面56の研削痕は、鏡面化研磨加工による鏡面研磨痕である。
この裏面研削工程において、各ダイパッド3の下面17および各リード5の下面23を含む封止構造55の裏面57に、研削による研削痕(図示せず)が形成される。封止構造55の裏面57の研削痕は、より具体的には、化学的機械的研磨法による研磨痕である。この裏面研削工程では、封止構造55の裏面57に、高低差が10μm以下の凹凸を含む研削痕(研磨痕)が形成される。すなわち、封止構造55の裏面57は、表面粗さが10μm以下になるように研削(研磨)される。さらに具体的には、封止構造55の裏面57に、高低差が5μm以下の凹凸を含む研削痕(研磨痕)が形成される。すなわち、封止構造55の裏面57は、表面粗さが5μm以下になるように研削(研磨)される。封止構造55は、化学的機械的研磨法により、その裏面57が鏡面化されてもよい。この場合、封止構造55の裏面57の研削痕は、鏡面化研磨加工による鏡面研磨痕である。
次に、図15に示すように、上被覆部材45の縁部に沿って上被覆部材45に至る第1切込み部58が、封止構造55の表面56に形成される(ステップS9)。第1切込み部58は、封止構造55の表面56に対して垂直に形成される。同様に、下被覆部材46の縁部に沿って下被覆部材46に至る第2切込み部59が封止構造55の裏面57に形成される(ステップS10)。第2切込み部59は、封止構造55の裏面57に対して垂直に形成される。第1切込み部58および第2切込み部59は、レーザ加工により形成されてもよいし、ダイシングソーにより形成されてもよい。図15では、レーザ加工により第1切込み部58および第2切込み部59が形成される例を示している。
図18は、本発明の第2実施形態に係る半導体装置の製造方法を示す工程図である。図19は、図1に示す半導体装置1の製造に使用されるリードフレーム40の断面図である。図20〜図24は、図1に示す半導体装置1の一製造工程を示す断面図である。図18〜図24では、前述の実施形態と対応する部分について同一の参照符号を付し、説明を省略する。
次に、図22に示すように、封止構造55の裏面57が下被覆部材46が露出するまで研削される(ステップS102)。封止構造55の裏面57は、化学的機械的研磨法により研磨される。この工程では、前述の実施形態(ステップS8)と同様、封止構造55の裏面57に研削(研磨)による研削痕(研磨痕)が形成される。
次に、図24に示すように、上被覆部材45および下被覆部材46がリードフレーム40から剥離される(ステップS103)。これにより、封止構造55から各リード5のアウターリード部26が露出する。その後、ステップS12およびステップS13が順に実行されて半導体装置1となる。
たとえば、前述の実施形態では、半導体装置1が、ダイパッド3の長手方向に沿う二つの側面18に沿って配置された複数のリード5を含む例について説明した。しかし、半導体装置1は、ダイパッド3の長手方向および短手方向の4つの側面18に沿って配置された複数のリード5を含んでいてもよい。この一例として、図25に示す半導体装置70が採用されてもよい。半導体装置70では、複数のリード5のアウターリード部26が、封止樹脂6の4つの側面32から露出している。図25では、前述の各実施形態と対応する部分については、同一の参照符号を付して示している。
また、前述の第1実施形態では、被覆部材除去工程(ステップS11)において、上被覆部材45および下被覆部材46の全部が除去される例について説明した。しかし、図27に示すように、封止樹脂6内に被覆部材47(上被覆部材45および/または下被覆部材46)の一部が残存部80として形成されていてもよい。図27では、上被覆部材45の一部および下被覆部材46の一部が残存部80として形成された例を示している。上被覆部材45の残存部80は、リード5の上面22上に位置し、封止樹脂6の側面32から露出している。下被覆部材46の残存部80は、リード5の下面23上に位置し、封止樹脂6の側面32から露出している。
また、前述の各実施形態では、半導体チップ2の配置工程(ステップS2)に先立って、被覆部材47が、リードフレーム40に設けられる例について説明した。しかし、半導体チップ2の配置工程(ステップS2)の後、リードフレーム40を金型50内に配置する工程(ステップS4)に先立って、被覆部材47がリードフレーム40に設けられてもよい。
また、前述の各実施形態では、半導体装置1が、配線部材の一例としてボンディングワイヤ4を含む例について説明した。しかし、半導体装置1は、ボンディングワイヤ4に代えてまたはこれに加えて、太ワイヤ、導電体板等の比較的大きな電流通過面積を有する配線部材を含んでいてもよい。ボンディングワイヤ4を含むこれらの配線部材は、たとえば金(Au)、銅(Cu)、アルミニウム(Al)およびこれらの合金のいずれかを含んでいてもよい。
また、前述の各実施形態では、各リード5のアウターリード部26がガルウィング状(L字形状)に形成された例について説明した。しかし、各リード5のアウターリード部26は、封止樹脂6の側面32に沿うストレート状であってもよい。また、各リード5のアウターリード部26は、その下端部29が封止樹脂6の側面32から裏面31側に回り込むことにより、J字形状に形成されていてもよい。
2 半導体チップ
3 ダイパッド
4 ボンディングワイヤ(配線部材)
5 リード
6 封止樹脂
22 リードの上面
23 リードの下面
25 インナーリード部
26 アウターリード部
30 封止樹脂の表面
31 封止樹脂の裏面
32 封止樹脂の側面
40 リードフレーム
45 上被覆部材
46 下被覆部材
47 被覆部材
50 金型
51 金型の上型
52 金型の下型
55 封止構造
56 封止構造の表面
57 封止構造の裏面
58 第1切込み部
59 第2切込み部
70 半導体装置
71 リードフレーム
Claims (14)
- 複数のダイパッドおよびリードを含むリードフレームにおいて、前記リードの一部を被覆する被覆部材を前記リードフレームに設ける工程と、
各前記ダイパッドに半導体チップを配置する工程と、
前記リードと前記半導体チップとを配線部材を介して電気的に接続する工程と、
前記リードフレームを金型内に配置し、前記金型に封止樹脂を流し込むことにより、複数の前記半導体チップが一括封止された封止構造を形成する工程と、
前記被覆部材上の封止樹脂および前記被覆部材を除去する被覆部材除去工程と、
前記封止構造を選択的に切断して、半導体装置の個片を切り出す切断工程とを含み、
前記被覆部材は、前記封止樹脂に対してエッチング選択比を有するエッチング可能な部材を含み、
前記被覆部材除去工程は、前記被覆部材上の前記封止樹脂および前記被覆部材をそれぞれエッチングにより除去する工程を含む、半導体装置の製造方法。 - 前記被覆部材は、前記エッチング可能な部材としての絶縁膜を含む、請求項1に記載の半導体装置の製造方法。
- 前記被覆部材除去工程に先立って、前記封止構造の表面を研削する表面研削工程をさらに含む、請求項1または2に記載の半導体装置の製造方法。
- 前記被覆部材除去工程に先立って、前記封止構造の裏面を研削する裏面研削工程をさらに含む、請求項1〜3のいずれか一項に記載の半導体装置の製造方法。
- 前記金型は、少なくとも前記リードフレームが配置される領域を一様な高さで挟み込む一対の上型および下型を有しており、
前記封止構造を形成する工程は、一様な厚さを有する前記封止構造を形成する工程を含む、請求項1〜4のいずれか一項に記載の半導体装置の製造方法。 - 前記金型の前記上型および前記下型は、互いに等しい容積を有しており、
前記封止構造を形成する工程は、前記リードフレームと前記金型の前記上型との間を満たす前記封止樹脂の厚さと、前記リードフレームと前記金型の前記下型との間を満たす前記封止樹脂の厚さとが互いに等しくなるように前記金型に前記封止樹脂を流し込む工程を含む、請求項5に記載の半導体装置の製造方法。 - 前記被覆部材は、前記リードを異なる方向から被覆する複数の被覆部材を含む、請求項1〜6のいずれか一項に記載の半導体装置の製造方法。
- 前記被覆部材は、前記リードの上面を選択的に露出させるように前記リードをその上面側から被覆する上被覆部材と、前記リードの下面を選択的に露出させるように前記リードをその下面側から被覆する下被覆部材とを含み、
前記被覆部材除去工程は、前記上被覆部材上の前記封止樹脂および前記上被覆部材を除去し、前記下被覆部材上の前記封止樹脂および前記下被覆部材を除去する工程を含む、請求項7に記載の半導体装置の製造方法。 - 前記上被覆部材および前記下被覆部材は、前記リードフレームから剥離可能な部材を含み、
前記被覆部材除去工程は、
前記上被覆部材の縁部に沿い、前記上被覆部材に至る第1切込み部を前記封止構造の表面に形成し、前記下被覆部材の縁部に沿い、前記下被覆部材に至る第2切込み部を前記封止構造の裏面に形成する切込み部形成工程と、
前記第1切込み部に沿って前記上被覆部材を前記リードフレームから剥離し、前記第2切込み部に沿って前記下被覆部材を前記リードフレームから剥離する工程とを含む、請求項8に記載の半導体装置の製造方法。 - 前記切込み部形成工程は、前記第1切込み部を前記封止構造の表面に対して垂直に形成し、前記第2切込み部を前記封止構造の裏面に対して垂直に形成する工程を含む、請求項9に記載の半導体装置の製造方法。
- 前記上被覆部材および前記下被覆部材は、剥離可能な部材としての前記リードに貼付可能な粘着面を有するテープ部材を含む、請求項8〜10のいずれか一項に記載の半導体装置の製造方法。
- 前記リードは、前記封止樹脂に封止されるインナーリード部と、前記インナーリード部と一体的に形成され、前記封止樹脂から露出するアウターリード部とを含み、
前記被覆部材は、前記リードの前記アウターリード部を被覆するように前記リードフレームに設けられる、請求項1〜11のいずれか一項に記載の半導体装置の製造方法。 - 前記被覆部材除去工程の後、前記リードの表面を外装めっきする工程をさらに含む、請求項1〜12のいずれか一項に記載の半導体装置の製造方法。
- 複数のダイパッドおよびリードを含むリードフレームにおいて、前記リードの一部を被覆する被覆部材を前記リードフレームに設ける工程と、
各前記ダイパッドに半導体チップを配置する工程と、
前記リードと前記半導体チップとを配線部材を介して電気的に接続する工程と、
前記リードフレームを金型内に配置し、前記金型に封止樹脂を流し込むことにより、複数の前記半導体チップが一括封止された封止構造を形成する工程と、
前記被覆部材が露出するまで前記封止構造を研削する工程と、
前記封止構造から露出する前記被覆部材を除去する被覆部材除去工程と、
前記封止構造を選択的に切断して、半導体装置の個片を切り出す切断工程とを含む、半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015042543A JP6490453B2 (ja) | 2015-03-04 | 2015-03-04 | 半導体装置の製造方法および半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015042543A JP6490453B2 (ja) | 2015-03-04 | 2015-03-04 | 半導体装置の製造方法および半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016162965A JP2016162965A (ja) | 2016-09-05 |
JP6490453B2 true JP6490453B2 (ja) | 2019-03-27 |
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ID=56847316
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015042543A Active JP6490453B2 (ja) | 2015-03-04 | 2015-03-04 | 半導体装置の製造方法および半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6490453B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7246185B2 (ja) | 2018-12-28 | 2023-03-27 | 昭和電線ケーブルシステム株式会社 | コイルおよびコイルの製造方法 |
CN113410143A (zh) * | 2021-06-15 | 2021-09-17 | 西安微电子技术研究所 | 一种面板式塑封模具及其封装方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60242017A (ja) * | 1984-05-17 | 1985-12-02 | Fuji Plant Kogyo Kk | パリ発生のない樹脂モ−ルド方法 |
JP2003100782A (ja) * | 2001-09-20 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
JP2004079665A (ja) * | 2002-08-13 | 2004-03-11 | Seiko Epson Corp | 半導体製造装置および半導体装置の製造方法 |
JP2006049398A (ja) * | 2004-08-02 | 2006-02-16 | Matsushita Electric Ind Co Ltd | 樹脂封止型半導体装置の製造方法、そのための封止金型、およびリードフレーム |
JP2011119473A (ja) * | 2009-12-03 | 2011-06-16 | Yamaha Corp | 表面実装型半導体パッケージの製造方法 |
JP5961055B2 (ja) * | 2012-07-05 | 2016-08-02 | 日東電工株式会社 | 封止樹脂シート、電子部品パッケージの製造方法及び電子部品パッケージ |
-
2015
- 2015-03-04 JP JP2015042543A patent/JP6490453B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2016162965A (ja) | 2016-09-05 |
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