JP6473002B2 - バンプ付きプリント配線板 - Google Patents

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Description

本発明は、バンプ付きプリント配線板に関する。
特許文献1は、パッケージ基板を開示している。そして、特許文献1は、パッケージ基板と半導体素子との接続部となるバンプを被覆絶縁層としてのソルダーレジスト層の開口内の導体パッド上へのはんだボールの搭載により形成することを示している。
パッケージ基板と半導体素子との接続部となるバンプは従来、例えばソルダーレジスト層の開口内に露出した導体パッド上に無電解ニッケルめっき層を形成し、その無電解ニッケルめっき層上に搭載したはんだボールをリフローすることで無電解ニッケルめっき層上にはんだ層を重ねた構成とされている。
特開2006−074002号公報
しかしながら、無電解ニッケルめっきは析出速度が速いため、異常析出によるショートを生じる場合があり、また無電解ニッケルめっき層の高さの不揃いにより基板平坦性が悪化するという問題がある。
さらに、半導体素子の搭載時のバンプのリフローでソルダーレジスト層の表面と半導体素子との隙間高さが低くなるため、アンダーフィルの流動不均一による実装品質の悪化が生じる場合があり、またバンプの高い電気抵抗により基板の電気的機能が低下するという問題がある。
本発明の目的は、プリント配線板の平坦性の改善と、半導体素子の実装品質の改善と、プリント配線板の電気的機能の低下防止と、ショート等の不具合の発生防止である。
本発明のバンプ付きプリント配線板は、
絶縁材料からなる基部絶縁層と、
前記基部絶縁層上に形成された、導体パッドを含む導体層と、
前記基部絶縁層上および前記導体層上に形成された、前記導体パッドを露出する開口を有する被覆絶縁層と、
前記露出した導体パッド上に形成されたバンプと、
を具えるものであって、
前記バンプは、
前記露出した導体パッド上に前記被覆絶縁層と同一もしくはそれより低い高さに形成されためっき金属ポストと、
前記めっき金属ポスト上に形成された、はんだよりも溶融温度の高い金属からなるめっき金属嵩上げ層と、
を有しており、
複数の前記めっき金属嵩上げ層の上面は、研磨によって高さを揃えられている。
前記めっき金属ポストは、例えばニッケルでもよいが、銅であると電気抵抗が低いので好ましい。前記めっき金属ポストは、電解めっきで形成されると好ましいが、無電解めっきで形成されてもよい。
前記めっき金属嵩上げ層は、ニッケルめっきで形成されると好ましい。また、前記めっき金属嵩上げ層は、無電解めっき層であると好ましいが、電解めっき層であってもよい。さらに、前記めっき金属嵩上げ層の少なくとも上面はパラジウムおよび/または金の無電解めっき被膜で被覆されていると、めっき金属嵩上げ層の腐食を防止でき、半導体素子のはんだバンプとの接合の際のはんだとの密着性も高いので好ましい。
前記被覆絶縁層と前記めっき金属嵩上げ層との間に無電解銅めっき層が形成されていると、前記被覆絶縁層と前記めっき金属嵩上げ層との密着性がよくなるので好ましい。
本発明のバンプ付きプリント配線板の一参考形態を示す断面図である。 (A)〜(H)は、図1に示されるプリント配線板の製造方法の一例を示す断面図である。 本発明のバンプ付きプリント配線板の一実施形態を示す断面図である。 (A)〜(E)は、図3に示されるプリント配線板を製造するための、図2(E)〜(H)に示される製造方法に代わる製造方法の一例を示す断面図である。 本発明のバンプ付きプリント配線板のさらに他の一参考形態を示す断面図である。 (A)〜(H)は、図5に示されるプリント配線板の製造方法の一例を示す断面図である。 本発明の実施形態のバンプ付きプリント配線板の一適用例を示す断面図である。 本発明の実施形態のバンプ付きプリント配線板の他の一適用例を示す断面図である。
図1は、本発明のバンプ付きプリント配線板の一参考形態を示す断面図である。この参考形態のバンプ付きプリント配線板は、絶縁材料からなる基部絶縁層1と、基部絶縁層1上に形成された、導体パッド2aを含む導体層2と、基部絶縁層1上に形成され、導体パッド2aを露出する開口3aを有する被覆絶縁層3と、開口3aから露出した導体パッド2a上に形成されたバンプ4とを具えるものであり、バンプ4は、被覆絶縁層3の開口3aから露出した導体パッド2a上に被覆絶縁層3と同一もしくはそれより低い高さに形成されためっき金属ポスト5と、めっき金属ポスト5上に形成されて被覆絶縁層3の上面より上方に突出するとともに開口3aの外側まで形成されて被覆絶縁層3の上面の開口3aの端縁よりも大きい外径を有しているめっき金属嵩上げ層6と、めっき金属嵩上げ層6の上面および側面全体を覆っている無電解めっき被膜7とを有している。
めっき金属ポスト5と導体パッド2aとの間、めっき金属ポスト5と被覆絶縁層3の開口3aの内壁面との間および、めっき金属嵩上げ層6と被覆絶縁層3の開口3aの内壁面および上面との間には、電解めっきの際の電極となる無電解めっきシード層8が形成されている。基部絶縁層1は、図示されているような単層のものでもよいが、複数層の積層構造を有し、それらの絶縁層間に導体層2が形成されているものでもよい。
基部絶縁層1を形成する絶縁材料は、エポキシ等の樹脂でもよいがセラミックでもよい。導体層2は、導電性金属であればよいが銅であると好ましい。被覆絶縁層3を形成する材料は、絶縁性樹脂フィルムとしてのABF(味の素ビルドアップフィルム:商品名)でもよいが通常のソルダーレジストでもよい。バンプ4同士のピッチ(中心間距離)は、30μm以上で180μm以下が好ましい。これにより例えば搭載した半導体素子同士を超高密度配線で接続するパッケージ基板を形成できる。
めっき金属ポスト5を形成する金属めっきは、無電解ニッケルめっきまたは電解ニッケルめっきでもよいが電解銅めっきが好ましい。銅は、ニッケルよりも電気抵抗が低いのでプリント配線板の電気的機能の低下防止を図りやすいからである。また電解めっきは、無電解めっきよりも析出速度が速いので、ニッケルより析出速度の遅い銅でも比較的短時間で厚い層を形成できるからである。導体パッド2aの上面からの金属ポスト5の高さは、導体パッド2aの上面からの被覆絶縁層3の厚みに対応して、好ましくは7〜25μmとされる。
めっき金属ポスト5上のめっき金属嵩上げ層6は、半導体素子の搭載時に半導体素子のバンプのリフローにより半導体素子に接続される接続端子を構成してめっき金属ポスト5を嵩上げするとともに、めっき金属ポスト5が例えば銅で形成されている場合にその銅が半導体素子のバンプのはんだ内に拡散するのを防止すべく、めっき金属ポスト5の上端部に蓋をしてめっき金属ポスト5の上端部を被覆絶縁層3の開口3a内に封じ込める役割を果たす。めっき金属蓋層6がニッケルの場合に、その厚みは好ましくは2μm以上とされる。2μm以上の厚みのニッケルであれば、めっき金属ポスト5の銅がはんだ内に拡散するのを有効に防止できる。
めっき金属嵩上げ層6を覆う無電解めっき被膜7は、パラジウム膜と金膜との何れか一方または両者を重ね合わせたものとされる。これらの金属ははんだとの密着性がよく、しかも腐食に対する耐性が高いのでめっき金属嵩上げ層6を腐食から有効に保護する。
めっき金属嵩上げ層6と被覆絶縁層3の開口3aの内壁面および上面との間に存在する無電解めっきシード層8は、好ましくは無電解銅めっき層とされる。めっき金属嵩上げ層6がニッケルの場合には、被覆絶縁層3を形成するソルダーレジストとの密着性が低い。無電解銅めっきシード層8は、めっき金属嵩上げ層6のニッケルと被覆絶縁層3のソルダーレジストとの密着性を高め、めっき金属ポスト5の銅の腐食を防止するとともにバンプ4の強度を高める。
バンプ4が、はんだよりも溶融温度の高い金属からなるめっき金属嵩上げ層6を有しているため、半導体素子のバンプのリフローで溶融して被覆絶縁層3の表面と半導体素子との隙間高さが低くなることがないので、アンダーフィルの流動不均一による実装品質の悪化が防止される。バンプ4の全体をニッケルめっきで形成しないので、プリント配線板の電気的機能の低下とニッケルの析出過多によるショート等の不具合の発生が防止される。
以下に、本発明のバンプ付きプリント配線板の製造方法の一参考形態が図面に基づいて説明される。図2(A)〜(H)は、図1に示されるプリント配線板の製造方法の一例を示す断面図である。
このバンプ付きプリント配線板の製造方法では、図2(A)に示されるように、基部絶縁層1と基部絶縁層1上に形成されている導体層2とを有する中間基板が準備され、基部絶縁層1および導体層2上に被覆絶縁層3が形成されている。基部絶縁層1は、例えばエポキシ等の樹脂やセラミックで形成されている。導体層2は、例えばアディティブ法、セミアディティブ法、サブトラクティブ法等によって形成される。導体層2は、例えば銅で形成されている。導体層2は、半導体素子などの電子部品を搭載するための導体パッド2aと、信号線や電源等の図示されない配線とを含む。被覆絶縁層3は、例えばエポキシ等の絶縁樹脂からなるソルダーレジストで形成されている。
図2(A)に示されるように、被覆絶縁層3に、その被覆絶縁層3を貫通して導体パッド2aに至る開口3aが形成される。被覆絶縁層3の開口3aは、例えばレーザ、好ましくは小径孔の形成に適しているUVレーザで形成される。レーザの出力を高くすることにより、被覆絶縁層3が十分に溶融し、開口3aの内壁面は導体パッド2aの表面に対し直線的に交差する倒立裁頭円錐状となる。レーザ光束を絞ることにより、被覆絶縁層3で被覆されている導体パッド2aの表面に対する開口3aの内壁面の交差角は45°以上で90°未満とされる。
複数の開口3aが形成される場合の開口ピッチ(中心間距離)は好ましくは30μm以上で180μm以下とされる。開口径は、好ましくは開口ピッチの1/2以下とされ、例えば開口ピッチ55μmに対し開口径25μmとされる。開口3aの内壁面は、導体パッド2aの表面に対し直角に交差する一定内径の円筒状とされてもよい。その場合、開口3aは、レーザの代わりに例えばドライエッチング、プラズマエッチング、ライトエッチング等のエッチングを行い、その後にアルカリ脱脂処理を施すことで形成される。
図2(B)に示されるように、被覆絶縁層3の上面上および開口3aの内壁面上に、無電解めっきシード層8が形成される。無電解めっきシード層8は、好ましくは銅めっきで形成される。
図2(C)に示されるように、被覆絶縁層3の上面上の無電解めっきシード層8上に、例えば紫外線硬化型のドライフィルムレジスト(DFR)9が積層され、そのドライフィルムレジスト9上にマスクを配置して被覆絶縁層3の開口3aに対応する位置を覆った状態で露光し、その後に現像することで、ドライフィルムレジスト9に覆絶縁層3の開口3aを囲む開口9aが形成される。ドライフィルムレジスト9の開口9aの下端径は、覆絶縁層3の開口3aの上端径よりも大径とされる。
図2(D)に示されるように、覆絶縁層3の開口3a内に、好ましくは電解銅めっきでめっき金属ポスト5が形成される。めっき金属ポスト5の上端面は、覆絶縁層3の上面と等しいかそれより低い高さに抑制される。
図2(E)に示されるように、覆絶縁層3の開口3a内およびドライフィルムレジスト9の開口9a内に、好ましくは無電解ニッケルめっきでめっき金属嵩上げ層6が形成される。この実施形態では、めっき金属嵩上げ層6の上端部6aが、ドライフィルムレジスト9の開口9a内からドライフィルムレジスト9の上面の上方および開口9aの半径方向外方に多少突出するように形成される。
図2(F)に示されるように、無電解めっきシード層8上からドライフィルムレジスト9が、例えば作業者による手作業で剥離され、めっき金属嵩上げ層6の外周面(側面)が露出するとともに、無電解めっきシード層8がめっき金属嵩上げ層6で覆われている部分を除いて露出する。
図2(G)に示されるように、無電解めっきシード層8の、めっき金属嵩上げ層6で覆われずに露出している部分が、エッチングにより除去される。
図2(H)に示されるように、めっき金属嵩上げ層6の上端面と外周面(側面)との全体が、例えばパラジウム−金(Pd−Au)膜からなる無電解めっき被膜7で被覆される。パラジウム−金膜の形成方法は、先ず例えば厚みが0.03μmのパラジウム膜を無電解めっきで形成した上に例えば厚みが0.03μmの金膜を無電解めっきで形成する。これにより、図1の参考形態のバンプ付きプリント配線板が製造される。
図3は、本発明のバンプ付きプリント配線板の一実施形態を示す断面図である。この実施形態のバンプ付きプリント配線板は、絶縁材料からなる基部絶縁層1と、基部絶縁層1上に形成された、導体パッド2aを含む導体層2と、基部絶縁層1上に形成され、導体パッド2aを露出する開口3aを有する被覆絶縁層3と、開口3aから露出した導体パッド2a上に形成されたバンプ4とを具えるものであり、バンプ4は、被覆絶縁層3の開口3aから露出した導体パッド2a上に被覆絶縁層3と同一もしくはそれより低い高さに形成されためっき金属ポスト5と、めっき金属ポスト5上に形成されて被覆絶縁層3の上面より上方に突出するとともに開口3aの外側まで形成されて被覆絶縁層3の上面の開口3aの端縁よりも大きい外径を有しているめっき金属嵩上げ層6と、めっき金属嵩上げ層6の上面および側面全体を覆っている無電解めっき被膜7とを有している。
めっき金属ポスト5と導体パッド2aとの間、めっき金属ポスト5と被覆絶縁層3の開口3aの内壁面との間および、めっき金属嵩上げ層6と被覆絶縁層3の開口3aの内壁面および上面との間には、電解めっきの際の電極となる無電解めっきシード層8が形成されている。基部絶縁層1は、図示されているような単層のものでもよいが、複数層の積層構造を有し、それらの絶縁層間に導体層2が形成されているものでもよい。
図3に示される実施形態が、図1に示される参考形態と異なる点は、めっき金属嵩上げ層6の上端面ひいてはそこを覆う無電解めっき被膜7が平坦になっている点と、めっき金属嵩上げ層6の上端部6aがフランジ状に半径方向に突出していない点である。複数のバンプ4のめっき金属嵩上げ層6の上端面が後述の如く研磨によって高さを揃えられているので、バンプ4が、はんだよりも溶融温度の高い金属からなるめっき金属嵩上げ層6を有しているため半導体素子のバンプのリフローで溶融して被覆絶縁層3の表面と半導体素子との隙間高さが低くなることがない点と相俟って、アンダーフィルの流動不均一による実装品質の悪化が防止される。めっき金属嵩上げ層6の上端部6aがフランジ状に半径方向に突出していないので、バンプ4同士のショート等の不具合の発生が防止される。
図4(A)〜(E)は、図3に示されるプリント配線板を製造するための、図2(E)〜(H)に示される製造方法に代わる製造方法の一例を示す断面図である。この製造方法は、図2(A)〜(D)に示される工程を経た後、図4(A)に示されるように、図2(E)におけると同様にして、覆絶縁層3の開口3a内およびドライフィルムレジスト9の開口9a内に、好ましくは無電解ニッケルめっきでめっき金属嵩上げ層6が形成される。めっき金属嵩上げ層6の上端部6aが、ドライフィルムレジスト9の開口9a内から上方および半径方向外方に多少突出するように形成される。
図4(B)に示されるように、めっき金属嵩上げ層6の上端部6aが、ドライフィルムレジスト9の上面の高さまで研磨される。めっき金属嵩上げ層6の上端部6aの、ドライフィルムレジスト9の開口9a内から上方および半径方向外方に突出していた部分が除去される。バンプ4が複数形成される場合には、この研磨によりそれら複数のバンプ4のめっき金属嵩上げ層6の上端高さが揃えられる。
図4(C)に示されるように、図2(F)におけると同様にして、無電解めっきシード層8上からドライフィルムレジスト9が、例えば作業者による手作業で剥離され、めっき金属嵩上げ層6の外周面(側面)が露出するとともに、無電解めっきシード層8がめっき金属嵩上げ層6で覆われている部分を除いて露出する。
図4(D)に示されるように、図2(G)におけると同様にして、無電解めっきシード層8の、めっき金属嵩上げ層6で覆われずに露出している部分が、エッチングにより除去される。
図4(E)に示されるように、図2(H)におけると同様にして、めっき金属嵩上げ層6の上端面と外周面(側面)との全体が、例えばパラジウム−金(Pd−Au)膜からなる無電解めっき被膜7で被覆される。パラジウム−金膜の形成方法は、先ず例えば厚みが0.03μmのパラジウム膜を無電解めっきで形成した上に例えば厚みが0.03μmの金膜を無電解めっきで形成する。これにより、図3の実施形態のバンプ付きプリント配線板が製造される。
図5は、本発明のバンプ付きプリント配線板の他の一参考形態を示す断面図である。この参考形態のバンプ付きプリント配線板は、絶縁材料からなる基部絶縁層1と、基部絶縁層1上に形成された、導体パッド2aを含む導体層2と、基部絶縁層1上に形成され、導体パッド2aを露出する開口3aを有する被覆絶縁層3と、開口3aから露出した導体パッド2a上に形成されたバンプ4とを具えるものであり、バンプ4は、被覆絶縁層3の開口3aから露出した導体パッド2a上に被覆絶縁層3と同一高さに形成されためっき金属ポスト5と、被覆絶縁層3上に形成され、金属ポスト5の上端面の少なくとも一部を露出する開口10aを有する薄ソルダーレジスト層10と、開口10aから露出しためっき金属ポスト5上に形成されて被覆絶縁層3の上面および薄ソルダーレジスト層10の上面より上方に突出し、めっき金属ポスト5を嵩上げしているめっき金属嵩上げ層6と、めっき金属嵩上げ層6の上面および側面全体を覆っている無電解めっき被膜7とを有している。
めっき金属ポスト5と導体パッド2aとの間および、めっき金属ポスト5と被覆絶縁層3の開口3aの内壁面との間には、電解めっきの際の電極となる無電解めっきシード層8が形成されている。無電解めっきシード層8は、好ましくは無電解銅めっき層とされる。基部絶縁層1は、図示されているような単層のものでもよいが、複数層の積層構造を有し、それらの絶縁層間に導体層2が形成されているものでもよい。
基部絶縁層1を形成する絶縁材料は、エポキシ等の樹脂でもよいがセラミックでもよい。導体層2は、導電性金属であればよいが銅であると好ましい。被覆絶縁層3を形成する材料は、絶縁性樹脂フィルムとしてのABF(味の素ビルドアップフィルム:商品名)でもよいが通常のソルダーレジストでもよい。バンプ4同士のピッチ(中心間距離)は、30μm以上で180μm以下が好ましい。これにより例えば搭載した半導体素子同士を超高密度配線で接続するパッケージ基板を形成できる。
めっき金属ポスト5を形成する金属めっきは、無電解ニッケルめっきまたは電解ニッケルめっきでもよいが電解銅めっきが好ましい。銅は、ニッケルよりも電気抵抗が低いのでプリント配線板の電気的機能の低下防止を図りやすいからである。また電解めっきは、無電解めっきよりも析出速度が速いので、ニッケルより析出速度の遅い銅でも比較的短時間で厚い層を形成できるからである。導体パッド2aの上面からの金属ポスト5の高さは、導体パッド2aの上面からの被覆絶縁層3の厚みに対応して、好ましくは7〜25μmとされる。
めっき金属ポスト5上のめっき金属嵩上げ層6は、半導体素子の搭載時に半導体素子のバンプのリフローにより半導体素子に接続される接続端子を構成してめっき金属ポスト5を嵩上げするとともに、めっき金属ポスト5が例えば銅で形成されている場合にその銅が半導体素子のバンプのはんだ内に拡散するのを防止すべく、めっき金属ポスト5の上端部と半導体素子のバンプとの間に介在する役割を果たす。めっき金属嵩上げ層6がニッケルの場合に、その厚みは好ましくは2μm以上とされる。2μm以上の厚みのニッケルであれば、めっき金属ポスト5の銅がはんだ内に拡散するのを有効に防止できる。
めっき金属嵩上げ層6を覆う無電解めっき被膜7は、パラジウム膜と金膜との何れか一方または両者を重ね合わせたものとされる。これらの金属ははんだとの密着性がよく、しかも腐食に対する耐性が高いのでめっき金属嵩上げ6を腐食から有効に保護する。
薄ソルダーレジスト層10を形成する材料は、ドライフィルムレジスト9と同様の絶縁性樹脂フィルムでもよいが通常のソルダーレジストでもよい。薄ソルダーレジスト層10の厚みは被覆絶縁層3よりは薄くされるが、好ましくは2μm以上とされる。薄ソルダーレジスト層10は、めっき金属ポスト5の銅の腐食を防止する。
バンプ4が、はんだよりも溶融温度の高い金属からなるめっき金属嵩上げ層6を有しているため、半導体素子のバンプのリフローで溶融して被覆絶縁層3の表面と半導体素子との隙間高さが低くなることがないので、アンダーフィルの流動不均一による実装品質の悪化が防止される。バンプ4の全体をニッケルめっきで形成しないので、プリント配線板の電気的機能の低下とニッケルの析出過多によるショート等の不具合の発生が防止される。
図6(A)〜(H)は、図5に示されるプリント配線板の製造方法の一例を示す断面図である。このバンプ付きプリント配線板の製造方法では、図2に示される方法と同様、図6(A)に示されるように、基部絶縁層1と基部絶縁層1上に形成されている導体層2とを有する中間基板が準備され、基部絶縁層1および導体層2上に被覆絶縁層3が形成されている。
基部絶縁層1は、例えばエポキシ等の樹脂やセラミックで形成されている。導体層2は、例えばアディティブ法、セミアディティブ法、サブトラクティブ法等によって形成される。導体層2は、例えば銅で形成されている。導体層2は、半導体素子などの電子部品を搭載するための導体パッド2aと、信号線や電源等の図示されない配線とを含む。被覆絶縁層3は、例えばエポキシ等の絶縁樹脂からなるソルダーレジストで形成されている。
図6(A)に示されるように、被覆絶縁層3に、その被覆絶縁層3を貫通して導体パッド2aに至る開口3aが形成される。被覆絶縁層3の開口3aは、例えばレーザ、好ましくは小径孔の形成に適しているUVレーザで形成される。
複数の開口3aが形成される場合の開口ピッチ(中心間距離)は好ましくは30μm以上で180μm以下とされる。開口径は、好ましくは開口ピッチの1/2以下とされ、例えば開口ピッチ55μmに対し開口径25μmとされる。開口3aの内壁面は、導体パッド2aの表面に対し直角に交差する一定内径の円筒状とされてもよい。その場合、開口3aは、レーザの代わりに例えばドライエッチング、プラズマエッチング、ライトエッチング等のエッチングを行い、その後にアルカリ脱脂処理を施すことで形成される。
図6(B)に示されるように、被覆絶縁層3の上面上および開口3aの内壁面上に、無電解めっきシード層8が形成される。無電解めっきシード層8は、好ましくは銅めっきで形成される。
図6(C)に示されるように、被覆絶縁層3の上面上および開口3a内の無電解めっきシード層8上に、その無電解めっきシード層8を電極として、好ましくは電解めっきでめっき金属ポスト5の部分を含むめっき金属層が形成される。
図6(D)に示されるように、被覆絶縁層3の上面上の無電解めっきシード層8とその上のめっき金属層とが研磨等の研削で平坦に除去されて、被覆絶縁層3の開口3a内に無電解めっきシード層8とめっき金属ポスト5とが残留する。めっき金属ポスト5の上端面は、覆絶縁層3の上面と等しい高さに形成される。
図6(E)に示されるように、被覆絶縁層3の上面および無電解めっきシード層8とめっき金属ポスト5との上端面上にそれらを覆うように、例えば紫外線硬化型のドライフィルムレジスト(DFR)からなる薄ソルダーレジスト層10が積層される。
図6(F)に示されるように、その薄ソルダーレジスト層10上にマスクを配置して被覆絶縁層3の開口3aに対応する位置を覆った状態で露光し、その後に現像することで、薄ソルダーレジスト層10に覆絶縁層3の開口3aと重なる開口10aが形成される。薄ソルダーレジスト層10の開口10aの下端径は、好ましくは覆絶縁層3の開口3aの上端径よりも小径とされる。
図6(G)に示されるように、薄ソルダーレジスト層10の開口10a内に、好ましくは無電解ニッケルめっきでめっき金属嵩上げ層6が形成される。この実施形態では、めっき金属嵩上げ層6の上端部6aが、薄ソルダーレジスト層10の開口10a内から薄ソルダーレジスト層10の上面の上方および開口10aの半径方向外方に多少突出するように形成される。
図6(H)に示されるように、めっき金属嵩上げ層6の上端面と外周面(側面)との全体が、例えばパラジウム−金(Pd−Au)膜からなる無電解めっき被膜7で被覆される。パラジウム−金膜の形成方法は、先ず例えば厚みが0.03μmのパラジウム膜を無電解めっきで形成した上に例えば厚みが0.03μmの金膜を無電解めっきで形成する。これにより、図5の参考形態のバンプ付きプリント配線板が製造される。
図7は、この発明の実施形態のバンプ付きプリント配線板の一適用例を示す断面図である。この適用例では、半導体素子E1,E2を搭載した下側パッケージ基板P1上に、半導体素子E3を搭載した上側パッケージ基板P2が積層されるとともに電気的に接続されたパッケージオンパッケージ(POP)型のプリント配線基板のうち下側パッケージ基板P1に、先の実施形態と同様にして製造された実施形態のバンプ付きプリント配線板が適用されており、下側パッケージ基板P1は、半導体素子E1,E2の微細化した端子ピッチに対応したピッチの中央部領域の導体パッド2a上にこの発明に基づいて形成された、小径のめっき金属ポスト5Aとその上のめっき金属嵩上げ層6および図示しない無電解めっき被膜とを有するバンプ4を介して半導体素子E1,E2の端子と接続するとともに、上側パッケージ基板P2の大きな端子ピッチに対応した周辺領域の導体パッド2a上にこの発明に基づいて形成された、小径めっき金属ポスト5Aよりも大径の大径めっき金属ポスト5Bとその上のめっき金属嵩上げ層6および図示しない無電解めっき被膜とを有するバンプ4を介して上側パッケージ基板P2の下面の端子に接続している。
図8は、この発明の実施形態のバンプ付きプリント配線板の他の一適用例を示す断面図である。この適用例では、多層プリント配線板P3の外層2層分に形成された凹部内に、先の実施形態と同様にして製造された実施形態のバンプ付きプリント配線板P4が埋設されており、プリント配線板P4は、多層プリント配線基板P3上に実装される半導体素子としての例えばメモリチップC1とCPUチップC2とのそれぞれの微細化した端子ピッチに対応したピッチの導体パッド2a上にこの発明に基づいて形成された、めっき金属ポスト5とその上のめっき金属嵩上げ層6および図示しない無電解めっき被膜とを有するバンプ4を介してメモリチップC1とCPUチップC2との端子同士を接続し、基板上(内)広帯域信号伝送路(Wide Band Signaling on/in Substrate)を構成する。なお、実施形態のバンプ付きプリント配線板P4は、多層プリント配線基板P3の2層の外層上に搭載されて、例えばメモリチップC1とCPUチップC2とを接続してもよい。
図1および図5に示される参考形態並びに図3に示される実施形態のバンプ付きプリント配線板のバンプ4ははんだ層を有していないが、この発明のバンプ付きプリント配線板のバンプは、無電解めっき被膜7上にはんだ層を有していてもよく、あるいはめっき金属嵩上げ層6上に無電解めっき被膜7に代えてはんだ層を有していても良い。はんだ層は、無電解めっき被膜7やめっき金属嵩上げ層6の位置に開口を持つマスクを用いてフラックスおよびはんだボールを無電解めっき被膜7やめっき金属嵩上げ層6上に搭載し、そのはんだボールの加熱によるリフローによって形成しても良く、あるいは印刷によってはんだ粉とフラックスとを含むはんだペーストを印刷によって無電解めっき被膜7やめっき金属嵩上げ層6上に搭載し、そのはんだペーストの加熱によるリフローによって形成しても良い。
図5に示される参考形態のバンプ付きプリント配線板のバンプ4の一変形例として、薄ソルダーレジスト層10の表面より低い高さで、薄ソルダーレジスト層10の開口10a内に例えばニッケルのめっき金属嵩上げ層6を形成し、そのめっき金属嵩上げ層6上に直接あるいは無電解めっき被膜7を介して印刷ではんだ層を形成する場合、通常のはんだ粉(Sn等)の粒径を平均6.3μmとするとはんだ粉の隙間に気泡を取り込み易くなるところ、はんだ粉の粒径を例えば平均2.7μm等の小径に変更することで、はんだ粉の隙間に気泡を取り込みにくくなり、薄ソルダーレジスト層10の開口10a内へのはんだ粉の充填性が向上する。
1 基部絶縁層
2 導体層
2a 導体パッド
3 被覆絶縁層
3a 開口
4 バンプ
5 めっき金属ポスト
5A 小径めっき金属ポスト
5B 大径めっき金属ポスト
6 めっき金属嵩上げ層
6a 上端部
7 無電解めっき被膜
8 無電解めっきシ−ド層
9 ドライフィルムレジスト(DFR)
9a 開口
C1 メモリチップ
C2 CPUチップ
E1,E2,E3 半導体素子
P1 下側パッケージ基板
P2 上側パッケージ基板
P3 多層プリント配線板
P4 バンプ付きプリント配線板

Claims (7)

  1. 絶縁材料からなる基部絶縁層と、
    前記基部絶縁層上に形成された、導体パッドを含む導体層と、
    前記基部絶縁層上および前記導体層上に形成された、前記導体パッドを露出する開口を有する被覆絶縁層と、
    前記露出した導体パッド上に形成されたバンプと、
    を具えるバンプ付きプリント配線板において、
    前記バンプは、
    前記露出した導体パッド上に前記被覆絶縁層と同一もしくはそれより低い高さに形成されためっき金属ポストと、
    前記めっき金属ポスト上に形成された、はんだよりも溶融温度の高い金属からなるめっき金属嵩上げ層と、
    を有しており、
    複数の前記めっき金属嵩上げ層の上面は、研磨によって高さを揃えられている。
  2. 請求項1記載のバンプ付きプリント配線板であって、
    前記めっき金属ポストは銅で形成されている。
  3. 請求項1記載のバンプ付きプリント配線板であって、
    前記めっき金属ポストは電解めっきで形成されたものである。
  4. 請求項1記載のバンプ付きプリント配線板であって、
    前記めっき金属嵩上げ層は、ニッケルめっきで形成されている。
  5. 請求項1記載のバンプ付きプリント配線板であって、
    前記めっき金属嵩上げ層は、無電解めっき層または電解めっき層である。
  6. 請求項1記載のバンプ付きプリント配線板であって、
    前記めっき金属嵩上げ層の少なくとも上面は、パラジウムおよび/または金の無電解めっき被膜で被覆されている。
  7. 請求項1記載のバンプ付きプリント配線板であって、
    前記被覆絶縁層と前記めっき金属嵩上げ層との間に無電解銅めっき膜が形成されている。
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CN112289688B (zh) * 2019-07-22 2024-05-07 盛合晶微半导体(江阴)有限公司 一种重新布线层的制备方法
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003008228A (ja) * 2001-06-22 2003-01-10 Ibiden Co Ltd 多層プリント配線板およびその製造方法
JP2004165573A (ja) * 2002-11-15 2004-06-10 Kyocera Corp 配線基板の製造方法
JP2004200412A (ja) * 2002-12-18 2004-07-15 Kyocera Corp 半田バンプ付き配線基板およびその製造方法
JP5279180B2 (ja) * 2005-10-03 2013-09-04 ローム株式会社 半導体装置
KR20100060968A (ko) * 2008-11-28 2010-06-07 삼성전기주식회사 메탈 포스트를 구비한 기판 및 그 제조방법
US8835217B2 (en) * 2010-12-22 2014-09-16 Intel Corporation Device packaging with substrates having embedded lines and metal defined pads

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