JP6437697B1 - 表示装置および表示装置の駆動方法 - Google Patents

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Abstract

実施形態の表示装置は、基板の上にマトリクス状に設けられていて各々が液晶表示素子および有機ＥＬ表示素子を備えている複数の画素を備え、有機ＥＬ表示素子は、液晶表示素子の画素電極および対向電極と電気的に分離してそれぞれ形成された陽極および陰極を備え、複数の画素の各々は、第一バスラインの電位に基づいて有機ＥＬ表示素子に供給される電流の大きさを変化させる第一トランジスタと、第三バスラインの電位に基づいて第一バスラインと画素電極とを電気的に分離する第二トランジスタと、第二バスラインの電位に基づいて、第一トランジスタおよび第二トランジスタと第一バスラインとを電気的に接続する第三トランジスタとを備えている。実施形態の表示装置の駆動方法は、液晶表示素子による表示から有機ＥＬ表示素子による表示への切り換えにおいて、第二トランジスタをオフ状態にする前に画素電極と対向電極との間の電位差を減少させる。

Description

本発明は、液晶表示素子および有機ＥＬ表示素子を複数の画素の各々に備えている表示装置およびそのような表示装置の製造方法に関する。
近年、液晶表示パネルや有機ＥＬ表示パネルなどの薄型の表示装置は、たとえばスマートフォンやタブレット型ＰＣ、またはウェアラブル端末などの携帯機器の主要な要素として広く普及している。このような携帯機器に用いられる表示装置には、特に、使用場所に応じて変化し得る周囲の明るさに対する安定した表示性能と、低い電力消費性能が特に求められる。そのため、屋外などの明るい環境において少ない電力で優れた視認性を呈する反射型の液晶表示素子と、暗い環境下であっても優れた視認性を呈し得る有機ＥＬ発光素子とを備えた表示装置が検討されている（たとえば特許文献１参照）。
特許文献１の表示装置は、画素ごとに設けられた反射電極を有するノーマリホワイト型の反射型液晶表示素子と、画素ごとに形成された陽極を有する有機ＥＬ発光素子を備えている。有機ＥＬ発光素子の陽極はＥＬ用ＴＦＴのドレインに接続され、ＥＬ用ＴＦＴのゲートは、反射型液晶表示素子の画素電極と共に液晶用ＴＦＴのドレインに接続されている。反射型液晶表示素子による表示が行われる場合には、ＥＬ用ＴＦＴのスレッシュホルド電圧を超えない範囲で、ソースバスラインから液晶用ＴＦＴを介して、所望の駆動電圧が反射型液晶表示素子に印加される。また、有機ＥＬ発光素子による表示が行われる場合には、反射型液晶表示素子が黒表示となる電圧であってＥＬ用ＴＦＴのスレッシュホルド電圧以上の電圧が、ソースバスラインから液晶用ＴＦＴを介してＥＬ用ＴＦＴのゲートに印加される。ＥＬ用ＴＦＴがその印加電圧に応じたオン状態となり、有機ＥＬ表示素子に所望の駆動電流が供給される。
特許第３８９８０１２号公報
特許文献１に開示の表示装置では、所定の大きさ以上の電圧をソースバスラインに印加することによって有機ＥＬ発光素子が発光状態にされると共に、液晶表示素子が黒表示の状態にされる。そのため、有機ＥＬ発光素子による表示中においても液晶表示素子に駆動電圧を供給する必要がある。そのため、各表示素子にデータ電圧を供給するドライバによる消費量も含めた装置全体の消費電力について十分な低減効果を得難いことがある。また、液晶表示素子および有機ＥＬ発光素子各々における表示において、各素子への印加電圧が、他方の表示素子に影響の無い範囲内に制限されることがある。そのため、個別の液晶表示装置または有機ＥＬ表示装置に対して用いられる好適な駆動方法やデータ電圧を採り得ないことがある。たとえば、液晶表示素子による表示において反転駆動する場合の制御が煩雑になることがある。また、液晶表示素子および有機ＥＬ発光素子各々の表示において多段階の階調表現に有利となる広範なデータ電圧を用い難くなることがある。
そこで、本発明は、液晶表示素子（以下、ＬＣ素子とも称される）および有機ＥＬ表示素子（以下、ＥＬ素子とも称される）の駆動電圧に対する制約を少なくすることができ、かつ、消費電力をいっそう少なくすることができる、液晶表示素子および有機ＥＬ表示素子を備えた表示装置を提供することを目的とする。また、本発明は、液晶表示素子および有機ＥＬ表示素子を備えた表示装置において、品位に優れた画像を表示させ得る表示装置の駆動方法を提供することを目的とする。
本発明の実施形態１の表示装置は、複数のバスラインを備える基板と、前記基板の上にマトリクス状に設けられていて各々が液晶表示素子および有機ＥＬ表示素子を備えている複数の画素と、を備え、前記複数のバスラインは、前記複数の画素における列毎に設けられる第一バスラインと、前記複数の画素における行毎に設けられる第二バスラインと、前記液晶表示素子が駆動されるときに所定の電位に設定される第三バスラインと、前記有機ＥＬ表示素子に電流を供給する第四バスラインと、を少なくとも含み、前記液晶表示素子は、液晶組成物を含む液晶層を挟んで対向する画素電極と対向電極とを備え、前記有機ＥＬ表示素子は、前記画素電極および前記対向電極と電気的に分離してそれぞれ形成された陽極および陰極、ならびに、前記陽極と前記陰極との間に介在する有機層を備え、前記複数の画素の各々は、前記有機ＥＬ表示素子に供給される電流の大きさを前記第一バスラインの電位に基づいて変化させる第一トランジスタと、前記第三バスラインの電位に基づいて前記第一バスラインと前記液晶表示素子の前記画素電極とを電気的に分離する第二トランジスタと、前記第二バスラインの電位に基づいて、前記第一トランジスタおよび前記第二トランジスタと前記第一バスラインとを電気的に接続する第三トランジスタと、をさらに備えている、ことを特徴とする。
本発明の実施形態１の表示装置の駆動方法は、基板の表面にそれぞれ形成された液晶表示素子および有機ＥＬ表示素子を複数の画素の各々に備えている表示装置の駆動方法において、前記有機ＥＬ表示素子による表示を行うときに、前記複数の画素各々における表示についてのデータである表示データに基づく電圧を、前記有機ＥＬ表示素子に流れる電流を変化させる第一トランジスタのゲートとソースとの間に印加し、かつ、前記表示データに基づく電位に設定される第一バスラインと前記液晶表示素子とを、前記液晶表示素子の画素電極に接続された第二トランジスタを用いて電気的に分離し、前記液晶表示素子による表示を行うときに、前記第二トランジスタ、および、前記第二トランジスタと前記第一バスラインとの間に設けられた第三トランジスタをオン状態にすることによって前記第一バスラインと前記画素電極とを電気的に接続し、前記液晶表示素子による表示から前記有機ＥＬ表示素子による表示への切り換えにおいて、前記第二トランジスタをオン状態からオフ状態にする前に前記液晶表示素子の前記画素電極と対向電極との間の電位差を減少させる、ことを特徴とする。
本発明の実施形態によれば、液晶表示素子および有機ＥＬ表示素子を備えた表示装置において、液晶表示素子および有機ＥＬ表示素子の駆動電圧に対する制約を少なくすることができる。また、消費電力をいっそう少なくすることができる。また、本発明の実施形態によれば、液晶表示素子および有機ＥＬ表示素子を備えた表示装置において、品位に優れた画像を表示させることができる。
本発明の実施形態１の表示装置の駆動回路の構成の一例を示す図である。 本発明の実施形態１の表示装置の断面構造の一例を示す図である。 本発明の実施形態１の表示装置の１つの画素の駆動回路の一例を示す図である。 本発明の実施形態１の表示装置において電流遮断回路を備える駆動回路の一例を示す図である。 本発明の実施形態１の表示装置の駆動方法におけるＬＣ素子による表示からＥＬ素子による表示への切り替え期間中の動作の一例を示すタイミングチャートである。 本発明の実施形態１の表示装置の駆動方法におけるＥＬ素子による表示期間中の動作の一例を示すタイミングチャートである。 本発明の実施形態１の表示装置の駆動方法におけるＬＣ素子による表示期間中の動作の一例を示すタイミングチャートである。 本発明の実施形態１の表示装置の駆動方法におけるＬＣ素子による表示期間中の動作の他の例を示すタイミングチャートである。 本発明の実施形態１の表示装置の駆動方法におけるＬＣ素子による表示期間中の動作の他の例を示すタイミングチャートである。 本発明の実施形態１の表示装置の駆動回路の第一変形例を示す図である。 図８Ａの駆動回路における動作の一例を示すタイミングチャートである。 本発明の実施形態１の表示装置の駆動回路の第二変形例を示す図である。 図９Ａの駆動回路における動作の一例を示すタイミングチャートである。 本発明の実施形態１の表示装置の駆動回路の第三変形例を示す図である。 図１０Ａの駆動回路における動作の一例を示すタイミングチャートである。 本発明の実施形態１の表示装置の駆動回路の第四変形例を示す図である。 図１１Ａの駆動回路における動作の一例を示すタイミングチャートである。 本発明の実施形態２の表示装置の１つの画素の駆動回路の一例を示す図である。 本発明の実施形態２の表示装置の駆動方法におけるＬＣ素子による表示からＥＬ素子による表示への切り替わり期間、および、ＥＬ素子による表示期間中の動作の一例を示すタイミングチャートである。 本発明の実施形態２の表示装置の駆動方法におけるＬＣ素子による表示からＥＬ素子による表示への切り替わり期間、および、ＥＬ素子による表示期間中の動作の他の例を示すタイミングチャートである。
以下、図面を参照し、本発明の表示装置および表示装置の駆動方法を説明する。なお、以下に説明される実施形態における各構成要素の材質、形状、および、それらの相対的な位置関係、ならびに、各タイミングチャートにおける電圧の大きさおよびその変化のタイミングなどは、あくまで例示に過ぎない。本発明の表示装置および表示装置の駆動方法は、これらによって限定的に解釈されるものではない。
＜実施形態１＞
図１には、実施形態１の表示装置１における全体的な駆動回路の構成の例が概略的に示されている。また、図２には、表示装置１が備える複数の画素３の１つの断面の一例が示されており、図３には、複数の画素３の各々が備える駆動回路１０の一例が示されている。図１〜３に示されるように、本実施形態の表示装置１は、複数のバスラインを備える基板２（図２参照）と、基板２の上にマトリクス状に設けられている複数の画素３と、を備えている。複数の画素３の各々は液晶表示素子５０および有機ＥＬ表示素子６０を備えている。複数のバスラインは、複数の画素３における列毎に設けられる第一バスライン４１、および、複数の画素３における行毎に設けられる第二バスライン４２、ならびに、第三バスライン４３および第四バスライン４４を含んでいる。
表示装置１は、データ線ドライバ１３と走査線ドライバ１２と、を備えている。データ線ドライバ１３は、複数の画素３各々が表示画像において有すべき明度もしくは輝度に基づいて、複数の画素３各々についての表示データを生成する。走査線ドライバ１２は、複数の画素３各々の駆動回路１０のオン／オフを切り替える走査信号を生成する。画素３の列毎に設けられた複数の第一バスライン（ソースバスライン）４１は、データ線ドライバ１３にそれぞれ接続されている。画素３の行毎に設けられた複数の第二バスライン（ゲートバスライン）４２は、走査線ドライバ１２にそれぞれ接続されている。また、図１の例では、第四バスライン４４はデータ線ドライバ１３に接続されている。第三バスライン４３は走査線ドライバ１２に接続されている。なお、第三バスライン４３がデータ線ドライバ１３に接続されていてもよく、第四バスライン４４が走査線ドライバ１２に接続されていてもよい。また、複数の第三バスライン４３は、図１のように１つの基幹のバスラインから分岐したものでなくてもよく、走査線ドライバ１２にそれぞれ接続されていてもよい。同様に、複数の第四バスライン４４が、それぞれデータ線ドライバ１３に接続されていてもよい。
第三バスライン（スイッチバスライン）４３は、液晶表示素子５０が駆動されるときに所定の電位に設定される。たとえば、第三バスライン４３は、液晶表示素子５０が駆動されるときには、所望の閾値（たとえば後述の第二トランジスタ２２がオン状態となる電位）よりも高いハイレベル電位と、その閾値よりも低いロウレベル電位のうちの事前に定められたいずれか一方の電位に設定され、液晶表示素子５０が駆動されないときは、もう一方の電位に設定される。図３の例では、第三バスライン４３に繋がる第二トランジスタ２２がｎチャネル電界効果型トランジスタなので、液晶表示素子５０が駆動されるときは、この閾値電圧よりも高い電位に第三バスライン４３は設定される。これにより、第二トランジスタ２２はオン状態となり、液晶表示素子５０が第一バスライン４１と接続されて駆動状態となる。同様に、仮に第三バスライン４３に繋がる第二トランジスタ２２がｐチャネル電界効果型トランジスタの場合は、この閾値電圧よりも低い電位（絶対値が大きいマイナスの電位）に第三バスライン４３は設定される。これにより、第二トランジスタ２２はオン状態となり、液晶表示素子５０が第一バスライン４１と接続されて駆動状態となる。第四バスライン（カレントバスライン）４４は、有機ＥＬ表示素子６０に駆動電流を供給する。なお、図１には示されていないが、複数のバスラインは、第一から第四のバスライン４１〜４４の他に、後述の第五バスライン４５（図１２参照）のようなバスラインをさらに含んでいてもよい。また、表示装置１は、図１に示されるように、走査線ドライバ１２とは独立して動作可能な第二走査線ドライバ１２ａを含んでいてもよい。図１の例では、第二走査線ドライバ１２ａには、複数の第九バスライン４９が接続されている。第九バスライン４９は画素マトリクスの行ごとに設けられている。
図２に示されるように、液晶表示素子５０は、液晶組成物を含む液晶層５２を挟んで対向する画素電極５１と対向電極５３とを備え、有機ＥＬ表示素子６０は、陽極６１および陰極６３、ならびに、陽極６１と陰極６３との間に介在する有機層６２を備えている。陽極６１および陰極６３は、液晶表示素子５０の画素電極５１および対向電極５３と電気的に分離してそれぞれ形成されている。すなわち、表示装置１は、たとえば、液晶表示素子および有機ＥＬ表示素子のうちのいずれか一方の上に他方が積層されていて液晶表示素子および有機ＥＬ表示素子のいずれかの電極がこれら２つの素子の間で共用される構造の表示装置とは全く異なっている。本実施形態では、液晶表示素子５０および有機ＥＬ表示素子６０のいずれかだけに印加されるべき電圧が、本来印加されるべきではない方の表示素子に直接印加されることはない。従って、いずれの表示素子の駆動においても、駆動電圧に対する制約は原理的にないと考えられる。
図３に示されるように、複数の画素３（図１参照）の各々は、駆動回路１０を備え、駆動回路１０は、第一トランジスタ２１、第二トランジスタ２２、および第三トランジスタ２３を備えている。図３の例では、第一から第三のトランジスタ２１〜２３は、ｎチャネル電界効果型トランジスタ（ｎ−ＦＥＴ）である。第一トランジスタ２１のドレインが第四バスライン４４に接続され、第一トランジスタ２１のソースはＥＬ素子６０の陽極６１に接続され、第一トランジスタ２１のゲートとソース間には、ＥＬ素子用補助容量Ｃ１が接続されている。また、第二トランジスタ２２のゲートは、第三バスライン４３に接続され、第二トランジスタ２２のソースがＬＣ素子５０の画素電極５１に接続され、ＬＣ素子５０の対向電極５３は、各画素３に共通のＣＯＭラインＣＭに接続されている。ＬＣ素子５０の画素電極５１に一端が接続されるようにＬＣ素子用補助容量Ｃ２が形成されており、その他端は容量ラインＣＬに接続されている。第三トランジスタ２３のドレインは第一バスライン４１に、ゲートは第二バスライン４２にそれぞれ接続されており、第三トランジスタ２３のソースは、第一トランジスタ２１のゲートおよび第二トランジスタ２２のドレインに接続されている。従って、第三トランジスタ２３は、第二バスライン４２の電位に基づいて、第一トランジスタ２１および第二トランジスタ２２と、第一バスライン４１とを電気的に接続する。第一トランジスタ２１は、第三トランジスタ２３がオン状態にある場合、有機ＥＬ表示素子６０に供給される電流の大きさを第一バスライン４１の電位に基づいて変化させる。従って、本実施形態では、第二および第三のバスライン４２、４３に適切な電位を設定することによって、第一バスライン４１の電位に基づく電圧をＬＣ素子５０に印加することができ、ＥＬ素子６０には、第一バスライン４１の電位に基づく電流を流すことができる。
そして、本実施形態では、第二トランジスタ２２は、第三バスライン４３の電位に基づいて、第一バスライン４１と、液晶表示素子５０の画素電極５１とを電気的に分離する。従って、たとえばＥＬ素子６０による表示中に、第二トランジスタ２２がオフ状態となる電位を第三バスライン４３に設定することによって、ＬＣ素子５０への電圧の印加を遮断することができる。そのため、電圧無印加のときに黒表示となるノーマリブラックモードの液晶表示素子をＬＣ素子５０に用いることが可能となり、その場合、ＬＣ素子５０への電圧の印加は、ＬＣ素子５０による表示期間中だけで足りる。従って、表示装置１の消費電力を低減できることがある。
また、ＬＣ素子５０が第一バスライン４１およびＥＬ素子６０から電気的に分離され得るので、ＬＣ素子５０への影響の回避の観点から課される駆動電圧に対する制約を無くす、または少なくできることがある。従って、ＥＬ素子６０を広い範囲の電流を用いて駆動できることがある。また、ＥＬ素子６０と共にＬＣ素子５０が表示動作を行うと、室内など周囲光が比較的暗い環境下では、色再現性範囲の広いＥＬ素子６０の色に、色再現性範囲の狭い反射表示のＬＣ素子５０の色が混ざり、色再現範囲の広いＥＬ素子６０の性能が十分に生かされないことがあるが、そのような事態を防ぐことができる。
さらに、本実施形態の表示装置１は、図４に示されるように、第四バスライン４４からの有機ＥＬ表示素子６０への電流の供給を停止させるべく構成された電流遮断回路１１をさらに備えていてもよい。電流遮断回路１１を備えることによって、たとえば、ＬＣ素子５０による表示中に第一トランジスタ２１をオン状態にし得る電位が第一バスライン４１に設定される場合でも、ＥＬ素子６０への通電を防いで不要な電力消費を防止することができる。また、ＥＬ素子６０の意図せぬ発光などの懸念無く、ＬＣ素子５０に広範な範囲の電圧を印加することができる。たとえば、ＬＣ素子５０の、所謂「焼き付き」を防ぐフレーム反転駆動なども容易に行うことができる。
図４の例では、電流遮断回路１１は、第四バスライン４４からＥＬ素子６０への駆動電流の供給ラインＬの途中に配置され、電流遮断回路１１によって供給ラインＬが分断されている。図４は、電流遮断回路１１が、ｐチャネル電界効果型トランジスタ（ｐ−ＦＥＴ）である例であり、そのソースおよびドレインに、分断された駆動電流の供給ラインＬが接続されている。そして、電流遮断回路１１であるｐ−ＦＥＴのゲートが、第二トランジスタ２２のゲートと共に第三バスライン４３に接続されている。たとえば、図４の例ではｎチャネル電界効果型トランジスタ（ｎ−ＦＥＴ）である第二トランジスタ２２の閾値以上であって電流遮断回路１１のｐ−ＦＥＴの閾値以上の電位が第三バスライン４３に設定される。そうすることで、第二トランジスタ２２をオン状態にすると共に、電流遮断回路１１を遮断状態にすることができる。このように、電流遮断回路１１は、好ましくは、第二トランジスタ２２によって第一バスライン４１と液晶表示素子５０の画素電極５１とが電気的に接続されるときに有機ＥＬ表示素子６０への電流の供給を停止させるように構成される。図４に示される駆動回路１０の例は、電流遮断回路１１を備えている点以外は図３に示される例と同じであるため、電流遮断回路１１以外の構成要素についての説明は省略される。
なお、電流遮断回路１１は、ＥＬ素子６０への電流の供給を遮断できるものであれば特に限定されず、ｐ−ＦＥＴ以外のトランジスタや半導体スイッチであってもよい。また、電流遮断回路１１は、必ずしも第三バスライン４３の電位によって制御されなくてもよい。たとえば、電流遮断回路１１は、第一から第四のバスライン４１〜４４とは別の信号線を介して、走査線ドライバ１２（図１参照）やデータ線ドライバ１３（図１参照）に接続されていてもよい。また、電流遮断回路１１は、複数の画素３ごとに設けられなくてもよく、たとえば、複数の画素３の列毎に分岐する前の第四バスライン４４の基幹のバスラインの途中（たとえば図１における点Ｎ）に設けられてもよい。或いは、電流遮断回路１１は、第四バスライン４４に電流を供給する図示されない電源の動作を停止させる半導体スイッチやメカニカルスイッチなどの任意のスイッチや、そのような電源内の任意の出力停止（ディスイネーブル）機構などであってもよい。
つぎに、図１〜４に示される表示装置１の駆動回路１０を例に、図５、６、および７Ａ〜７Ｃを参照して実施形態１の表示装置の駆動方法を説明する。実施形態１の表示装置の駆動方法は、有機ＥＬ表示素子６０による表示を行うときに、複数の画素３各々における表示についてのデータである表示データに基づく電圧を、有機ＥＬ表示素子６０に流れる電流を変化させる第一トランジスタ２１のゲートとソースとの間に印加し、かつ、表示データに基づく電位に設定される第一バスライン４１と液晶表示素子５０とを、液晶表示素子５０の画素電極５１に接続された第二トランジスタ２２を用いて電気的に分離することを特徴としている。また、実施形態１の表示装置の駆動方法は、液晶表示素子５０による表示を行うときに、第二トランジスタ２２、および、第二トランジスタ２２と第一バスライン４１との間に設けられた第三トランジスタ２３をオン状態にすることによって第一バスライン４１と画素電極５１とを電気的に接続することを特徴としている。さらに、実施形態１の表示装置の駆動方法は、液晶表示素子５０による表示から有機ＥＬ表示素子６０による表示への切り換えにおいて、第二トランジスタ２２をオン状態からオフ状態にする前に液晶表示素子５０の画素電極５１と対向電極５３との間の電位差を減少させる、ことを特徴としている。まず、ＬＣ素子５０による表示からＥＬ素子６０による表示への切り替え時の動作が図５および前述の図４を参照して説明される。
図５には、本実施形態の表示装置の駆動方法における、ＬＣ素子５０による表示期間Ｐ２からＥＬ素子６０による表示への切り替わり期間Ｐ２１（以下、単に「切り替わり期間Ｐ２１」とも称される）中の動作が示されている。図５に示されるように、ＬＣ素子５０の画素電極５１は、ＬＣ素子５０による表示期間Ｐ２中に、対向電極５３（図４参照）の電位（すなわちＣＯＭラインの電位Ｖｃｍ）と異なる任意の電位を保持しており、両者の電位差によってＬＣ素子５０の表示動作が行われている。次の切り替わり期間Ｐ２１において、画素電極５１と対向電極５３の電位差がＬＣ素子５０による表示期間Ｐ２中よりも小さくされる。画素電極５１の電位は、たとえば、対向電極５３の電位、すなわちＣＯＭラインの電位Ｖｃｍと略同じ電位にされる。好ましくは、これら電極間の電位差は略ゼロにされる。
図５に示されるように、この画素電極５１と対向電極５３との電位差の低減は、第三バスライン４３をロウレベルにする前に行われる。なお、図５において、第二および第三バスライン４２、４３のハイレベルは、それぞれ、第三トランジスタ２３および第二トランジスタ２２がオン状態となる閾値よりも高い電位であり、ロウレベルは、その閾値よりも低い電位である。また図５では、電流遮断回路１１（図４参照）によるＥＬ素子６０への電流の供給と停止が、第四バスライン４４のハイレベルおよびロウレベルとして示されている（ただし、図４の例と異なり、電流遮断回路１１は第三バスライン４３以外の信号線を介して制御されている）。図５以外のタイミングチャートにおいても、同様の記載方法が用いられている。
前述のように、ＬＣ素子５０による表示期間Ｐ２においては、ＬＣ素子５０の画素電極５１と対向電極５３の電位差に基づいて、ＬＣ素子５０による表示動作が行われている。従って、その状態で、表示装置１がＥＬ素子６０による表示期間Ｐ１に移行すると、ＬＣ素子５０が表示動作を継続してしまい、ＥＬ素子６０による表示に影響を及ぼすおそれがある。そこで、本実施形態の表示装置の駆動方法では、ＥＬ素子６０による表示期間Ｐ１に移行する前に、画素電極５１と対向電極５３との電位差が小さくなるようにされる。好ましくはその電位差は略ゼロにされる。そうすることで、ＥＬ素子６０による表示期間中に、ＬＣ素子５０を黒表示にすることができる。
図５および図６の例では、切り替わり期間Ｐ２１において、一旦、第一バスライン４１の電位を対向電極５３の電位、すなわちＣＯＭラインの電位Ｖｃｍと略同じ電位に設定することによって画素電極５１と対向電極５３との電位差を小さくしている。具体的には、第三バスライン４３がハイレベル（第二トランジスタ２２がオン状態）にあるうちに、マトリクス状に配置される複数の画素３からなる画素マトリクスの全列の第一バスライン４１の電位がＣＯＭラインの電位Ｖｃｍと略同じ電位に設定される。なお、ＬＣ素子５０による表示期間Ｐ２では、第一バスライン４１、第一トランジスタ２１のゲート電位ＶＧ１１および画素電極５１の電位は任意の値であり得るため、ＣＯＭラインの電位Ｖｃｍの高位側と低位側の両方にそれぞれの電位を示す線が描画されている。
ついで、画素マトリクスの全行の第二バスライン４２がハイレベルにされることによって第三トランジスタ２３がオン状態となり、その結果、画素電極５１の電位が、第一トランジスタ２１のゲート電位ＶＧ１１と共に、第一バスライン４１の電位、すなわち、ＣＯＭラインの電位Ｖｃｍと略同電位となる。
その後、第三バスライン４３および第二バスライン４２がロウレベルに設定される。第一バスライン４１も必要に応じて任意の電位に設定され得る。図５および図６の例では、第三バスライン４３がロウレベルにされた後に第一バスライン４１が電位Ｖｃｍから他の電位に変更されているので、画素電極５１は、そのままＶｃｍと略同じ電位を維持している。一方、第一トランジスタ２１のゲート電位ＶＧ１１は、第一バスライン４１の電位の変化に伴って変化している。この時、第一バスライン４１の電位（および、第一トランジスタ２１のゲート電位ＶＧ１１）は、第一トランジスタ２１の閾値電圧よりも絶対値が大きい値に設定されることが望ましい。そうすると、次に第四バスライン４４がハイレベルになり電源電圧が供給されると、駆動トランジスタである第一トランジスタ２１を介してＥＬ素子６０に電流が流れ、ＥＬ素子６０の寄生容量に蓄えられた電荷は放電され、第一トランジスタ２１のソース電位ＶＳ１１はゆっくりとゼロ電位に達する。なお、図５および図６の例と異なり、第二バスライン４２が第三バスライン４３よりも先にロウレベルにされてもよい。なお、画素電極５１は、画素電極５１と対向電極５３との電位差の低減のためにＣＯＭラインの電位Ｖｃｍ以外の電位にされてもよい。画素電極５１は、ＥＬ素子６０による表示に影響しない程度の黒表示をＬＣ素子５０が呈し得る任意の電位にされてもよい。
第四バスライン４４がハイレベルとなり、ＥＬ素子６０への電流の供給が開始され、第一トランジスタ２１のソース電位ＶＳ１１がゼロ電位に十分達すると、切り替わり期間Ｐ２１は終了する。
つぎに、ＥＬ素子６０による表示期間中の駆動回路１０の動作が、図６および前述の図４を参照して説明される。図６には、ＥＬ素子６０による表示期間Ｐ１中において、複数の画素３各々の表示データに基づく電圧が第一トランジスタ２１のゲート−ソース間に印加される動作の一例が示されている。図６に示されるように、ＥＬ素子６０による表示期間Ｐ１においては、第三バスライン４３がロウレベルに設定され、第二トランジスタ２２によって第一バスライン４１とＬＣ素子５０とが電気的に分離されている。ＥＬ素子６０には第四バスライン４４から電流が供給されている。
図６に示されるように、ＥＬ素子６０による表示期間Ｐ１では、まず画素マトリクスの各列の第一バスライン４１が、ゼロ電位（たとえば、ＥＬ素子６０の陰極６３（図４参照）の電位と同じ接地電位）に設定され、そして、第１行の第二バスライン４２がハイレベル（第三トランジスタ２３がオン状態）に設定される（時期ｔ０）。ＥＬ素子用補助容量Ｃ１およびＥＬ素子６０の図示されない寄生容量が放電し、第１行の第一トランジスタ２１のゲート電位ＶＧ１１とソース電位ＶＳ１１が共にゼロ電位となる。
つぎに、第一バスライン４１が電位ＶＡ（ＶＡ＞第一トランジスタ２１のスレッシュホルド電圧ＶＴ１、かつ、（ＶＡ−ＶＴ１）＜ＥＬ素子６０の順方向電圧Ｖｆ）に設定される（時期ｔ１）。第一トランジスタ２１のゲート電位ＶＧ１１が電位ＶＡと略同じ電位まで上昇する。また、ＶＡ＞ＶＴ１のため、第一トランジスタ２１のドレイン−ソース間に電流が流れ、ＥＬ素子６０の寄生容量（図示せず）が充電され、第一トランジスタ２１のソース電位ＶＳ１１がＶＡ−ＶＴ１まで上昇する（なお（ＶＡ−ＶＴ１）＜Ｖｆであるため、ＥＬ素子６０は発光しない）。従って、第一トランジスタ２１のゲート−ソース間電圧ＶＧＳはＶＴ１となる。続いて、第一バスライン４１が、電位ＶＡより大きい電位ＶＢに設定される（時期ｔ２）。第一トランジスタ２１のゲート電位ＶＧ１１は略電位ＶＢまで上昇し、ＶＧＳは、ＶＢ−（ＶＡ−ＶＴ１）となる。このように、図６の例では、表示データに基づく電位に設定される第一バスライン４１の電位ＶＡ、ＶＢに基づいた電圧（ＶＢ−ＶＡ＋ＶＴ１）が第一トランジスタ２１のゲートとソースとの間に印加される。
そして、第二バスライン４２がロウレベルに設定され（時期ｔ３）、第三トランジスタ２３がオフ状態になると、第一トランジスタ２１のゲート−ソース間電圧ＶＧＳは、ＥＬ素子用補助容量Ｃ１によって維持される。一方、ＥＬ素子６０の図示されない寄生容量の充電の進行と共に第一トランジスタ２１のソース電位ＶＳ１１が上昇し、ＶＳ１１がＶｆを超えたところでＥＬ素子６０が発光する。ＥＬ素子６０にはＶＧＳ＝ＶＢ−ＶＡ＋ＶＴ１によって定まる大きさの第一トランジスタ２１のドレイン電流が流れ、その電流値に応じた輝度の光が放射される。ここで、ＶＧＳ−ＶＴ１がＶＢ−ＶＡによって定まるため、第一トランジスタ２１のスレッシュホルド電圧ＶＴ１のばらつきが補正され、ＥＬ素子６０に流れる電流を電位ＶＡおよびＶＢの適切な選択によって制御することができる。
第１行の第一トランジスタ２１への電圧の印加が終了すると、第２行以降の第一トランジスタ２１への電圧の印加が行われ第１フレーム表示期間Ｆ１が終了する。そして、第２フレーム以降でも同様に第一トランジスタ２１のゲート−ソース間に電圧が印加される。本実施形態の表示装置の駆動方法では、第一バスライン４１とＬＣ素子５０とが電気的に分離されるので、ＬＣ素子５０への影響を懸念することなく、このように第一トランジスタ２１のばらつき補正の観点で有利な制御方法を用いることができる。なお、ＬＣ素子５０の画素電極５１は、ＥＬ素子６０による表示期間中、切り替わり期間Ｐ２１において設定された電位を維持している。たとえば、画素電極５１の電位は、対向電極５３の電位と略同じである。
つぎに、液晶表示素子（ＬＣ素子）５０による表示期間中の動作が、図７Ａ〜７Ｃおよび前述の図４を参照して説明される。図７Ａ〜７Ｃには、ＬＣ素子５０による表示期間中における各ＬＣ素子５０への駆動電圧の書き込み動作が示されている。また、図７Ａは、フレームごとに全画素のＬＣ素子５０への印加電圧の極性を切り換えるフレーム反転方式による動作の例であり、図７Ｂは、隣接する画素のＬＣ素子５０への印加電圧の極性をフレームごとに互い違いに切り替えるドット反転方式による動作の例である。また、図７Ｃは、対向電極５３の電位をフレームごとに２つの電位の間で変化させながら行われるフレーム反転方式による動作の例である。電流遮断回路１１を設けることによってＥＬ素子６０の発光が停止され得るため、ＬＣ素子５０による表示においてこのような反転駆動方式を容易に用いることができる。
図７Ａに示されるように、まず、電流遮断回路１１によって第四バスライン４４からのＥＬ素子６０への電流の供給が停止される（図７Ａ〜７Ｃは、第三バスライン４３以外の信号線を介して電流遮断回路１１が制御される例である）。また、第三バスライン４３がハイレベルにされることによってＬＣ素子５０と第三トランジスタ２３とが電気的に接続される。期間Ｐ１２は、ＥＬ素子６０による表示からＬＣ素子５０による表示への切り替わり期間を示し、期間Ｆ１は、第１フレーム（第１画面）の表示期間であり期間Ｆ２は、第１フレームに続く第２フレームの表示期間である。
ＬＣ素子５０による表示期間Ｐ２において、第一バスライン４１が、ＬＣ素子５０に印加する電圧に基づく所望の電位に設定される。期間Ｆ１では、第一バスライン４１は、ＣＯＭラインＣＭの電位Ｖｃｍよりも高い電位に設定される。図７Ａでは、第一バスライン４１は、電位Ｖ１に設定されている。続いて、画素マトリクスの第１行に配置されている第二バスライン４２がハイレベルにされ、それぞれオン状態の第二トランジスタ２２と第三トランジスタ２３を介して各列の第一バスライン４１と各列の第１行のＬＣ素子５０の画素電極５１とが電気的に接続され、画素電極５１の電位が第一バスライン４１の電位と略同じ電位に変化する。その後、第二バスライン４２がロウレベルにされ、第三トランジスタ２３がオフ状態になると、画素電極５１の電位は、寄生容量の影響によって低下するものの、ＬＣ素子５０の容量成分およびＬＣ素子用補助容量Ｃ２の作用によって少なくとも期間Ｆ１の間電位Ｖ２に維持される。このようにして、第１行のＬＣ素子５０にＶ２とＶｃｍの差電圧が書き込まれる。続いて、第２行の第二バスライン４２の電位がハイレベルにされ、同様の手順で第２行のＬＣ素子５０への書き込みが行われる。順次、全てのＬＣ素子５０への書き込みが行われ、第１フレームが終了する。なお、第一バスライン４１は、書き込み対象の行が遷移するのに応じて当然所望の電位に変えられ得るが、図７Ａの例では、第一バスライン４１は、１フレーム中全て同電位に設定されている。
第２フレームにおいても同様にＬＣ素子５０に書き込みが行われるが、第２フレームでは、第一バスライン４１には、Ｖｃｍよりも低い電位Ｖ３が設定され、画素電極５１の電位はＶ３よりもさらに低い電位Ｖ４に維持される。従って、各ＬＣ素子５０には、第１フレームとは、逆極性であるＶ４とＶｃｍの差電圧が書き込まれる。このようにして、フレーム反転方式を用いたＬＣ素子５０による表示が行われる。なお、電位Ｖ１およびＶ３は、それぞれ、ＬＣ素子５０による表示期間中に第一バスライン４１に設定され得る最大電位および最低電位であってもよく、その場合、電位Ｖ１は略６Ｖであってもよく、電位Ｖ３は略０Ｖであってもよい。また、その場合、電位Ｖ２は略５Ｖであってもよく、電位Ｖ４は略−１Ｖであってもよく、Ｖｃｍは、略２Ｖであってもよい。
図７Ｂに示されるように、ドット反転方式では、画素マトリクスの１つの列において、奇数行と偶数行とでＣＯＭラインの電位Ｖｃｍに対する極性が切り換わるように第一バスライン４１の電位が設定される。さらに、１つの行においても奇数列と偶数列とでＣＯＭラインの電位Ｖｃｍに対する極性が切り換わるように、各列に配線される第一バスライン４１の電位が設定される。そして、連続する２つのフレーム間で、同一のＬＣ素子５０の画素電極５１に印加される電位の電位Ｖｃｍに対する極性が反転するように各第一バスライン４１の電位が設定される。このようなドット反転方式を用いることによって、たとえば、反転駆動によって生じ得る画面のちらつき（フリッカ）などを小さくできることがある。第二から第四のバスライン４２〜４４の切り替わりのタイミングや、画素電極５１の電位は、図７Ａと同様であるため、その説明は省略される。
図７Ｃに示されるように、対向電極５３の電位をフレームごとに２つの電位の間で変化させながら行われるフレーム反転方式では、第一バスライン４１の電位は前述の図７Ａの例と同様に設定されるが、電位Ｖｃｍがフレームごとに変更される。図７Ｃの例では、電位Ｖｃｍは第１フレームにおいて電位Ｖ５に設定され、第２フレームでは電位Ｖ６に設定されている。一方、第一バスライン４１の電位は、第１フレームにおいて電位Ｖ５よりも高い所望の電位Ｖ７に設定され、第２フレームでは、電位Ｖ６よりも低い所望の電位Ｖ９に設定されている。ＬＣ素子５０には、第１フレームにおいて、電位Ｖｃｍよりも高い電位Ｖ８（電位Ｖ７から寄生容量の影響で低下した後の電位）と電位Ｖｃｍとの差電圧が書き込まれる。また、第２フレームでは、電位Ｖｃｍよりも低い電位Ｖ１０（電位Ｖ９から寄生容量の影響で低下した後の電位）と電位Ｖｃｍとの差電圧がＬＣ素子５０に書き込まれる。このような駆動方式を用いることによって、第一バスライン４１に設定し得る電位の範囲が狭い場合でも、ＬＣ素子５０への大きな書き込み電圧を得ることができる。従って、第一バスライン４１の電位の生成手段（たとえばデータ線ドライバ１３（図１参照））として汎用的で安価なデバイスを用い得ることがある。なお、電位Ｖ５は略−１Ｖであってもよく、電位Ｖ６は略２Ｖであってもよい。また、電位Ｖ７およびＶ９は、それぞれ、図７Ｃの例の駆動方式において、ＬＣ素子５０による表示期間中に第一バスライン４１に設定され得る最大電位および最低電位であってもよく、その場合、電位Ｖ７は略３Ｖであってもよく、電位Ｖ９は略０Ｖであってもよい。また、その場合、電位Ｖ８は略２Ｖであってもよく、電位Ｖ１０は略−１Ｖであってもよい。第二から第四のバスライン４２〜４４の切り替わりのタイミングは図７Ａと同様であるため、その説明は省略される。
本実施形態では、電流遮断回路１１を設けることによってＥＬ素子６０の発光が停止され得るため、ＬＣ素子５０による表示において、このように多様な反転駆動方式を容易に用いることができる。各フレーム間で行ごとにＬＣ素子５０に書き込む電圧の極性を反転させる所謂１Ｈ反転方式や、列ごとに反転させる所謂カラム反転方式が用いられてもよい。表示装置１の用途などに応じて適切な反転駆動方式を用いてＬＣ素子５０の焼き付きを防止することができる。
つぎに、本実施形態の表示装置１の変形例について、図面を参照しながら説明する。図８Ａには、本実施形態の表示装置１の駆動回路１０の第一変形例が示されている。図８Ａに示されるように、第一変形例の駆動回路１０では、複数の画素３（図１参照）の各々は、有機ＥＬ表示素子６０に並列に接続された第四トランジスタ２４をさらに備えている。図８Ａの例では、第四トランジスタ２４は、ｎチャネル電界効果型トランジスタ（ｎ−ＦＥＴ）であり、そのドレインは、ｎ−ＦＥＴである第一トランジスタ２１のソース、有機ＥＬ表示素子６０の陽極６１、およびＥＬ素子用補助容量Ｃ１の一端に接続されている。また、第四トランジスタのソースはＥＬ素子６０の陰極６３と共に接地線Ｅに接続され、ゲートは第六バスライン４６に接続されている。第六バスライン４６は、たとえば走査線ドライバ１２（図１参照）に接続されている。第四トランジスタ２４を備える点を除いて図８Ａに示される第一変形例は、図３に示される駆動回路１０の例と同じである。図３の例と同様の構成要素には同一の符号が付され、その説明は省略される。
図８Ｂに示されるように、図８Ａに示される第一変形例では、切り替わり期間Ｐ２１において、第六バスライン４６がハイレベルになり、第四トランジスタ２４がオン状態となって、第一トランジスタ２１のソースが第四トランジスタ２４を介して接地線Ｅと接続される点が、前述の図３および図６の例と異なる。
まず、第三バスライン４３がハイレベルの間に、第六バスライン４６は、第二バスライン４２と共にハイレベルにされ、第三トランジスタ２３および第四トランジスタ２４はオン状態となって、第一トランジスタ２１のソースは第四トランジスタ２４を介して接地線Ｅと接続される。従って、ＥＬ素子６０の図示されない寄生容量に蓄えられた電荷は放電され、第一トランジスタ２１のソース電位ＶＳ１１はゼロ電位になる。この時、第一バスライン４１の電位はＶｃｍと略同じ電位にされており、第一トランジスタ２１のゲート電位ＶＧ１１およびＬＣ素子５０の画素電極５１の電位はＶｃｍと略同じ電位になってＬＣ素子５０の残留電荷は放電される。その後、第三バスライン４３はロウレベルとなり、ＬＣ素子５０は他の構成要素と電気的に分離され、画素電極５１の電位は略Ｖｃｍに保たれる。
さらにその後、第一バスライン４１の電位は必要に応じて任意の電位に設定され、第一トランジスタ２１のゲート電位ＶＧ１１もそれに追随した電位になる。この時、前述の図３および図６の例では、第一バスライン４１の電位が、好ましくは第一トランジスタ２１の閾値電圧よりもわずかに大きい値に設定され、第一トランジスタ２１に電流を流すことによって、そのソース電位ＶＳ１１がゼロ電位に落とされた。一方、図８Ａおよび図８Ｂの例では、最初に第六バスライン４６によってソース電位ＶＳ１１が接地線Ｅの電位（ゼロ電位）に落とされるので、第一トランジスタ２１の閾値電圧よりも絶対値が小さい値に第一バスライン４１の電位を設定することができる。そうすることで第一トランジスタ２１がオフ状態となるため、切り替わり期間Ｐ２１において第四バスライン４４がハイレベルになって電源電圧が印加された瞬間に、ＥＬ素子６０が余計な発光をしないように抑制することができる。このように、有機ＥＬ表示素子６０に並列に接続された第四トランジスタ２４をさらに備えることで、第一トランジスタ２１のソース電位ＶＳ１１を、より確実に、かつ、短い時間でゼロ電位にすることができ、ＥＬ素子６０の駆動電流を正確に制御することができる。また、ＥＬ素子６０による表示への切り替わりの瞬間にＥＬ素子６０が余計な発光をすることを防ぐことができる。図８Ｂに示されるタイミングチャートは、この点を除いて図６に示されるタイミングチャートと同じであるため、その他の動作についての説明は省略される。
図９Ａには、本実施形態の表示装置１の駆動回路１０の第二変形例が示されている。図９Ａに示されるように、第二変形例の駆動回路１０では、複数の画素３（図１参照）の各々は、第四バスライン４４と第一トランジスタ２１との間に接続された第十トランジスタ３０をさらに備えている。図９Ａの例では、第十トランジスタ３０は、ｎチャネル電界効果型トランジスタ（ｎ−ＦＥＴ）であり、そのドレインは、第四バスライン４４に接続され、ソースが第一トランジスタ２１のドレインに接続されている。そして、第十トランジスタ３０のゲートは第七バスライン４７に接続されている。第七バスライン４７は、たとえば走査線ドライバ１２（図１参照）に接続されている。なお、第十トランジスタ３０は、前述の電流遮断回路１１（図４参照）を構成する電界効果型トランジスタであってもよい。第十トランジスタ３０を備える点を除いて図９Ａに示される第二変形例は、図３に示される駆動回路１０の例と同じである。図３の例と同様の構成要素には同一の符号が付され、その説明は省略される。
図９Ｂに示されるように、図９Ａに示される第二変形例では、切り替わり期間Ｐ２１において、第七バスライン４７がハイレベルになり、第十トランジスタ３０がオン状態となって第四バスライン４４の電源電圧が第一トランジスタ２１のドレインに印加される点が、前述の図３および図４の例と異なる。
まず、第三バスライン４３がハイレベルの間に、第二バスライン４２が全段ハイレベルになり、ＣＯＭラインの電位Ｖｃｍと略同じ電位に設定されている第一バスライン４１の電位が、第一トランジスタ２１のゲートに印加される。第一トランジスタ２１のゲート電位ＶＧ１１およびＬＣ素子５０の画素電極５１の電位はＶｃｍと略同じ電位になり、ＬＣ素子５０の残留電荷が放電される。その後、第三バスライン４３はロウレベルとなり第二トランジスタ２２がオフとなって、ＬＣ素子５０は他の構成要素と電気的に分離され、画素電極５１の電位はＶｃｍに保たれる。
さらにその後、第一バスライン４１の電位は必要に応じて任意の電位に設定され、第一トランジスタ２１のゲート電位ＶＧ１１もそれに追随した電位になる。この時、第一バスライン４１の電位（および、第一トランジスタ２１のゲート電位ＶＧ１１）は、第一トランジスタ２１の閾値電圧よりも絶対値が大きい値に設定されることが望ましい。そうすると、次に第七バスライン４７及び第四バスライン４４がハイレベルになり電源電圧が供給されると、駆動トランジスタである第一トランジスタ２１を介してＥＬ素子６０に電流が流れ、ＥＬ素子６０の寄生容量に蓄えられた電荷は放電され、第一トランジスタ２１のソース電位ＶＳ１１はゆっくりとゼロ電位に達する。このように、電源電圧との接続を制御する第十トランジスタ３０をさらに備えることで、ＥＬ素子６０の発光状態（オン/オフ）を自由に制御することができ、任意の階調をより精度良く表現することができる。図９Ｂに示されるタイミングチャートは、上記の点を除いて図６に示されるタイミングチャートと同じであるため、その他の動作についての説明は省略される。
図１０Ａには、本実施形態の表示装置１の駆動回路１０の第三変形例が示されている。図１０Ａに示されるように、第三変形例の駆動回路１０では、第一トランジスタ２１、第二トランジスタ２２および第三トランジスタ２３がｐチャネル電界効果型トランジスタ（ｐ−ＦＥＴ）である点が、図３に示される例と異なっている。そのため、第三トランジスタ２３のドレインが、第一トランジスタ２１のゲートおよび第二トランジスタ２２のソースに接続されている。第三トランジスタ２３のソースが第一バスライン４１に接続され、第二トランジスタ２２のドレインがＬＣ素子５０の画素電極５１に接続されている。また、第一トランジスタ２１のソースが第四バスライン４４に接続され、そのドレインがＥＬ素子６０の陽極６１に接続されている。従って、ＥＬ素子用補助容量Ｃ１の一端は、第一トランジスタ２１のソースと共に第四バスライン４４に接続されている。第一から第三のトランジスタ２１〜２３がｐ−ＦＥＴである点を除いて図１０Ａに示される第三変形例は、図３に示される駆動回路１０の例と同じである。図３の例と同様の構成要素には同一の符号が付され、その説明は省略される。
図１０Ｂには、図１０Ａに示される第三変形例の駆動回路１０におけるＥＬ素子６０による表示期間中の動作が示されている。第一トランジスタ２１が図１０Ａのようにｐ−ＦＥＴであり、そのソースが第四バスライン４４に接続される場合、ソース電位が安定するため、前述の図６に示される第一トランジスタ２１への電圧の印加方法と異なるシンプルな方法を用いることができる。すなわち、図１０Ｂに示されるように、第一バスライン４１は、画素マトリクスの各行の第一トランジスタ２１への電圧印加の際に、単に、第一トランジスタ２１のゲートにセットされるべき電位に設定される。図１０Ｂの第一バスライン４１の電位を示す段には、画素マトリクスの行ごとに、第一バスライン４１がハイレベル（ＶＨ）からロウレベル（ＶＬ）、および、ロウレベルからハイレベルに設定される場合の電位の変化が重ねて示されている（図１０Ｂでは、第一バスライン４１から第一トランジスタ２１のゲートまでの間の容量成分の影響で電位が緩やかに変化するように描かれている）。同様に、各行の第一トランジスタ２１のゲート電位ＶＧ１１、ＶＧ１２を示す段には、各ゲート電位がハイレベルからロウレベル、および、ロウレベルからハイレベルに設定される場合の電位の変化が重ねて示されている。また、第二トランジスタ２２および第三トランジスタ２３はｐ−ＦＥＴであるため、第三バスライン４３および第二バスライン４２がそれぞれロウレベルのときに、第二トランジスタ２２および第三トランジスタ２３は、それぞれオン状態となる。
図１１Ａには、本実施形態の表示装置１の駆動回路１０の第四変形例が示されている。図１１Ａに示されるように、第四変形例の駆動回路１０では、第一トランジスタ２１がｐチャネル電界効果型トランジスタ（ｐ−ＦＥＴ）である点が図３に示される例と異なっている。従って、第一トランジスタ２１のソースが、ＥＬ素子用補助容量Ｃ１の一端と共に、第四バスライン４４に接続され、そのドレインがＥＬ素子６０の陽極６１に接続されている。前述の図１０Ａの例と同様に、第一トランジスタ２１がｐ−ＦＥＴであるため、第一トランジスタ２１への電圧の印加の際にシンプルな方法を用いることができる。一方、第二および第三のトランジスタ２２、２３は、キャリアの移動度が高いｎチャネル電界効果型トランジスタであるため、ＬＣ素子５０への駆動電圧の書き込みを短い時間で行うことができる。第一トランジスタ２１がｐ−ＦＥＴである点を除いて図１１Ａに示される第四変形例は、図３に示される駆動回路１０の例と同じである。図３の例と同様の構成要素には同一の符号が付され、その説明は省略される。
図１１Ｂに示されるように、図１１Ａに示される第四変形例においても、前述の図１０Ａに示される第三変形例と同様に、第一バスライン４１には、画素マトリクスの各行の第一トランジスタ２１への電圧印加の際に、単に、第一トランジスタ２１のゲートにセットされるべき電位が設定される。第四変形例においても、このようにシンプルな印加方法を用いることができる。なお、図１１Ｂにおいて、第三バスライン４３および第二バスライン４２がそれぞれハイレベルのときに、ｎチャネル電界効果型トランジスタである第二トランジスタ２２および第三トランジスタ２３が、それぞれオン状態となる。
＜実施形態２＞
つぎに実施形態２の表示装置について、図面を参照しながら説明する。なお、実施形態２の表示装置は、主に、各画素３の駆動回路に関して、実施形態１の表示装置と異なる。一方、実施形態２の表示装置の構造や、複数の画素３の配列などは、図２および図１に例示される実施形態１の表示装置１の構造や画素３の配列と同様である。従って、主に、実施形態２に係る駆動回路１０ａが説明され、実施形態１と同様の構成要素についての説明は省略される。図１２には駆動回路１０ａの一例が示されている。
図１２に示されるように、本実施形態に係る駆動回路１０ａは、前述の実施形態１に係る駆動回路１０と同様に、第一バスライン４１と、第二バスライン４２と、第三バスライン４３と、有機ＥＬ表示素子６０に電流を供給する第四バスライン４４と、を少なくとも含み、有機ＥＬ表示素子（ＥＬ素子）６０は、液晶表示素子（ＬＣ素子）５０の画素電極５１および対向電極５３と電気的に分離してそれぞれ形成された陽極６１および陰極６３を備えている。さらに、駆動回路１０ａは、前述の駆動回路１０と同様に、ＥＬ素子６０に供給される電流の大きさを第一バスライン４１の電位に基づいて変化させる第一トランジスタ２１と、第二トランジスタ２２と、第二バスライン４２の電位に基づいて第一トランジスタ２１および第二トランジスタ２２と第一バスライン４１とを電気的に接続する第三トランジスタ２３と、を備えている。そして、本実施形態では、第一トランジスタ２１、第二トランジスタ２２および第三トランジスタ２３がｐチャネル電界効果型トランジスタ（ｐ−ＦＥＴ）であり、第一トランジスタ２１のソースと第三トランジスタ２３のドレインとが接続されると共に、第三トランジスタ２３のソースが第一バスライン４１に接続されている。また、第一トランジスタ２１のゲートと第二トランジスタ２２のソースとが接続されると共に、第二トランジスタ２２のドレインが液晶表示素子５０の画素電極５１に接続されている。そして、駆動回路１０ａは、さらに、第二バスライン４２の電位に基づいて第一トランジスタ２１のゲートと第一トランジスタ２１のドレインとを略短絡すべく設けられた第五トランジスタ２５を備えている。さらに、駆動回路１０ａは、第一トランジスタ２１のソースと第四バスライン４４とを電気的に接続するかまたは分離する第六トランジスタ２６と、第一トランジスタ２１のドレインと有機ＥＬ表示素子６０の陽極６１とを電気的に接続するかまたは分離する第七トランジスタ２７と、を備えている。
第五トランジスタ２５のドレインは第一トランジスタ２１のゲートに接続され、第五トランジスタ２５のソースは第一トランジスタのドレインに接続され、第五トランジスタ２５のゲートが、第二バスライン４２に接続されている。また、第六トランジスタ２６のソースが第四バスライン４４に接続され、第六トランジスタ２６のドレインが第三トランジスタ２３のドレインと共に第一トランジスタ２１のソースに接続されている。ＥＬ素子用補助容量Ｃ１は、第一トランジスタ２１のゲートと第四バスライン４４との間に接続されている。また、第七トランジスタ２７のソースが第一トランジスタ２１のドレインおよび第五トランジスタ２５のソースに接続され、第七トランジスタ２７のドレインがＥＬ素子６０の陽極６１に接続されている。そして、図１２の例では、第六トランジスタ２６のゲートおよび第七トランジスタ２７のゲートは共に第八バスライン４８に接続されている。
なお、第一トランジスタ２１のゲートは、第五トランジスタ２５がオン状態となって、第一トランジスタ２１のゲートとドレインとが短絡されると、そのソースとの間で所謂ダイオード接続された状態となる。その場合、第一トランジスタ２１のゲートには、第三トランジスタ２３を介して、第一バスライン４１に基づく電位（具体的にはスレッシュホルド電圧の大きさだけソース電位よりも低下した電位）が設定される。従って第一トランジスタ２１は、ＥＬ素子６０に供給される電流の大きさを第一バスライン４１の電位に基づいて変化させ得る。また、そのように、第一トランジスタ２１のソースとドレインとがダイオード接続され得るため、第三トランジスタ２３は、第二バスライン４２の電位に基づいて、第二トランジスタ２２のソースを第一バスライン４１に電気的に接続し得る。図１２に示される駆動回路を用いることによって、第一トランジスタ２１のゲート−ソース間の電圧においてスレッシュホルド電圧を補償することができるので、スレッシュホルド電圧のばらつきの影響を小さくすることができ、ＥＬ素子６０に流れる電流を精緻に制御することができる。
また、図１２の例では、実施形態２の表示装置に備えられる複数のバスラインは、複数の画素３（図１参照）における行毎に設けられていて後述の第一トランジスタ２１のゲート電位の初期化の際に第一トランジスタ２１のゲートに電気的に接続される第五バスライン４５をさらに含んでいる。また、図１２の例では、複数の画素３の各々の駆動回路１０ａは、第五バスライン４５と第一トランジスタ２１のゲートとを電気的に接続するかまたは分離する第八トランジスタ２８と、第二バスライン４２の電位に基づいて有機ＥＬ表示素子６０を放電させるべく設けられた第九トランジスタ２９とを備えている。
すなわち、第八トランジスタ２８のソースは第一トランジスタ２１のゲートおよび第二トランジスタ２２のソースに接続され、第八トランジスタ２８のドレインは第五バスライン４５に接続されている。図１２の例では、第八トランジスタ２８のゲートは、第九バスライン４９に接続されている。また、第九トランジスタ２９のソースはＥＬ素子６０の陽極６１に接続され、ドレインは第五バスライン４５に接続されている。第九トランジスタ２９を備えることによって、有機ＥＬ表示素子６０の残留電荷による表示ムラの発生などを防ぐことができる。図１２の例では、第九トランジスタ２９のゲートは第二バスライン４２に接続されている。なお、図１２の例では、第五から第九のトランジスタ２５〜２９は、全てｐチャネル電界効果型トランジスタであり、第五および第八のバスライン４５、４８は、たとえば走査線ドライバ１２（図１参照）に接続されている。第九バスライン４９は、走査線ドライバ１２に接続されていてもよいが、本実施形態では、走査線ドライバ１２に対して独立して動作し得る第二走査線ドライバ１２ａ（図１参照）に接続されている。
なお、第一トランジスタ２１のゲート電位の「初期化」は、第一トランジスタ２１のゲート−ソース間に表示データに基づく電圧を印加する前に、第一トランジスタ２１のゲート電位を予め定められた初期電位に設定することを意味している。たとえば、第一トランジスタ２１のゲート電位は、初期化の際に、第五バスライン４５の電位に設定される。初期化の際に、ＥＬ素子用補助容量Ｃ１が充電または放電される。
図１２に示される駆動回路１０ａを例に、図１３および図１４を参照して実施形態２の表示装置の駆動方法を説明する。図１３および図１４には、本発明の実施形態２の表示装置の駆動方法における、ＬＣ素子による表示期間Ｐ２からＥＬ素子による表示への切り替わり期間Ｐ２１、およびＥＬ素子による表示期間Ｐ１中の動作の例が示されている。実施形態２の表示装置の駆動方法は、前述の実施形態１の表示装置の駆動方法と同様に、ＥＬ素子６０による表示を行うときに、表示データに基づく電圧を第一トランジスタ２１のゲートとソースとの間に印加し、かつ、第一バスライン４１と液晶表示素子５０とを、第二トランジスタ２２を用いて電気的に分離することを特徴としている。また、実施形態２の表示装置の駆動方法は、ＬＣ素子５０による表示を行うときに、第三トランジスタ２３をオン状態にすることによって第一バスライン４１とＬＣ素子５０の画素電極５１とを電気的に接続し、さらに、ＥＬ素子６０による表示への切り換えにおいて、第二トランジスタ２２をオフ状態にする前に画素電極５１と対向電極５３との間の電位差を減少させる、ことを特徴としている。
そして、実施形態２の表示装置の駆動方法は、さらに、図１３および図１４に示されるように、切り替わり期間Ｐ２１において、ＬＣ素子５０の画素電極５１と対向電極５３との間の電位差を減少させることに加えて、第二トランジスタ２２をオフ状態（第三バスライン４３をハイレベル）にした後に、第一トランジスタ２１のゲート電位を初期電位Ｖｉｎｉに設定することを含んでいる。このゲート電位の初期化は、表示データに基づく電圧を第一トランジスタ２１のゲートとソースとの間に印加する前に行われる。
まず、切り替わり期間Ｐ２１においてＬＣ素子５０の画素電極５１と対向電極５３との間の電位差を減少させる方法について説明する。この電位差の低減は、図１３および図１４に示されるように、後述の初期化期間Ｐｉｎｉの前の残留電荷解消期間Ｐｄｉｓに行われる。
図１３に示される電位差の低減方法の一例では、第三バスライン４３がロウレベルの状態（第二トランジスタ２２がオンの状態）で、第五バスライン４５の電位がＬＣ素子５０の対向電極５３の電位、すなわちＣＯＭラインの電位Ｖｃｍと略同じ電位に設定される。そして、画素マトリクスの全行の第九バスライン４９がロウレベルにされる。そうすることによって、第八トランジスタ２８がオン状態にされ、第二トランジスタ２２および第八トランジスタ２８を介して画素電極５１と第五バスライン４５とが電気的に接続される。その結果、画素電極５１の電位は、ＣＯＭラインの電位Ｖｃｍ、すなわち、対向電極５３の電位と略同じ電位になる。このようにして、第二トランジスタ２２をオン状態からオフ状態にする前に画素電極５１と対向電極５３との間の電位差を減少させることができる。その後、全行の第九バスライン４９がハイレベルにされ、その前または後に、第三バスライン４３がハイレベル（第二トランンジスタ２２がオフ）にされる。第五バスライン４５の電位は、第九バスライン４９および第三バスライン４３の少なくともいずれかがハイレベルにされた後、電位Ｖｃｍ以外の任意の電位に変更され得るが、好ましくは、次の初期化期間Ｐｉｎｉにおいて設定される初期電位Ｖｉｎｉに設定される。また、第一トラジスタ２１のゲートは、第九バスライン４９がロウレベルになるのに伴って電位Ｖｃｍと略同じ電位に設定されている。なお、図１３では、第一バスライン４１の電位は、第三バスライン４３がロウレベルの間、電位Ｖｃｍと略同じ電位に設定され、その後、初期電位Ｖｉｎｉに設定されている。しかし、図１３に示される電位差の低減方法の例では、第九バスライン４９が第二走査線ドライバ１２ａに接続されて他のバスライン（たとえば第二バスライン４２）と独立して制御される場合、残留電荷解消期間Ｐｄｉｓ中、第一バスライン４１は任意の電位に設定され得る。第二バスライン４２がハイレベルである限り、第一バスライン４１は、第一トランジスタ２１のゲートや画素電極５１と電気的に分離されるからである。
図１４に示される画素電極５１と対向電極５３との間の電位差の低減方法の他の例では、第三バスライン４３がロウレベルの状態（第二トランジスタ２２がオンの状態）で、まず、第一トランジスタ２１のゲート電位が初期電位Ｖｉｎｉに設定される。この設定は、後述の初期化期間Ｐｉｎｉ中の第一トランジスタ２１のゲート電位の初期化と同様の方法で行われ得る。すなわち、第五バスライン４５が初期電位Ｖｉｎｉに設定された状態で、全行の第九バスライン４９がロウレベルにされる。この際、図１４に示されるように、第二バスライン４２がハイレベルであれば、第一バスライン４１は任意の電位に設定され得る。なお、図１４において初期電位Ｖｉｎｉは、ＣＯＭラインの電位Ｖｃｍ（次に第一バスライン４１に設定される電位）よりも低い電位であって、電位Ｖｃｍとの電位差の絶対値が第一トランジスタ２１のスレッシュホルド電圧ＶＴ１の絶対値以上である電位である。
全行の第九バスライン４９がハイレベルに戻された後、第一バスライン４１の電位が、対向電極５３の電位、すなわちＣＯＭラインの電位Ｖｃｍと略同じ電位に設定される（時期ｔ４）。さらに、画素電極５１と対向電極５３との間の電位差低減の対象である行の第二バスライン４２がロウレベルにされ（時期ｔ５）、第三トランジスタ２３および第五トランジスタ２５がオン状態にされる。第五トランジスタ２５がオン状態となることによって、第一トランジスタ２１のドレインとゲートとが電気的に接続される。すなわち、第一トランジスタ２１のソースとゲートとが所謂ダイオード接続の状態となり、第一バスライン４１と画素電極５１とが、第三、第一、第五および第二のトランジスタ２３、２１、２５、２２を介して電気的に接続される。その結果、画素電極５１の電位が、第一バスライン４１に設定された電位Ｖｃｍに近い電位（たとえば、Ｖｃｍよりも第一トランジスタ２１のスレッシュホルド電圧ＶＴ１だけ低い電位）となり得る。このようにして、画素電極５１と対向電極５３との間の電位差が減少されてもよい。あるいは、時期ｔ５における第一バスライン４１の設定電位を、予め、第一トランジスタ２１のスレッシュホルド電圧ＶＴ１の分だけＶｃｍよりも高い電位に設定し、ダイオード接続状態の第一トランジスタ２１を介して画素電極５１に印加される電位が略Ｖｃｍになるようにしてもよい。このようにして、画素電極５１と対向電極５３との間の電位差を略ゼロにしてもよい。
続いて、画素マトリクスの各行の第二バスライン４２が順にロウレベルにされ、各行のＬＣ素子５０の画素電極５１と対向電極５３との電位差が順に減少される。全ての行のＬＣ素子５０について、画素電極５１と対向電極５３との電位差が減少されると、第三バスライン４３はハイレベルにされる（時期ｔ６）。なお、各行の第二バスライン４２は、各行の画素電極５１の電位が対向電極５３の電位に近い電位になり次第、ハイレベルに戻される。第一バスライン４１は、このように全ての行の第二バスライン４２がハイレベルにされた後、電位Ｖｃｍ以外の任意の電位に変更され得るが、次の初期化期間Ｐｉｎｉにおいて書き込まれる電位に相当する初期電位Ｖｉｎｉに設定されることが好ましい。なお、第一トラジスタ２１のゲートは、初期電位Ｖｉｎｉに設定された後、第二バスライン４２がロウレベルになるのに伴ってＶｃｍに近い電位に遷移している。第五バスライン４５の電位は、初期電位Ｖｉｎｉで一定であってもよく、第一トランジスタ２１のゲート電位が初期電位Ｖｉｎｉに設定された後に任意の電位に変更されてもよい。図１４に示される方法では、第五バスライン４５が例えば電位Ｖｉｎｉで一定の状態で、画素電極５１と対向電極５３との間の電位差を減少させることができる。なお、本実施形態の表示装置の駆動方法においても、前述の実施形態１の方法と同様に、画素電極５１は、対向電極５３との間の電位差の低減のためにＣＯＭラインの電位Ｖｃｍ以外の電位にされてもよい。
つぎに、切り替わり期間Ｐ２１のうち、第一トランジスタ２１のゲート電位が初期電位Ｖｉｎｉに設定される初期化期間Ｐｉｎｉについて説明する。初期電位Ｖｉｎｉは、有機ＥＬ表示素子６０による表示に切り替えた後に最初に第一バスライン４１に設定すべき第一電位よりも低い電位であって第一電位との電位差の絶対値が第一トランジスタ２１のスレッシュホルド電圧（ＶＴ１）の絶対値以上である電位である。第一電位は、図１３および図１４の例では、電位Ｖ１Ｌから電位Ｖ１Ｈまでの範囲内の電位であり、電位Ｖ１Ｈは、最初に第一バスライン４１に設定され得る電位のうちの最高電位を示しており、Ｖ１Ｌは最低電位を示している。従って、第一トランジスタ２１のゲートは、切り替わり期間Ｐ２１において、電位Ｖ１Ｌから電位Ｖ１Ｈまでの範囲内にある第一電位を、ＶＴ１の絶対値以上の差を持って下回る初期電位Ｖｉｎｉに設定される。なお、図１３および図１４は、初期化期間ＰｉｎｉおよびＥＬ素子６０による表示期間Ｐ１に関して同様のチャートを示しているため、以下の設明では、主に図１３が参照される。
初期化期間Ｐｉｎｉでは、第八バスライン４８がハイレベル（第六トランジスタ２６および第七トランジスタ２７がオフ状態）にされ、第五バスライン４５の電位が初期電位Ｖｉｎｉに設定される。なお、Ｖｉｎｉは固定電源に接続された定電圧であってもよいし、走査線回路に接続された電圧信号であってもよい。そして、画素マトリクスの全行の第九バスライン４９がロウレベルにされる。すなわち、全行の第八トランジスタ２８がオン状態にされ、その結果、全行の第一トランジスタ２１のゲート電位ＶＧ１１が、第五バスライン４５の電位Ｖｉｎｉに設定される。第一トランジスタ２１のゲート電位ＶＧ１１が初期電位Ｖｉｎｉに設定されると、全行の第九バスライン４９がハイレベルに設定され、初期化期間Ｐｉｎｉが終了する。初期化期間Ｐｉｎｉの終了後、第五バスライン４５の電位は、初期電位Ｖｉｎｉ以外の任意の電位に変更されてもよい。また、初期化期間Ｐｉｎｉ中の第一バスライン４１の電位は、第二バスライン４２がハイレベルである限り、任意の電位に設定されてもよいが、好ましくは初期電位Ｖｉｎｉと略同じ電位に設定される。
ＥＬ素子６０による表示に切り替わる前のＬＣ素子５０による表示期間中には、ＬＣ素子５０の画素電極５１は表示データに基づく任意の電位に設定されており、第一トランジスタ２１のゲートも略同じ電位を維持している。その状態でＥＬ素子６０による表示期間に移行した場合、最初に第一バスライン４１に設定される第一電位が、第一トランジスタ２１のゲート電位よりも低い電位であると、第一トランジスタ２１のソース−ゲート間が逆バイアスの状態になる。その場合、第一トランジスタ２１のゲート−ソース間に、ＥＬ素子６０による表示のための所望の電圧を印加できないことがある。なお、前述のように、本実施形態では、切り替わり期間Ｐ２１中に、第一トランジスタ２１のゲートは、対向電極５３と略同じ電位となり得る。しかし、その場合でも、第一電位の大きさ次第で、第一トランジスタ２１のソース−ゲート間は逆バイアスの状態になり得る。そのため、本実施形態の駆動方法では、表示データに基づく電圧を第一トランジスタ２１のゲートとソースとの間に印加する前に、第一トランジスタ２１のゲート電位ＶＧ１１を初期電位Ｖｉｎｉに設定している。
第一トランジスタ２１のゲート電位ＶＧ１１の初期化は、画素マトリクスの全行の第一トランジスタ２１に対して一斉に行われ得る。その場合、少なくとも第１フレーム表示期間Ｆ１中は、各行の第一トランジスタ２１への電圧の印加の際に、行ごとに初期化が行われなくてもよい。しかし、第一トランジスタ２１のゲート電位の初期化は、表示データに基づく電圧をそれぞれの行の第一トランジスタ２１に印加する際に、行ごとに行われてもよい。なお、好ましくは、第２フレーム表示期間Ｆ２以降も、直前のフレーム中に第一トランジスタ２１のゲートに設定された電位に影響されずに第一トランジスタ２１に電圧を印加できるように、第一トランジスタ２１のゲート電位ＶＧ１１が初期化される。その場合も、初期化が全行一斉に行われてもよく、行ごとに行われてもよい。
なお、第九バスライン４９は、第二バスライン４２などと共に走査線ドライバ１２に接続されていてもよい。たとえば、画素マトリクスの各行に接続される第九バスライン４９として、その行の隣接行に接続された第二バスライン４２が利用されてもよい。そうすることによって、必要なバスラインの総数や走査線ドライバの数を少なくできることがある。しかし、そのように隣接行の第二バスライン４２を第九バスライン４９として利用する場合、前述の残留電荷解消期間Ｐｄｉｓや初期化期間Ｐｉｎｉにおいて全行の第九バスライン４９をロウレベルにする際に、第二バスライン４２もロウレベルとなる。その結果、第五バスライン４５に加えて第一バスライン４１も、第一トランジスタ２１のゲートや画素電極５１と電気的に接続される。そのような状況でも安定した動作が得られるように、第一トランジスタ２１のゲート電位ＶＧ１１を初期電位Ｖｉｎｉに設定する際には、第一バスライン４１の電位を初期電位Ｖｉｎｉと略同じ電位に設定するのが好ましい。また、前述の図１３に示される方法でＬＣ素子５０の残留電荷を解消する際には、第一バスライン４１の電位を、第五バスライン４５の電位（たとえば電位Ｖｃｍ）と略同じ電位に設定することが好ましい。
つぎに、本実施形態の駆動方法によるＥＬ素子６０による表示期間Ｐ１中の動作について説明する。なお、本実施形態の駆動方法では、ＬＣ素子５０による表示に関して、第三および第二のトランジスタ２３、２２に加えて第一トランジスタ２１を介してＬＣ素子５０に電圧が印加される点だけが、実施形態１の駆動方法と異なっている。そのため、ＬＣ素子５０による表示期間中の動作の説明は省略される。
図１３に示されるように、初期化期間Ｐｉｎｉの終了後、電圧設定期間Ｐｓｔにおいて、第二バスライン４２がロウレベルにされることによって、第一バスライン４１と第一トランジスタ２１のソースとが電気的に接続されると共に、第一トランジスタ２１のゲートと第一トランジスタ２１のドレインとが電気的に接続される。
第一トランジスタ２１のゲートとドレインとが略短絡されるため、前述のように第一トランジスタ２１が所謂ダイオード接続の状態となり、第一トランジスタ２１のゲートは、第一バスライン４１の電位（たとえばＶ１Ｈ）から第一トランジスタ２１のスレッシュホルド電圧（ＶＴ１）だけ低い電位となる。第一バスライン４１は、表示データに基づく電位に設定されているため（図１３では、前述の図１０Ｂと同様に、容量成分の影響で電位が緩やかに変化するように描かれている）、表示データに基づく電位が第一トランジスタ２１のゲートに印加される。電圧設定期間Ｐｓｔでは、第八バスライン４８がハイレベルにあるため、第六および第七トランジスタ２６、２７はオフ状態にあり、そのため、ＥＬ素子６０は発光していない。一方、ＥＬ素子用補助容量Ｃ１には、第一トランジスタ２１のゲートと第四バスライン４４との差電圧に相当する電荷が蓄積されている。なお、図１３および図１４において第一バスライン４１の電位を示す段には、画素マトリクスの行ごとに、第一バスライン４１がハイレベル（Ｖ１Ｈ）からロウレベル（Ｖ１Ｌ）、および、ロウレベルからハイレベルに設定される場合の電位の変化が重ねて示されている。同様に、第一トランジスタ２１のゲート電位ＶＧ１１を示す段には、各ゲート電位に、第一バスライン４１の電位が書き込まれて、ハイレベル（ＶＧＨ）に設定される場合、および、ロウレベル（ＶＧＬ）に設定される場合の電位の変化が重ねて示されている。
また、電圧設定期間Ｐｓｔでは、第二バスライン４２がロウレベルのため、第五トランジスタ２５と共に、第九トランジスタ２９がオン状態となる。すなわち、図１３の例の方法は、第一トランジスタ２１のゲートとドレインとが電気的に接続されるときに、第九トランジスタ２９を介して有機ＥＬ表示素子６０を放電させることを含んでいる。このように発光前にＥＬ素子６０を放電させることによって表示ムラなどの発生を抑制することができる。
表示データに基づく電位が第一トランジスタ２１のゲートに印加され、図１３に示されるようなゲート電位の変化が飽和した後、第二バスライン４２がハイレベルにされ、電圧設定期間Ｐｓｔが終了する。第二バスライン４２がハイレベルにされることによって、第三および第五のトランジスタ２３、２５がオフ状態となり、その結果、第一トランジスタ２１のゲートとドレインとが電気的に分離される。また、第一トランジスタのソースが第一バスライン４１から分離される。
その状態で、発光期間Ｐｅｍにおいて、第八バスライン４８がロウレベルに設定され、第六および第七トランジスタ２６、２７がオン状態となる。第六トランジスタ２６がオン状態となることによって、第一トランジスタ２１のソースが第四バスライン４４に電気的に接続される。その結果、第一トランジスタ２１のゲートとソースの間には、電圧設定期間ＰｓｔにおけるＥＬ素子用補助容量Ｃ１の両端の間の電圧が印加される。このゲートーソース間電圧に基づいて、第一トランジスタ２１にドレイン電流が流れ、オン状態の第七トランジスタ２７を介して接続されているＥＬ素子６０に駆動電流が流れる。その結果、ＥＬ素子６０が駆動電流に応じた輝度で発光する。
なお、ＥＬ素子用補助容量Ｃ１の両端間の電圧は、前述のように、第一トランジスタ２１のスレッシュホルド電圧（ＶＴ１）と第一バスライン４１の電位によって決まる第一トランジスタ２１のゲート電位によって定まる。そのため、スレッシュホルド電圧が補償され、ＥＬ素子６０に流れる電流を精緻に制御することができる。
再度、図２を参照して、本実施形態の表示装置１の画素３の構造を説明する。図２に示されるように、基板２の上に第一および第二のトランジスタ２１、２２などを含む駆動回路１０が形成され、各トランジスタの上に形成された絶縁層３１の上に、反射型のＬＣ素子５０およびＥＬ素子６０が形成されている。図示されていないが、基板２には、第一から第四のバスライン４１〜４４（図１参照）などの各バスラインも形成されている。また、基板２におけるＬＣ素子５０などが形成された面に対向するように第二基板２０が設けられている。基板２と第二基板２０は、一定の間隙をあけて、図示しないシール剤層によって外周部において接着されている。
１つの画素３は、第一領域Ｒと第一領域Ｒに隣接する第二領域Ｔを有し、第一領域ＲにＬＣ素子５０が形成され、第二領域ＴにＥＬ素子６０が形成されている。ＬＣ素子５０は、反射電極として機能する画素電極５１と、第一および第二の配向層５４ａ、５４ｂと、液晶層５２と、ＩＴＯなどの透明な材料からなる対向電極５３と、カラーフィルタ５５と、偏光板５６と、で構成されている。画素電極５１は、後述の第三絶縁層６４ａの上に形成されている。第二配向層５４ｂ、対向電極５３、カラーフィルタ５５および偏光板５６は、第二基板２０に設けられており、液晶層５２および第一配向層５４ａと共に、画素３の全体に渡るように設けられている。
ＥＬ素子６０は、陽極６１と、発光領域を画定する第二絶縁層６４と、有機層６２と、陰極６３と、その周囲を被覆する被覆層６５とを含んでいる。図２の例では、被覆層６５はＥＬ素子６０の有機層６２や陰極６３を包含するように被覆しており、被覆層６５の辺縁は絶縁層３１と接合している。被覆層６５は、好ましくは、酸化ケイ素や窒化ケイ素などの水蒸気透過度の極めて低い材料で形成される。そのような材料からなる被覆層６５によって有機層６２および陰極６３が封止されるため、水分との接触によるＥＬ素子６０の劣化が防止される。なお、第一領域Ｒの絶縁層３１の上には、第二絶縁層６４と同じ材料で、かつ、ほぼ同じ厚さで、第三絶縁層６４ａが形成されている。そのため、第一領域Ｒと第二領域Ｔにおける液晶層５２の厚さの差異を少なくすることができる。
基板２は、例えばガラス基板またはポリイミドなどの樹脂フィルムなどからなり、第二基板２０はガラスまたは樹脂フィルムなどの透光性の材料によって形成されている。平坦化膜としても機能する絶縁層３１は、たとえばポリイミドなどの有機材料を用いて形成されるが、前述の被覆層６５との封着性の観点から、ＳｉＯyやＳｉＮxなどの無機材料を用いて形成されてもよい。
ＬＣ素子５０の画素電極５１は、たとえば、Ａｌ（アルミニウム）とＩＺＯ（インジウム・ジンク・オキサイド）との積層膜で第一領域Ｒだけに形成されている。画素電極５１は、第三絶縁層６４ａに設けられたビアコンタクト６４ａ１を介して第二トランジスタ２２に接続されている。液晶層５２には、所望の液晶材料を含有する任意の液晶材料が用いられ得る。好ましくは、液晶層５２は、偏光板５６、ならびに第一および第二の配向層５４ａ、５４ｂとの協働によって、ＬＣ素子５０がノーマリブラックモードとなるように構成される。そうすることで、表示装置１の消費電力を低減できることがある。
たとえば、偏光板５６に、円偏光板が用いられ、液晶層５２が１／４波長の位相差を持つ場合、電圧が印加されていない状態で液晶分子が垂直配向となるように、液晶材料の誘電異方性が選択されると共に、それに応じた第一および第二の配向層５４ａ、５４ｂが形成される。そのように液晶層５２などが構成されると、電圧無印加の状態では、偏光板５６を通過した外光は、垂直配向状態の液晶層５２中をそのまま通過して画素電極５１での反射によって位相が１／４波長ずれた状態で戻ってくる。従って、そのような光は偏光板５６を透過できず、ＬＣ素子５０は黒表示となる。一方、液晶層５２に一定値以上の電圧が印加されると、水平配向状態の液晶層５２を通過した光は、画素電極５１において直線偏光の状態で反射し、入射時と逆の経緯で偏光板５６に戻るため、戻ってきた光は偏光板５６を通過して外部に放出される。
なお、ＥＬ素子６０上にも液晶層５２が形成されているが、ＥＬ素子６０上には画素電極５１が形成されていないので、ＥＬ素子６０によって発せられた光は、常に垂直配向状態の液晶層５２を通過し、偏光板５６を透過して表示装置１の外部に放出される。
ＥＬ素子６０の陽極６１は、たとえば、ＩＴＯ／ＡＰＣ／ＩＴＯの積層膜により形成される。第二絶縁層６４は、絶縁バンク又は隔壁とも呼ばれるもので、たとえばポリイミドやアクリル樹脂などの樹脂で形成される。有機層６２は、図２では一層で示されているが、正孔輸送層、発光層、電子輸送層などを含む多層構造の積層膜として形成され得る。正孔輸送層はたとえばアミン系材料により形成され、発光層は、たとえば、ホスト材料であるＡｌｑ3やＢＡｌｑなどに、発光色に応じたドーパントがドープされてなる材料によって形成され、電子輸送層は、たとえばＡｌｑ3などによって形成される。有機層６２は、さらに、正孔注入層、および、無機材料から形成される電子注入層を含んでいてもよい。なお、ＥＬ素子６０上にもカラーフィルタ５５が設けられる場合には、発光層は、白色発光する材料を用いて形成されてもよく、具体的には、各々青色と橙色を発光する二つの層が積層されてもよい。陰極６３は、透光性の材料、例えば、薄膜のＭｇ-Ａｇ共晶膜により形成される。陰極６３の表面に、たとえばＳｉ3Ｎ4、ＳｉＯ2などの無機絶縁膜からなる被覆層６５が一層、又は二層以上の積層膜として形成されている。そして、被覆層６５の上に前述の第一配向層５４ａが形成されている。なお、各実施形態の表示装置の構造は、図２の例に限定されない。
＜まとめ＞
本発明の態様１に係る表示装置は、複数のバスラインを備える基板と、前記基板の上にマトリクス状に設けられていて各々が液晶表示素子および有機ＥＬ表示素子を備えている複数の画素と、を備え、前記複数のバスラインは、前記複数の画素における列毎に設けられる第一バスラインと、前記複数の画素における行毎に設けられる第二バスラインと、前記液晶表示素子が駆動されるときに所定の電位に設定される第三バスラインと、前記有機ＥＬ表示素子に電流を供給する第四バスラインと、を少なくとも含み、前記液晶表示素子は、液晶組成物を含む液晶層を挟んで対向する画素電極と対向電極とを備え、前記有機ＥＬ表示素子は、前記画素電極および前記対向電極と電気的に分離してそれぞれ形成された陽極および陰極、ならびに、前記陽極と前記陰極との間に介在する有機層を備え、前記複数の画素の各々は、前記有機ＥＬ表示素子に供給される電流の大きさを前記第一バスラインの電位に基づいて変化させる第一トランジスタと、前記第三バスラインの電位に基づいて前記第一バスラインと前記液晶表示素子の前記画素電極とを電気的に分離する第二トランジスタと、前記第二バスラインの電位に基づいて、前記第一トランジスタおよび前記第二トランジスタと前記第一バスラインとを電気的に接続する第三トランジスタと、をさらに備えている、ことを特徴としている。
本発明の態様１の構成によると、液晶表示素子および有機ＥＬ表示素子を備えた表示装置において、液晶表示素子および有機ＥＬ表示素子の駆動電圧に対する制約を少なくすることができる。また、消費電力を少なくすることができる。
本発明の態様２に係る表示装置は、上記態様１において、前記第四バスラインからの前記有機ＥＬ表示素子への電流の供給を停止させるべく構成された電流遮断回路をさらに備え、前記電流遮断回路は、前記第二トランジスタによって前記第一バスラインと前記画素電極とが電気的に接続されるときに前記有機ＥＬ表示素子への電流の供給を停止させるべく構成されていてもよい。
本発明の態様２の構成によると、液晶表示素子による表示中に有機ＥＬ表示素子への通電を防いで不要な電力消費を防止することができる。また、液晶表示素子に広範な範囲の電圧を印加することができる。
本発明の態様３に係る表示装置では、上記態様１または２において、前記第一トランジスタが電界効果型トランジスタであり、前記第二トランジスタおよび前記第三トランジスタがｎチャネル電界効果型トランジスタであり、前記第三トランジスタのソースが前記第一トランジスタのゲートおよび前記第二トランジスタのドレインに接続されていてもよい。
本発明の態様３の構成によると、液晶表示素子への駆動電圧の書き込みを短い時間で行うことができる。
本発明の態様４に係る表示装置では、上記態様３において、前記第一トランジスタがｐチャネル電界効果型トランジスタであってもよい。
本発明の態様４の構成によると、第一トランジスタのソース電位が安定するため、有機ＥＬ表示素子の劣化に対して表示品位が安定すると共に、シンプルな駆動方法で有機ＥＬ表示素子を駆動することができる。
本発明の態様５に係る表示装置では、上記態様３において、前記第一トランジスタがｎチャネル電界効果型トランジスタであり、前記複数の画素の各々は、前記有機ＥＬ表示素子に並列に接続された第四トランジスタをさらに備えていてもよい。
本発明の態様５の構成によると、有機ＥＬ表示素子の駆動電流を正確に制御することができる。
本発明の態様６に係る表示装置では、上記態様１または２において、前記第一トランジスタ、前記第二トランジスタおよび前記第三トランジスタがｐチャネル電界効果型トランジスタであり、前記第三トランジスタのドレインが、前記第一トランジスタのゲートおよび前記第二トランジスタのソースに接続されていてもよい。
本発明の態様６の構成によると、第一トランジスタのソース電位が安定するため、有機ＥＬ表示素子の劣化に対して表示品位が安定すると共に、シンプルな駆動方法で有機ＥＬ表示素子を駆動することができる。
本発明の態様７に係る表示装置では、上記態様１において、前記第一トランジスタ、前記第二トランジスタおよび前記第三トランジスタがｐチャネル電界効果型トランジスタであり、前記第一トランジスタのソースと前記第三トランジスタのドレインとが接続されると共に、前記第三トランジスタのソースが前記第一バスラインに接続され、前記第一トランジスタのゲートと前記第二トランジスタのソースとが接続されると共に、前記第二トランジスタのドレインが前記液晶表示素子の前記画素電極に接続されており、前記複数の画素の各々は、前記第二バスラインの電位に基づいて前記第一トランジスタの前記ゲートと前記第一トランジスタのドレインとを略短絡すべく設けられた第五トランジスタと、前記第一トランジスタの前記ソースと前記第四バスラインとを電気的に接続するかまたは分離する第六トランジスタと、前記第一トランジスタの前記ドレインと前記有機ＥＬ表示素子の前記陽極とを電気的に接続するかまたは分離する第七トランジスタと、をさらに備えていてもよい。
本発明の態様７の構成によると、各画素における第一トランジスタのスレッシュホルド電圧のばらつきを補正して、有機ＥＬ表示素子に流れる電流を精緻に制御することができる。
本発明の態様８に係る表示装置では、上記態様７において、前記複数のバスラインは、前記複数の画素における行毎に設けられていて前記第一トランジスタのゲート電位の初期化の際に前記第一トランジスタの前記ゲートに電気的に接続される第五バスラインをさらに含み、前記複数の画素の各々は、前記第五バスラインと前記第一トランジスタの前記ゲートとを電気的に接続するかまたは分離する第八トランジスタをさらに備えていてもよい。
本発明の態様８の構成によると、第一トランジスタのゲート電位の初期化を容易に行うことができる。
本発明の態様９に係る表示装置では、上記態様７または８において、前記複数の画素の各々は、前記第二バスラインの電位に基づいて前記有機ＥＬ表示素子を放電させるべく設けられた第九トランジスタをさらに備えていてもよい。
本発明の態様９の構成によると、有機ＥＬ表示素子の表示ムラなどの発生を抑制することができる。
本発明の態様１０に係る表示装置の駆動方法は、基板の表面にそれぞれ形成された液晶表示素子および有機ＥＬ表示素子を複数の画素の各々に備えている表示装置の駆動方法において、前記有機ＥＬ表示素子による表示を行うときに、前記複数の画素各々における表示についてのデータである表示データに基づく電圧を、前記有機ＥＬ表示素子に流れる電流を変化させる第一トランジスタのゲートとソースとの間に印加し、かつ、前記表示データに基づく電位に設定される第一バスラインと前記液晶表示素子とを、前記液晶表示素子の画素電極に接続された第二トランジスタを用いて電気的に分離し、前記液晶表示素子による表示を行うときに、前記第二トランジスタ、および、前記第二トランジスタと前記第一バスラインとの間に設けられた第三トランジスタをオン状態にすることによって前記第一バスラインと前記画素電極とを電気的に接続し、前記液晶表示素子による表示から前記有機ＥＬ表示素子による表示への切り換えにおいて、前記第二トランジスタをオン状態からオフ状態にする前に前記液晶表示素子の前記画素電極と対向電極との間の電位差を減少させる、ことを特徴としている。
本発明の態様１０の構成によると、液晶表示素子および有機ＥＬ表示素子の駆動電圧に対する制約を少なくすることができる。また、有機ＥＬ表示素子による表示期間への移行後に液晶表示素子が表示を継続することを防止することができる。
本発明の態様１１に係る表示装置の駆動方法では、上記態様１０において、前記液晶表示素子による表示を行うときに、前記有機ＥＬ表示素子への電流の供給を停止してもよい。
本発明の態様１１の構成によると、液晶表示素子による表示中に有機ＥＬ表示素子への通電を防いで不要な電力消費を防止することができる。また、液晶表示素子に広範な範囲の電圧を印加することができる。
本発明の態様１２に係る表示装置の駆動方法では、上記態様１０または１１において、前記液晶表示素子による表示から前記有機ＥＬ表示素子による表示への切り換えにおいて、前記第一バスラインの電位を前記対向電極の電位と略同じ電位に設定することによって前記画素電極と前記対向電極との間の電位差を減少させてもよい。
本発明の態様１２の構成によると、容易に、有機ＥＬ表示素子による表示への移行後における液晶表示素子による表示の継続を防止することができる。
本発明の態様１３に係る表示装置の駆動方法では、上記態様１０または１１において、前記第一トランジスタ、前記第二トランジスタおよび前記第三トランジスタがｐチャネル電界効果型トランジスタであり、前記液晶表示素子による表示から前記有機ＥＬ表示素子による表示への切り換えにおいて、前記第二トランジスタをオフ状態にした後に、前記第一トランジスタのゲート電位を、前記有機ＥＬ表示素子による表示に切り替えた後に最初に前記第一バスラインに設定すべき第一電位よりも低い電位であって前記第一電位との電位差の絶対値が前記第一トランジスタのスレッシュホルド電圧の絶対値以上である初期電位に設定し、前記有機ＥＬ表示素子による表示において、前記表示データに基づく電位を前記第一トランジスタの前記ゲートに印加する際に前記第一トランジスタのドレインと前記ゲートとを電気的に接続し、前記表示データに基づく電位を前記ゲートに印加した後に、前記ゲートと前記ドレインとを電気的に分離してもよい。
本発明の態様１３の構成によると、液晶表示素子による表示期間から有機ＥＬ表示素子による表示期間への移行時に、第一トランジスタのゲート電位が高い状態であっても、所望の電圧を第一トランジスタに印加することができる。
本発明の態様１４に係る表示装置の駆動方法では、上記態様１３において、前記第一トランジスタの前記ゲートに第八トランジスタを介して接続された第五バスラインの電位を前記初期電位に設定し、前記第八トランジスタをオン状態にすることによって、前記ゲート電位を前記初期電位に設定してもよい。
本発明の態様１４の構成によると、容易に第一トランジスタのゲート電位を初期電位に設定することができる。
本発明の態様１５に係る表示装置の駆動方法では、上記態様１４において、前記ゲート電位を前記初期電位に設定する際に、前記第一バスラインの電位を前記初期電位と略同じ電位に設定してもよい。
本発明の態様１５の構成によると、第一トランジスタのゲート電位の初期化時の制御において、バスラインを有効に利用することができる。
本発明の態様１６に係る表示装置の駆動方法では、上記態様１３〜１５のいずいれかにおいて、前記液晶表示素子による表示から前記有機ＥＬ表示素子による表示への切り換えにおいて、前記第一トランジスタの前記ゲートに第八トランジスタを介して接続された第五バスラインの電位を前記対向電極の電位と略同じ電位に設定し、前記第二トランジスタおよび前記第八トランジスタを介して前記画素電極と前記第五バスラインとを電気的に接続すべく前記第八トランジスタをオン状態にすることによって、前記第二トランジスタをオン状態からオフ状態にする前に前記画素電極と前記対向電極との間の電位差を減少させてもよい。
本発明の態様１６の構成によると、容易に、液晶表示素子の画素電極と対向電極との電位差を少なくすることができる。
本発明の態様１７に係る表示装置の駆動方法では、上記態様１３〜１５のいずれかにおいて、前記液晶表示素子による表示から前記有機ＥＬ表示素子による表示への切り換えにおいて、前記ゲート電位を前記初期電位に設定し、前記第一バスラインの電位を前記対向電極の電位と略同じ電位に設定し、前記第一バスラインと前記画素電極とを電気的に接続すべく前記第三トランジスタをオン状態にすると共に前記第一トランジスタの前記ドレインと前記ゲートとを電気的に接続することによって、前記第二トランジスタをオフ状態にする前に前記画素電極と前記対向電極との間の電位差を減少させてもよい。
本発明の態様１７の構成によると、第五バスラインの電位の変更を要さずに、液晶表示素子の画素電極と対向電極との電位差を少なくすることができる。
本発明の態様１８に係る表示装置の駆動方法では、上記態様１３〜１７のいずれかにおいて、前記第一トランジスタの前記ゲートと前記ドレインとを電気的に接続するときに、前記有機ＥＬ表示素子を放電させてもよい。
本発明の態様１８の構成によると、有機ＥＬ表示素子の表示ムラなどの発生を抑制することができる。
１ 表示装置
１０、１０ａ 駆動回路
１１ 電流遮断回路
１２ 走査線ドライバ
１３ データ線ドライバ
２ 基板
２１ 第一トランジスタ
２２ 第二トランジスタ
２３ 第三トランジスタ
２４ 第四トランジスタ
２５ 第五トランジスタ
２６ 第六トランジスタ
２７ 第七トランジスタ
２８ 第八トランジスタ
２９ 第九トランジスタ
３０ 第十トランジスタ
３ 画素
４１ 第一バスライン
４２ 第二バスライン
４３ 第三バスライン
４４ 第四バスライン
４５ 第五バスライン
４６ 第六バスライン
４７ 第七バスライン
４８ 第八バスライン
４９ 第九バスライン
５０ 液晶表示素子（ＬＣ素子）
５１ 画素電極
５２ 液晶層
５３ 対向電極
６０ 有機ＥＬ表示素子（ＥＬ素子）
６１ 陽極
６２ 有機層
６３ 陰極
ＣＭ ＣＯＭライン
Ｐ１ 有機ＥＬ表示素子による表示期間
Ｐ１２ 有機ＥＬ表示素子による表示から液晶表示素子による表示への切り替わり期間
Ｐ２ 液晶表示素子による表示期間
Ｐ２１ 液晶表示素子による表示から有機ＥＬ表示素子による表示への切り替わり期間
Ｐｄｉｓ 残留電荷解消期間
Ｐｉｎｉ 初期化期間
Ｖｃｍ ＣＯＭラインの電位
ＶＧ１１、ＶＧ１２ 第一トランジスタのゲート電位
Ｖｉｎｉ 初期電位
ＶＳ１１ 第一トランジスタのソース電位
ＶＴ１ 第一トランジスタのスレッシュホルド電圧

Claims (7)

  1. 基板の表面にそれぞれ形成された液晶表示素子および有機ＥＬ表示素子を複数の画素の各々に備えている表示装置の駆動方法において、
    前記有機ＥＬ表示素子による表示を行うときに、前記複数の画素各々における表示についてのデータである表示データに基づく電圧を、前記有機ＥＬ表示素子に流れる電流を変化させる第一トランジスタのゲートとソースとの間に印加し、かつ、前記表示データに基づく電位に設定される第一バスラインと前記液晶表示素子とを、前記液晶表示素子の画素電極に接続された第二トランジスタを用いて電気的に分離し、
    前記液晶表示素子による表示を行うときに、前記第二トランジスタ、および、前記第二トランジスタと前記第一バスラインとの間に設けられた第三トランジスタをオン状態にすることによって前記第一バスラインと前記画素電極とを電気的に接続し、
    前記第一トランジスタ、前記第二トランジスタおよび前記第三トランジスタがｐチャネル電界効果型トランジスタであり、
    前記液晶表示素子による表示から前記有機ＥＬ表示素子による表示への切り換えにおいて、前記第二トランジスタをオン状態からオフ状態にする前に前記液晶表示素子の前記画素電極と対向電極との間の電位差を減少させ、前記第二トランジスタをオフ状態にした後に、前記第一トランジスタのゲート電位を、前記有機ＥＬ表示素子による表示に切り替えた後に最初に前記第一バスラインに設定すべき第一電位よりも低い電位であって前記第一電位との電位差の絶対値が前記第一トランジスタのスレッシュホルド電圧の絶対値以上である初期電位に設定し、
    前記有機ＥＬ表示素子による表示において、前記表示データに基づく電位を前記第一トランジスタの前記ゲートに印加する際に前記第一トランジスタのドレインと前記ゲートとを電気的に接続し、前記表示データに基づく電位を前記ゲートに印加した後に、前記ゲートと前記ドレインとを電気的に分離し、
    前記液晶表示素子による表示から前記有機ＥＬ表示素子による表示への切り換えにおいて、さらに、前記第一トランジスタの前記ゲートに第八トランジスタを介して接続された第五バスラインの電位を前記対向電極の電位と略同じ電位に設定し、前記第二トランジスタおよび前記第八トランジスタを介して前記画素電極と前記第五バスラインとを電気的に接続すべく前記第八トランジスタをオン状態にすることによって、前記第二トランジスタをオン状態からオフ状態にする前に前記画素電極と前記対向電極との間の電位差を減少させる、
    表示装置の駆動方法。
  2. 前記第五バスラインの電位を前記初期電位に設定し、前記第八トランジスタをオン状態にすることによって、前記ゲート電位を前記初期電位に設定する、請求項１に記載の表示装置の駆動方法。
  3. 前記ゲート電位を前記初期電位に設定する際に、前記第一バスラインの電位を前記初期電位と略同じ電位に設定する、請求項２に記載の表示装置の駆動方法。
  4. 基板の表面にそれぞれ形成された液晶表示素子および有機ＥＬ表示素子を複数の画素の各々に備えている表示装置の駆動方法において、
    前記有機ＥＬ表示素子による表示を行うときに、前記複数の画素各々における表示についてのデータである表示データに基づく電圧を、前記有機ＥＬ表示素子に流れる電流を変化させる第一トランジスタのゲートとソースとの間に印加し、かつ、前記表示データに基づく電位に設定される第一バスラインと前記液晶表示素子とを、前記液晶表示素子の画素電極に接続された第二トランジスタを用いて電気的に分離し、
    前記液晶表示素子による表示を行うときに、前記第二トランジスタ、および、前記第二トランジスタと前記第一バスラインとの間に設けられた第三トランジスタをオン状態にすることによって前記第一バスラインと前記画素電極とを電気的に接続し、
    前記第一トランジスタ、前記第二トランジスタおよび前記第三トランジスタがｐチャネル電界効果型トランジスタであり、
    前記液晶表示素子による表示から前記有機ＥＬ表示素子による表示への切り換えにおいて、前記第二トランジスタをオン状態からオフ状態にする前に前記液晶表示素子の前記画素電極と対向電極との間の電位差を減少させ、前記第二トランジスタをオフ状態にした後に、前記第一トランジスタのゲート電位を、前記有機ＥＬ表示素子による表示に切り替えた後に最初に前記第一バスラインに設定すべき第一電位よりも低い電位であって前記第一電位との電位差の絶対値が前記第一トランジスタのスレッシュホルド電圧の絶対値以上である初期電位に設定し、
    前記有機ＥＬ表示素子による表示において、前記表示データに基づく電位を前記第一トランジスタの前記ゲートに印加する際に前記第一トランジスタのドレインと前記ゲートとを電気的に接続し、前記表示データに基づく電位を前記ゲートに印加した後に、前記ゲートと前記ドレインとを電気的に分離し、
    前記第一トランジスタの前記ゲートに第八トランジスタを介して接続された第五バスラインの電位を前記初期電位に設定し、前記第八トランジスタをオン状態にすることによって、前記ゲート電位を前記初期電位に設定し、
    前記ゲート電位を前記初期電位に設定する際に、前記第一バスラインの電位を前記初期電位と略同じ電位に設定する、
    表示装置の駆動方法。
  5. 前記液晶表示素子による表示から前記有機ＥＬ表示素子による表示への切り換えにおいて、前記ゲート電位を前記初期電位に設定し、
    前記第一バスラインの電位を前記対向電極の電位と略同じ電位に設定し、
    前記第一バスラインと前記画素電極とを電気的に接続すべく前記第三トランジスタをオン状態にすると共に前記第一トランジスタの前記ドレインと前記ゲートとを電気的に接続することによって、前記第二トランジスタをオフ状態にする前に前記画素電極と前記対向電極との間の電位差を減少させる、請求項４に記載の表示装置の駆動方法。
  6. 前記液晶表示素子による表示を行うときに、前記有機ＥＬ表示素子への電流の供給を停止する、請求項１〜５のいずれか１項に記載の表示装置の駆動方法。
  7. 前記第一トランジスタの前記ゲートと前記ドレインとを電気的に接続するときに、前記有機ＥＬ表示素子を放電させる、請求項１〜６のいずれか１項に記載の表示装置の駆動方法。
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