JP6421582B2 - 半導体装置 - Google Patents
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Description
このため、高温時に応力緩和部が膨張しようとしても、かかる膨張は空洞部によって吸収されることとなる。これにより、半導体チップのうち接合材料に向けられている面に平行な面の方向における応力緩和部の変形が抑制される。このように、応力緩和部の拘束状態を緩和する変形バッファとして空洞部が機能することにより、応力緩和部の変形が抑制され、高温時における半導体チップ等に生じる熱応力を軽減することができる。
このため、応力緩和部の主材よりも弾性率が低い材料、すなわち応力緩和部の主材よりも柔らかい材料で構成された変形吸収部が、応力緩和部の拘束状態を緩和する変形バッファとして機能する。これにより、半導体チップのうち接合材料に向けられている面に平行な面の方向における応力緩和部の変形を抑制し、高温時における半導体チップ等に生じる熱応力を軽減することができる。なお、変形吸収部が応力緩和部の主材よりも線膨張係数が低い材料で構成されていることにより、高温時に変形吸収部が膨張して応力緩和部の変形を助長することが生じ難くなっている。
本発明の第1実施形態に係る半導体装置1について図1、図2を参照して説明する。半導体装置1は、例えば、自動車に搭載されるECU(電子制御ユニット)等の構成要素として適用される。
本発明の第2実施形態について図6を参照して説明する。本実施形態は、第1実施形態に対して、低強度部分41aの構成を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
本発明の第3実施形態について図7を参照して説明する。本実施形態は、第1実施形態に対して、低強度部分41aを削除し、切り欠き部41iを有する構成に変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
本発明の第4実施形態について図8、図9を参照して説明する。本実施形態は、第1実施形態に対して、低強度部分41aを削除し、空洞部(後述する貫通孔41k)を有する構成に変更したものであり、その他に関しては第4実施形態と同様であるため、ここでは説明を省略する。
本発明の第5実施形態について図10を参照して説明する。本実施形態は、第4実施形態に対して、貫通孔41kの構成を変更したものであり、その他に関しては第4実施形態と同様であるため、ここでは説明を省略する。
本発明の第6実施形態について図11を参照して説明する。本実施形態は、第4実施形態に対して、空洞部の構成を変更したものであり、その他に関しては第4実施形態と同様であるため、ここでは説明を省略する。
本発明の第7実施形態について図12を参照して説明する。本実施形態は、第4実施形態に対して、空洞部を削除し、変形吸収部44を有する構成に変更したものであり、その他に関しては第4実施形態と同様であるため、ここでは説明を省略する。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
3 リードフレーム
4 接合材料
41 応力緩和部
41a 低強度部分
41h 微粒子
41i 切り欠き部
41k 貫通孔
41o 気泡
42 第1接合部
43 第2接合部
44 変形吸収部
Claims (15)
- 半導体チップ(2)と、
前記半導体チップを積載する基材(3)と、
前記半導体チップと前記基材との間に設けられ、前記半導体チップと前記基材とを接合する接合材料(4)と、を有し、
前記接合材料が、
前記半導体チップと前記基材との線膨張係数差に起因して前記接合材料に生じる熱応力を緩和する部分であって、前記半導体チップと前記基材との間に設けられ、金属を主成分とする構成とされた応力緩和部(41)と、
前記半導体チップと前記応力緩和部との間に設けられ、前記半導体チップと前記応力緩和部とを接合する第1接合部(42)と、
前記応力緩和部と前記基材との間に設けられ、前記応力緩和部と前記基材とを接合する第2接合部(43)と、を有する構成とされている半導体装置であって、
前記第1接合部または前記第2接合部の少なくとも一方が、Pbを含有しないPbフリーはんだを有する構成とされており、
前記応力緩和部が、前記応力緩和部の内部において、前記応力緩和部の主材よりも前記熱応力によって破壊され易い機械的強度の材料で構成された低強度部分(41a)を有し、
前記低強度部分が、前記応力緩和部の主材が酸化して形成された酸化物層として構成されていることを特徴とする半導体装置。 - 半導体チップ(2)と、
前記半導体チップを積載する基材(3)と、
前記半導体チップと前記基材との間に設けられ、前記半導体チップと前記基材とを接合する接合材料(4)と、を有し、
前記接合材料が、
前記半導体チップと前記基材との線膨張係数差に起因して前記接合材料に生じる熱応力を緩和する部分であって、前記半導体チップと前記基材との間に設けられ、金属を主成分とする構成とされた応力緩和部(41)と、
前記半導体チップと前記応力緩和部との間に設けられ、前記半導体チップと前記応力緩和部とを接合する第1接合部(42)と、
前記応力緩和部と前記基材との間に設けられ、前記応力緩和部と前記基材とを接合する第2接合部(43)と、を有する構成とされている半導体装置であって、
前記第1接合部または前記第2接合部の少なくとも一方が、Pbを含有しないPbフリーはんだを有する構成とされており、
前記応力緩和部が、前記応力緩和部の内部において、前記応力緩和部の主材よりも前記熱応力によって破壊され易い機械的強度の材料で構成された低強度部分(41a)を有し、
前記低強度部分は、前記応力緩和部を貫通しておらず、前記第1接合部および前記第2接合部との中間に配置されていることを特徴とする半導体装置。 - 前記低強度部分が、前記応力緩和部の主材が酸化して形成された酸化物層として構成されていることを特徴とする請求項2に記載の半導体装置。
- 前記低強度部分が、前記半導体チップのうち前記接合材料に向けられている面に平行な面の方向における前記応力緩和部の主材の連続性を分断するように設けられていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。
- 半導体チップ(2)と、
前記半導体チップを積載する基材(3)と、
前記半導体チップと前記基材との間に設けられ、前記半導体チップと前記基材とを接合する接合材料(4)と、を有し、
前記接合材料が、
前記半導体チップと前記基材との線膨張係数差に起因して前記接合材料に生じる熱応力を緩和する部分であって、前記半導体チップと前記基材との間に設けられ、金属を主成分とする構成とされた応力緩和部(41)と、
前記半導体チップと前記応力緩和部との間に設けられ、前記半導体チップと前記応力緩和部とを接合する第1接合部(42)と、
前記応力緩和部と前記基材との間に設けられ、前記応力緩和部と前記基材とを接合する第2接合部(43)と、を有する構成とされている半導体装置であって、
前記第1接合部または前記第2接合部の少なくとも一方が、Pbを含有しないPbフリーはんだを有する構成とされており、
前記応力緩和部が、前記応力緩和部の側面(41j)に形成された切り欠き部(41i)を有することを特徴とする半導体装置。 - 前記半導体チップ、前記基材、前記第1接合部、および前記第2接合部よりも優先的に、前記応力緩和部が前記熱応力によって破壊されることを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置。
- 前記応力緩和部が、Al、Cu、Ag、Au、Pt、Pd、Ni、およびBNのうちの少なくとも一つの元素を成分とする材料を主材として構成されていることを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置。
- 半導体チップ(2)と、
前記半導体チップを積載する基材(3)と、
前記半導体チップと前記基材との間に設けられ、前記半導体チップと前記基材とを接合する接合材料(4)と、を有し、
前記接合材料が、
前記半導体チップと前記基材との線膨張係数差に起因して前記接合材料に生じる熱応力を緩和する部分であって、前記半導体チップと前記基材との間に設けられ、金属を主成分とする構成とされた応力緩和部(41)と、
前記半導体チップと前記応力緩和部との間に設けられ、前記半導体チップと前記応力緩和部とを接合する第1接合部(42)と、
前記応力緩和部と前記基材との間に設けられ、前記応力緩和部と前記基材とを接合する第2接合部(43)と、を有する構成とされている半導体装置であって、
前記第1接合部または前記第2接合部の少なくとも一方が、Pbを含有しないPbフリーはんだを有する構成とされており、
前記応力緩和部の内部において、空洞部(41k)が形成されており、
前記空洞部が、前記応力緩和部のうち前記第1接合部に向けられている第1面(41l)から前記第2接合部に向けられている第2面(41n)まで貫通する貫通孔(41k)によって構成されていることを特徴とする半導体装置。 - 前記空洞部が、前記応力緩和部の内部において、前記半導体チップのうち前記接合材料に向けられている面に平行な面の方向における前記応力緩和部の主材の連続性を分断するように形成されていることを特徴とする請求項8に記載の半導体装置。
- 前記空洞部が、前記半導体チップのうち前記接合材料に向けられている面に平行な面の方向において複数形成されていることを特徴とする請求項8または9に記載の半導体装置。
- 前記貫通孔が、前記貫通孔のうち前記第1面側の部分と前記第2面側の部分の間の部分が、前記貫通孔のうち前記第1面側の部分および前記貫通孔のうち前記第2面側の部分の少なくとも一方よりも、前記半導体チップのうち前記接合材料に向けられている面に平行な面の方向に広い形状とされていることを特徴とする請求項8ないし10のいずれか1つに記載の半導体装置。
- 半導体チップ(2)と、
前記半導体チップを積載する基材(3)と、
前記半導体チップと前記基材との間に設けられ、前記半導体チップと前記基材とを接合する接合材料(4)と、を有し、
前記接合材料が、
前記半導体チップと前記基材との線膨張係数差に起因して前記接合材料に生じる熱応力を緩和する部分であって、前記半導体チップと前記基材との間に設けられ、金属を主成分とする構成とされた応力緩和部(41)と、
前記半導体チップと前記応力緩和部との間に設けられ、前記半導体チップと前記応力緩和部とを接合する第1接合部(42)と、
前記応力緩和部と前記基材との間に設けられ、前記応力緩和部と前記基材とを接合する第2接合部(43)と、を有する構成とされている半導体装置であって、
前記第1接合部または前記第2接合部の少なくとも一方が、Pbを含有しないPbフリーはんだを有する構成とされており、
前記応力緩和部の内部において、前記応力緩和部のうち前記第1接合部に向けられている第1面(41l)から前記第2接合部に向けられている第2面(41n)まで貫通する貫通孔(41k)が形成されており、
前記貫通孔には、前記応力緩和部の主材よりも弾性率および線膨張係数が低い材料で構成されて前記応力緩和部の主材の変形を吸収する変形吸収部(44)が充填されていることを特徴とする半導体装置。 - 前記変形吸収部が、前記応力緩和部の内部において、前記半導体チップのうち前記接合材料に向けられている面に平行な面の方向における前記応力緩和部の主材の連続性を分断するように形成されていることを特徴とする請求項12に記載の半導体装置。
- 前記変形吸収部が、前記半導体チップのうち前記接合材料に向けられている面に平行な面の方向において複数形成されていることを特徴とする請求項12または13に記載の半導体装置。
- 前記変形吸収部が、樹脂によって構成されていることを特徴とする請求項12ないし14のいずれか1つに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014254383A JP6421582B2 (ja) | 2013-12-19 | 2014-12-16 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013262366 | 2013-12-19 | ||
JP2013262366 | 2013-12-19 | ||
JP2014254383A JP6421582B2 (ja) | 2013-12-19 | 2014-12-16 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015135956A JP2015135956A (ja) | 2015-07-27 |
JP6421582B2 true JP6421582B2 (ja) | 2018-11-14 |
Family
ID=53767590
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014254383A Active JP6421582B2 (ja) | 2013-12-19 | 2014-12-16 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6421582B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6930077B2 (ja) * | 2016-09-02 | 2021-09-01 | 株式会社リコー | 積層体、発光装置、光源ユニット、レーザ装置、点火装置 |
DE102017004626A1 (de) * | 2017-05-15 | 2018-11-15 | Pfarr Stanztechnik Gmbh | Bleifreie Lötfolie zum Diffusionslöten |
US10861816B2 (en) * | 2018-10-18 | 2020-12-08 | Toyota Motor Engineering & Manufacturing North America, Inc. | Electronic assemblies having a mesh bond material and methods of forming thereof |
DE112020002520T5 (de) | 2019-05-24 | 2022-03-17 | Rohm Co., Ltd. | Halbleiterbauteil |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1269612C (zh) * | 2000-12-21 | 2006-08-16 | 株式会社日立制作所 | 焊锡箔、半导体器件、电子器件、半导体组件及功率组件 |
JP2003203932A (ja) * | 2002-01-07 | 2003-07-18 | Sanken Electric Co Ltd | 半導体装置及びその製造方法 |
JP4339723B2 (ja) * | 2004-03-04 | 2009-10-07 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法、電子装置ならびに実装構造体 |
JP2006043733A (ja) * | 2004-08-04 | 2006-02-16 | Nissan Motor Co Ltd | 金属接合方法 |
JP4262672B2 (ja) * | 2004-12-24 | 2009-05-13 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
JP5525335B2 (ja) * | 2010-05-31 | 2014-06-18 | 株式会社日立製作所 | 焼結銀ペースト材料及び半導体チップ接合方法 |
JP5700504B2 (ja) * | 2010-08-05 | 2015-04-15 | 株式会社デンソー | 半導体装置接合材 |
US8810035B2 (en) * | 2010-10-22 | 2014-08-19 | Panasonic Corporation | Semiconductor bonding structure body and manufacturing method of semiconductor bonding structure body |
-
2014
- 2014-12-16 JP JP2014254383A patent/JP6421582B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2015135956A (ja) | 2015-07-27 |
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Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
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|
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