JP6387318B2 - 半導体装置の製造方法 - Google Patents
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Description
<半導体装置の構造>
本実施の形態の半導体装置の構造を図1〜図4を用いて説明する。図1は実施の形態の半導体装置の構造の一例を示す平面図、図2は図1に示す半導体装置の構造の一例を示す裏面図、図3は図1のA−A線に沿って切断した構造の一例を示す断面図、図4は図1に示す半導体装置の主要部の構造を封止体を透過して示す平面図である。
図5は図1に示す半導体装置の組立て手順の一例を示すフロー図、図6は図1に示す半導体装置の組立てで用いられるリードフレームの構造の一例を示す部分平面図、図7は図6のA部に示す構造の一例を示す拡大部分平面図、図8は図7のA−A線に沿って切断した構造の一例を示す部分断面図である。
まず、図5に示すリードフレーム準備を行う。ここで、本実施の形態の半導体装置の組立てにおいて使用されるリードフレームの形状について、図6〜図8を用いて詳しく説明する。
リードフレーム準備後、図5に示すダイボンド(D/B)を行う。なお、本実施の形態では、半導体装置の製造方法の説明の一例として、ダイボンド工程以降の主要工程において、3個の単位フレーム部分に該当する領域のみを図示して説明する。
ダイボンド後、図5に示すワイヤボンディング(W/B)を行う。上記ワイヤボンディング工程では、図11および図12に示すように、半導体チップ8のパッド電極(電極パッド)8cと第2リード2のワイヤ接続部2dとをワイヤ(導電性ワイヤ)3によって電気的に接続する。例えば、熱圧着に超音波振動を併用したネイルヘッドボンディング(ボールボンディング)法により、半導体チップ8の主面8aに形成されたパッド電極8cと第2リード2のワイヤ接続部2dとをワイヤ3を介して電気的に接続する。
ワイヤボンディング後、図5に示すモールドを行う。上記モールド工程では、図13および図14に示すように、半導体チップ8、ワイヤ3、第1リード1の一部、および第2リード2の一部を樹脂によって封止する。言い換えると、半導体チップ8、ワイヤ3、第1リード1の一部、および第2リード2の一部を保護する封止体4を形成する。
モールド後、図5に示すバリ取りを行う。上記バリ取り工程では、図16に示すように、モールド工程において成形金型の微細な隙間からはみ出し、第1リード1の第1アウター部1bおよび第2リード2の第2アウター部2bのそれぞれの表面に付着した余分な樹脂(バリ)を取り除く。
バリ取り後、図5に示すメッキ形成を行う。上記メッキ形成工程では、図17に示すように、リードフレーム5に半導体装置6が形成された状態でメッキ処理を施す。例えば、図19に示すような半田メッキ装置13を用い、図17に示すようにリードフレーム5の表面にメッキ層である半田メッキ10を形成する。詳細には、封止体4から突出した第1リード1の第1アウター部1bおよび第2リード2の第2アウター部2bのそれぞれの表面に、例えば厚さ10μm以下の錫−銅(Sn−Cu)系合金または錫−鉛(Sn−Pb)系合金からなる半田メッキ10を形成する。
メッキ形成後、図5に示すマーキングを行う。上記マーキング工程では、封止体4の表面に所望のマーク(捺印)を形成する。例えば、図20に示すようなレーザーマーク機14を用い、封止体4の表面にレーザー照射を行って製品の品種や型番等の上記マークを封止体4の表面に形成する。
マーキング後、図5に示すリードカットを行う。上記リードカット工程では、第1リード1の第1アウター部1bおよび第2リード2の第2アウター部2bを切断し、個々の半導体装置6に切り分ける。すなわち、図6に示すリードフレーム5の枠部5a,5bから各半導体装置6が切り離される。
リードカット後、図5に示す選別を行う。上記選別工程では、半導体装置6の電気的特性検査を行い、半導体装置6の良品・不良品の選別を行う。
選別後、図5に示すテーピングを行う。上記テーピング工程では、上記選別工程で良品として選別された半導体装置6のみをテーピングする。
テーピング後、図5に示す外観検査を行う。上記外観検査工程では、例えば、画像処理装置等を備えた外観検査装置を用いて半導体装置6の外観検査を行う。外観検査において外観不良と判断された半導体装置6は取り除かれる。
図27は実施の形態の半導体装置の組立てで用いられる第1変形例のリードフレームの構造を示す部分平面図、図28は実施の形態の半導体装置の組立てで用いられる第2変形例のリードフレームの構造を示す部分平面図、図29は図28のA部の構造の一例を示す拡大部分平面図である。
1e 第1吊りリード
1f 第1部分
1g 第2部分
1q 幅狭部
2 第2リード
2e 第2吊りリード
2f 第3部分
2g 第4部分
2q 幅狭部
5 リードフレーム
6 半導体装置
8 半導体チップ
9 タイバー(バーリード)
Claims (15)
- (a)チップ搭載部を含む第1リードと、前記第1リードとは反対側に配置された第2リードと、前記第1リードを支持する第1吊りリードと、前記第2リードを支持する第2吊りリードとを備えたリードフレームを準備する工程、
(b)前記(a)工程の後、前記リードフレームの前記チップ搭載部に半導体チップを搭載する工程、
(c)前記(b)工程の後、前記半導体チップの電極パッドと前記第2リードとを導電性ワイヤによって電気的に接続する工程、
(d)前記(c)工程の後、前記半導体チップと前記導電性ワイヤと前記第1リードの一部と前記第2リードの一部とを樹脂によって封止する工程、
を有し、
前記リードフレームは、その搬送方向に沿って両端に配置された枠部と、前記両端の枠部を繋ぐ複数のバーリードとを備え、
前記第1吊りリードは、隣り合う前記バーリードと繋がる第1部分と、前記第1部分と交差し、かつ前記第1リードと繋がる第2部分とを有し、
前記第2吊りリードは、隣り合う前記バーリードと繋がる第3部分と、前記第3部分と交差し、かつ前記第2リードと繋がる第4部分とを有し、
前記第1吊りリードおよび前記第2吊りリードのそれぞれは、前記第1リード、前記第2リードおよび前記バーリードのうちの少なくとも何れかのリードよりも幅が狭い幅狭部を有する、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1部分と前記第2部分との接続部と、前記枠部との間、および前記第3部分と前記第4部分との接続部と、前記枠部との間のそれぞれに、空間部が形成されている、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1吊りリードの前記第1部分における前記バーリードとの接続部、および前記第2吊りリードの前記第3部分における前記バーリードとの接続部のそれぞれに、第1切欠き部が形成されている、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1吊りリードにおける前記第1部分と前記第2部分との接続部、および前記第2吊りリードにおける前記第3部分と前記第4部分との接続部のそれぞれに、第2切欠き部が形成されている、半導体装置の製造方法。 - 請求項4に記載の半導体装置の製造方法において、
前記第2切欠き部は、前記第2部分および前記第4部分のそれぞれの両側に形成されている、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1吊りリードにおける前記第1部分と前記第2部分との接続部の枠部側、および前記第2吊りリードにおける前記第3部分と前記第4部分との接続部の枠部側のそれぞれに、第3切欠き部が形成されている、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記バーリードにおける前記第1吊りリードおよび前記第2吊りリードのそれぞれとの接続部に環状部が形成されている、半導体装置の製造方法。 - 請求項7に記載の半導体装置の製造方法において、
前記バーリードにおける前記環状部の両側に第4切欠き部が形成されている、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記(d)工程の後、前記リードフレームの表面に半田メッキを形成する(e)工程を有し、
前記(e)工程では、前記第1リードおよび前記第2リードのそれぞれの第5切欠き部に前記半田メッキを形成する、半導体装置の製造方法。 - (a)チップ搭載部を含む第1リードと、前記第1リードとは反対側に配置された第2リードと、前記第1リードを支持する第1サポートリードと、前記第2リードを支持する第2サポートリードとを備えたリードフレームを準備する工程、
(b)前記(a)工程の後、前記リードフレームの前記チップ搭載部に半導体チップを搭載する工程、
(c)前記(b)工程の後、前記半導体チップの電極パッドと前記第2リードとを導電性ワイヤによって電気的に接続する工程、
(d)前記(c)工程の後、前記半導体チップと前記導電性ワイヤと前記第1リードの一部と前記第2リードの一部とを樹脂によって封止する工程、
を有し、
前記リードフレームは、その搬送方向に沿って両端に配置された枠部と、前記両端の枠部を繋ぐ複数のバーリードとを備え、
前記第1サポートリードは、隣り合う前記バーリードと繋がり、前記第1リードおよび前記バーリードのうちの少なくとも何れかよりも幅が狭い幅狭部、もしくはクランク部を有し、
前記第2サポートリードは、隣り合う前記バーリードと繋がり、前記第2リードおよび前記バーリードのうちの少なくとも何れかよりも幅が狭い幅狭部、もしくはクランク部を有する、半導体装置の製造方法。 - 請求項10に記載の半導体装置の製造方法において、
前記第1サポートリードは、前記バーリードと接続する第1部分と、前記第1リードと接続する第2部分とを有し、
前記第2サポートリードは、前記バーリードと接続する第3部分と、前記第2リードと接続する第4部分とを有する、半導体装置の製造方法。 - 請求項11に記載の半導体装置の製造方法において、
前記第1サポートリードにおける前記第1部分と前記枠部との間、および前記第2サポートリードにおける前記第3部分と前記枠部との間のそれぞれに、空間部が形成されている、半導体装置の製造方法。 - 請求項11に記載の半導体装置の製造方法において、
前記バーリードの前記第1サポートリードにおける前記第1部分との接続部、および前記第2サポートリードにおける前記第3部分との接続部のそれぞれに、環状部が形成されている、半導体装置の製造方法。 - 請求項13に記載の半導体装置の製造方法において、
前記バーリードの前記環状部の両側に前記幅狭部が形成されている、半導体装置の製造方法。 - 請求項11に記載の半導体装置の製造方法において、
前記第1サポートリードにおける前記第1部分と前記第2部分との接続部の枠部側、および前記第2サポートリードにおける前記第3部分と前記第4部分との接続部の枠部側のそれぞれに、切欠き部が形成されている、半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015067633A JP6387318B2 (ja) | 2015-03-27 | 2015-03-27 | 半導体装置の製造方法 |
US15/060,334 US20160284565A1 (en) | 2015-03-27 | 2016-03-03 | Semiconductor device manufacturing method |
CN201610178903.8A CN106024753A (zh) | 2015-03-27 | 2016-03-25 | 半导体器件制造方法 |
HK16112732.0A HK1224432A1 (zh) | 2015-03-27 | 2016-11-04 | 半導體器件製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015067633A JP6387318B2 (ja) | 2015-03-27 | 2015-03-27 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016187026A JP2016187026A (ja) | 2016-10-27 |
JP6387318B2 true JP6387318B2 (ja) | 2018-09-05 |
Family
ID=56974401
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015067633A Expired - Fee Related JP6387318B2 (ja) | 2015-03-27 | 2015-03-27 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20160284565A1 (ja) |
JP (1) | JP6387318B2 (ja) |
CN (1) | CN106024753A (ja) |
HK (1) | HK1224432A1 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4935803A (en) * | 1988-09-09 | 1990-06-19 | Motorola, Inc. | Self-centering electrode for power devices |
JPH1098060A (ja) * | 1996-09-21 | 1998-04-14 | Rohm Co Ltd | 電子部品の製造方法及びその電子部品の検査方法 |
JP4801243B2 (ja) * | 2000-08-08 | 2011-10-26 | ルネサスエレクトロニクス株式会社 | リードフレームおよびそれを用いて製造した半導体装置並びにその製造方法 |
JP2007012657A (ja) * | 2005-06-28 | 2007-01-18 | Matsushita Electric Ind Co Ltd | 半導体装置用リードフレームとその製造方法 |
JP2007095799A (ja) * | 2005-09-27 | 2007-04-12 | Sharp Corp | 半導体装置、電子機器および半導体装置の製造方法 |
-
2015
- 2015-03-27 JP JP2015067633A patent/JP6387318B2/ja not_active Expired - Fee Related
-
2016
- 2016-03-03 US US15/060,334 patent/US20160284565A1/en not_active Abandoned
- 2016-03-25 CN CN201610178903.8A patent/CN106024753A/zh active Pending
- 2016-11-04 HK HK16112732.0A patent/HK1224432A1/zh unknown
Also Published As
Publication number | Publication date |
---|---|
CN106024753A (zh) | 2016-10-12 |
JP2016187026A (ja) | 2016-10-27 |
HK1224432A1 (zh) | 2017-08-18 |
US20160284565A1 (en) | 2016-09-29 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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