しかし、本発明者は、図3乃至5によって表される上記の回路における問題を認識している。特に、本発明者は、例えば、64Gs/s以上のよりいっそう高い変換周波数で動作可能なDACを考えている。
図6は、本発明者によって認識されている問題のより良い理解を可能にするよう、簡略化された形で図4の第1のドライバ部20(駆動信号VS1を供給するために使用される。)を再現する。図4では、データ制御型スイッチはマスク信号とデータ信号の組み合わせである信号によって制御されるが、簡単のために、データ側面のみが図6では示されている(しかし、マスク信号も用いられることが理解されるであろう。)。
図6に示されるように、夫々の出力スイッチのゲートでのデータ制御型スイッチはCMOSにおいて実施される。データ信号DATA1及びバーDATA1(実マスク信号と組み合わせて)はマスク信号として有効に働き、関連するクロック位相がピークまで立ち上がり且つ再び立ち下がる場合にそれらが既に特定の状態(1又は0)にあるように、クロック信号とアライメントされる。更に、それらのマスク信号(データ信号)は、クロック信号が出力スイッチS1の入力部で必要とされない場合に状態を変化させることが整えられる。同様の考えは、当然に、他のスイッチS2乃至S8に当てはまる。
データ制御型スイッチの重要な特徴は、それらがオンされるよう意図される場合に、それらが、関連するデートへクロック信号を容易に転送するために、低いオン抵抗を有してオンのままでなければならないことである。しかし、半導体製造プロセスにおける微細化が進むにつれて、トランジスタサイズの必然の小型化及び供給電圧の低減に伴って、問題が生じる。
例えば、CMOSのそのようなデータ制御型スイッチに関し、オン抵抗Ronは、サイズが小型化されるにつれて、0ボルトからVDDの範囲内のどこかで、より顕著なピークを有し、トランジスタ間の閾電圧VTHのばらつきは、ピークの部分に作用する。よって、(閾電圧VTHのばらつきが顕著である)全てのトランジスタサイズで、出力スイッチSW1乃至SW8のゲートでのCMOSデータ制御型スイッチの性能は、VTHのばらつきに起因して1つずつ異なり、如何にしてクロック信号がゲートへ送り出されるのかの違い、ひいては、スイッチング回路の出力におけるひずみを生じさせ得る。
加えて、データ制御型スイッチがCMOSにおいて実施される場合に、PMOSトランジスタは、オン抵抗を一定に保とうとするためにNMOSトランジスタよりも大きくなければならず、これは、更なるキャパシタンスを加え且つ回路を減速させる。
それらの問題は全て、極小トランジスタに使用される低VDDによりクロック電圧振幅が大きいために(例えば、600mVpp/VDD=0.9ボルト、又は900mVpp/VDD=0.9ボルト)、より優勢である。よって、追加的な問題は、まさに、全クロック振幅にわたってCMOSデータ制御型スイッチをオンに保つことである。データ制御型スイッチがクロック振幅の間にオフする(すなわち、高抵抗になる)場合に、(a)それらが通り過ぎるクロック波形はひずみ、且つ(b)データ制御型スイッチはスイッチRon(VTH)に依存する遅延を加える。VTHのばらつきは、もはや一定のスイッチング遅延が存在しないように、スイッチ間で遅延を変化させる。すなわち、出力電流の遅延は、データ制御型スイッチが切り替わった後のゲート波形が異なる遅延を有するので、出力スイッチごとに変化する。
図7に示されるように、本発明者は、CMOSよりむしろNMOSデータ制御型スイッチ、特に、より高い電圧のNMOSスイッチ(例えば、0.9Vに代えて1.5Vデバイス)により出力スイッチのゲートを駆動して、それらが全クロック範囲にわたってオンのままであるようにすることを考えた。例えば、クロック振幅がGNDから600mVの範囲である場合に、スイッチゲートのためのVonは1.5Vであることができる(Voff=GND)。これは、最大クロック電圧を0.9V上回り、且つ、十分にVTHを上回るので、スイッチはオンのままである。しかし、1.5VNMOSトランジスタ(図2などの場合)は、0.9Vトランジスタよりも厚いゲート酸化物を有し、よって、遅い(所与のCgateについて、より高いRon)。そのようなものとして、図7の回路は、幾つかの環境において(例えば、より低速の動作で、又はより低い精度が許容され得る場合)受け入れられると考えられるが、そのような課題は、より高いクロックレート且つより小さいスイッチサイズの導入に対する障壁となる。また、加えられるキャパシタンスは電力消費を増大させる。
図3乃至5により認識される他の問題には、例えば、図4において見られるような必要とされる追加の回路を考慮して、データ信号に加えてマスク信号を生成及び使用する必要性がある。
ここで考えられる他の問題は、ここで開示される回路を如何にして構成すべきか、及びここで開示される回路に関連して如何にしてクロック信号を処理し分配すべきかである。
上記の問題の一部又は全てを解決することが望ましい。
本発明の第1の態様に従って、デジタル−アナログコンバータにおいて使用されるスイッチング回路機構であって、コモンノードと、第1及び第2の出力ノードと、前記コモンノードと前記第1及び第2の出力ノードとの間に接続され、一連のクロック周期の各クロック周期において、入力データに基づき、前記コモンノードを複数の経路のうちの所与の1つに沿って前記第1又は第2の出力ノードのいずれかへ(導電的に)接続するよう動作可能な複数のスイッチとを有し、データ制御型スイッチ及びクロック制御型スイッチが前記コモンノードから前記第1又は第2の出力ノードへの前記経路の夫々(又は少なくとも1つ)に沿って直列に設けられるように配置されるスイッチング回路機構が提供される。
有利に、データ制御型スイッチをクロック制御型スイッチと直列に置くことによって、クロック信号を、それらのクロック信号がデータ制御型スイッチを通ることなくクロック制御型スイッチへ直接供給することが可能であり得る。これは、潜在的なひずみの発生源(すなわち、データ制御型スイッチのようなスイッチド・トランジスタ)のクロック経路を空にすることができる。
クロック周期は、クロック信号又は複数の時間インターリーブされたクロック信号によって定義されてよい。当該又は夫々のクロック信号は、二乗余弦(raised cosine)形状を有する略正弦波クロック信号であってよい。
スイッチング回路機構は、当該又は夫々のクロック信号を生成するよう動作可能なクロック発生器と、当該クロック信号がデータ制御型スイッチを通らずに当該クロック信号を夫々のクロック制御型スイッチに供給するよう構成されるクロック信号分配回路とを有してよい。
スイッチング回路機構は、前記コモンノードと前記第1の出力ノードとの間の複数の経路と、前記コモンノードと前記第2の出力ノードとの間の複数の経路とを有してよい。前記コモンノードと前記第1及び第2の出力ノードの夫々との間には同数の経路が存在してよい。
夫々のクロック周期で、前記コモンノードを前記第1又は第2の出力ノードへ導電的に接続する経路は、クロック周期及び入力データに依存してよい。これは、データ制御型スイッチ及びクロック制御型スイッチが直列に設けられるためである。
クロック周期は、上記のように、複数の時間インターリーブされたクロック信号によって定義されてよい。前記コモンノードと前記第1の出力ノードとの間の夫々の経路は、前記コモンノードと前記第2の出力ノードとの間の関連する経路を有してよい。関連する前記経路にあるクロック制御型スイッチは、同じクロック信号によって制御されてよい。
前記コモンノードと同じ出力ノードとの間の夫々の経路にあるクロック制御型スイッチは、夫々の異なるクロック信号によって制御されてよい。
前記コモンノードと前記第1の出力ノードとの間の夫々の経路は、前記コモンノードと前記第2の出力ノードとの間の関連する経路を有してよく、関連する経路にあるデータ制御型スイッチは、相互補完的な(すなわち、反転した)データ信号によって制御されてよい。
前記コモンノードと同じ出力ノードとの間の経路にあるデータ制御型スイッチは、データ信号の組に含まれる夫々の異なるデータ信号によって制御されてよい。
前記コモンノードは、第1のコモンノードであってよく、スイッチング回路機構は、第2のコモンノードを有してよい。前記複数のスイッチは、前記第1及び第2のコモンノードと前記第1及び第2の出力ノードとの間に接続され、前記一連のクロック周期の各クロック周期において、前記入力データに基づき、所与の経路に沿って前記第1のコモンノードを前記第1の出力ノードへ及び前記第2のコモンノードを前記第2の出力ノードへ又は第1のコモンノードを第2の出力ノードへ及び前記第2のコモンノードを前記第1の出力ノードへ導電的に接続するよう動作可能であってよい。
上記と同様に、データ制御型スイッチ及びクロック制御型スイッチは、前記第2のコモンノードから前記第1又は第2の出力ノードへの夫々の経路に沿って直列に設けられてよい。
スイッチング回路機構は、経路の対が同じクロック制御型スイッチを通り、夫々の対において、一方の経路が前記第1のコモンノードへ接続し、他方の経路が前記第2のコモンノードへ接続するように構成されてよい。加えて、夫々の経路対について、2つの経路のデータ制御型スイッチは、夫々の相互補完的な(すなわち、反転した)データ信号によって制御されてよい。
夫々の経路対について、夫々の経路のデータ制御型スイッチは、それらの経路の両方に共通する中間ノードと前記第1及び第2のコモンノードの夫々1つとの間に接続されてよい。夫々の経路対について、制御可能な抵抗が、前記第2のコモンノードへ接続されているそれらの経路のうちの一方において前記中間ノードと前記データ制御型スイッチとの間に直列に接続されてよい。これは、すなわち、制御可能な抵抗の抵抗値を制御することによって、2つのコモンノードでの電圧が実質的に等しくなることを可能にすることができる。そのような制御可能な抵抗はトランジスタとして実施されてよい。
夫々の経路対について、それらの経路の両方に共通するクロック制御型スイッチは、前記中間ノードと、関連する前記第1及び第2の出力ノードのうちの一方との間に接続されてよい。
スイッチング回路機構は、前記出力ノードのうちの一方が前記第1のコモンノードへ導電的に接続される場合に、第1の電流がそれらのノードを通って流れ、前記出力ノードのうちの一方が前記第2のコモンノードへ導電的に接続される場合に、前記第1の電流とは異なる第2の電流がそれらのノードを通って流れるように構成されてよい。前記第1及び第2の電流は、夫々前記第1及び第2のコモンノードへ接続されている対応する異なるサイズの第1及び第2の電流源又はシンクによって供給されてよい。
データ制御型スイッチ及びクロック制御型スイッチは電界効果トランジスタであってよく、望ましくは全て同じサイズ及び/又は同じチャネルタイプ(例えば、NMOS)である。
データ制御型スイッチは、前記コモンノードへ、又は関連する前記第1及び第2のコモンノードの一方へ直接接続されてよい。
前記第2の出力ノードは、複数のダミーノードであるか、又はそのようダミーノードを有してよい。すなわち、前記第2の出力ノードを通って流れる電流は、スイッチング回路機構が“シングルエンド”態様で使用されるべき場合に、無視又は“ダンピング”されてよい。例えば、前記複数のスイッチは、コモンノードをダミーノードの1つへ接続するようそのコモンノードを前記第2の出力ノードへ接続する場合に動作可能であってよい。
本発明の第2の態様に従って、デジタル−アナログコンバータにおいて使用されるスイッチング回路機構であって、コモンノードと、出力ノードと、前記コモンノードと前記出力ノードとの間に接続され、一連のクロック周期の各クロック周期において、入力データに基づき、前記コモンノードを複数の経路のうちの所与の1つに沿って前記出力ノードへ導電的に接続するよう又は接続しないよう動作可能な複数のスイッチとを有し、データ制御型スイッチ及びクロック制御型スイッチが前記コモンノードから前記出力ノードへの前記経路の夫々(又は少なくとも1つ)に沿って直列に設けられるように配置されるスイッチング回路機構が提供される。
前記コモンノードは、第1のコモンノードであってよく、スイッチング回路機構は、第2のコモンノードを有してよい。前記複数のスイッチは、前記第1及び第2のコモンノードと前記出力ノードとの間に接続され、前記一連のクロック周期の各クロック周期において、前記入力データに基づき、所与の経路に沿って前記第1のコモンノード又は前記第2のコモンノードのいずれかを前記出力ノードへ導電的に接続するよう動作可能であってよい。
スイッチング回路機構は、1又はそれ以上のダミーノードを有してよく、前記複数のスイッチは、前記コモンノード、前記出力ノード及び前記ダミーノードの間に接続されてよい。そのような場合に、前記複数のスイッチは、当該又は夫々のコモンノードを前記出力ノードへ導電的に接続しない場合に、そのコモンノードを前記ダミーノードへ(導電的に)接続するよう動作可能であってよい。
本発明の第3の態様に従って、デジタル−アナログコンバータにおいて使用されるスイッチング回路機構であって、出力ノードと、一連のクロック周期の各クロック周期において、入力データに基づき、第1の電流又は第2の電流のいずれかを前記出力ノードに通すよう動作可能な複数のスイッチとを有し、前記第1及び第2の電流は互いに異なる、スイッチング回路機構が提供される。前記第1及び第2の電流の両方は、望ましくは非零の値を有し、望ましくは両方とも正の大きさ又は負の大きさを有する。
そのような回路機構は、電流が夫々の入力データ値について出力ノードを通って流れることを可能にし、回路機構内の中間ノードのフローティングのようなノードのリスクを低減するので、有利であり得る。
スイッチング回路機構は、前記第1及び第2の電流が夫々受け取られる/印加される第1及び第2のコモンノードを有してよい。前記複数のスイッチは、前記第1及び第2のコモンノードと前記出力ノードとの間に接続され、前記一連のクロック周期の各クロック周期において、前記入力データに基づき、夫々の経路に沿って前記第1のコモンノード又は前記第2のコモンノードのいずれかを前記出力ノードへ導電的に接続するよう動作可能であってよい。
スイッチング回路機構は、第1及び第2の前記出力ノードを有してよく、前記複数のスイッチは、前記一連のクロック周期の各クロック周期において、前記入力データに基づき、前記第1の電流を前記第1の出力ノードに通し且つ前記第2の電流を前記第2の出力ノードに通し、あるいは、前記第1の電流を前記第2の出力ノードに通し且つ前記第2の電流を前記第1の出力ノードに通すよう動作可能であってよい。そのような第1及び第2の出力ノードは、よって有効に、差動出力ノードであってよい(全体の出力はそれらの間で測定される。)。
第1及び第2の出力ノードを備えるそのような回路機構は、前記第1及び第2の電流が夫々受け取られる/印加される第1及び第2のコモンノードを有してよい。前記複数のスイッチは、前記第1及び第2のコモンノードと前記第1及び第2の出力ノードとの間に接続され、前記一連のクロック周期の各クロック周期において、前記入力データに基づき、夫々の経路に沿って前記第1のコモンノードを前記第1の出力ノードへ及び前記第2のコモンノードを前記第2の出力ノードへ又は第1のコモンノードを第2の出力ノードへ及び前記第2のコモンノードを前記第1の出力ノードへ導電的に接続するよう動作可能であってよい。
前記一連のクロック周期は、反復的なクロック周期の組を有してよい。そのような導電接続が形成される経路は、前記組の周期ごとに異なってよく、すなわち、夫々の周期がその割り当てられた(専用の)経路を有する。
クロック周期は、クロック信号又は複数の時間インターリーブされたクロック信号によって定義されてよい。当該又は夫々のクロック信号は、略正弦波クロック信号であってよい。
本発明の第4の態様に従って、デジタル−アナログコンバータにおいて使用されるスイッチング回路機構であって、コモンノードと、出力ノードと、前記コモンノードと前記出力ノードとの間に接続され、1又はそれ以上のクロック信号によって定義される一連のクロック周期の各クロック周期において、入力データに基づき、前記コモンノードを複数の経路のうちの所与の1つに沿って前記出力ノードへ導電的に接続するよう又は接続しないよう動作可能な複数のスイッチとを有し、少なくともクロック制御型スイッチが前記コモンノードから前記出力ノードへの前記経路の夫々に沿って設けられるよう配置され、前記クロック制御型スイッチは、前記クロック信号がデータ制御型スイッチを通らずに、該クロック信号によって直接に制御される、スイッチング回路機構が提供される。
これは、有利に、クロック信号がデータ制御型スイッチにおいてひずみを受けずにクロック制御型スイッチへ送られることを確かにすることができる。
スイッチング回路機構は、第1及び第2の出力ノードを有してよい。前記複数のスイッチは、前記コモンノードと前記第1及び第2の出力ノートとの間に接続され、前記一連のクロック周期の各クロック周期において、前記入力データに基づき、前記コモンノードを複数の経路のうちの所与の1つに沿って前記第1又は第2の出力ノードのいずれかへ導電的に接続するよう動作可能であってよい。スイッチング回路機構は、少なくともクロック制御型スイッチが前記コモンノードから前記第1又は第2の出力ノードへの夫々の前記経路に沿って設けられるように配置されてよく、前記クロック制御型スイッチは、前記クロック信号がデータ制御型スイッチを通らずに、該クロック信号によって直接に制御される。
クロック周期は、複数の時間インターリーブされたクロック信号によって定義されてよい。前記一連のクロック周期は、反復的なクロック周期の組を有してよく、そのような導電接続が形成される経路は、前記組の周期ごとに異なってよい。
クロック制御型スイッチに印加されるクロック信号はデータ非依存と考えられてよく、回路が動作中に連続的にそれらのスイッチへ印加されてよい。
データ制御型スイッチは、データ制御をスイッチング回路機構へ適用するように、夫々の経路に沿ってクロック制御型スイッチの1つと直列に設けられてよい。
本発明の第5の態様に従って、本発明の上記の第1乃至第4の対象のいずれかに従うスイッチング回路機構を有するデジタル−アナログコンバータが提供される。
本発明の第6の態様に従って、本発明の上記の第1乃至第4の態様のいずれかに従うスイッチング回路機構、又は本発明の上記の第5の態様に従うデジタル−アナログコンバータを有する集積回路又はICチップが提供される。
本発明の第7の態様に従って、測定ノード及び該測定ノードへ接続される複数の出力スイッチを有し、一連のクロック周期の夫々のクロック周期において、入力データに基づき前記出力スイッチの1又はそれ以上が所与の電流を搬送するか否かを制御するよう構成されるスイッチング回路機構の較正方法であって、複数の異なるデータシーケンスを前記スイッチング回路機構へ入力し、夫々のシーケンスが所与のパターンの電圧を前記出力スイッチを通る電流の結果として前記測定ノードで生じさせ、夫々の前記シーケンスについて前記測定ノードで生じる電圧を測定し、該測定の結果に応じて前記スイッチング回路機構を較正する方法が提供される。
スイッチング回路機構は、いずれかの所与のクロック周期において、前記複数のスイッチのうちの出力スイッチの多くても1つが所与の電流を搬送するように構成されてよい。
夫々の前記出力スイッチは、反復的なクロック周期の組における対応するクロック周期に関連付けられてよく、スイッチング回路機構は、夫々のクロック周期において、その関連するスイッチが所与の電流を搬送するか否かを入力データに基づき制御するよう構成されてよい。
前記測定ノードは、第1の測定ノードであってよく、前記出力スイッチは、第1の出力スイッチであってよい。スイッチング回路機構は、第2の測定ノード及び該第2の測定ノードへ接続される複数の第2の出力スイッチを有し、入力データに基づき前記出力スイッチのいずれが一連のクロック周期の夫々のクロック周期において所与の電流を搬送するのかを制御するよう構成されてよく、当該方法は、前記複数の異なるデータシーケンスを前記スイッチング回路機構へ入力し、夫々のシーケンスが所与のパターンの電圧を前記出力スイッチを通る電流の結果として前記第1及び第2の測定ノードで生じさせ、夫々のシーケンスについて前記第1及び第2の測定ノードの一方又は両方で生じる電圧を測定し、該測定の結果に応じて前記スイッチング回路機構を較正する。
夫々の第1の出力スイッチ及び関連する第2の出力スイッチは共に、反復的なクロック周期の組における対応するクロック周期に関連付けられてよく、スイッチング回路機構は、夫々のクロック周期において、関連する出力スイッチが所与の電流を搬送するか否かを入力データに基づき制御するよう構成されてよい。スイッチング回路機構は、夫々のクロック周期において、関連する出力スイッチのいずれが所与の電流を搬送するのかを入力データに基づき制御するよう構成されてよい。スイッチング回路機構は、夫々のクロック周期において、関連する出力スイッチのいずれが第1の電流を搬送するのか及びいずれが第2の電流を搬送するのかを入力データに基づき制御するよう構成されてよく、前記第1及び第2の電流は互いに異なる。
夫々のデータシーケンスは、反復的なパターンのデータ値を有してよい。測定は、夫々の前記シーケンスについて前記又は夫々の測定ノードで生じる電圧の平均を求めることを含んでよい。
前記出力スイッチは電界効果トランジスタであってよく、較正は、前記出力スイッチに印加される夫々のバルク電圧を調整することを含んでよい。
前記データシーケンスは、測定が個々の出力スイッチのゲインを示すか又は分離させるように構成されてよい。較正は、前記測定に前記出力スイッチが同じゲインを有することを示させる傾向があるよう前記出力スイッチの動作を調整することを含んでよい。
較正は、異なるシーケンスごとの測定による結果を結合又は比較することを含んでよい。
前記又は夫々の測定ノードは、スイッチング回路機構の出力ノード又はテイルノードであってよい。
当該方法は、そのようなスイッチング回路機構の複数組(夫々はDACスライスである。)を較正するためのものであってよく、前記複数組は、スイッチング回路機構システム(全体的なDAC)の部分を形成する。スイッチング回路機構の各組について、前記又は夫々の測定ノードは、そのスイッチング回路機構の組の出力ノードであってよく、前記スイッチング回路機構の複数組のうちの1つの前記又は夫々の出力ノードは、前記スイッチング回路機構システムの出力ノードを形成するようスイッチング回路機構の夫々の他の組の対応する出力ノードへ接続されてよい。そのような場合に、当該方法は、組を標的としたデータ信号を前記システムへ入力し、前記データ信号は、前記スイッチング回路機構の複数組のうちの1つにそれの複数の異なるデータシーケンスを受信させ、且つ、スイッチング回路機構の前記又は夫々の他の組にダミーの複数のデータシーケンスを並行して受信させるように構成され、如何なる前記ダミーの複数のデータシーケンスにおけるデータシーケンスも互いと同じであり、前記複数の異なるデータシーケンスの夫々のシーケンスについて前記システムの出力ノード又はその少なくとも1つで生じる電圧を測定し、該測定の結果に応じて前記複数の異なるデータシーケンスを受信する前記スイッチング回路機構の組を較正する。
そのような方法は、複数の異なる組を標的としたデータ信号を1つずつ前記システムへ入力し、夫々の組を標的としたデータ信号が、前記スイッチング回路機構の複数組のうちの対応する標的の組にそれの複数の異なるデータシーケンスを受信させ、且つ、前記スイッチング回路機構の前記又は夫々の他の組に前記ダミーの複数のデータシーケンスを並行して受信させ、夫々の前記組を標的としたデータ信号について、関連する前記複数の異なるデータシーケンスの夫々のシーケンスについて前記システムの出力ノード又はその少なくとも1つで生じる電圧を測定し、該測定の結果に応じて前記複数の異なるデータシーケンスを受信する前記スイッチング回路機構の組を較正することを更に含んでよい。
本発明の第8の態様に従って、測定ノード及び該測定ノードへ接続される複数の出力スイッチを有し、入力データに基づき一連のクロック周期の夫々のクロック周期において前記出力スイッチの夫々が所与の電流を搬送するか否かを制御するよう構成されるスイッチング回路機構を較正する較正回路機構であって、複数の異なるデータシーケンスを前記スイッチング回路機構へ入力するよう動作可能であって、夫々のシーケンスが所与のパターンの電圧を前記出力スイッチを通る電流の結果として前記測定ノードで生じさせるデータシーケンス回路と、夫々の前記シーケンスについて前記測定ノードで生じる電圧を測定するよう動作可能な測定回路と、該測定の結果に応じて前記スイッチング回路機構を較正する較正回路とを有する較正回路機構が提供される。
本発明の第9の態様に従って、本発明の上記の第8の態様に従う較正回路機構を有する集積回路又はICチップが提供される。そのような集積回路又はICチップは、スイッチング回路機構を更に有してよい。そのような集積回路又はICチップは、デジタル−アナログコンバータを更に有してよく、スイッチング回路機構は、前記デジタル−アナログコンバータの部分である。
本発明の第10の態様に従って、本発明の上記の第8の態様に従う較正回路機構を有するデジタル−アナログコンバータが提供される。
本発明の第11の態様に従って、制御端子を備えるメインスイッチと、該メインスイッチの前記制御端子へ接続され、前記メインスイッチを駆動するように前記制御端子へ駆動クロック信号を印加するクロック経路部とを有し、前記メインスイッチの前記制御端子へ印加される前記駆動クロック信号の電圧レベルをバイアス(又は制御)するように前記クロック経路部へバイアシング電圧を制御可能に印加するよう構成されるスイッチング回路が提供される。
そのようなメインスイッチは、当該回路によって提供される制御/バイアシングの的であるという意味で“メイン”であってよい。それは、注目対象であるスイッチ、例えば、較正、標的、又は主要スイッチと考えられてよい。この意味で、メインスイッチを制御するのを助けるよう設けられる他のスイッチは、補助スイッチと考えられてよい。
スイッチング回路は、前記メインスイッチの制御端子へ印加される前記駆動クロック信号の電圧レベルをバイアスするように、前記クロック経路部へ前記バイアシング電圧を動的に、断続的に、周期的に及び/又は繰り返し印加するよう構成されてよい。
スイッチング回路は、前記駆動クロック信号の各期間の特定の部分にわたって前記クロック経路部へ前記バイアシング電圧を印加するよう構成されてよい。
スイッチング回路は、クロック経路を有してよく、該クロック経路は、当該経路に沿って直列に設けられているキャパシタのようなACカップリング(又はDCデカップリング)手段を有し、前記クロック経路は、前記ACカップリング手段の上流の上流部と、前記メインスイッチの前記制御端子へ接続されている前記ACカップリング手段の下流の下流部とを備え、前記クロック経路部は、前記クロック経路の前記下流部であり、前記ACカップリング手段は、前記クロック経路の前記上流部を介してクロック信号源から受信されるソースクロック信号から、前記クロック経路の前記下流部を介して前記制御端子へ印加される前記駆動クロック信号をDCデカップリングするよう動作する。
スイッチング回路は、前記クロック経路部をリファレンス電圧源へ制御可能に接続することによって、前記クロック経路部へ前記バイアシング電圧を印加するよう構成されてよい。例えば、スイッチング回路は、前記クロック経路部と前記リファレンス電圧源との間に接続される補助スイッチを有してよく、該補助スイッチは、いつ前記クロック経路部が前記リファレンス電圧源へ接続されるのかを制御するように、補助信号を受信するよう接続されている制御端子を備える。前記リファレンス電圧源は、例えば、制御可能なリファレンス電圧源であってよい。
前記メインスイッチ及び前記補助スイッチは、反対のチャネルタイプの電界効果トランジスタであってよく、前記補助信号は、補助クロック信号であってよい。前記駆動クロック信号及び前記補助クロック信号は、前記メインスイッチがオンする場合に前記補助スイッチをオンして前記クロック経路部を前記リファレンス電圧源へ接続するように、相補クロック信号(実質的に逆位相にある。)であってよい。
前記補助スイッチは、ACカップリング手段へ印加されるソースクロック信号に基づき該ACカップリング手段を介して前記補助クロック信号を受信するよう接続されてよく、当該スイッチング回路は、前記補助スイッチの制御端子へ接続され、該補助スイッチの制御端子へ補償電圧を印加して前記補助スイッチの閾電圧と所与の閾電圧との間の如何なる差も補償するよう動作可能な閾電圧補償回路を更に有してよい。そのような態様において、前記補助スイッチの影響は、その閾電圧の値に実質的に無関係であってよい。
前記閾電圧補償回路は、前記補助スイッチと同じチャネル及びサイズの電界効果トランジスタを有してよい。該電界効果トランジスタは“ダイオード接続”されてよく、それにより、例えば、VTHが増大する場合により高い電圧であるNMOSについて、VTHと同じ方向において制御電圧をシフトする。
前記補助スイッチは、第1の補助スイッチであってよく、当該スイッチング回路は、前記クロック経路部と電圧測定手段との間に接続される第2の補助スイッチを有してよい。前記第1の補助スイッチ及び前記第2の補助スイッチは、反対のチャネルタイプの電界効果トランジスタであってよい。前記第2の補助スイッチは、前記メインスイッチがオフする場合に前記第2の補助スイッチをオンして前記クロック経路部を前記電圧測定手段へ接続するように、補助クロック信号を受信するよう接続されている制御端子を備えてよい。
前記第2の補助スイッチは、ACカップリング手段へ印加されるソースクロック信号に基づき該ACカップリング手段を介して前記補助クロック信号を受信するよう接続されてよい。当該スイッチング回路は、前記第2の補助スイッチの制御端子へ接続され、該第2の補助スイッチの制御端子へ補償電圧を印加して前記第2の補助スイッチの閾電圧と所与の閾電圧との間の如何なる差も補償するよう動作可能な閾電圧補償回路を更に有してよい。
前記第2の補助スイッチのための閾電圧補償回路は、前記第2の補助スイッチと同じチャネル及びサイズの電界効果トランジスタを有してよい。
前記ソースクロック信号及び/又は前記補助クロック信号は、前記第1の補助スイッチ及び前記第2の補助スイッチについて同じであってよい。前記第1の補助スイッチ及び前記第2の補助スイッチのためのソースクロック信号は、前記メインスイッチのためのソースクロック信号と実質的に逆位相にあってよい。
前記又は夫々のクロック信号は、正弦波クロック信号であってよい。
本発明の第12の態様に従って、本発明の上記の第11の態様に従うスイッチング回路を複数有するスイッチング回路機構であって、前記クロック信号は、時間インターリーブされたクロック信号の組の中のクロック信号であり、前記複数のスイッチング回路は、夫々のメインスイッチの制御端子へ印加される夫々の駆動クロック信号の電圧レベルをバイアスするよう構成され、それらのメインスイッチが互いと略同じに駆動されるようにする、スイッチング回路機構が提供される。
そのような場合に、前記スイッチング回路の1つのリファレンス電圧源は、夫々の他のスイッチング回路のリファレンス電圧源であってよい。
当該スイッチング回路機構の前記複数のスイッチング回路は、対に分けられてよく、夫々の対について、前記複数のスイッチング回路のうちの1つのための前記駆動クロック信号及び前記補助クロック信号のソースクロック信号は夫々、前記複数のスイッチング回路のうちの他の1つのための前記駆動クロック信号及び前記補助クロック信号のソースクロック信号であってよい。
当該スイッチング回路機構は、二対のスイッチング回路を有してよく、該二対のスイッチング回路のうちの一対のための前記駆動クロック信号及び前記補助クロック信号のソースクロック信号は、4つの時間インターリーブされたクロック信号の組のうちの第1及び第3のクロック信号であり、前記二対のスイッチング回路のうちの他の一対のための前記駆動クロック信号及び前記補助クロック信号のソースクロック信号は、前記4つの時間インターリーブされたクロック信号の組のうちの第2及び第4のクロック信号である。
本発明の第13の態様に従って、本発明の上記の第11の態様に従うスイッチング回路、又は本発明の上記の第12の態様に従うスイッチング回路機構を有するデジタル−アナログコンバータ又はアナログ−デジタルコンバータが提供される。
本発明の第14の態様に従って、本発明の上記の第11の態様に従うスイッチング回路、又は本発明の上記の第12の態様に従うスイッチング回路機構、又は本発明の上記の第13の態様に従うデジタル−アナログコンバータ若しくはアナログ−デジタルコンバータを有する集積回路若しくはICチップが提供される。
本発明の第15の態様に従って、アナログ−デジタルコンバータにおいて使用される第1のスイッチング回路機構ユニットと、デジタル−アナログコンバータにおいて使用される第2のスイッチング回路機構ユニットとを有する複合信号回路であって、前記第1のスイッチング回路機構ユニットは、第1の複数のクロック信号に基づき入力アナログ信号をサンプリングして複数のサンプルを出力するよう構成され、前記第2のスイッチング回路機構ユニットは、複数のデータ信号及び第2の複数のクロック信号に基づき出力アナログ信号を生成するよう構成され、前記第1及び第2の複数のクロック信号は互いに同じ仕様を有する、複合信号回路機構が提供される。
そのような回路機構は、デジタル及びアナログ両方の信号を搬送又は処理するという意味で、例えば、アナログ−デジタルコンバータ及びデジタル−アナログコンバータの両方において使用される回路機構を有するという点で、複合信号回路機構であってよい。
そのようなデジタル信号は、時間インターリーブされた信号であってよい。そのようなサンプルは、時間インターリーブされたサンプルであってよく、電流又は電圧サンプルであってよい。そのような電流サンプルは、電流パルス又はパケットであってよく、そのサイズは(電荷量に関して)、サンプリングされているアナログ信号(例えば、電流信号)を示す。
第1のスイッチング回路機構ユニットは、電流信号をサンプリングする電流モード回路機構を有してよく、電流信号をサンプリングする該回路機構は、該回路機構に印加される電流信号(入力アナログ信号である。)を有するよう構成される第1のノードと、夫々の経路に沿って前記第1のノードへ導電的に接続可能なXS個の第2のノードと、前記第1のノードと前記第2のノードとの間の接続を制御して、前記電流信号を構成する異なる電荷パケット(複数のサンプルである。)が時間にわたって異なる経路に沿って導かれるようにするステアリング手段とを有する。数XSは、3以上の整数であってよい。当該複合信号回路機構又は前記ステアリング手段は、前記第1の複数のクロック信号であるXS個の時間インターリーブされた正弦波制御信号を生成するよう構成される制御信号生成手段を有してよい。前記電流信号をサンプリングする回路機構又は前記ステアリング手段は、経路に沿って分布し、XS個の正弦波制御信号に応じてそのような制御を実行するよう構成されるスイッチング手段を有してよい。
前記第2のスイッチング回路機構ユニットは、本発明の上記の第1乃至第4の態様のいずれかに従うスイッチング回路機構を有してよい。
前記第1及び第2の複数のクロック信号は、それらが、互いと同数のクロック信号、同じ相対位相関係(すなわち、如何にしてそのような信号が時間インターリーブされるのかという点で、相対多数内)、同じ形状、及び同じ特性周波数のうちの1又はそれ以上を有する点で、同じ仕様を有してよい。前記第1の複数のクロック信号に含まれるクロック信号は、前記第2の複数のクロック信号に含まれるクロック信号に対して位相がシフトされてよい(リタイミング又は相回転)。そのようなリタイミングは極めてわずかであってよく、例えば、10又は6又は3度より小さい。
前記第1及び第2の複数のクロック信号は、実質的に互いに同じであってよい。
前記第1のスイッチング回路機構ユニットは、前記第1の複数のクロック信号及び前記入力アナログ信号に基づき、前記複数のサンプルを出力するよう構成される複数のサンプリングスイッチを有してよい。前記第2のスイッチング回路機構ユニットは、前記第2の複数のクロック信号及び前記複数のデータ信号に基づき、前記出力アナログ信号を生成するよう構成される複数の出力スイッチを有してよい。前記サンプリングスイッチ及び前記出力スイッチは、任意に同じチャネルタイプ(例えば、NMOS)の、及び任意に同じサイズ(例えば、ゲート面積に関して)の、及び任意に同じ数(すなわち、一方の個数は他方の個数の整数倍であってよい。)の電界効果トランジスタであってよい。
前記第2のスイッチング回路機構ユニットは、前記複数のデータ信号を受信するよう接続される複数のデータ制御型スイッチを有してよい。前記データ制御型スイッチは、前記出力スイッチと直列に接続されてよい。他の場合に、前記データ制御型スイッチは、前記複数のデータ信号に応じて、前記第2の複数のクロック信号に含まれるクロック信号が前記出力スイッチの制御端子へ印加されるか否かを制御するよう、前記出力スイッチの制御端子へ接続されてよい。
前記サンプリングスイッチ及び前記出力スイッチは、互いに同じようにそれらのクロック信号を受信するよう、及び/又は互いに同じようにそれらのクロック信号によって制御されるよう構成されてよい。例えば、それらは全て、電流モード動作において電流を導く働きをしてよい。前記出力スイッチ及び/又は前記サンプリングスイッチは、クロック信号がデータ制御型スイッチを通らずに、クロック信号を受信するよう構成されてよい。
第1のスイッチング回路機構ユニットは、第1のドライバユニットを有してよく、該第1のドライバユニットを介して、前記第1の複数のクロック信号は送られる。前記第2のスイッチング回路機構ユニットは、第2のドライバユニットを有し、該第2のドライバ回路を介して、第2の複数のクロック信号は送られる。前記第1及び第2のドライバユニットは、互いに同じであっても、又は互いに異なってもよい。
当該複合信号回路機構は、アナログ−デジタルコンバータにおいて使用されるデマルチプレキシング回路機構ユニットと、デジタル−アナログコンバータにおいて使用されるマルチプレキシング回路機構ユニットとを有してよい。前記デマルチプレキシング回路機構ユニットは、第3の複数のクロック信号に基づき動作するよう構成されてよい。前記マルチプレキシング回路機構ユニットは、第4の複数のクロック信号に基づき動作するよう構成されてよい。前記第3及び第4の複数のクロック信号は、互いに同じ仕様を有してよい。
前記第3及び第4の複数のクロック信号は、それらが、互いと同数のクロック信号、同じ相対位相関係(すなわち、相対多数内)、同じ形状、及び同じ特性周波数のうちの1又はそれ以上を有する点で、同じ仕様を有してよい。前記第3の複数のクロック信号に含まれるクロック信号は、前記第4の複数のクロック信号に含まれるクロック信号に対して位相がシフトされてよい。前記第3及び第4の複数のクロック信号は、実質的に互いに同じであってよい。
前記複数のサンプルは、第1の複数のサンプルであってよく、前記複数のデータ信号は、第1の複数のデータ信号であってよい。前記デマルチプレキシング回路機構ユニットは、前記第1の複数のサンプルを受信するよう接続され、前記第3の複数のクロック信号に基づき、それらのサンプルをデマルチプレキシングして第2の複数のサンプルとして出力するよう構成されてよい。前記マルチプレキシング回路機構ユニットは、第2の複数のデータ信号を受信するよう接続され、前記第4の複数のクロック信号に基づき、それらのデータ信号をマルチプレキシングして前記第1の複数のデータ信号として出力するよう構成されてよい。
前記デマルチプレキシング回路機構ユニットは、第1のデマルチプレキシング回路機構ユニットであってよく、前記マルチプレキシング回路機構ユニットは、第1のマルチプレキシング回路機構ユニットであってよい。当該複合信号回路機構は、アナログ−デジタルコンバータにおいて使用される第2のデマルチプレキシング回路機構ユニットと、デジタル−アナログコンバータにおいて使用される第2のマルチプレキシング回路機構ユニットとを有してよい。前記第2のデマルチプレキシング回路機構ユニットは、第5の複数のクロック信号に基づき動作するよう構成されてよい。前記第2のマルチプレキシング回路機構ユニットは、第6の複数のクロック信号に基づき動作するよう構成されてよい。前記第5及び第6の複数のクロック信号は、互いに同じ仕様を有してよい。
前記第5及び第6の複数のクロック信号は、それらが、互いと同数のクロック信号、同じ相対位相関係(すなわち、相対多数内)、同じ形状、及び同じ特性周波数のうちの1又はそれ以上を有する点で、同じ仕様を有してよい。前記第5の複数のクロック信号に含まれるクロック信号は、前記第6の複数のクロック信号に含まれるクロック信号に対して位相がシフトされてよい。前記第5及び第5の複数のクロック信号は、実質的に互いに同じであってよい。
前記第2のデマルチプレキシング回路機構ユニットは、前記第2の複数のサンプルを受信するよう接続され、前記第5の複数のクロック信号に基づき、それらのサンプルをデマルチプレキシングして第3の複数のサンプルとして出力するよう構成されてよい。前記第2のマルチプレキシング回路機構ユニットは、第3の複数のデータ信号を受信するよう接続され、前記第6の複数のクロック信号に基づき、それらのデータ信号をマルチプレキシングして前記第2の複数のデータ信号として出力するよう構成されてよい。
当該複合信号回路機構は、前記クロック信号を生成し、該クロック信号をそれらの夫々の回路ユニットへ分配するよう動作可能なクロック生成及び分配回路機構を有してよい。有利に、そのようなクロック生成及び分配回路機構は、デジタル−アナログコンバータにおいて使用されるユニットのためのクロック信号と同じように、アナログ−デジタルコンバータにおいて使用されるユニットのためのクロック信号を生成してよい。これは、そのようなクロック生成及び分配回路機構の設計を単純化/容易化し、当該回路機構をその使用においてより柔軟なものとすることができる。
前記クロック生成及び分配回路機構は、アナログ−デジタルコンバータにおいて使用される複数のクロック信号の位相及び/又はデジタル−アナログコンバータにおいて使用される対応する複数のクロック信号の位相を調整して、それらの対応する複数のクロック信号の間に位相差が存在するようにするよう動作可能な位相調整手段を有してよい。
前記クロック生成及び分配回路機構は、前記第1及び/又は第2の複数のクロック信号から前記第3及び第4の複数のクロック信号を、更に、任意に、前記第3及び/又は第4の複数のクロック信号から前記第5及び第6の複数のクロック信号を生成するよう動作可能であってよい。
夫々のそのような複数のクロック信号は、複数の時間インターリーブされたクロック信号であってよい。複数のクロック信号のうちの少なくとも一組は、複数の正弦波クロック信号であってよい。前記第1及び第2の複数のクロック信号は、複数の正弦波クロック信号であってよい。
本発明の第16の態様に従って、アナログ−デジタルコンバータ及びデジタル−アナログコンバータを有するコンバータシステムであって、本発明の上記の第15の態様に従う複合信号回路機構を有するコンバータシステムが提供される。そのようなシステムは、複数のアナログ−デジタルコンバータ及び/又は複数のデジタル−アナログコンバータを有してよい。
本発明の第17の態様に従って、本発明の上記の第15の態様に従う複合信号回路機構、又は本発明の上記の第16の態様に従うコンバータシステムを有する集積回路又はICチップが提供される。
本発明の上記の態様の全ての組み合わせは、下記の開示から明らかであるように予想される。全ての上記の装置(例えば、回路機構)態様に適用範囲において対応する方法態様、及びその逆が予想される。
本発明の実施形態によれば、スイッチ素子間の閾電圧ばらつきを補償して高速な回路動作を可能にするスイッチング回路等を提供することが可能となる。
ここで、一例として、添付の図面が参照され得る。
図8は、本発明を具現する差動スイッチング回路50を示す。
図3に示される差動スイッチング回路10に関して、回路は、電流源(すなわち、今回限りで、シンク)が接続されているコモンノードCN(又はテイルノード)を有する。4つのトランジスタSW1乃至SW4は、コモンノードCNと第1出力ノードBとの間に並列に接続されて示されている。同様に、4つのトランジスタSW5乃至SW8は、コモンノードCNと第2出力ノードBとの間に並列に接続されて示されている。それらのトランジスタSW1乃至SW8は、以降出力スイッチと呼ばれ、夫々図3における出力スイッチSW1乃至SW8に対応する。なお、明らかになるであろうように、差動スイッチング回路50と差動スイッチング回路10との間には有意な相違が存在する。
図8において、出力スイッチSW1乃至SW8のゲートは、直接にクロック信号によって(クロック信号がデータ制御型スイッチを通らない。)駆動されるが、バッファ又はデカップリングキャパシタがゲートへのクロック経路に沿って設けられてよい(図示せず。)。重要なことには、それらの出力スイッチのゲートはず、図3及び図4における出力スイッチSW1乃至SW8がそうであったようにデータ依存信号によって駆動されない。
代わりに、データ制御型スイッチD1乃至D8は、出力スイッチSW1乃至SW8のゲートから離して、代わりに電流経路において設けられている。すなわち、図8から明らかなように、データ制御型スイッチD1乃至D8は夫々、出力スイッチSW1乃至SW8との直列接続において設けられ、クロック信号がトランジスタのゲートを直接駆動することを可能にする。
これは、データ制御型スイッチを回路の電圧モード部分(すなわち、出力スイッチのゲートの制御)から電流モード部分へ動かし、その場合にそれらは単に電流を搬送するので、有意な利点を提示する。クロック信号により直接に出力スイッチのゲートを駆動することは、それらのゲートに到達する信号についてより良い制御が得られる、クロック経路でのひずみ発生源(例えば、スイッチドトランジスタ)がより少ないので、有利である。本発明者が図4におけるデータ制御型スイッチをひずみに寄与するものと認識したことが、思い出されるべきである。
図8を見ると、夫々の出力スイッチSW1乃至SW8は、事実上、直列接続されているスイッチ(この場合に、電界効果トランジスタ)の対の1つとなる。それらのスイッチは、NMOS電界効果トランジスタとして実装されてよい。SW1乃至SW4を含む対は並列ブランチにおいて設けられ、同様に、SW5乃至SW8を含む対は並列ブランチにおいて設けられる。
図8と図3及び図4との間の他の有意な相違は、出力スイッチSW1乃至SW8へ供給されるクロック信号CLKΦ1乃至CLKΦ4が図9に示されるような4相クロック信号の夫々の位相である点である。従って、クロック信号CLKΦ1乃至CLKΦ4は夫々、反復的な一連の4つの位相のうちの第1乃至第4の位相に対応する。加えて、クロック信号は実質的に正弦波である。有効に、4つの時間インターリーブされた正弦波クロック信号が供給される。
図8の回路の全体的な動作は、出力スイッチSW1乃至SW8及びデータ制御型スイッチD1乃至D8が、使用において、電流源からの電流を、データ信号DATA1乃至DATA4の値(デジタル0又は1)に応じて、第1出力ノードA又は第2出力ノードBを通って導くように駆動される点で、図3及び図4における動作と若干類似する。
これを達成するために、出力スイッチSW1及びSW5はクロック信号CLKΦ1を供給され、SW2及びSW6はクロック信号CLKΦ2を供給され、SW3及びSW7はクロック信号CLKΦ3を供給され、SW4及びSW8はクロック信号CLKΦ4を供給される。加えて、データ制御型スイッチD1及びD5は夫々データ信号DATA1及びバーDATA1を供給され、D2及びD6は夫々DATA2及びバーDATA2を供給され、D3及びD7は夫々DATA3及びバーDATA3を供給され、D4及びD8は夫々DATA4及びバーDATA4を供給される。
4相クロック信号の効果は、出力スイッチSW1又はSW5のいずれか一方がデータ信号DATA1の値に応じて第1クロック周期又は位相(Φ1)においてオンされる点である。同様に、データに応じて、SW2又はSW6は第2クロック周期又は位相(Φ2)においてオンし、SW3又はSW7は第3クロック周期又は位相(Φ3)においてオンし、SW4又はSW8は第4クロック周期又は位相(Φ4)においてオンする。図8中の出力スイッチはNMOSトランジスタであり、そのようなものとして、関連するクロック信号の+veピーク部分においてオンする。
然るに、夫々のクロック周期について、関連するデータ信号の値が1である場合は、電流ItailはノードAを通って導かれ、関連するデータ信号の値が0である場合は、電流ItailはノードBを通って導かれる。加えて、前述同様、夫々の周期において、データにかかわりなく、1つの直列接続されたトランジスタ対がオンし、1つがオフする。夫々の周期について、データにかかわりなく、2つの出力トランジスタがオンし、2つのトランジスタがオフする。
図9に表されている16GHz、4相クロック信号の例を鑑み、この動作は64Gs/sの全体的なサンプルレートを生じさせる。これは、図3に関連して述べられた12Gs/sのサンプルレートの例よりも大いに速い。
出力ノードA及びBは、図8に示されているように、夫々の出力カスコードを介して出力スイッチへ接続されている。スイッチング回路の差動出力信号は、このようにして、終端抵抗(図示せず。)によって電流信号又は電圧信号として2つの出力端子の間で測定され得る。
単一ユニットとして図8における直列接続スイッチの各対を見ると、いずれか特定の周期又は状態において、1はオンであり且つ7はオフである。各対の上側スイッチ(出力スイッチ)を見ると、いずれかの状態において、2はオンであり且つ6はオフである。各対の下側スイッチ(データ制御型スイッチ)を見ると、いずれかの状態において(理想的な場合において瞬間的であるデータ値の過渡的な変化を無視する。)、4はオンであり且つ4はオフである。
加えて、単一ユニットして各対を見ると、1つの周期から次の周期まで1はオンし且つ1はオフする。各対の上側スイッチ(出力スイッチ)を見ると、1つの周期から次の周期まで2はオンし且つ2はオフする。各対の下側スイッチ(データ制御型スイッチ)を見ると、1つの周期から次の周期まで、オフするのと同じ番号がオンするか(データが変化する場合)、あるいは、スイッチはその状態を保つ(データが同じままである場合)。
更に図8を見ると、出力スイッチSW1乃至SW8を有する回路部分は、クロック制御型回路52と呼ばれてよく、データ制御型スイッチを有する回路部分は、データ制御型回路54と呼ばれてよい。クロック制御型回路52におけるスイッチは、データ信号によってではなくクロック信号によって制御され、そのようなものとして、それらはデータ非依存であると考えられ得ることが認識されるであろう。反対に、データ制御型回路54におけるスイッチは、クロック信号によってではなくデータ信号によって制御され、そのようなものとして、それらはクロック非依存であると考えられ得る。例えば、クロック信号CLKΦ1乃至CLKΦ4は、クロック制御型回路52へ、具体的に、出力スイッチSW1乃至SW8(電界効果トランジスタ)のゲートへ連続的に(すなわち、アクティブ動作の間)供給されてよい。これは、図3及び図4(インターリーブデータ制御型スイッチ)とは異なる。
ついでに言えば、図8の回路と図3及び図4の回路との間の他の相違は、データ信号が、おそらくバッファ又はデカップリングキャパシタ(図示せず。)を介するにもかかわらず、データ制御型スイッチD1乃至D8のゲートへ直接供給される点である。すなわち、図4において用いられるマスク信号MASK1乃至MASK4は、4相クロック信号(CLKΦ1乃至CLKΦ4)が用いられることを考えれば、図8の回路に関して必要とされない。これは、必要とされる回路における有利な縮小をもたらす。
幾つかのコンテキストを提供するよう、図10は差動スイッチング回路50を有するDAC60の部分を示す。差動スイッチング回路50は、右上角に図式的に示されており、クロック制御型回路52及びデータ制御型回路54を有する。また、クロック信号CLKΦ1乃至CLKΦ4を生成し、それらを差動スイッチング回路50へ供給するよう構成されるクロック発生器62が示されている。
図8は、差動入力データ信号が用いられる(すなわち、4つのサンプリングスイッチSW1乃至SW4及び相補的な組SW5乃至SW8を用いる)差動スイッチング回路50を提示することが付随的に知られる。簡単のために、図10は、シングルエンドの入力データ信号により(すなわち、対応する差動信号の半分のみが示されて)提示される。図10は、差動信号である入力データ信号と共に、及び図8において用いられるSW1乃至SW8にと共に、差動スイッチング回路50に適用すると解釈され得る。
継続的な例として、64Gs/sの所望のDACサンプルレートが仮定され、差動スイッチング回路50へ入力されるデータ信号DATA1乃至DATA4は16GHzの(すなわち、時間インターリーブされた)データ信号である。
マルチプレキシング/リタイミングの3つの段72、74及び76も一例として示されており、リタイミングが実行される場合に64個の1GHzデータ信号(又は、例えば、マルチプレキシングが実行される場合に128個の500MHzデータ信号)の並列な組を第1のマルチプレクサ/リタイミング回路72で入力し、64個の1GHzデータ信号を第2のマルチプレクサ74へ出力し、次いで第2のマルチプレクサ74が16個の4GHz信号を第3の最後のマルチプレクサ76へ出力し、次いで第3のマルチプレクサ76が上述されたようにデータ信号DATA1乃至DATA4を4個の16GHz信号として出力することを可能にする。簡単のために、ユニット72はリタイミング又はマルチプレキシングを実行してよいが、以下ではマルチプレクサと呼ばれる。
また、図10に示されるように、入力クロック信号CLKΦ1乃至CLKΦ4をとり、3つのマルチプレキシング段72、74及び76によって必要とされるクロック信号を生成するために、3つのクロック生成段80、82、84が示されている。
差動スイッチング回路50は、例えば、図1を振り返って見ることによって、DACの全体における単一セグメント又は“スライス”を表すことが思い出されるべきである。よって、最終的な入力デジタル信号の如何なるコーディングも、図10において入力されるデジタル信号の上流で起きていると考えられ、それにより、入力されるそれらの入力デジタル信号は、示されているセグメント又はスライスを対象とした信号でしかない。
DAC全体は、更なるスライス又はセグメントを有してよく、それらのスライス又はセグメントの夫々は、それら自体のマルチプレキシング段72、74及び76を備える。当然、クロック生成回路62、80、82尾世b84はセグメント間で供給され得る(あるいは、少なくとも部分的に、別々に設けられる)。
様々なスライス又はセグメントのアナログ出力は、例えば、図1において見られるのと同様に、DAC全体の単一のアナログ出力を生成するよう結合されてよい。他の例では、7つのセグメントが、(サーモメータ符号化により)8ビットDACの3つのMSBのための出力を生成するよう設けられてよく、5つのセグメント(それらの出力は2進重み付けされる。)が、5つのLSBのための出力を生成するよう設けられてよい。他の変形例も当然に可能である。例えば、インピーダンスラダーが、欧州特許出願公開第2019490(A1)号明細書において開示されるように、用いられてよい。
図11は、図8の差動スイッチング回路50の動作をより良く理解するために、上側のグラフにおいてクロック信号CLKΦ1乃至CLKΦ4の波形を、及び下側のグラフにおいてIOUTA及びIOUTBと符号を付された出力ノードA及びBで受信される電流の波形を示す。
上述されたように、クロック信号CLKΦ1乃至CLKΦ4は、時間インターリーブされた二乗(実質的に)余弦波形であり、互いに90度位相がずれている。示されているクロック信号は正弦波であるが、厳密に完璧な正弦波である必要はない。明らかに、本実施形態において、波形の形状は、下側に向かう部分よりも一番上の部分において重要である。
余談として、図9及び図11に示されているクロック信号の数は、図8におけるノードA及びBの夫々への並列な経路の数に関係がある。図8においてノードA及びBの夫々への並列な経路は4つであるから、4つの時間インターリーブされたクロック信号が、互いに90度位相がずれて供給される。ノードA及びBの夫々へのX個の並列な経路が設けられる場合に、X個の時間インターリーブされたクロック信号が、互いに対して(360/X)度位相がずれて供給され得ることが予想される。この場合に、Xは2以上、望ましくは3以上、より望ましくは4に等しい整数である。
図11に戻り、更なる説明のために、クロック信号CLKΦ4が太線で強調表示されている。
クロック信号CLKΦ1乃至CLKΦ4は、図2に関して既に記載されたように、出力スイッチSW1乃至SW8のゲートを制御する。然るに、出力スイッチ対(なお、対はSW1/SW5、SW2/SW6、SW3/SW7、SW4/SW8である。)は順にオン及びオフされる。それにより、出力スイッチ対のうちの一対はオフしており、順序における次の対がオンしている。更に、それにより、出力スイッチ対のうちの一対が完全にオンされる場合に、残りは実質的にオフされる。上述されたように、一対の出力スイッチがオンされる場合に当該対のどちらのスイッチが電流パルスを搬送するのかは、関連する(DATA1乃至DATA4の)データ信号に依存する。
スイッチSW1乃至SW8を介してコモンノードを通る実質的に全ての電流が電流Itailに等しくなければならないので、いつでもノードA及びBを通って流れる電流の和は実質的にItailに等しくなければならない。上記のデータ制御型スイッチD1乃至D8の効果は、従って、電流Itailが、出力スイッチ対がオン及びオフされる順に夫々の出力スイッチ対から一方のスイッチを通るよう導かされることである。すなわち、それにより、出力スイッチ対の1つがオフしており、よって、その出力スイッチの一方がより少ないItailの部分しか搬送せず、順序における次の出力スイッチ対がオンしており、よって、その出力スイッチの一方がItailのより多くを搬送し始める。更に、それにより、出力スイッチ対の1つが完全にオンされる場合に、その出力スイッチ対の他方の出力スイッチが実質的にオフされたデータ制御型スイッチを直列接続されており且つ他の出力スイッチ対の出力スイッチが実質的にオフされるので、その出力スイッチの一方がItailの実質的に全てを搬送する。
この効果は、図11の下側のグラフにおいて示されている。クロック信号CLKΦ3、Φ4及びΦ1についての3つの出力電流しか簡単のために示されていないが、示されている波形のパターンは、データに依存するIOUTA又はIOUTBについての連続的なピークにより続く。本例では、データシーケンスはDATA3=0(それにより電流はノードBへ伝わる。)、DATA4=1(それにより電流はノードAへ伝わる。)、及びDATA1=0(それにより電流はノードBへ伝わる。)であると仮定される。クロック信号の上側のグラフとの比較のために、クロック信号CLKΦ4に対応する出力電流についての波形は太線で強調表示されている。
図11における下側のグラフのより良い理解を得るために、3つの点90、92及び94が波形Φ4上に示されており、対応する3つの点100、102及び104が対応する電流波形上に示されている。
点90で、波形CLKΦ4はそのピーク値、すなわち、VDDにあり、他のクロック信号CLKΦ1乃至CLKΦ3は実質的にそれらのピーク値を下回っている。然るに、(DATA4=1を鑑み)スイッチSW4及びSW8は完全にオンしており、D4はオンし且つD8はオフし、少なくとも他の出力スイッチ(SW1乃至SW3及びSW5乃至SW7)は実質的にオフである。従って、対応する点100で、電流IOUTAはItailに等しく、電流IOUTBは実質的に零に等しい。
点90に先行する点92で、波形Φ4は、そのピーク値に向かって立ち上がっているが、未だそのピーク値に達していない。また、点92で、波形Φ3は、そのピーク値から立ち下がっている。重要なことには、点92で、クロック信号Φ3及びΦ4は等しい値を有する。従って、スイッチSW3及びSW4並びにSW7及びSW8は、それらのソース端子が共に結合されているので、互いと同一程度にオンする。点92で、クロック信号Φ1及びΦ2はまた互いと等しく、スイッチSW1及びSW2並びにSW5及びSW6がオフすることを確かにする程十分に低い。よって、この時点で、点102で示されるように、電流Itailの半分は(DATA4=1を鑑み)スイッチSW4及びD4を通って流れ、残り半分は(DATA3=0を鑑み)スイッチSW7及びD7を通って流れる。それにより、IOUTB=IOUTA=(Itail)/2である。
点94は、この点でオンされるのがスイッチSW4及びSW1並びにSW8及びSW8である点を除いて、点92と等価である。従って、対応する点104で、IOUTA=IOUTB=(Itail)/2である。
従って、夫々の電流波形についての3つの点(例えば、図11における電流波形IOUTAについての点100、102及び104)は、クロック波形に対しては時間において、及び電流Itailに対しては大きさにおいて固定又は定義されることが認識されるであろう。すなわち、電流IOUTAを一例として、点100で電流はItailに等しく、点102及び104で電流はItailの半分に等しい。点100、102及び104の位置は、クロック信号CLKΦ1乃至CLKΦ4に対して固定される。同じことが、データに依存するIOUTA又はIOUTBについての次の電流信号パルス又は電荷パケットに当てはまる。点90、92及び94への焦点は、本実施形態に関して、クロック信号の上側部分が重要であること、及び下側部分はそれほど重要でないことを明示する(それにより、例えば、下側部分の正確な形状は厳密には重要でない。)。この点の意義は後に明らかになるであろう。
よって、(データに依存するIOUTA又はIOUTBについての)波形の電流パルス列は全て同じ形状であり、その形状は正弦波クロック信号の正ピーク二によって定義される。
この動作は、注目に値にする利点を有する。
パルスはすべて、正弦波クロック波形によって定義される同じ二乗余弦形状を有するので、それにより、周波数応答/ロールオフは余弦曲線によって数学的に定義され、結果として、入力Itailから出力ノードA又はBへのアナログバンド幅は非常に高く、通常は300GHzよりも大きい。加えて、回路におけるテイルノード又はコモンノードCNでの電圧レベルは、動作中にほとんど変動しない。説明として、図8において、スイッチSW1乃至SW8及びD1乃至D8は、D1乃至D8のソース端子どうしが結合されて関連するテイルノードを形成する状態で、飽和領域において動作するNMOSスイッチである。よって、それらのスイッチは、低入力インピーダンス及び高出力インピーダンスを有するカスコードとして動作する。
テイルノードでの電圧レベルはほとんど動かないので、それらのノードは仮想接地であると考えられてよく、それらのテイルノードでの寄生キャパシタンスによる影響を低減されている。図8の回路は、定義された形状の電流パルスを搬送する高速アナログ回路である。よって、回路は、知られており、再現可能であり、正確であり且つ一定である高いバンド幅を有する。この既知のバンド幅は、よって、例えば、デジタルで、フィルタにより(例えば、入力データに対するFIRフィルタにより)補償され得る。
加えて、(例えば、電流ミラーによる複製なしで)回路を通って導かれ又はルーティングされるのは実際の電流Itailである。全ての電流Itailは出力ノードを通る。従来の電流のフロー方向は出力から入力へであるが、原理は入力から出力へ流れる電流について同じであり、実際には、電流IOUTA及びIOUTBのグラフは、回路の動作の概念的理解を助けるよう正の値として(例えば、図11において、出力から入力へとして示されているそれらの電流の方向により)示されている。要するに、“出力”電流の両方が合計される場合に、結果はItailと同じになる。
クロック信号CLKΦ1乃至CLKΦ4が完璧である、すなわち、振幅ノイズ及び位相ノイズがないとすると、その場合に、如何なるエラーも、主として(すなわち、重要でない信号依存のエラーを無視する。)、スイッチングトランジスタ間の不整合に起因する(そのような不整合は後に扱われる。)。
4つの時間インターリーブされた正弦波クロック信号(この場合に、二乗余弦)が本実施形態では用いられるので、夫々のノードのための対応する4つのスイッチ(例えば、図8におけるノードAのためのスイッチSW1乃至SW4及びノードBのためのスイッチSW5乃至SW8)を駆動するのに必要とされる25%デューティ周期パルスは、たとえクロック信号自体(正弦波である。)が本質的に50%デューティ周期を有するとしても、形成される。すなわち、入力電流信号のX通りの分割のために(上記で、X=4)、100/X%デューティ周期パルスを生成するよう50%デューティ周期正弦波クロック信号を使用することが可能である。対照的に、図5A、図5B及び図6において見られるように、スイッチドロジックレベル(ハードスイッチド)クロック信号が用いられる場合は、100/X%(X=4について25%)デューティ周期パルスを生成するために、それ自体が100/X%(X=4について25%)を有するクロック信号を使用する必要がある。従って、本実施形態は、特に、高周波動作を考える場合に、50%デューティ周期クロック信号が(X=3又はそれ以上の場合でさえ)用いられ得るので、有利である。
差動スイッチング回路50の更なる利点は、スイッチSW1乃至SW8のゲートが、中間バッファを必要とせずに、クロック信号により直接駆動され得る点である。これは、本会路が正弦波クロック信号を受け入れるよう構成されるためである。そのような直接的駆動は、例えば、キャパシタを介した、中間ACカップリングを含んでよい。そのような直接的駆動により、差動スイッチング回路50のスイッチSW1乃至SW8のゲートキャパシタンスは、VCO設計において(VCOがクロック信号CLKΦ1乃至CLKΦ4を生成する。)、VCO内の必須のキャパシタンスの部分であるように含まれ得る。よって、ゲートキャパシタンスは、事実上、VCO内に吸収され、それにより、差動スイッチング回路50は、あたかもゲートキャパシタンスが零であるかのように動作する。よって、ゲートキャパシタンスに起因するスイッチング遅延は、事実上除去される。加えて、矩形(すなわち、パルス又はスイッチドロジック)波を生成するためにバッファを用いないことは、関連するノイズ及び遅延不一致が回避されることを可能にする。なお、DAC全体の全てのセグメントにおける全てのスイッチの追加的な負荷キャパシタンスはVCO(クロック発生器)が駆動するには大きすぎるので、幾つかの実施形態ではバッファが用いられ得ると予想される。
図11に戻り、図の下側半分におけるいずれかの特定の電流パルスがIOUTA又はIOUTBのいずれであるかを決定するために、関連するデータ値は関連するパルスを生成するよう時間において安定しているべきであることが認識されるであろう。例えば、クロック信号CLKΦ4に対応する図11の太線の電流信号の場合に、関連するデータ信号DATA4は少なくとも、5本の垂直な破線に及ぶ時間の期間にわたって、安定しているべきである。例えば、データ信号DATA4は、クロック信号CLKΦ4の底値(負ピーク)で又は略底値で状態を変化させるよう配置されてよい。同様に、データ信号DATA1乃至DATA3の夫々は、それらの夫々のクロック信号CLKΦ1乃至CLKΦ3の底値で又は略底値で状態を変化させるよう配置されてよい。よって、図9及び図10において見られるような16GHzクロック信号の継続的な例において、データ信号DATA1乃至DATA4も、それらの夫々のクロック信号の底値で又は略底値で状態を変化させるよう構成される、図10において見られるような16GHz信号であってよい。
本発明者は、更に、図8の回路における直列接続されたスイッチ対(例えば、SW1及びD1)の動作を検討し、改善の可能性を認識している。図12は、図8の回路に対応するが、簡単のために省略された形で提供される概略図である。よって、データ制御型スイッチD1乃至D8のうちのD1のみが明示的に示されている(なお、それらは全て存在するとする。)。
説明を助けるよう、寄生キャパシタンス110は、夫々の直列接続対のスイッチ間にある中間ノードINに存在するとして示される。事実上、夫々の中間ノードINは、関連するデータ制御型スイッチDがオフである場合に(なお、クロック信号は、データにかかわらず、関連する出力スイッチSWへ供給され続ける。)(その電圧電位に対して)浮いている。そのようなものとして、中間ノードINでの電圧はメモリを有する。すなわち、それらは、以前の連続した周期においてどのようなデータがあったかに依存する。これは、DAC出力信号において何らかのデータ依存ひずみを生じさせる。
本発明者は、例えば、ただ2つの起こり得る状態(例えば、データ制御型スイッチが以前にオンであった場合はX、及び以前にオフであった場合にY)を有する電圧レベルをレベルにより、中間ノードINで如何にしてある程度のメモリなし電圧を提供すべきかを検討した。
(簡単のために省略された形で)図13に示されるように、本発明者が検討した1つの可能な解決法は、中間ノードINでDC又はデータスイッチド・ブリード電流を供給することである。これは、スイッチSW1と同じ位相へ割り当てられている出力スイッチとして、図13においてスイッチSW5に関してのみ示されている。例えば、DATA=1の場合に、データ制御型スイッチD1はオンであり、D5はオフであってよい。D%がオフである場合に、その中間ノードINは、ブリード電流がないと浮いているが、ブリード電流により、このフローティング問題は回避され得る。しかしながら、DCブリードに伴う問題は、電力浪費、すなわち、電流消費である。また、より大きな必要とされる電流を搬送するために、より大きいスイッチを設ける必要がある。データスイッチド・ブリード電流に伴う問題は、データ信号(すなわち、DAC出力におけるデータ依存ひずみ)に敏感である。
上記の課題に直面して、本発明者は、省略された形で図14に示されるような改善された差動スイッチング回路120を考案した。図14の回路は、夫々の出力スイッチ(SW1乃至SW8)について、2つのデータ制御型スイッチが中間ノードから異なるテイルノードへ通じるよう並列に設けられている点を除いて、本質的に図8の回路と同じである。テイルノードの一方は“大きい”電流源IBIGへ接続され、他方は“小さい”電流源ISMALLへ接続されている。“大きい”及び“小さい”はこの場合に互いに対するものである。例えば、IBIGは1.5Iに等しくてよく、ISMALLは0.5Iに等しくてよい。“大きい”対“小さい”の他の比が当然に可能である。
出力スイッチごとのデータ制御型スイッチの対は、図14では簡単のために出力スイッチSW1及びSW5に関してしか示されておらず、それらのスイッチはいずれも位相1(CLKΦ1)に関連するが、出力スイッチSW1乃至SW8の夫々に関し、それのデータ制御型スイッチの一方はIBIGのためのテイル又はコモンノードへ接続され、他方はISMALLのためのテイル又はコモンノードへ接続されることが理解されるであろう。よって、出力スイッチSW2乃至SW4及びSW6乃至SW8は図14において明示的に示されないが、それらは存在し、夫々がSW1及びSW5と同じように2つのデータ制御型スイッチへ接続されることが理解されるであろう。
従って、出力スイッチSW1に関し、IBIGのためのコモンノードCNBへ接続されている直列接続されたデータ制御型スイッチD1Bと、ISMALLのためのコモンノードCNSへ接続されている直列接続されたデータ制御型スイッチD1Sが存在する。同じ出力スイッチへ接続されているデータ制御型スイッチの対は、事実上互いと並列である。ここで、添え字Bは“大きい(BIG)”に関し、添え字Sは“小さい(SMALL)”に関する。これはず14において明示的に示されている。
同様に、完全のために、出力スイッチSW2(図示せず。)に関し、IBIGのためのコモンノードCNBへ接続されている直列接続されたデータ制御型スイッチD2Bと、ISMALLのためのコモンノードCNSへ接続されている直列接続されたデータ制御型スイッチD2Sが存在し、出力スイッチSW3(図示せず。)に関し、IBIGのためのコモンノードCNBへ接続されている直列接続されたデータ制御型スイッチD3Bと、ISMALLのためのコモンノードCNSへ接続されている直列接続されたデータ制御型スイッチD3Sが存在し、出力スイッチSW4(図示せず。)に関し、IBIGのためのコモンノードCNBへ接続されている直列接続されたデータ制御型スイッチD4Bと、ISMALLのためのコモンノードCNSへ接続されている直列接続されたデータ制御型スイッチD4Sが存在し、出力スイッチSW5(図示せず。)に関し、IBIGのためのコモンノードCNBへ接続されている直列接続されたデータ制御型スイッチD5Bと、ISMALLのためのコモンノードCNSへ接続されている直列接続されたデータ制御型スイッチD5Sが存在し、出力スイッチSW6(図示せず。)に関し、IBIGのためのコモンノードCNBへ接続されている直列接続されたデータ制御型スイッチD6Bと、ISMALLのためのコモンノードCNSへ接続されている直列接続されたデータ制御型スイッチD6Sが存在し、出力スイッチSW7(図示せず。)に関し、IBIGのためのコモンノードCNBへ接続されている直列接続されたデータ制御型スイッチD7Bと、ISMALLのためのコモンノードCNSへ接続されている直列接続されたデータ制御型スイッチD7Sが存在し、出力スイッチSW8(図示せず。)に関し、IBIGのためのコモンノードCNBへ接続されている直列接続されたデータ制御型スイッチD8Bと、ISMALLのためのコモンノードCNSへ接続されている直列接続されたデータ制御型スイッチD8Sが存在する。
同じ出力スイッチへ接続されているデータ制御型スイッチの対(例えば、D1B及びD1S)において、一方は関連するデータ信号によって制御され、他方は相補的なデータ信号によって制御される。例えば、D1BはDATA1によって制御され、D1SはバーDATA1によって制御される。よって、2つのうちの一方は(データにかかわらず)常にオンに、そのようなものとして、中間ノードINは決して(データが変化する場合に一時的にを除いて)浮かない。特に、INは、関連する出力スイッチがオフからオンへそして再びオフへ切り換えされる前後に、常に2つのテイルノードのうちの一方へ接続されている。2つのテイル電圧は同じであり、且つ、データスイッチは、クロック制御型スイッチがオフであるときに変化する場合に、これは出力に影響せず、如何なる“メモリ”効果も導入しない。
完全のために、図14のための他の接続が以下の表2で示される。
表中の各行は、2列目に示されるように、出力スイッチの異なる1つに対応する。2列目乃至4列目の夫々において、各エントリは、関連するスイッチ(例えば、SW1)を、そして、角括弧内でそのスイッチへ適用される信号(例えば、CLKΦ1)を特定する。
各行において、3つのスイッチは、出力スイッチ(例えば、SW1)と、その出力スイッチへ夫々直列に接続されている2つのデータ制御型スイッチ(たとえば、D1B及びD1S)とを有する。
1列目は、位相1乃至4の、各行ごとの関連する位相を示す。
図14に戻って、ISMALLのためのテイルノードへ接続されるデータ制御型スイッチと直列な追加のスイッチR1乃至R8(トランジスタ)が設けられており、2つのテイルノード電圧VTAILS及びVTAILBが約0Vで略等しく保たれるように(事実上、線形領域において動作するMOSのような電圧制御型抵抗器として)制御される。R1及びR5しか図14では明示的に示されていないが(夫々、D1S及びD5Sと直列に接続される。)、R2乃至R4及びR6乃至R8も夫々D2S乃至D4S及びD6S乃至D8Sと直列に設けられることが理解されるであろう。テイル電圧VTAILS及びVTAILB(図14の右側に示される。)を測定し、追加のトランジスタをテイル電圧が等しくされ得るように制御する増幅器が図14に示されている。
両方のテイルノード電圧が同じであることが望ましく、それにより、中間ノードINは夫々の周期の終わりに常に同じ(テイルノード)電圧へ下がる。例えば、関連する出力スイッチSWがオフである場合にデータは変化し、故に、データが変化する時点での中間ノードINは一方のテイルノードから他方へ移る。特定の出力スイッチSWのための電流パルスの間、すなわち、出力スイッチSWがオフからオンへそしてオフへ切り替わる場合に、テイル/コモンノードCN及び中間ノードINの電圧は立ち上がって再び立ち下がる。立ち上がりは、ISMALLに関して、出力スイッチに流れる電流がより少なく、故に、そのゲート−ソース間電圧はより小さいので、より高い。抵抗スイッチRは、小さいテイルノード電圧VTAILSを押し下げるために付加され、それにより、小さいテイルノード電圧VTAILSは、大きいテイルノード電圧VTAILBと同じ電圧を有する。電流パルスの終わりでのIN電圧は開始時と同じであるから、正味の電流は寄生キャパシタンスに流れ込むことができない。IBIGにより、ノードはVTAILBから(より低い)電圧となってからVTAILBへ戻り、ISMALLにより、ノードはVTAILSから(より高い)電圧となってからVTAILSへ戻る。つまり、サンプル間“メモリ”、すなわち、キャパシタンスへの正味の電荷ゲイン/損失は存在しない。
従って、図14の回路は、いずれか1つの周期又は位相において、電流パルスが出力ノードA及びBの一方を通って流れ、他方には電流が流れない図8の回路と幾分似たように機能することが認識されるであろう。重要な相違は、図14では、いずれか1つの周期又は位相において、“大きい”電流パルスが(データに依存して)出力ノードA及びBの一方を通って流れ、“小さい”電流パルスが他方を通って流れる点である。よって、図14の中央上に示されるように、差動端子A及びBの間の出力は、大きいパルスと小さいパルスとの間の差(斜線として示される。)である。DACの(この場合に、示されるセグメント/スライスの)真の出力と考えられるものは、この差である。
この点を考慮して、出力スイッチSW1乃至SW8を有する回路部分は、図8においてクロック制御型回路52と呼ばれ得ることが認識されるであろう。データ制御型スイッチD1B乃至D8B及びD1S乃至D8S、並びに追加のスイッチR1乃至R8を有する回路部分は、データ制御型回路154(図8におけるデータ制御型回路54とは異なる。)と呼ばれ得る。当然、図14は、図8と同じく単一のDACを表し、そのようなものとして、全体のDACは多数のそのようなスライスを有し得ることが念頭に置かれるべきである。
図14の回路は、以下のように、幾つかの利点を有する(そのうちの一部は明らかに図8にも当てはまる。)。
ここではIBIG及びISMALLと符号を付されている第1及び第2の異なる大きさの電流源の使用は有利に、(出力スイッチごとに)DCブリード電流を必要とせずに、中間ノードINでのメモリ電圧を低減又は除去する。図14の回路は、如何なる未定義のフローティングノードも決して存在しないことを確かにする。ISMALLは1つの意味においてデータスイッチド・ブリード電流として働くが、メインテイル電流IBIGと同じスイッチング精度を有し、よって有意なノイズを回路全体に付加しない。
データ制御型スイッチD1B乃至D8B及びD1S乃至D8Sは、“平穏な”テイル又はコモンノードでオンする。それらのノードはおおよそ0Vにあり、データ制御型スイッチがデータの制御下で確かにオンすることを可能にする。テイルノードは、図14に示されるように、2つのテイルノードを測定して追加スイッチR1乃至R8を制御する増幅器を用いて、等しくされ得る。追加スイッチR1乃至R8は、図14において見られるように、同じ増幅器によって並行制御されてよく、あるいは、個々に制御されてよい。一実施形態において、1つのセグメント/スライス内のR1乃至R8は、VTAILに対するそれらの個々の影響を除去することが困難/不可能であり得るので、まとめて制御される。(全体のDACの)夫々のセグメントは、それ自体の制御電圧(R1乃至R8の制御用)を有してよく、あるいは、測定回路の精度(セグメント間の不整合)及びレイアウト又はルーティングの相対的な容易さ(セグメントごとの1ループのための空間対コモン制御電圧をルーティングする容易さ)のような要因に依存して、全てのセグメントのためのコモン電圧があってもよい。
出力スイッチSW1乃至SW8は、正弦波又は正弦曲線(例えば、“成形”されていないスイッチドロジック)クロック信号によって直接制御され得る。これは、超高周波動作にとって有利である。なお、他の形状のクロック信号は正確に生成するのがより困難である。
出力スイッチSW1乃至SW8へ印加されるクロック電圧は、中間スイッチが存在しないので大きくできる。すなわち、出力スイッチSW1乃至SW8へのクロック経路は、潜在的な“個別的な”ひずみ源(例えば、他のスイッチ)から免れる。そのようなものとして、データ制御型スイッチD1乃至D8、D1B乃至D8B及びD1S乃至D8SにおけるVTHのばらつきの影響は除去又は低減される。
データ制御型スイッチD1乃至D8、D1B乃至D8B及びD1S乃至D8Sは、出力スイッチSW1乃至SW8と、例えば、0.9Vトランジスタと同じように実施され得る。これは、データ制御型スイッチ出力スイッチと同じ高速トランジスタ(低抵抗、低キャパシタンス)にさせ、それにより(高速トランジスタ自体の速度制限を越えて)もはや回路動作に対する如何なる速度制限も存在しないので、有利である。図7におけるNMOSデータ制御型スイッチは、例えば、回路を減速させ、ひずみをクロックに付加し(一定でないRon)、クロックに対する容量負荷を増大させる(駆動が困難)より遅い(より高い抵抗、より高いキャパシタンス)高電圧トランジスタ(より厚い酸化物、より長いゲート長)である。
上述されたように、たとえクロック信号CLKΦ1乃至CLKΦ4が完璧であったとしても、すなわち、振幅ノイズ及び位相ノイズ(ジッタ)がないとしても、スイッチングトランジスタ、すなわち、出力トランジスタの間の不整合に起因してエラーが起こり得る。そのような不整合はここで更に検討される。特に、図8又は図14に対応するDACにおいて使用される較正技術がここで検討される。
較正技術をより良く認識するために、スイッチング回路50の簡略化されたものが図15Aにおいて提示される。図15Aにおいて、データ制御型回路54は、電流源(又はシンク)Itailへ接続されるように、省略された形で示されている。同様に、スイッチング回路120の簡略化されたものが図15Bにおいて提示される。図15Bにおいて、データ制御型回路154は、電流源(又はシンク)IBIG及びISMALLへ接続されるように、省略された形で示されている。
4相クロック信号の効果は、出力スイッチ(トランジスタ)SW1及びSW5が第1のクロック周期又は位相(Φ1がそのピーク周辺にある場合)においてオンし、SW2及びSW6が第2のクロック周期又は位相(Φ2がそのピーク周辺にある場合)においてオンし、SW3及びSW7が第3のクロック周期又は位相(Φ3がそのピーク周辺にある場合)においてオンし、SW4及びSW8が第4のクロック周期又は位相(Φ4がそのピーク周辺にある場合)においてオンする点であることが思い起こされる。いずれかのそのようなクロック周期又は位相において、図14及び図15Bの場合に、オンしている2つのトランジスタ(例えば、SW1及びSW5)のどちらがIBIGによる大きい電流パルスを搬送し、どちらがISMALLによる小さい電流パルスを搬送するのかは、データに依存する。これは図16に示されている。図16はまた、図8及び図15Aに当てはまると理解され得る。このとき、“IBIG”は“ITAIL”により置換され、“ISMALL”は“零電流”により置換される。
この較正技術は、特に、クロック信号がトランジスタSW1乃至SW8のゲートへ直接接続される図15A及び図15Bの回路の場合に、較正を実行するためにそれらのクロック信号を切り離すか又は停止することが(これを行う回路が電力を消費死活遅延及び不整合を付加するために)望ましくないので、有利である。なお、この較正技術はまた、クロック信号を切り離し及び/又は停止することがより受け入れられ得る場合、例えば、データ制御型スイッチがスイッチS1乃至S8(SW1乃至SW8に対応)のゲートに設けられている図3及び図4の場合にも有利である。
この技術の一般的原理は、図17及び図18を参照して認識され得る。これらの図は、一例として、図14及び図15Bの回路に関連して提供される。技術は、具体的なデータ波形を、本例では、データ制御型回路154へ提供し、ノードA及びBの一方又は両方で出力波形を試験することを伴う。
図17は、1乃至5の番号を付された5つの例となる入力データ波形を考える。波形1は、反復データパターン0000である。これは、DATA1=1,DATA2=0,DATA3=0,DATA4=0の反復パターンに対応する。そのようなものとして、スイッチSW1乃至SW4で相次いで受け取られるパルスは、図16から明らかなように、S,S,S,Sであってよい(なお、Sは小さい(SMALL)を意味する。)。図17には、スイッチSW5乃至SW8で相次いで受け取られる対応するパルスがBBBB(なお、Bは大きい(BIG)を意味する。)であってよいことは図示されていないが、これも図16から明らかである。
出力ノードAで受け取られる波形は、関連する反復データパターンの2つの周期に関し、波形1について図式的に示されている。すなわち、一連の8つの小電流パルスが示されている。また、破線横線によって、例えば、ローパスフィルタリング(LPF)によってノードAで取得され得るDC平均電圧レベルが示されている。例えば、“低速”ADCが、そのようなローパスフィルタリングを実行するために使用されてよい。このDC平均電圧レベルはラベルREFAを与えられており、ノードA(すなわち、スイッチSW1乃至SW4)のためのリファレンス電圧と考えられる。
波形2は、反復データパターン1000であり、図17に示されるようなトランジスタ(スイッチ)SW1乃至SW4でのパルス、すなわち、反復パターンB,S,S,Sを生成する。DC電圧平均レベルは同様に、図17に示されるように、出力ノードAで取得されてよく、このレベルとREFAとの間の電圧差ΔVは、スイッチSW1のゲインを示すものと考えられてよい。
同様に、波形3乃至5は、図17に示されるように、夫々スイッチSW2乃至SW4のゲインを示す電圧差を得るために用いられてよい。
図18は、出力ノードBで受ける波形を試験することによって、電圧レベルREFBと、スイッチS5乃至S8のゲインを示す電圧差とを得るために使用され得る波形6乃至10を示す。波形6乃至10の使用は波形1乃至5の使用と同様であるから、繰り返しの記載は省略される。波形6は、ラベルREFBを与えられ、ノードB(すなわち、スイッチSW5乃至SW8)のためのリファレンス電圧と考えられる電圧レベルを提供すると言えば十分である。波形7乃至10は、図18に示されるように、夫々スイッチSW5乃至SW8のゲインを示す電圧差を得るために用いられてよい。
明らかなように、上記の技術は、トランジスタSW1乃至SW8の夫々のゲインを示す電圧差が得られることを可能にする。そのような電圧は、従って、例えば、個々のトランジスタSW1乃至SW8のゲインを等しくするようそれらのトランジスタのバルク電圧(例えば、バルクソース電圧)を調整して、(例えば、スイッチ(電界効果トランジスタ)管のVTHの差を考慮するよう)回路を較正するために使用されてよい。例えば、DACは、スイッチSW1乃至SW8ごとに、被制御デジタル入力に依存してそのバルク電圧を提供するよう設けられてよい。
この技術が図17及び図18で例示される特定の入力データ波形を使用すると仮定して、それは、実データが供給されるランタイム中に容易にではないが全体のDACのための起動時に実行されてよい。加えて、図15Bの回路は単一のDACスライスを表し、そのようなものとして、技術は起動時にDACスライスごとに実行されるべきである。
重要なことには、この技術は、複数のそのようなDACスライスを備える全体のDACへ入力データ信号を供給するために使用可能であり、その入力データ信号は、DACスライスが1つずつ構成され得るように、DACスライスを1つずつ標的とする。例えば、そのような信号は1つずつスライスを循環してよく、1つのスライスが較正下にある場合に、そのスライスは自身のための異なる入力データ波形の組を受信し、一方、他のスライスは並行して“ダミー”波形の組(夫々の波形は同じである。)を受信する。このようにして、全体のDACの出力ノードは、1つのスライスが較正下にあり、自身のための異なる入力データ波形について異なる電圧を与える場合に、他のスライスがダミーセットの夫々の波形について同じように出力電圧に寄与する(それらの寄与は相殺する。)ので、電圧測定を行うために使用され得る。よって、有利に、特定のスライスを切り替える必要なしに、入力データ波形を供給して出力ノードで測定を行うことによって、起動時にそのようなDAC全体を構成することが可能であることができる。
ついでに言えば、出力ノードA及びBで受け取られる波形が本技術の動作中に試験され得ることが先に論じられたが、真の出力ノードではなく代わりに較正のために使用される内部ノードであるダミー(複製)ノードACAL及びBCALを設けることが可能である。例えば、図19を参照して、ダミーノードACALを有するダミーノード配置160が示されている。そのようなダミーノードは、同じくダミーノード配置160において示されるように、本技術を実行するために(例えば、カスコード162を用いて)使用可能にされてよい。加えて、これは、較正が並行して実行されることを可能にすることができる。すなわち、夫々のスライスは、それらのスライスが並行して較正されることを可能にするよう、夫々の側で自身のダミー出力を有する。しかし、これは、メイン出力とダミー出力との間で出力電流を切り替えるための回路を付加しなければならないという欠点を有し、それにより遅延が加えられ且つバンド幅が狭められる。そのようなものとして、特定の実施形態に関し、スライスごとにそのようなダミーノード配置を用いずに、代わりに測定を行うためにメインDAC出力ノードA及びBを用いることがより良いことがある。
理論的には、出力ノードよりむしろテイルノードで電圧を測定して、先と同じく較正が並行して実行されることを可能にすることも可能である。すなわち、夫々のスライスは、それらのスライスが並行して較正されることを可能にするよう、自身の電圧測定回路を有する。夫々の位相又は周期において、テイルノード電圧は立ち上がり、次いで再び差立ち下がる(出力スイッチがオフしオンしそしてオフする場合)。出力スイッチが(例えば、バルク電圧制御によって)正確に較正される場合に、テイルノード電圧の立ち上がり及び立ち下がりは夫々の位相において同じであるべきである。
上述されたように、上記の技術は、主に、図14及び図15BのIBIG/ISMALLパルスを用いて記載されているが、技術はまた、1つの電流源しか設けられず、この場合に、図17及び図18における大きいパルス“B”及び小さいパルス“S”よりむしろ、パルス(pulse)“P”及び無パルス(no-pulse)“NP”が存在する状況でも使用されてよい。同様に、技術は、図3及び図4の回路と共に適用されてよく、この場合に、先と同じく、図17及び図18における大きいパルス“B”及び小さいパルス“S”よりむしろ、パルス(pulse)“P”及び無パルス(no-pulse)“NP”が存在する。
更に、図17及び図18に関連する本技術の上記の説明は、複雑度の低いアプローチと考えられてよく、シングエンドの(すなわち、出力ノードA又はBでの)測定を考える。しかし、測定は、例えば、SW1及び図17における波形2に注目すると、波形2によりオンするSW1に関し、シーケンスが(大きいパルスBを搬送する出力スイッチを考えると)SW8オン→オフ、SW1オフ→オン→オフ、SW6オフ→オンであるから、実際には、シーケンスにおいて“隣接する”スイッチを考慮する点が留意されるべきである。従って、実際上、“隣接する”スイッチの寄与が考慮されてよい。
以下は例である。
スイッチVTHにおけるエラーの電流パルス面積に対する影響を考えると、スイッチSW1のVTHが+100%でエラーに寄与する場合は、先行する反対側のスイッチSW1及び後続の反対側のスイッチSW6は夫々の−50%でエラーに寄与する。これは、電流エラー測定に基づきどのていど夫々のスイッチVTHを調整すべきかを考慮され得る。例えば:
調整(SW1)=k×[エラー(SW1)−0.5×エラー(SW8)−0.5×エラー(SW6)]
所与のスイッチについてエラーを除去するのを助けるよう、“同じ側”のスイッチへのスイッチングを使用する波形が、上記の“反対側”のスイッチへのスイッチングを使用する波形と共にも使用され得る。例えば、電流が、いずれもオンである(SW4+SW1)及びいずれもオンである(SW1+SW2)について測定され、エラーが合計される場合に、結果は、SW4及びSW2からの寄与の2倍のSW1からの寄与を有する。これが上記の“反対側スイッチ”の結果に加えられる場合に、結果として、SW1からの寄与が4であるところ、SW6、SW8、SW2及びSW4の夫々からの寄与が1である。これは、SW1についてのスイッチエラーのより正確な推定を与える。
スイッチVTHにおけるエラーの正確な影響に依存して(例えば、これは共通の“テイルノード”での寄生キャパシタンスによって影響を及ぼされ得る。)、所与のスイッチについてエラーを計算するよう測定を行う場合に、そのスイッチが接続される出力、若しくは差動出力、又はそれらの何らかの組み合わせにおける電圧測定のみを使用することが望ましいことがある。この選択はまた、“反対側のスイッチング”の波形のみが使用されるのか、あるいは、更に“同じ側のスイッチング”の波形が使用されるのかによって作用され得る。
この点を考慮して、波形は、取得される様々な電圧読み出しを比較することによって、ダブルエンド測定が(出力ノードA及びBの間で)行われることを可能にし、且つ、スイッチSW1乃至SW8の影響が分離されることを可能にするよう適応されてよい。1つの可能なアプローチは、SW1及びSW5のような一対のスイッチに関し、それらをSW1オン→オフ、SW5オフ→オンと切り替え、次いで反対方向に切り替えることである。
例えば、夫々のスイッチに関し、“エラー”測定は、スイッチがオンする場合の差動出力電圧から、図17に示されるような“ベースライン”測定を引いたものである。セグメント内の全ての8つのスイッチが測定されてよく、次いでエラーが計算されてよい。スイッチ調整(バルク電圧変更)は、まさにそれらのエラー(どれくらい速く較正が収束するかを制御する定数を乗じられる。)に等しくなり得る。あるいは、先行するスイッチ及び後続伸す一致が電流を“スチール”するという上記の事実を用いると、所与スイッチのための調整はまた、それらの隣接するスイッチからのエラーを使用することができる。
図11に戻ると、図8及び図14の回路に関して、クロック信号の上側部分が重要であり、下側部分はそれほど重要でないことが先に説明されている。これは、夫々の電流波形のための3つの点(例えば、図11における電流波形IOUTAのための点100、102及び104)が、特に、例となる点90、92及び94に着目して、クロック信号CLKΦ1乃至CLKΦ4に対して固定されているためである。
本発明者は、クロック信号CLKΦ1乃至CLKΦ4の生成に関連して、図8及び図14の回路の動作に係るこの特徴を検討した。特に、安定した信頼できるそのようなクロック信号が(クロック制御型回路52において見られるように)出力スイッチへ供給されることを確かにすることは、高周波では困難である。
(1)定義されたコモンモード電圧により、(2)定義された振幅(Vpp)により、且つ(3)異なる位相の間の振幅差を認めない回路により、DAC回路に4相正弦波クロック信号を供給することが望ましい。
しかし、図20Aに示されるように、そのようなクロック信号は、実際には、コモンモードエラー(1)並びに振幅エラー(2)及び(3)を有し、動的であり得る(すなわち、時間とともに変化する)。
本発明者は、それらの信号の上側部分を制御することに焦点を当て、下側部分(上記のように、それほど重要でない。)にそれほど注意を払わず又はその部分を犠牲にすることが有利であり得ることに気付いた。加えて、本発明者は、クロック信号CLKΦ1乃至CLKΦ4は回路の動作を制御するので、それらの形状及びレベルが出力スイッチSW1乃至SW8のゲートへ供給されるとして最も重要であることに気付いた。
然るに、本発明者は、図20Bに示されるように、クロック信号CLKΦ1乃至CLKΦ4を上又は下にシフトすることによって、それらの上側部分をアライメントすることを検討した。図示されるように、正のピークは、リファレンス電圧VONに対してアライメントされている。本発明者は、局所的に、すなわち、実質的に、クロック信号が出力スイッチのゲートへ供給される点で、このシフトを行うことを検討した。
これは、重要であるそれらの信号の部分(一番上の部分)を制御し、振幅エラー(そもそも発生されたクロック信号に存在し得る。)の影響を、出力スイッチの動作にほとんど影響しない負のピーク又は底値へシフトする効果を有する。
図21Aは、クロック信号CLKΦ1乃至CLKΦ4を受信するスイッチSW1乃至SW8のうちの4つの例として、理解の簡単のために先と同じ4つのスイッチSW1乃至SW4を提示する。同様に、図21Bは、クロック信号CLKΦ1乃至CLKΦ4を提示する。
ここで、例としてスイッチSW1に注目し、これは、本発明を具現するクロックレベル制御回路170を提示する図21Cにおいて再現される。下記の説明は、当然に、必要な変更を加えて、他のスイッチSW2乃至SW4(及び実際にはSW5乃至SW8)にも等しく当てはまる。
クロック信号のレベルをシフトすることができるために、クロック信号Φ1は、上流のクロック発生器から供給されるクロック信号から、スイッチSW1のゲートへ供給されるクロック信号をDCデカップリングするよう、キャパシタ172を介してスイッチSW1へ供給される。
その場合に、抵抗器174を介してコモンモードリファレンス電圧へゲートを接続すること(これが実際には行われないことを示すようために、破線において示される。)が適切であると思われるが、これは、クロック信号Φ1のコモンモードを制御する効果を有し、図20Aに示されるエラー(1)しか扱わず、エラー(2)及び(3)を扱わない。本発明者は、特に、より有効なアプローチが、必ずしもコモンモード電圧又は負ピークの全体を制御(又はフォーカス)することなく、図20Bに示されたようにクロック信号の正のピークを制御しようとすべきであると気付いた。
これを達成するために、本発明者は、関連するクロック信号(例えば、出力スイッチSW1のためのΦ1)がそのピーク周辺にある場合に出力スイッチのゲートをリファレンス電圧VONへ接続して、それにより、代わりに、そのクロック信号の一番上の部分が変動する特定又は特別の“コモンモード”電圧を制御するようにすることを提案している。
これを達成するために、図21Cにおける(メイン)スイッチSW1のゲート端子は、PMOS(補助)トランジスタ176を介してリファレンス電圧VONへ接続され、PMOS(補助)トランジスタ176自体は、クロック信号Φ1と位相が180°ずれているクロック信号Φ3によって制御される。クロック信号Φ1及びΦ3は、それらの逆位相を鑑み、一般的な意味において、CK又はバーCKと呼ばれてよく、そのような用語が以降で使用される。
PMOSトランジスタを制御するためにバーCKを用い且つ(NMOS)スイッチSW1を制御するためにCKを用いる利点は、SW1がオンするのと事実上同時に、PMOSトランジスタが、スイッチ1のゲートをVONへ接続するようオンする点である。これは、図21Bから明らかであり、クロック信号CLKΦ1及びΦ3は太線で強調表示されており、CK及びバーCKとして印を付されている。バーCKがその負のピークにあるか又はその周辺にある(PMOSスイッチ176をオンする)のと略同時に、CKがその正のピークにあるか又はその周辺にある(NMOSスイッチSW1をオンする)ことが分かる。
図21Cに表されている回路は、PMOSトランジスタ176(オン抵抗RONを有する。)及びACカップリングキャパシタ172のRC時定数に基づき、事実上トラック・アンド・ホールド回路として然るべく動作する。よって、PMOSトランジスタがオンされる場合に、スイッチSW1へ供給されるクロック信号CKの正ピーク部分は所望の電圧VONへシフトされる。バイアスループのバンド幅BWは、他の較正回路によって捕らえられない振幅エラーを拒絶するように、例えば、おおよそ1GHzであるよう設計されてよい。実際に、そのようなエラーは、それらを重要でない底値(負ピーク)で出現させることによって、拒絶される。
上記の他の較正回路を考えても、本発明は、例えば、上記のように1GHzまでのエラーを拒絶することができるので、有利であり得る。そのような他の較正は、例えば、毎秒50回(50Hzを超えるエラーを拒絶しない。)のみ、又は毎秒1回(1Hzを超えるエラーを拒絶しない。)のみ実行され得る。
VONへシフトされるのは実際の正ピーク自体ではなく、PMOSトランジスタ176がNMOS出力スイッチと同じように徐々にオン及びオフされるので(すなわち、理想的に、矩形波の意味においてでなく)、代わりに“ピーク部分”であることが知られる。VONへシフトされる信号の部分は、(a)PMOSトランジスタバーCKに基づきオンする場合のCK上の点と、(b)CK自体の正のピークとの間の中間点よりも高い。それは、例えば、クロックがPMOSスイッチング閾値を通って遷移するよりもピークで多くの時間を費やし、且つ、スイッチのオン抵抗がその閾値の近くよりもピークで低いので、より高い。
図20のA及びBの比較から明らかなように、本発明は、正ピークのエラーを負ピーク又は底値へ有効に移し、それにより、理想的な場合では、正ピークではエラーは0%であり、負ピークではエラーは200%である(すなわち、底値ではエラーが倍加される。)。実際的な実施形態では、例えば、正ピークで10%のエラーが存在し、負ピークでは190%のエラーが存在し、(問題となる)正ピークでの変化は10×(20dB)のエラー低減に相当する。
図21Cにおいて用いられるキャパシタ172及びPMOSトランジスタ176を有するクロックレベル制御回路170はまた、スイッチSW2乃至SW8の夫々について用いられてよく、夫々の場合に、関連するクロック位相(CK)をNMOS出力スイッチへ、及び位相がずれたクロック位相(バーCK)をPMOSトランジスタへ供給することが繰り返し述べられる。
図22は、図21Cに基づくが、クロック信号CK及びバーCKが図10のクロック発生器62のようなクロック発生器から生じることを図式的に示すと共に、(SW1及びスイッチ176へ印加される)2つのクロック信号の振幅が検出され、所望の振幅と比較され、その比較の結果がクロック発生器を制御するのに使用され、それにより振幅レベル制御(ACL)を実行することを示すよう適応された概略図である。制御は、全てのクロックに共通であってよく、あるいは、クロックごとに個別であってよい。
図23は、そのようなALCが実際に如何にして実行され得るのかを図式的に示すと共に、2つの技術が共に用いられ得ることを示すために図21Cの拡張版を提示する。すなわち:
(a)上述されたように、クロックの正ピーク領域を修正又はアライメントして、エラーを負ピーク又は底値へ動かすためにPMOS(補助)トランジスタ(図23における176)を使用すること;及び
(b)生成されるクロック信号の振幅を制御する(ALC)よう負ピークにおけるエラーを測定するためにNMOS(補助)トランジスタ(図23における178)を使用すること。
よって、図23において、同じPMOSトランジスタ176は、リファレンス電圧VONへ同じように接続されて、クロック信号バーCKによって制御されるように示されている(たとえ、それが、図面の下側部分よりむしろ上側に位置付けられて示されているとしても。)。リファレンス電圧VONは、他のリファレンス電圧VREF1から増幅器180によって生成されるように示されている。NMOSトランジスタ178はまた、出力スイッチSWのゲート端子へ同じように接続されながらキャパシタ182(非常に小さい。例えば、<0.1pF)を介して接地(他のリファレンス電圧)へ接続されて設けられている。NMOSトランジスタ178はまた、クロック信号バーCKによって制御される。
効果は、上述されたように、PMOSトランジスタ176が、CKがその正ピークの周辺にある(バーCKはその負ピークの周辺にある)場合にオンし、VON周辺のピーク領域を修正するよう働くことである。VONはまた、示されるようにCKの正ピーク電圧を表す指標(“+vePEAK”)として受け取られる。加えて、NMOSトランジスタ178は、CKがその負ピーク周辺にある(バーCKがその正ピーク周辺にある)場合にオンし、VONに等しいが、示されるようにCKの負ピーク電圧を表す指標(“−vePEAK”)としての電圧を供給(すなわち、測定)する。
それら2つの指標(+vePEAK及び−vePEAK)は、次いで、クロック信号CKのピーク・ツー・ピーク電圧Vppの指標を与えるよう比較され(例えば、減算器184による)、その結果は所望のVppと比較され(例えば、他の減算器186による)、最終の結果は、例えば、増幅器188を介して、クロック発生器(図10のクロック発生器62であってよい。)を制御するのに使用される。
この技術は、クロック位相Φ1乃至Φ4ごとに個々に、又は図23に示されるように全てのクロック位相について並行して(制御ループは、追跡及び保持の性質を有するので)、実行されてよい。4つのトランジスタが、平行な4つの位相の制御を表すよう、増幅器188の出力によって制御されるクロック発生器の上に、図23では示されている。個別的な振幅制御は、回路が、例えば、クロックドライバのバイアス電流を調整することによって、4つの位相の間のクロック振幅差を更に補償することができることを意味する。これは、図23におけるクロック発生器の上の4つのトランジスタの個別的な制御と等価である。例えば、夫々の位相について、その位相のためのスイッチ(例えば、位相Φ1のためのSW1及びSW5)のみが+vePEAK及び−vePEAKに寄与し、クロック発生器の上の4つのトランジスタのうちの関連する1つのみが増幅器188の出力によって制御されている。
図24は、図21Cに示されている基本回路170の改良版を提示する。基本回路170に伴う問題は、PMOSトランジスタ176の閾電圧VTHがプロセスにより変動すること、例えば、最大±100mVで変動することである。この特定のトランジスタについての(チップごとの)VTH変動は、(例えば、4つの位相Φ1乃至Φ4にわたって)一定のままであることが望ましいクロック信号CKの“設定”(目標)振幅に影響を及ぼすことから重要である。
図24において与えられている解決法は、キャパシタ192(ACカップリング手段)を用いてPMOSトランジスタ176のゲートからバーCKをDCデカップリングすること、及び図示されるように接続されている他のPMOSトランジスタ194、抵抗器196及び電流源198を用いてPMOSトランジスタ176にゲートバイアスを与えることである。電流源198は、PMOSスイッチ176のRonの平均値とおおよそ同じRonをバイアスPMOSトランジスタ194に与えるよう選択される。その結果、VTHがより小さい場合は、ゲートバイアスは補償するようより高くなり、逆もまた同様である。すなわち、両方のPMOSトランジスタ176及び194は同じプロセスにおいて(例えば、同じチップ上に)作られるので、それらの閾電圧VTHは(大いに)整合し、第2のPMOSトランジスタ194は、ゲートバイアスにおいてVTHシフトを与えることによって、第1のPMOSトランジスタ176を補償する。
加えて、図24におけるリファレンス電圧VREF2は、クロック信号CKのVppに従って設定されてよく、それにより、クロック信号CKの振幅はスイッチ176のRonに影響を及ぼさない。すなわち、VGS(SW)=Vpp(CK)。スイッチのVTH又はVGSが変動する場合は、それがオンする点(すなわち、CK波形ピークに近い状態)がそうなる。回路は、スイッチがオンする点(すなわち、CK波形ピークに近い状態)がスイッチ176及び194(それらは両方ともPMOSスイッチであるから、それらのVTHはプロセス変動に伴って一緒に変動する。)のVTH及び/又はVpeak(CKのでピーク電圧)と無関係であるように設計され得る。
図24に提示されている改良版190は、NMOSスイッチ178のVTH変動を更に補償するように、図23のNMOSスイッチ178と同様に適用され得ることが認識されるであろう。その場合には、しかしながら、NMOSトランジスタがPMOSトランジスタ194に代えて設けられる必要がある。
図20乃至24に関連する寄与は、以下のように要約され得る。
(メイン)出力スイッチ(例えば、図のSW1)へ供給される逆位相のクロックバーCK乃至クロックCKによって駆動されるスイッチ176及び178のようなクロックドスイッチ(補助スイッチ)は、(1)正ピーク(PMOSスイッチ176)を検知してCKのピーク領域を制御し、且つ(2)CKの負ピーク(NMOSスイッチ178)を検知するために使用されてよい。追加の(補助)スイッチは、例えば、(メイン)出力スイッチSWのサイズに対して、非常に小さく、小さい付加キャパシタンスを与え、相対的にスイッチエラーに鈍感であり得る。例えば、スイッチ176及び178のVTHエラーは、それらが(VGS=VTHで)オンし始める場合にそれらの抵抗が高いので、直接的にエラーを引き起こさない。それらの影響の大部分は正弦波のピークにあり、ここでそれはオン抵抗変動とまさに等価であり、よりいっそう小さいエラーしか測定において引き起こさない。
更に、図24の改良版は、精度の改善のために用いられてよい。これは、(1)関連するNMOS/PMOSゲート電圧を調整してVTHのプロセス変動を相殺するために、且つ(2)NMOS/PMOSゲート電圧を調整してクロック振幅変動(VGS(SW)=Vpp(CLK))によるRonの変化を相殺するために、スイッチ194と等価な更なるスイッチを設けることを伴う。それらのいずれも、キャパシタ192と等価なNMOS/PMOSゲートへのACカップリングを要する。
このような寄与は、クロック振幅変動を拒絶し且つクロックのALCのためにピークを検出するよう、同じようにNMOS出力スイッチを駆動するためにVONを設定するのに適用されてよい。
図20乃至24に関連して上述された技術は、例えば、図8及び図14の、DAC回路の出力スイッチSW1乃至SW8に印加されるクロック信号Φ1乃至Φ4の制御に関することが付随的に知られる。技術は、従って、クロック信号Φ1乃至Φ4を用い、且つ、それらのクロック信号の一番上の部分がより下の部分よりも重要である他の回路に適用されてよい。
1つのそのような他の回路は図25に示されており、これは、本発明者によって考案されるアナログ−デジタルコンバータ(ADC)において使用されるサンプリング回路200に対応する。図25は、目下参照され得る欧州特許出願公開第2211468(A1)号明細書の図10に対応する。図25において、留意すべき点は、サンプリングスイッチSW1乃至SW8が図8の出力スイッチSW1乃至SW8に対応し、クロック信号CLKΦ1乃至CLKΦ4がまた図8及び図14のクロック信号CLKΦ1乃至CLKΦ4に対応する点である。加えて、図11に関連して説明されたクロック信号CLKΦ1乃至CLKΦ4の一番上の部分の相対的重要度がまた、上記の欧州特許出願公開第2211468(A1)号明細書の図12において説明されるように、図25のサンプリング回路200に当てはまる。サンプリング回路200の詳細な理解は、上記の欧州特許出願公開第2211468(A1)号明細書において見出され得る。
よって、本発明はまた、図20乃至24の技術を用いるサンプリング回路及びADC回路にまでも及ぶ。
上記の欧州特許出願公開第2211468(A1)号明細書に記載されるADC回路のより完全な理解のために、図26は、上記の欧州特許出願公開第2211468(A1)号明細書の図9の回路に対応するアナログ−デジタル回路210の概略図である。回路210は、サンプラ200(図25に示されるサンプリング回路に対応)と、電圧制御型発振器VCO62(図10のクロック発生器62に対応)と、デマルチプレクサ212と、ADCバンク214と、デジタルユニット216と、較正ユニット218とを有する。
サンプラ200は、入力電流IINを4つの時間インターリーブされたサンプルストリームA乃至Dに分けるように、4方向又は4相時間インターリービングを実行するよう構成される。図25は、例えば、コモンモード干渉除去を利用するよう、差動入力信号が用いられる差動サンプリング回路に相当する(すなわち、4つのサンプリングスイッチSW1乃至SW4及び相補的な組SW5乃至SW8を用いる。)。簡単のために、図26は、シングルエンドの入力信号、すなわち、電流INを与えられる。電流INは、スイッチSW1乃至SW4を用いて4つのサンプルストリームA乃至Dに分けられる。当然に、図26は、差動サンプリング回路に当てはまると解釈されてよく、その場合に、入力信号、すなわち、電流INは差動入力であり、SW1乃至SW8が図25において見られるようにサンプラ200で用いられ、ストリームA乃至Dの夫々は差動ストリームである。開示は然るべく解釈されるであろう。
VCO62は、例えば、4つの二乗余弦信号CLKΦ1乃至CLKΦ4として、互いに位相が90°位相がずれた4つのクロック信号を出力するよう動作可能な直交VCOである。VCO62は、例えば、回路200が全体として64Gs/sのサンプルレートを有することを可能にする共有16GHz直交VCOであってよい。
ストリームA乃至Dの夫々は、図26に示されるように直列に接続されたデマルチプレ割く212及びADCバンク214を有する。デマルチプレクサ212及びADCバンク214は、図26において、ストリームごとに個々に(下付の添え字による)、及び集合的に(破線囲みによる)識別される。サンプラ200は電流モードにおいて動作し、従って、ストリームA乃至Dは、事実上、入力電流INから生じた(そして、合わせて入力電流INを構成する)電流パルスの4つの時間インターリーブされたストリームであり、夫々のストリームは、全体のサンプルレートの4分の1のサンプルレートを有する。64Gs/sの全体のサンプルレートの例を続けて、ストリームA乃至Dの夫々は16Gs/sサンプルレートを有してよい。
一例としてストリームAに注目すると、電流パルスのストリームは、最初に、n方向デマルチプレクサ212Aによってデマルチプレキシングされる。デマルチプレクサ2121Aは、電流ステアリング型デマルチプレクサであり、サンプラ200と同様の機能を実行して、ストリームAを、夫々が全体のサンプルレートの1/4nに等しいサンプルレートを有するn個の時間インターリーブされたストリームに分ける。64Gs/sの全体のサンプルレートの例を続けて、デマルチプレクサ212からのn個の出力ストリームは夫々、16/nGS/sサンプルレートを有してよい。デマルチプレクサ212Aは、単一の段において、又は一連の段において、1:nデマルチプレキシングを実行してよい。例えば、n=16の場合に、デマルチプレクサ212Aは、第2の1:4段が後に続く第1の1:4段によって1:nデマルチプレキシングを実行してよい。
デマルチプレクサ212Aから出力されたn個のストリームは、ADCバンク214Aに入る。ADCバンク214Aは、夫々がその入来するパルスストリームをデジタル信号に、例えば、8ビットデジタル値に変換するよう動作可能なn個のADCサブユニットを有する。従って、n個のデジタルストリームがADCバンク214Aからデジタルユニット216へ至る。n=16の場合に、ADCサブユニットの変換レートは、全体のサンプルレートよりも64倍遅くてよい。
ストリームB、C及びDはストリームAと同様に動作し、従って、繰り返しの説明は省略される。n=16の上記の場合に、回路210は、4つのADCバンク214の間で分けられる64個のADCサブユニットを有すると考えられ得る。
4組のn個のデジタルストリームは、このようにしてデジタルユニット216へ入力され、デジタルユニット216は、アナログ入力信号、すなわち、電流IINを表す単一のデジタル出力信号を生成するよう、それらのストリームに対してマルチプレキシング/リタイミングを行う。単一のデジタル出力を生成するこのような概念は、概略的には本当であるが、実際の実施では、並行してADCバンクからデジタル出力信号を出力することが望ましいことがある。
較正ユニット218は、デジタルユニット216からの1又は複数の信号を受信し、その信号に基づき、サンプラ200、VCO62、デマルチプレクサ212及びADCバンク214の1又はそれ以上へ印加される制御信号を決定するよう接続されている。回路200の動作に関する更なる詳細、及び関連する利点は、上記の欧州特許出願公開第2211468(A1)号明細書において見出され得る。
この背景に対して、すなわち、図8、図14及び図25の回路を念頭に置いて、特に、図10及び図26を合わせて考えると、ADC及びDACの両回路と共に使用されるクロック生成及び分配回路が更に考えられる。
特に、同じ4相正弦波クロック信号(クロック信号CLKΦ1乃至CLKΦ4)がDAC及びADCの両回路のスイッチによって、すなわち、図8及び図14における出力スイッチSW1乃至SW8によって並びに図25におけるサンプラスイッチSW1乃至SW8によって、用いられることが知られる。よって、実質的に同じクロック信号生成及び分配回路が両方に用いられてよい。
図27に示されるように、ADC回路(左側に示される。)とDAC回路(右側に示される。)との間のクロック要件に関する類似性は、サンプラ及び出力スイッチ(SW1乃至SW8)を越えて、例えば、ADC回路のためのデマルチプレクサ212(及びサブADCユニット214)と、DAC回路のためのマルチプレクサ/リタイマ72/74/76にまで及ぶ。
より詳細には、図27は、DAC及びADC複合回路250の部分を示し、図10のDAC回路と類似性を有する。特に、回路250は、左側に示されているADC回路252と、右側に示されているDAC回路254と、真ん中に示されているクロック生成及び分配回路256とを有する。
図10と同様に、DAC回路254は、差動スイッチング回路50又は120を有し、このスイッチング回路は、クロック制御型回路52及びデータ制御型回路54又は154を有する。
図8、図14及び図25は差動回路を提示するが、簡単のために、図27は、あたかもシングルエンドの信号が使用される(すなわち、示される対応する差動信号の半分のみを有する)ように提示されることが(上述されたように)付随的に知られる。当然に、図27は、差動回路に当てはまると解釈されてよく、その場合に、信号は差動信号である。開示は然るべく解釈される。
同じ継続的な例が、図10において見られるように、ここで用いられる。すなわち、64Gs/sの所望DACサンプルレートが仮定され、差動スイッチング回路50/120へ入力されるデータ信号DATA1乃至DATA4は16GHz(すなわち、時間インターリーブされた)データ信号である。
マルチプレキシング/リタイミングの3つの段72、74及び76も、図10において見られるように示されており、そのようなものとして、繰り返しの説明は省略される。
クロック生成及び分配回路256において更に、クロック信号CLKΦ1乃至CLKΦ4を生成し、それらを差動スイッチング回路50又は120へ供給するよう構成されるクロック発生器62(位相ロックループPLL及び多層フィルタPPF回路を備える。)が示されている。更に、入力クロック信号CLKΦ1乃至CLKΦ4をとり、次いで、図10に示されるマルチプレキシング/リタイミングの3つの段72、74、及び76によって必要とされるクロック信号を生成するために、クロック生成の3つの段80、82、84が示されている。先と同じく、繰り返しの説明は省略される。
差動スイッチング回路50/120は、図10において見られるように、DAC全体における単一のセグメント又は“スライス”を表すことが思い出されるべきである。全体のDAC回路254は、夫々がそれら自身のマルチプレキシング/リタイミング段72、74及び76を備える更なるスライス又はセグメント有する。様々なスライス又はセグメントのアナログ出力は、上述されたように、DAC全体の単一のアナログ出力を生成するよう結合されてよい。当然に、クロック生成及び分配回路256はセグメント間で供給されてよい(あるいは、少なくとも部分的に、別個に設けられる。)。
図26と同様に、ADC回路252は(差動)サンプラ200を有する。先と同じく、シングルエンド又は差分信号のいずれかが使用されてよい。
同じ継続的な例が、図25において見られるように、ここで用いられる。すなわち、64Gs/sの所望ADCサンプルレートと、夫々が1:4デマルチプレキシングを実行する212A及212Bとして示されているデマルチプレキシングの2つの段と、サブADCユニット214とを備える。全体の64Gs/sのサンプルレートは、夫々16Gs/s(ここでは16GHzと表され得る。)でサンプラ200(シングルエンド又は差動)から4つのストリームを然るべく出力し、第1のデマルチプレキシング段212Aは16個の4Gs/s信号を出力し、第2のデマルチプレキシング段212Bは64個の1Gs/s信号を出力する。
留意すべき重要な点は、同じクロック生成及び分配回路256がそのクロック信号をADC回路252及びDAC回路254へ供給することである。本発明者は、DAC及びADCが図27にあるように同様のクロック信号を必要とするよう設計される場合は、同じクロック生成及び分配回路256がDAC及びADCの両回路をサポートするよう使用され得ることに有利に気付いた。特に、サンプラ回路200及びスイッチング回路50/120から下流で動作する図27に目を向けると、DAC及びADCの両回路において、連続する段における信号は4つの16GHz信号、次いで16個の4GHz信号、そして次いで64個の1GHz信号である。
ついでに言えば、クロック生成及び分配回路は、ADC回路に印加されるものと比べてDAC回路へ印加されるクロック信号を(わずかな量だけ)正確にリタイミング又は位相シフトするよう位相補間器又は相関器のような回路を有してよいが、事実上、二組の回路は同じ(すなわち、同じ特性、すなわち、形状/周波数/振幅を有する。)クロック信号を用いてよい。
これは、同じクロック生成及び分配回路が図28に示される4つの例となるシナリオの夫々で使用されることを可能にする。図28Aにおいて、同じクロック生成及び分配回路256は、左側にあるADC回路252及び右側にあるDAC254の両方をサポートするよう使用される(図27に同じ)。図28Bにおいて、同じクロック生成及び分配回路256は、左側にあるDAC回路254及び右側にあるADC回路252の両方をサポートするよう使用される。図28Cにおいて、同じクロック生成及び分配回路256は、左側にあるADC回路252及び右側にある更なるADC回路252の両方をサポートするよう使用される。図28Dにおいて、同じクロック生成及び分配回路256は、左側にあるDAC回路254及び右側にある更なるDAC回路254の両方をサポートするよう使用される。当然に、同じクロック生成及び分配回路256は、二組よりも多いDAC/ADC回路をサポートするよう使用されてよく、よって、ADC回路252及びDAC回路254の更なる組み合わせが、図28に示されているものを越えて予想される。
クロック生成及び分配回路256は、ADC回路又はDAC回路のいずれか一方(どちらが存在するのかに依存する。)へ出力されるクロック信号の一部又は全てが、例えば、ADC/DAC回路の内部動作を同期化/アライメントするよう、又はチャネル(例えば、夫々がADC又はDAC回路である。)を互いに又は共通の同期化信号と同期化/アライメントするよう、リタイミング又は位相シフト若しくは相回転されるように配置する手段(例えば、相回転器又は位相補間器)を有してよい。図28との関連で、そのような手段(例えば、相回転器又は位相補間器)は、クロック発生器及び分配回路256の両側に設けられてよく、それにより、両側が必要に応じて個々にリタイミングされ得る。
クロック発生器及び分配回路256のこのような共有される柔軟な使用は有利である。相対的なタイミング及びスキューに対する慎重な制御を有して複数の高周波クロック信号を生成し、それらをスイッチング回路へ分配することは、そのような高速なコンバータにとっての主たる設計課題であり、全体的な開発時間及び朗録の大部分に寄与し得る。
ついでに言えば、二組のドライバ回路、すなわち、DRV1 258(ADC用)及びDRV2 260(DAC用)は、図27で提示されるように示される。
図29は、A乃至Dの符号を付された4つの例となるドライバ構成を提示する。夫々の場合に、クロック生成回路は左側にあり、出力/サンプラスイッチSWは右側にあるとされる。
ドライバAは“ダイレクト・ドライバ”と称され、ドライバ回路が存在しないのと等価である。すなわち、クロック信号は出力/サンプラ回路のゲートへ直接印加される。ドライバBは“バッファ型”と称され、クロック信号がバッファ(夫々、直列な2つのバッファであると考えられてよい。)を通ると見なす。ドライバCは“AC結合型”と称され、クロック信号が図示されるようにACカップリング(DCデカップリング)を通ると見なす。ドライバDは“バッファ及びAC結合型”と称され、クロック信号が図示されるようにバッファ及びACカップリングを通ると見なす。
図30は、DRV1及びDRV2として使用されるドライバA乃至Dのための可能な組み合わせを詳述する表を提示する。組み合わせ1は、ドライバ回路が存在しないのと等価であり、すなわち、クロック信号は、出力及びサンプラスイッチのゲートへ直接印加される。組み合わせ2乃至4は、DRV2のみが設けられ、DRV1は事実上存在しないと見なす。組み合わせ5乃至7は、DRV1のみが設けられ、DRV2は事実上存在しないと見なす。組み合わせ8乃至10は、DRV1及びDRV2がいずれも設けられ、それらが互いに同じであると見なす。組み合わせ11乃至16は、DRV1及びDRV2がいずれも設けられ、それらが互いに異なると見なす。
図28に示されるものを越える他のドライバ設計が用いられてよいことが認識されるであろう。加えて、図30は、ドライバA乃至Dの全ての組み合わせを提示し、4よりも多い可能なドライバ設計が利用可能であるか、あるいは、二組よりも多いDAC/ADC回路が存在する場合でさえ、利用可能なドライバの全ての可能な組み合わせが予想されることを明示する。上記の開示は然るべく解釈されるであろう。
ADC及びDAC回路の間のクロック要件の共通性は、幾つかの利点を有する。削減された時間及び労力が、設計の負荷及びレイアウトの複雑性に関する限りは必要とされる。システム設計において、例えば、図28に示されるADC/DAC複合体を考慮して、更に柔軟性が存在する。また、単一のクロック生成及び分配回路が複数のADC/DAC回路に供給することができることを考えると、電力/面積に関して利点が存在する。また、試みられ且つテストされるクロック生成及び分配回路は大部分が再利用され得、再設計の期待される回数を制限するので、システム設計者にとってのリスクに関して利点が存在する。また、バージョン制御における複雑性の低減の可能性が存在し、例えば、異なる商業市場は異なるサンプルレート/周波数を必要とし、よって、そのような市場ごとのテストされるクロック生成及び分配回路の再利用が有利であり得る。それらの利点は、ここで、ADC及びDAC回路ほぼ同じクロック要件/使用を有し、同様のマルチプレキシング/デマルチプレキシング段を備える場合に由来し、一方、通常、高速なADC及びDACは、異なるクロック要件(特に、回路の最も高速な部分で)及び異なるマルチプレキシング/デマルチプレキシングスキームを有する。
本発明の回路は、アナログ−デジタルコンバータ又はデジタル−アナログコンバータの部分を形成してよい。本発明の回路は、集積回路として、例えば、ICチップ上で、実施されてよい。本発明は、上記の集積回路及びICチップ、そのようなICチップを有する回路基板、並びにそのような回路基板を有する通信ネットワーク(例えば、インターネット光ファイバネットワーク及び無線ネットワーク)及びそのようなネットワークのネットワーク設備にまで及ぶ。
本発明は、添付の特許請求の範囲の適用範囲内で、多くの他の異なる形態において具現されてよい。
上記の実施形態に加えて、以下の付記を開示する。
(付記1)
制御端子を備えるメインスイッチと、
前記メインスイッチの前記制御端子へ接続され、前記メインスイッチを駆動するように前記制御端子へ駆動クロック信号を印加するクロック経路部と
を有し、
前記メインスイッチの前記制御端子へ印加される前記駆動クロック信号の電圧レベルをバイアスするように前記クロック経路部へバイアシング電圧を制御可能に印加するよう構成されるスイッチング回路。
(付記2)
前記駆動クロック信号の各期間の特定の部分にわたって前記クロック経路部へ前記バイアシング電圧を印加するよう構成される、
付記1に記載のスイッチング回路。
(付記3)
クロック経路を有し、該クロック経路は、当該経路に沿って直列に設けられているACカップリング手段を有し、
前記クロック経路は、前記ACカップリング手段の上流の上流部と、前記メインスイッチの前記制御端子へ接続されている前記ACカップリング手段の下流の下流部とを備え、
前記クロック経路部は、前記クロック経路の前記下流部であり、
前記ACカップリング手段は、前記クロック経路の前記上流部を介してクロック信号源から受信されるソースクロック信号から、前記クロック経路の前記下流部を介して前記制御端子へ印加される前記駆動クロック信号をDCデカップリングするよう動作する、
付記1又は2に記載のスイッチング回路。
(付記4)
前記クロック経路部をリファレンス電圧源へ制御可能に接続することによって、前記クロック経路部へ前記バイアシング電圧を印加するよう構成される、
付記1乃至3のうちいずれか一項に記載のスイッチング回路。
(付記5)
前記クロック経路部と前記リファレンス電圧源との間に接続される補助スイッチを有し、
前記補助スイッチは、いつ前記クロック経路部が前記リファレンス電圧源へ接続されるのかを制御するように、補助信号を受信するよう接続されている制御端子を備える、
付記4に記載のスイッチング回路。
(付記6)
前記メインスイッチ及び前記補助スイッチは、反対のチャネルタイプの電界効果トランジスタであり、
前記補助信号は、補助クロック信号であり、
前記駆動クロック信号及び前記補助クロック信号は、前記メインスイッチがオンする場合に前記補助スイッチをオンして前記クロック経路部を前記リファレンス電圧源へ接続するように、相補クロック信号である、
付記5に記載のスイッチング回路。
(付記7)
前記補助スイッチは、ACカップリング手段へ印加されるソースクロック信号に基づき該ACカップリング手段を介して前記補助クロック信号を受信するよう接続され、
当該スイッチング回路は、前記補助スイッチの制御端子へ接続され、該補助スイッチの制御端子へ補償電圧を印加して前記補助スイッチの閾電圧と所与の閾電圧との間の如何なる差も補償するよう動作可能な閾電圧補償回路を更に有する、
付記6に記載のスイッチング回路。
(付記8)
前記補助スイッチは、第1の補助スイッチであり、
当該スイッチング回路は、前記クロック経路部と電圧測定手段との間に接続される第2の補助スイッチを有し、
前記第1の補助スイッチ及び前記第2の補助スイッチは、反対のチャネルタイプの電界効果トランジスタであり、
前記第2の補助スイッチは、前記メインスイッチがオフする場合に前記第2の補助スイッチをオンして前記クロック経路部を前記電圧測定手段へ接続するように、補助クロック信号を受信するよう接続されている制御端子を備える、
付記6又は7に記載のスイッチング回路。
(付記9)
前記第2の補助スイッチは、ACカップリング手段へ印加されるソースクロック信号に基づき該ACカップリング手段を介して前記補助クロック信号を受信するよう接続され、
当該スイッチング回路は、前記第2の補助スイッチの制御端子へ接続され、該第2の補助スイッチの制御端子へ補償電圧を印加して前記第2の補助スイッチの閾電圧と所与の閾電圧との間の如何なる差も補償するよう動作可能な閾電圧補償回路を更に有する、
付記8に記載のスイッチング回路。
(付記10)
前記ソースクロック信号及び/又は前記補助クロック信号は、前記第1の補助スイッチ及び前記第2の補助スイッチについて同じであり、及び/又は
前記第1の補助スイッチ及び前記第2の補助スイッチのためのソースクロック信号は両方とも実質的に、前記メインスイッチのためのソースクロック信号と逆位相にある、
付記9に記載のスイッチング回路。
(付記11)
付記1乃至10のうちいずれか一項に記載のスイッチング回路を複数有するスイッチング回路機構であって、
前記クロック信号は、時間インターリーブされたクロック信号の組の中のクロック信号であり、
前記複数のスイッチング回路は、夫々のメインスイッチの制御端子へ印加される夫々の駆動クロック信号の電圧レベルをバイアスするよう構成され、それらのメインスイッチが互いと略同じに駆動されるようにする、
スイッチング回路機構。
(付記12)
前記複数のスイッチング回路は、対に分けられ、夫々の対について、前記複数のスイッチング回路のうちの1つのための前記駆動クロック信号及び前記補助クロック信号のソースクロック信号は夫々、前記複数のスイッチング回路のうちの他の1つのための前記駆動クロック信号及び前記補助クロック信号のソースクロック信号である、
付記11に記載のスイッチング回路機構。
(付記13)
二対のスイッチング回路を有し、該二対のスイッチング回路のうちの一対のための前記駆動クロック信号及び前記補助クロック信号のソースクロック信号は、4つの時間インターリーブされたクロック信号の組のうちの第1及び第3のクロック信号であり、前記二対のスイッチング回路のうちの他の一対のための前記駆動クロック信号及び前記補助クロック信号のソースクロック信号は、前記4つの時間インターリーブされたクロック信号の組のうちの第2及び第4のクロック信号である、
付記12に記載のスイッチング回路機構。
(付記14)
付記1乃至10のうちいずれか一項に記載のスイッチング回路、又は付記11乃至13のうちいずれか一項に記載のスイッチング回路機構を有する、
デジタル−アナログコンバータ又はアナログ−デジタルコンバータ。
(付記15)
付記1乃至10のうちいずれか一項に記載のスイッチング回路、又は付記11乃至13のうちいずれか一項に記載のスイッチング回路機構、又は付記14に記載のデジタル−アナログコンバータ若しくはアナログ−デジタルコンバータを有する、
集積回路若しくはICチップ。