CN104467861B - 用在混合信号电路中的电路和方法 - Google Patents

Abstract

本公开涉及一种开关电路。根据本公开的开关电路包括：主开关，具有控制端子；以及时钟路径部分，连接到主开关的控制端子以向其施加驱动时钟信号以便驱动主开关，其中该电路被配置成向时钟路径部分可控地施加偏置电压以便对施加到主开关的控制端子的驱动时钟信号的电压电平进行偏置。

Description

用在混合信号电路中的电路和方法

技术领域

本发明涉及用在混合信号电路中的电路和方法。

具体地，本发明涉及用在例如高速数模转换器(DAC)中或者与之结合使用的开关电路和方法。这里还考虑了用在高速模数转换器(ADC)中或者与之结合使用的电路。本发明还考虑了该电路中的时钟信号的生成、分送和使用。

背景技术

图1示出了前面考虑的DAC的概况。图1中的DAC是电流舵类型的DAC集成电路(IC)的一部分，并且被设计成将m位数字输入字(D1至Dm)转换成相应的模拟输出信号。

参照图1，DAC 1包含模拟电路，该模拟电路包括数目n个相同的电流源2₁至2_n，其中n＝2^m-1。每个电流源2传递基本上恒定的电流I。该模拟电路进一步包括数目n个差分开关电路4₁至4_n，它们分别对应于n个电流源2₁至2_n。每个差分开关电路4连接到其相应的电流源2并且将电流源产生的电流I切换到连接到转换器的第一连接线路A的第一端子或者连接到转换器的第二连接线路B的第二端子。每个差分开关电路4可以被视为表示整个DAC 1的区段(segment)或“切片(slice)”。

每个差分开关电路4接收多个数字控制信号T1至Tn中的一个(出于下文解释的原因被称为“温度计编码信号”)并且根据相关信号的值选择其第一端子或其第二端子。DAC 1的第一输出电流I_A是递送到差分开关电路的第一端子的各个电流的和，并且DAC 1的第二输出电流I_B是递送到差分开关电路的第二端子的各个电流的和。模拟输出信号是通过使DAC 1的第一输出电流I_A吸入到电阻R而产生的电压V_A和通过使DAC 1的第二输出电流I_B吸入到另一电阻R而产生的电压V_B之间的电压差V_A-V_B。

通过包括二进制温度计解码器6的数字电路从二进制输入字D1至Dm得到温度计编码信号T1至Tn。解码器6如下操作。当二进制输入字D1至Dm具有最低值时，温度计编码信号T1至Tn使得差分开关电路4₁至4_n中的每个选择其第二端子，从而所有电流源2₁至2_n连接到第二连接线路B。在该状态下，V_A＝0并且V_B＝nIR。模拟输出信号V_A-V_B＝-nIR。随着二进制输入字D1至Dm的值逐渐增加，解码器6产生的温度计编码信号T1至Tn使得更多的差分开关电路选择它们各自的第一端子(从差分开关电路4₁开始)，同时已选择其第一端子的任何差分开关电路不会切换回其第二端子。当二进制输入字D1至Dm具有值i时，开始的i个差分开关电路4₁至4_i选择它们各自的第一端子，而剩余的n-i个差分开关电路4_i+1至4_n选择它们各自的第二端子。模拟输出信号V_A-V_B等于(2i-n)IR。

温度计编码在电流舵类型的DAC中是普遍的，因为随着二进制输入字的增加，更多的电流源被切换到第一连接线路A，同时已切换到该线路A的任何电流源不会切换到另一线路B。因此，DAC的输入/输出特性是单调的并且因输入字中的1的改变而引起的干扰脉冲是小的。

在图2中示出了适于与图1的DAC一起使用的示例性差分开关电路。该差分开关电路包括第一和第二PMOS场效应晶体管(FET)S1和S2。晶体管S1和S2的各自的源极连接到公共节点TAIL，相应的电流源(图1中的2₁至2_n)连接到该公共节点TAIL。晶体管S1和S2的各自的漏极分别连接到电路的第一和第二输出节点OUTA和OUTB，它们分别对应于图1中所示的每个差分开关电路的第一和第二端子。

每个晶体管S1和S2具有连接到其栅极的相应的驱动器电路8₁或8₂。互补输入信号IN和INB(对应于差分开关电路的温度计编码信号)被分别施加到驱动器电路8₁和8₂的输入。每个驱动器电路对其接收到的输入信号IN或INB进行缓冲和反相以产生用于其相关联的晶体管S1或S2的开关信号SW1或SW2，使得在稳定状态条件下，晶体管S1和S2中的一个接通(ON)而另一个断开(OFF)。例如，如图2中指示的，当输入信号IN具有高电平(H)而输入信号INB具有低电平(L)时，用于晶体管S1的开关信号SW1(栅极驱动信号)处于低电平L，使该晶体管接通，而用于晶体管S2的开关信号SW2(栅极驱动信号)处于高电平H，使该晶体管断开。因而，在该条件下，流到公共节点TAIL中的所有输入电流被传递到输出节点OUTA并且没有电流传递到输出节点OUTB。

当期望改变图2的电路的状态使得晶体管S1断开并且晶体管S2接通时，在输入信号IN和INB中同时进行互补改变，使得输入信号IN从H变为L，同时输入信号INB从L变为H。作为这些互补改变的结果，晶体管S1断开并且晶体管S2接通，使得流入公共节点TAIL中的所有输入电流被传递到输出节点OUTB并且没有电流传递到输出节点OUTA。

关于图1的DAC的一个问题是三次失真。三次失真在产生多周波(multi-tone)输出信号的DAC中是特别不需要的，因为带内可能出现三次互调失真，在该情况下是不能通过滤波去除的。该三次失真据信部分归因于流入和流出差分开关电路中存在的寄生电容的电流(图2)。

为了解决该问题以及与图1和2的DAC相关联的其他问题，本发明人在EP-A1-2019487中提出了如图3中所示的修改的差分开关电路10(用于整个DAC的单个区段)。该差分开关电路10在若干方面不同于图2的差分开关电路。例如，电路10具有与每个输出节点OUTA和OUTB相关联的四个FET(输出开关)。特别地，第一至第四FET S1至S4连接在第一输出节点OUTA和公共节点TAIL之间。第五至第八FET S5至S8连接在第二输出节点OUTB和公共节点TAIL之间。这八个FET S1至S8中的每个通过施加到其的驱动信号V_S1至V_S8接通或断开。

如将明显的，图3的差分开关电路10被设计成基于时钟信号CLK和。第一和第五FET S1和S5构成在第一阶段中可用的第一对FET。第二和第六FET S2和S6构成在第二阶段中可用的第二对FET。第三和第七FET S3和S7构成在第三阶段中可用的第三对FET。最后，第四和第八FET S4和S8构成在第四阶段中可用的第四对FET。在每个阶段中，相关的成对的FET中的一个接通而这两个FET中的另一个断开，并且八个FET S1至S8中的所有其他FET断开。例如，在第一阶段中，S1和S5中的一个接通而这两个FET中的另一个断开，并且S2至S4和S6至S8中的每个断开。如后面将说明的，成对的FET中的接通的FET由施加到DAC的数据确定。

图3的差分开关电路10的优点在于，在每个阶段开始时，相同数目的FET改变状态。一个FET将总是接通而另一个FET将总是断开。例如，考虑在第一阶段中S1接通并且随后在下一阶段中数据保持不变的情况。在该情况下，在相关的下一阶段开始时，S1断开并且S2接通，S3至S8保持断开。还考虑在第二阶段中S2接通并且随后在下一阶段中数据改变的情况。在该情况下，在相关的下一阶段开始时，S2断开并且S7接通，S1、S3、S4、S5、S6和S8保持断开。在图2的差分开关电路中，这是不可能的，当数据不变时，开关S1简单地保持在连续周期中接通。这意味着在图2的电路中，从一个周期到下一周期改变状态的FET的数目取决于数据。另一方面，在图3的电路中，从一个周期到下一周期改变状态的FET的数目与数据无关。通过安排相同数目的FET在每个阶段中改变状态，流入和流出电路中的寄生电容的电荷根据输入数据信号是较小的。这有助于减少在模拟输出电路中可能出现的三次失真。

还存在与图3的电路相关联的其他优点。具体地，通过在每个阶段中安排相同数目的FET改变状态，在每个阶段中每个模拟区段汲取的电流近似相同。这应当有助于减少不同模拟区段的开关操作的时序的变化，这再次导致减少的失真。

图1和2的DAC中存在的另一问题是不同模拟区段之间以及相同区段的不同开关部分之间的时序失配。例如，在图2的电路中，如果施加到一个模拟区段的信号IN和INB在与其他模拟区段中的相应信号不同的时间改变，则将出现问题。此外，即使可以确保在不同的模拟区段的IN和INB信号之间没有时序变化，但是如果两个不同的开关驱动器8₁和8₂具有它们之间的时序失配，则仍会出现问题。这些时序失配的出现可以归因于例如用于实现驱动器8₁和8₂的FET之间的随机阈值电压变化。随着晶体管尺寸减小以便提高晶体管的开关速度，随机阈值变化的现象变得更加显著。

为了解决时序失配问题，本发明人在EP-A1-2019487中提出了改进的开关驱动器电路，在图4中示出了其部分示例并且可以结合图5A和5B理解。该修改的开关驱动器电路连接到图3的差分开关电路10，并且向FET S1至S4供给驱动信号V_S1至V_S8。

假设电路接收互补类型的数据信号，一个阶段有一个互补对。因此，信号DATA1和用于第一阶段，信号DATA2和用于第二阶段，信号DATA3和用于第三阶段，并且信号DATA4和用于第四阶段。这四对数据信号可以是时间交错的，使得如果DAC的整体采样率是例如12Gs/s(即，模拟输出信号的改变以12GHz进行)，则这些互补数据信号对中的每个对的改变以3GHz的频率进行。

如上文所述，开关驱动器电路22还接收一对互补时钟信号CLK和它们在12Gs/s的示例情况下可以具有6GHz的频率。

还假设电路包括掩蔽生成器，其可操作用于基于如这些图中所示的互补时钟信号CLK和生成四个掩蔽信号MASK1至MASK4，如图5A和5B中指示的那样。对于数据信号，掩蔽信号MASK1至MASK4分别对应于四个阶段。

图4示出了关于第一阶段的驱动器电路的示例实现方案，即使用数据信号DATA1和以及掩蔽信号MASK1。该驱动器电路具有第一驱动器部分20和第二驱动器部分30以及开关控制器40。

第一驱动器部分20用于提供驱动信号V_S1。第一驱动器部分20包括连接在第一驱动器部分20的时钟输入节点和输出驱动信号V_S1的该驱动器部分的输出节点之间的数据控制开关22。假设在时钟输入节点处接收时钟信号时钟开关22由开关控制器40生成的第一控制信号C1控制。开关控制器40包括与(AND)门42，其在其输入处接收数据信号DATA1和掩蔽信号MASK1。因此，C1＝DATA1.MASK1。

第一开关驱动器部分20进一步包括开关24，其连接在输出节点和驱动器部分的维持在预定低电位V_LO的节点之间。当处于低(不活跃)状态时，该低电位V_LO维持在基本上与每个时钟信号CLK和的电位相同的电位。开关控制器40包括与非(NAND)门44，其同与门42相似，在其输入处接收信号DATA1和MASK1。因此与非门44的输出信号C2是

第二开关驱动器部分30提供驱动信号V_S5。该第二驱动器部分30具有接收时钟信号的时钟输入节点。通过与部分20相似的方式，开关32布置在时钟输入节点和输出节点之间，由开关控制器40产生的控制信号C3控制，并且开关34连接在输出节点和具有电位V_LO的节点之间，由开关控制器40产生的控制信号C4控制。开关控制器40包括与门46和与非门48，它们在它们的输入处接收反相的数据信号和掩蔽信号MASK1，并且生成MASK1和

在V_S1和V_S5的生成中，这些信号MASK1、DATA1、CLK和C1、C2、C3和C4呈现在图5A的上部。其他驱动器电路被设置用于第二至第四阶段，并且通过与图4基本上相同的方式实现，以生成用于第二阶段的V_S2和V_S6(参见图5A的下部)、用于第三阶段的V_S3和V_S7(参见图5B的上部)以及用于第四阶段的V_S4和V_S8(参见图5B的下部)。下表1示出了连接布置的任何差异，并且可以参照EP-A1-2019487进行理解。

表1

如图5A和5B的时序图中所示，DAC在四个阶段的重复序列中操作，在示出互补时钟信号CLK和的示图中标出。在该示例中，在连续阶段中接通的开关分别是S8、S1、S6、S7、S4、S5、S2、S3，在每个阶段中其他七个开关断开。

如将从图5A和5B认识到的，掩蔽信号具有在相关时钟信号的下一个上升沿之前接通或断开相关的数据控制开关的作用。掩蔽信号改变的精确时序不是关键的，只要改变是在相关的下一个上升时钟沿之前发生即可(由于时钟信号经由这些数据控制开关传递到输出开关)。这使得驱动信号V_S1至V_S8中的上升沿的精确时序被时钟信号排他地控制，并且不会被掩蔽信号(即，对于掩蔽信号有贡献的数据信号)的时序控制。因此，即使在掩蔽信号和数据信号中存在抖动，也不会影响电路的操作。

从互补时钟信号生成四个掩蔽信号易于实现。再者，掩蔽信号的改变的时序以及数据控制开关之间的失配不是特别关键的。如上文所述，关键是掩蔽信号的每个活跃时段在时钟信号的相关上升沿之前开始并且在该时钟信号的下降沿之后结束。即使存在掩蔽信号的抖动和开关失配，它们也不会显著影响驱动信号的改变时序。此外，可以使用简单的互补时钟信号的对，其有利地考虑到时钟信号中的任何时序误差将直接影响差分开关电路的性能。

然而，本发明人认识到前面考虑的图3至5呈现的电路中的问题。具体地，本发明人考虑能够在高得多的转化频率，例如高达64Gs/s和更高的频率下操作的DAC。这对电路提出一些严格的要求。

图6以简化形式再现了图4的第一驱动器部分20(用于提供驱动信号V_S1)，以使得能够更好地理解本发明人认识到的问题。尽管在图4中，数据控制开关通过作为掩蔽信号和数据信号的组合的信号进行控制，但是为了简化，在图4中仅示出了数据方面(但是将理解掩蔽信号也被采用)。

如图6中所示，每个输出开关的栅极处的数据控制开关在CMOS中实现。数据信号DATA1和(与实际掩蔽信号组合)有效地用作掩蔽信号，并且与时钟信号对准，使得当相关的时钟阶段上升到其峰并且再次下降时，它们已处于特定状态(1或0)。此外，布置成当在输出开关S1的输入处不需要时钟信号时，这些掩蔽信号(数据信号)改变状态。当然，相似的考虑适用于其他开关S2至S8。

数据控制开关的重要特征在于，当它们趋于接通时，它们必须保持在低接通电阻以便将时钟信号可靠地传输到相关的栅极。然而，随着半导体制造工艺的小型化的进步，导致晶体管尺寸的小型化以及供电电压的减小，因而出现问题。

例如，对于CMOS的这种数据控制开关，随着尺寸的小型化，接通电阻R_ON在0伏到V_DD的范围内的某处具有极为显著的峰，并且晶体管之间的阈值电压V_TH变化影响峰的位置。因此，在小晶体管尺寸下(其中阈值电压V_TH变化更突出)，输出开关SW1至SW8的栅极处的CMOS数据控制开关的性能可能因为V_TH变化而彼此不同，导致时钟信号传递到栅极的方式的不同，并且因而导致开关电路的输出失真。

而且，如果数据控制开关在CMOS中实现，则PMOS晶体管必须比NMOS晶体管大以试图保持恒定的接通电阻，并且这增加了更多的电容并且使电路减慢。

由于用于微型晶体管的低V_DD，时钟电压摆幅是相当大的(例如，600mV pp/VDD＝0.9伏，甚或900mV pp/VDD＝0.9伏)，因此所有这些问题是更为普遍的。因此，额外的问题甚至是使CMOS数据控制开关在整个时钟摆幅中保持接通。如果数据控制开关在时钟摆幅期间断开(或者变为高电阻)，则(a)它们传递的时钟波形变得失真；并且(b)数据控制开关增加了取决于开关Von(V_TH)的延迟。V_TH变化使得延迟依开关而变化，从而不再存在恒定的开关延迟。就是说，输出电流转变的延迟依输出开关而改变，这是因为数据控制开关之后的栅极波形具有不同的延迟。

如图7中所示，发明人已考虑了利用NMOS而非CMOS数据控制开关，特别是较高电压的NMOS开关(例如1.5V器件而非0.9V器件)来驱动输出开关的栅极，使得它们在整个时钟范围内保持接通。例如，如果时钟摆幅是从地(GND)到600mV，则开关栅极的Von可以是1.5V(Voff＝GND)，其在最高时钟电压以上0.9V，并且也在V_TH以上，因此开关保持接通。然而，1.5V NMOS晶体管(如图2中的那样)具有比0.9V晶体管厚的栅极氧化物并且因此是较慢的(对于给定C_gate，Ron较高)。因而，图7的电路在一些环境中可能被视为可接受的(例如，在较低的操作速度下，或者可以容忍较低的精度)，但是这些问题成为采用更高时钟速率和更小开关尺寸的障碍。再者，增加的电容使功耗增加。

关于图3至5的电路所认识到的其他问题包括，除了数据信号之外，需要生成和采用掩蔽信号，例如如图4中所需的额外的电路的那样。

这里考虑的其他问题是如何校准这里公开的电路，以及如何针对这里公开的电路处置和分送时钟信号。

期望解决一些或所有以上问题。

发明内容

根据本发明的第一方面，提供了一种用在数模转换器中的开关电路，该电路包括：公共节点；第一和第二输出节点；以及多个开关，连接在公共节点与第一和第二输出节点之间并且能够基于输入数据在一系列时钟周期中的每个时钟周期中操作以沿多个路径中的一个给定路径将公共节点(传导地)连接到第一或第二输出节点，其中该电路被布置成使得沿从公共节点到第一或第二输出节点的每个(或者至少一个)所述路径串联设置数据控制开关和时钟控制开关。

有利地，通过将数据控制开关与时钟控制开关串联设置，可以直接向时钟控制开关提供时钟信号，而不经由数据控制开关传递这些时钟信号。这可以使时钟路径没有潜在的失真源(即，开关晶体管，诸如数据控制开关)。

时钟周期可以由时钟信号或者多个时间交错的时钟信号限定。该时钟信号或每个时钟信号可以是基本上正弦的时钟信号，具有上升余弦形状。

开关电路可以包括时钟生成器，其能够操作以生成该时钟信号或每个时钟信号，以及时钟信号分送电路，其被配置成向每个时钟控制开关提供所述时钟信号，而不经由数据控制开关传递该时钟信号。

开关电路可以包括公共节点和第一输出节点之间的多个这样的路径，以及公共节点和第二输出节点之间的多个这样的路径。可以存在公共节点与第一和第二输出节点中的每个之间的相同数目的路径。

在每个时钟周期中，将公共节点传导地连接到第一或第二输出节点的路径可以取决于时钟周期和输入数据。这是因为数据控制开关和时钟控制开关被串联设置。

如同上文，时钟周期可以由多个时间交错的时钟信号限定。公共节点和第一输出节点之间的每个路径可以具有公共节点和第二输出节点之间的关联路径。与所述关联路径中的时钟控制开关可以由同一时钟信号控制。

公共节点和同一输出节点之间的各个这样的路径中的时钟控制开关可以由各个不同的时钟信号控制。

公共节点和第一输出节点之间的每个路径可以具有公共节点和第二输出节点之间的关联路径，并且关联路径中的数据控制开关可以由互补(即，反相)的数据信号控制。

公共节点和同一输出节点之间的路径中的数据控制开关可以由一组数据信号的各个不同的数据信号控制。

公共节点可以是第一公共节点，并且电路可以包括第二公共节点。多个开关可以连接在第一和第二公共节点与第一和第二输出节点之间并且能够基于输入数据在该系列时钟周期中的每个时钟周期中操作以沿这些路径将第一公共节点传导地连接到第一输出节点并且将第二公共节点传导地连接到第二输出节点，或者将第一公共节点传导地连接到第二输出节点并且将第二公共节点传导地连接到第一输出节点。

与上文相似，沿从第二公共节点到第一或第二输出节点的每个路径串联设置数据控制开关和时钟控制开关。

该电路可以被配置成使得路径对穿过同一时钟控制开关，在每个这样的对中，一个路径连接到第一公共节点而另一路径连接到第二公共节点。而且，对于每个这样的路径对，两个路径的数据控制开关可以由各个互补(即，反相)的数据信号控制。

对于每个这样的路径对，每个路径的数据控制开关可以连接在这两个路径公共的中间节点与第一和第二输出节点中的相应的输出节点之间。对于每个这样的路径对，可控电阻可以串联连接在该中间节点与连接到第二公共节点的这两个路径中的一个路径中的数据控制开关之间。这可以使得两个公共节点处的电压基本上相等，即通过控制可控电阻的电阻值。这些可控电阻可以被实现为晶体管。

对于每个这样的路径对，这两个路径公共的时钟控制开关可以连接在中间节点与相关的第一和第二输出节点中的一个输出节点之间。

开关电路可以被配置成使得当一个输出节点传导地连接到第一公共节点时，第一电流流过这些节点，并且当一个输出节点传导地连接到第二公共节点时，第二电流流过这些节点，第一和第二电流彼此不同。第一和第二电流可以由分别连接到第一和第二输出节点的相应的不同尺寸的第一和第二电流源或电流阱提供。

数据控制开关和时钟控制开关可以是场效应晶体管，它们优选地均具有相同的尺寸和/或相同的沟道类型(例如，NMOS)。

数据控制开关可以直接连接到公共节点，或者连接到相关的第一和第二输出节点中的一个输出节点。

第二输出节点可以是或者包括多个伪节点。就是说，如果电路将以“单端”方式使用，则流过第二输出节点的电流可以被忽略或“倾卸”。例如，在将公共节点连接到第二输出节点以将该公共节点连接到该伪节点或伪节点中的一个时，多个开关是能够操作的。

根据本发明的第二方面，提供了一种用在数模转换器中的开关电路，该电路包括：公共节点；输出节点；以及多个开关，连接在公共节点与输出节点之间并且能够基于输入数据在一系列时钟周期中的每个时钟周期中操作以沿多个路径中的一个给定路径将公共节点传导地连接到或不连接到输出节点，其中该电路被布置成使得沿从公共节点到输出节点的每个(或者至少一个)所述路径串联设置数据控制开关和时钟控制开关。

该公共节点可以是第一公共节点并且该电路可以包括第二公共节点。多个开关可以连接在第一和第二公共节点与输出节点之间并且能够基于输入数据在该系列时钟周期中的每个时钟周期中操作以沿这样的路径将第一公共节点或第二公共节点传导地连接到输出节点。

该电路可以包括一个或更多个伪节点，并且多个开关可以连接在公共节点、输出节点和伪节点之间。在该情况下，多个开关能够操作以在没有将该公共节点或每个公共节点传导地连接到输出节点时，将其(传导地)连接到所述伪节点。

根据本发明的第三方面，提供了一种用在数模转换器中的开关电路，该电路包括：输出节点；以及多个开关，能够基于输入数据在一系列时钟周期中的每个时钟周期中操作以引导第一电流或第二电流通过输出节点，其中第一和第二电流彼此不同。第一和第二电流两者优选地具有非零值，并且优选地均具有正幅值或负幅值。

该电路可以是有利的，因为其可以针对每个输入数据值允许电流流过输出节点，并且减少电路内的诸如中间节点的节点浮动的风险。

该电路可以包括第一和第二公共节点，在第一和第二公共节点处分别接收/施加第一和第二电流。多个开关可以连接在第一行第二公共节点与输出节点之间并且能够基于输入数据在一系列时钟周期中的每个时钟周期中操作以沿各个路径将第一公共节点或第二公共节点传导地连接到输出节点。

该电路可以包括第一和第二所述输出节点，并且多个开关能够基于输入数据在一系列时钟周期中的每个时钟周期中操作以通过第一输出节点引导第一电流并且通过第二输出节点引导第二电流，或者通过第一输出节点引导第二电流并且通过第二输出节点引导第一电流。该第一和第二输出节点因而可以有效地是差分输出节点(在它们之间测量整体输出)。

具有第一和第二输出节点的这种电路还可以包括第一和第二公共节点，在第一和第二公共节点处分别接收第一和第二电流。多个开关可以连接在第一行第二公共节点与第一和第二输出节点之间并且能够基于输入数据在一系列时钟周期中的每个时钟周期中操作以沿各个路径将第一公共节点传导地连接到第一输出节点并且将第二公共节点传导地连接到第二输出节点，或者将第一公共节点传导地连接到第二输出节点并且将第二公共节点传导地连接到第一输出节点。

该系列时钟周期可以包括重复的时钟周期组。沿其进行传导连接的路径可以依该组中的周期而不同，即，对于每个周期，具有其所分配的(专用的)路径。

时钟周期可以由时钟信号或者多个时间交错的时钟信号限定。该时钟信号或每个时钟信号可以是基本上正弦的时钟信号。

根据本发明的第四方面，提供了一种用在数模转换器中的开关电路，该电路包括：公共节点；输出节点；以及多个开关，连接在公共节点与输出节点之间并且能够基于输入数据在由一个或更多个时钟信号限定的一系列时钟周期中的每个时钟周期中操作以沿多个路径中的一个给定路径将公共节点传导地连接到或不连接到输出节点，其中：该电路被布置成使得沿从公共节点到输出节点的每个所述路径至少设置时钟控制开关；以及时钟控制开关由所述时钟信号直接控制，而不经由数据控制开关传递该时钟信号。

这可以有利地确保时钟信号被传递到时钟控制开关，而不会受到数据控制开关中的失真的困扰。

该电路可以包括第一和第二输出节点。多个开关可以连接在公共节点与第一和第二输出节点之间并且能够基于输入数据在该系列时钟周期中的每个时钟周期中操作以沿多个路径中的一个给定路径将公共节点传导地连接到第一或第二输出节点。该电路可以被布置成使得沿从公共节点到第一或第二输出节点的每个所述路径至少设置时钟控制开关，以及时钟控制开关由所述时钟信号直接控制，而不经由数据控制开关传递该时钟信号。

时钟周期可以由多个时间交错的时钟信号限定。该系列时钟周期可以包括重复的时钟周期组，并且沿其进行这种传导连接的路径可以依该组中的周期而不同。

施加到时钟控制开关的时钟信号可以被视为与数据无关，并且可以在该电路操作的同时连续施加到这些开关。

可以沿每个路径与时钟控制开关中的一个串联设置数据控制开关，以便向电路施加数据控制。

根据本发明的第五方面，提供了一种数模转换器，其包括根据本发明的前述第一至第四方面中的任一方面的开关电路。

根据本发明的第六方面，提供了一种集成电路或IC芯片，其包括根据本发明的前述第一至第四方面中的任一方面的开关电路或者根据本发明的前述第五方面的数模转换器。

根据本发明的第七方面，提供了一种校准开关电路的方法，该开关电路包括测量节点和连接到测量节点的多个输出开关，并且该电路被配置成，在一系列时钟周期中的每个时钟周期中，基于输入数据控制所述输出开关中的一个或更多个输出开关是否承载给定电流，该方法包括：向该电路输入多个不同的数据序列，每个序列使给定样式的电压出现在测量节点处，作为电流通过输出开关的结果；对于每个所述序列测量出现在测量节点处的电压；以及根据所述测量的结果来校准该开关电路。

该电路可以被配置成使得在任何给定的时钟周期中，多个输出开关中的至多一个输出开关承载给定的电流。

每个所述输出开关可以与重复的时钟周期组中的相应的时钟周期相关联，并且该电路可以被配置成在每个时钟周期中基于输入数据控制相关联的开关是否承载给定的电流。

测量节点可以是第一测量节点并且输出开关可以是第一输出开关。该电路可以包括第二测量节点和连接到第二测量节点的多个这样的第二输出开关，该电路被配置成基于输入数据在一系列时钟周期中的每个时钟周期中控制哪个输出开关承载给定的电流，该方法包括：向该电路输入多个不同的数据序列，每个序列使给定式样的电压出现在第一和第二测量节点处，作为电流通过输出开关的结果；对于每个所述序列测量出现在第一和第二测量节点中的一个或两者处的电压；以及根据所述测量的结果来校准该开关电路。

每个第一输出开关和相关联的第二输出开关可以一起与重复的时钟周期组中的相应的时钟周期相关联，并且该电路可以被配置成在每个时钟周期中基于输入数据控制相关联的输出开关是否承载给定的电流。该电路可以被配置成在每个时钟周期中基于输入数据控制哪个相关联的输出开关承载给定的电流。该电路可以被配置成在每个时钟周期中基于输入数据控制哪个相关联的输出开关承载第一电流以及哪个相关联的输出开关承载第二电流，第一和第二电流彼此不同。

每个数据序列可以包括重复式样的数据值。测量可以包括针对每个所述序列获得出现在该测量节点或每个测量节点处的电压的平均值。

输出开关可以是场效应晶体管，并且校准可以包括调整施加到输出开关的各个体电压(bulk voltage)。

数据序列可以被配置成使得测量指示或隔离个别输出开关的增益。校准可以包括调整输出开关的操作以趋向于使测量指示这些输出开关具有相同的增益。

校准可以包括组合或者比较来自关于不同序列的测量的结果。

该测量节点或者每个测量节点可以是该开关电路的输出节点或者尾节点(tailnode)。

该方法可以用于校准多组这样的开关电路(每组开关电路是DAC切片)，多组这样的开关电路形成开关电路系统(例如，整体DAC)的一部分。对于每组开关电路，该测量节点或每个测量节点可以是该组开关电路的输出节点，并且一组开关电路的该输出节点或每个输出节点可以连接到每个其他组的开关电路的相应的输出节点以形成开关电路系统的输出节点。在该情况下，该方法可以包括：向该系统输入设定目标(set-targeting)数据信号，该数据信号被配置成，其使得一组开关电路接收其多个不同的数据序列，并且其他组的开关电路或每个其他组的开关电路并行接收多个伪数据序列，其中任何所述多个伪数据序列中的数据序列彼此相同；对于该多个不同的数据序列中的每个所述序列，测量出现在这些系统输出节点或者其中至少一个系统输出节点处的电压；以及根据所述测量的结果校准接收到该多个不同的数据序列的开关电路组。

该方法可以进一步包括：向系统逐一输入多个不同的设定目标数据信号，每个设定目标数据信号使开关电路组中的相应的目标开关电路组接收其多个不同的数据序列，并且其他组的开关电路或每个其他组的开关电路并行接收所述多个伪数据序列；以及对于每个所述设定目标数据信号，对于相关的多个不同的数据序列中的每个所述序列，测量出现在这些系统输出节点或者其中至少一个系统输出节点处的电压，并且根据所述测量的结果校准接收到该多个不同的数据序列的开关电路组。

根据本发明的第八方面，提供了用于校准开关电路的校准电路，该开关电路包括测量节点和连接到测量节点的多个输出开关，并且该开关电路被配置成，在一系列时钟周期中的每个时钟周期中，基于输入数据控制这些开关中的每个开关是否承载给定电流，该校准电路包括：数据序列电路，能够操作用于向该开关电路输入多个不同的数据序列，每个序列使给定样式的电压出现在测量节点处，作为电流通过输出开关的结果；测量电路，能够操作用于对于每个所述序列测量出现在测量节点处的电压；以及校准电路，根据所述测量的结果来校准该开关电路。

根据本发明的第九方面，提供了一种集成电路或IC芯片，其包括根据本发明的前述第八方面的校准电路。该集成电路或IC芯片可以进一步包括开关电路。该集成电路或IC芯片可以进一步包括数模转换器，其中该开关电路是数模转换器的一部分。

根据本发明的第十方面，提供了一种数模转换器，其包括根据本发明的前述第八方面的校准电路。

根据本发明的第十一方面，提供了一种开关电路，包括：主开关，具有控制端子；以及时钟路径部分，连接到主开关的控制端子以向其施加驱动时钟信号以便驱动主开关，其中该电路被配置成向时钟路径部分可控地施加偏置电压以便对施加到主开关的控制端子的驱动时钟信号的电压电平进行偏置(或控制)。

该主开关是“主要”的意义可以在于，其是电路提供的控制/偏置的焦点。其可以被视为作为关注客体的开关，例如候选开关、目标开关或初级开关。在这一意义上，为了帮助控制主开关而设置的其他开关可以被视为辅助开关。

该电路可以被配置成将偏置电压动态地、间歇地、定期地和/或重复地施加到时钟路径部分，以便对施加到主开关的控制端子的驱动时钟信号的电压电平进行偏置。

该电路可以被配置成在驱动时钟信号的每个时段的特定部分中将偏置电压施加到时钟路径部分。

该电路可以包括时钟路径，该时钟路径包括沿路径串联设置的交流(AC)耦合(或直流(DC)解耦)构件，诸如电容器，其中：该路径具有AC耦合构件上游的上游部分，以及连接到主开关的控制端子的AC耦合构件下游的下游部分；时钟路径部分是时钟路径的所述下游部分；以及AC耦合构件能够操作用于使经由时钟路径的下游部分施加到控制端子的所述驱动时钟信号相对于经由路径的上游部分从时钟信号源接收到的源时钟信号DC解耦。

该电路可以被配置成通过可控地将时钟路径部分连接到参考电压源来将偏置电压施加到时钟路径部分。例如，该电路可以包括连接在所述时钟路径部分和所述参考电压源之间的辅助开关，其中：辅助开关具有控制端子，其被连接以接收辅助信号以便控制时钟路径部分何时连接到参考电压源。参考电压源可以是例如可控参考电压源。

主开关和辅助开关可以是相反沟道类型的场效应晶体管；辅助信号可以是辅助时钟信号。驱动时钟信号和辅助时钟信号可以是互补时钟信号(基本上反相)，以便在主开关接通时接通辅助开关并且将时钟路径部分连接到参考电压源。

辅助开关可以基于施加到AC耦合构件的源时钟信号被连接以经由该AC耦合构件接收其辅助时钟信号；并且该开关电路可以进一步包括阈值电压补偿电路，该阈值电压补偿电路连接到辅助开关的控制端子并且能够操作用于将补偿电压施加到辅助开关的控制端子以补偿辅助开关的阈值电压和给定阈值电压之间的任何差异。通过该方式，辅助开关的影响可以基本上与其阈值电压的值无关。

阈值电压补偿电路可以具有与辅助开关相同的沟道类型和尺寸的场效应晶体管。该场效应晶体管可以被“二极管连接”，使得其使控制电压在与V_TH相同的方向上移位，例如对于NMOS，如果V_TH增加，则控制电压较高。

辅助开关可以是第一辅助开关，并且开关电路可以包括连接在时钟路径部分和电压测量构件之间的第二辅助开关。第一和第二辅助开关可以是相反沟道类型的场效应晶体管。第二辅助开关可以具有控制端子，其被连接以接收辅助时钟信号以便在主开关断开时接通第二辅助开关并且将时钟路径部分连接到电压测量构件。

第二辅助开关可以基于施加到AC耦合构件的源时钟信号被连接以经由该AC耦合构件接收其辅助时钟信号。该开关电路可以进一步包括阈值电压补偿电路，该阈值电压补偿电路连接到第二辅助开关的控制端子并且能够操作用于将补偿电压施加到第二辅助开关的控制端子以补偿第二辅助开关的阈值电压和给定阈值电压之间的任何差异。

第二辅助开关的阈值电压补偿电路可以包括与第二辅助开关相同的沟道类型和尺寸的场效应晶体管。

源时钟信号和/或辅助时钟信号对于第一和第二辅助开关可以是相同的。用于第一和第二辅助开关的源时钟信号可以基本上与用于主开关的源时钟信号反相。

该时钟信号或每个时钟信号可以是正弦时钟信号。

根据本发明的第十二方面，提供了包括多个根据本发明的前述第十一方面的开关电路的开关电路系统，其中：时钟信号是一组时间交错的时钟信号中的时钟信号；以及这些开关电路被配置成对施加到各个主开关的控制端子的各个驱动时钟信号的电压电平进行偏置，使得按基本上彼此相同的方式驱动这些主开关。

在该情况下，一个开关电路的参考电压源可以是其他开关电路或每个其他开关电路的参考电压源。

该开关电路系统的开关电路可以被组织成对，并且对于每对开关电路，用于一个开关电路的驱动时钟信号和辅助时钟信号的源时钟信号可以分别是用于另一开关电路的控制时钟信号和驱动时钟信号的源时钟信号。

该开关电路系统可以包括两对开关电路，其中一对开关电路的驱动时钟信号和辅助时钟信号的源时钟信号是一组四个时间交错的时钟信号中的第一和第三时钟信号，而另一对开关电路的驱动时钟信号和辅助时钟信号的源时钟信号是该组四个时间交错的时钟信号中的第二和第四时钟信号。

根据本发明的第十三方面，提供了一种数模转换器或一种模数转换器，其包括根据本发明的前述第十一方面的开关电路或者根据本发明的前述第十二方面的开关电路系统。

根据本发明的第十四方面，提供了一种集成电路或IC芯片，其包括根据本发明的前述第十一方面的开关电路，或者根据本发明的前述第十二方面的开关电路系统，或者根据本发明的前述第十三方面的数模转换器或模数转换器。

根据本发明的第十五方面，提供了混合信号电路，其包括：用在模数转换器中的第一开关电路单元；以及用在数模转换器中的第二开关电路单元；其中：第一开关电路单元被配置成基于第一多个时钟信号对输入模拟信号采样并且输出多个样本；第二开关电路单元被配置成基于多个数据信号和第二多个时钟信号生成输出模拟信号；以及第一和第二多个时钟信号具有彼此相同的规格。

该电路可以是如下意义上是混合信号电路，其承载或处置数字和模拟信号两者，例如其包括用在模数转换器和数模转换器两者中的电路。

这些数字信号可以是时间交错的信号。这些样本可以是时间交错的样本，并且可以是电流或电压样本。这些电流样本可以是电流脉冲或电流包(packet)，它们的大小(在电荷量方面)指示正被采样的模拟信号。

第一开关电路单元可以包括用于对电流信号采样的电流模式电路，用于对电流信号采样的电路包括：第一节点，被配置成具有施加到其的电流信号(其是输入模拟信号)；XS个第二节点，能够沿各个路径传导地连接到所述第一节点；以及导引构件，用于控制第一节点和第二节点之间的这些连接，使得构成所述电流信号的不同的电荷包(其是多个样本)随时间沿这些不同的路径导引。XS的数目可以是大于或等于3的整数。混合信号电路或导引构件可以具有控制信号生成构件，其被配置成生成XS个时间交错的正弦控制信号，它们是第一多个时钟信号。用于对电流信号采样的电路或导引构件可以具有沿这些路径分布并且被配置成根据XS个正弦控制信号执行这种控制的开关构件。

第二开关电路单元可以包括根据本发明的前述第一至第四方面中的任一方面的开关电路。

第一和第二多个时钟信号可以在如下方面具有相同的规格，它们包括以下之一或更多：数目彼此相同的时钟信号、彼此相同的相对相位关系(即，在第一和第二多个时钟信号中，例如，在这些信号如何时间交错方面相同)、彼此相同的形状和彼此相同的特征频率。第一多个时钟信号中的时钟信号可以在相位上相对于第二多个时钟信号中的时钟信号移位(重调定时(retime)或相位旋转)。该重调定时可以是非常细微的，例如小于10或6或3度。

第一和第二多个时钟信号可以基本上(即大体上)彼此相同。

第一开关电路单元可以包括多个采样开关，它们被配置成基于第一多个时钟信号和输入模拟信号来输出多个样本。第二开关电路单元可以包括多个输出开关，它们被配置成基于第二多个时钟信号和多个数据信号来生成输出模拟信号。采样开关和输出开关可以是场效应晶体管，可选地具有相同的沟道类型(例如，NMOS)，并且可选地具有相同的尺寸(例如，在栅极面积方面)，并且可选地具有相同的数目(或者一个的数目可以是另一个的数目的整数倍)。

第二开关电路单元可以包括被连接以接收多个数据信号的多个数据控制开关。数据控制开关可以与输出开关串联连接。在另一情况下，数据控制开关可以连接到输出开关的控制端子以根据多个数据信号控制第二多个时钟信号中的时钟信号是否被施加到输出开关的控制端子。

采样开关和输出开关可以被配置成以彼此相同的方式接收它们的时钟信号，和/或以彼此相同的方式被它们的时钟信号控制。例如，它们可以均用于在电流模式操作中导引电流。输出开关和/或采样开关可以被配置成直接接收它们的时钟信号，而不经由数据控制开关传递这些信号。

第一开关电路单元可以包括第一驱动器单元，经由该第一驱动器单元传递第一多个时钟信号。第二开关电路单元可以包括第二驱动器单元，经由该第二驱动器单元传递第二多个时钟信号。第一和第二驱动器单元可以彼此相同或彼此不同。

混合信号电路可以包括用在模数转换器中的解复用电路单元和用在数模转换器中的复用电路单元。解复用电路单元可以被配置成基于第三多个时钟信号进行操作。复用电路单元可以被配置成基于第四多个时钟信号进行操作。第三和第四多个时钟信号可以具有彼此相同的规格。

第三和第四多个时钟信号可以在如下方面具有彼此相同的规格，它们包括以下之一或更多：数目彼此相同的时钟信号、彼此相同的相对相位关系(即，在第三和第四多个时钟信号中)、彼此相同的形状和彼此相同的特征频率。第三多个时钟信号中的时钟信号可以在相位上相对于第四多个时钟信号中的时钟信号移位。第三和第四多个时钟信号可以基本上彼此相同。

多个样本可以是第一多个样本并且多个数据信号可以是第一多个数据信号。解复用电路单元可以被连接以接收第一多个样本并且被配置成基于第三多个时钟信号对这些样本解复用并且将其输出作为第二多个样本。复用电路单元可以被连接以接收第二多个数据信号并且被配置成基于第四多个时钟信号复用这些数据信号并且将其输出作为第一多个数据信号。

解复用电路单元可以是第一解复用电路单元并且复用电路单元可以是第一复用电路单元。混合信号电路可以包括用在模数转换器中的第二解复用电路单元和用在数模转换器中的第二复用电路单元。第二解复用电路单元可以被配置成基于第五多个时钟信号进行操作。第二复用电路单元可以被配置成基于第六多个时钟信号进行操作。第五和第六多个时钟信号可以具有彼此相同的规格。

第五和第六多个时钟信号可以在如下方面具有彼此相同的规格，它们包括以下之一或更多：数目彼此相同的时钟信号、彼此相同的相对相位关系(即，在第五和第六多个时钟信号中)、彼此相同的形状和彼此相同的特征频率。第五多个时钟信号中的时钟信号可以在相位上相对于第六多个时钟信号中的时钟信号移位。第五和第六多个时钟信号可以基本上彼此相同。

第二解复用电路单元可以被连接以接收第二多个样本并且被配置成基于第五多个时钟信号对这些样本解复用并且将其输出作为第三多个样本。第二复用电路单元可以被连接以接收第三多个数据信号并且被配置成基于第六多个时钟信号复用这些数据信号并且将其输出作为第二多个数据信号。

混合信号电路可以包括时钟生成和分送电路，其能够操作用于生成时钟信号并且将这些时钟信号分送到它们各自的电路单元。有利地，该时钟生成和分送电路可以按照与生成用于数模转换器中使用的各单元的时钟信号的方式相同的方式生成用于模数转换器中使用的各单元的时钟信号。这可以简化/易于设计这种时钟生成和分送电路，并且使得该电路在其使用中更灵活。

该时钟生成和分送电路可以包括相位调整构件，其能够操作用于调整用在模数转换器中的所述多个时钟信号的相位和/或用在数模转换器中的相应的所述多个时钟信号的相位，使得在这些相应的多个时钟信号之间存在相位差异。

时钟生成和分送电路能够操作用于从第一和/或第二多个时钟信号生成第三和第四多个时钟信号，并且可选地从第三和/或第四多个时钟信号生成第五和第六多个时钟信号。

这些多个时钟信号中的每个可以是多个时间交错的时钟信号。这些多个时钟信号中的至少一个可以是多个正弦时钟信号。第一和第二多个时钟信号可以是多个正弦时钟信号。

根据本发明的第十六方面，提供了一种转换器系统，其包括模数转换器和数模转换器，该转换器系统包括根据本发明的前述第十五方面的混合信号电路。该系统可以包括多个模数转换器和/或多个数模转换器。

根据本发明的第十七方面，提供了一种集成电路或IC芯片，其包括根据本发明的前述第十五方面的混合信号电路，或者根据本发明的前述第十六方面的转换器系统。

如根据以下公开内容而显见的，可以设想本发明的前述方面的所有组合。可以设想范围与所有前述装置(例如电路)方面对应的方法方面，反之亦然。

附图说明

作为示例，现将参照附图，在附图中：

图1如上文所述呈现了先前考虑的DAC的概况；

图2如上文所述呈现了适于与图1的DAC一起使用的示例性差分开关电路；

图3如上文所述呈现了修改的差分开关电路；

图4如上文所述呈现了与图3的差分开关电路一起使用的修改的开关驱动器电路；

图5A和5B如上文所述呈现了用于理解图3和4的电路操作的时序图；

图6如上文所述以简化的形式再现了图4的第一驱动器部分以实现对所确认的问题的更好理解；

图7如上文所述指示发明人已考虑利用NMOS数据控制开关而非CMOS开关来驱动输出开关的栅极；

图8是呈现实施本发明的差分开关电路的示意图；

图9呈现了示例16GHZ、4相时钟信号；

图10是呈现DAC的包括图8的差分开关电路的部分的示意图；

图11在其上面的曲线图中示出了时钟信号CLKΦ1至Φ4的波形，并且在其下面的曲线图中示出了在图8的电路的输出节点A和B处接收到的电流的部分波形；

图12是与图8的电路对应的示意图，但是为了简化是以缩减形式提供的，并且用于更好地理解图8的电路的操作；

图13是与图8的电路对应的示意图，但是为了简化是以缩减形式提供的，并且用于理解DC或数据开关均衡电流的可能的使用；

图14是(以缩减形式)呈现实施本发明的差分开关电路的示意图；

图15A呈现了图8的开关电路的简化的示意形式；

图15B呈现了图14的开关电路的简化的示意形式；

图16呈现了用于理解图14的电路的操作的表格；

图17呈现了给出编号1至5的五个示例输入数据波形的细节的表格；

图18呈现了给出编号6至10的五个示例输入数据波形的细节的表格；

图19是指示可以提供并非真实输出节点而是用于校准的内部节点的伪(复制)节点A_CAL和B_CAL的示意图；

图20A和20B示出了时钟信号CLKΦ1至Φ4的波形以指示实际上这些时钟信号具有幅度/共模误差并且发明人已考虑使这些信号的上部对准；

图21(a)呈现了四个开关SW1至SW4，图21(b)呈现了时钟信号CLKΦ1至Φ4，并且图21(c)示意性指示如何控制这些时钟信号以控制这些开关；

图22是基于图21(c)的示意图，但是适于示意性指示可以执行幅度水平控制(ALC)；

图23呈现了图21(c)的电路的放大形式，以示意性指示实际上如何执行该ALC，并且指示可以一起采用两种技术；

图24呈现了图21(c)中所示的电路的改进；

图25是呈现用在模数转换器(ADC)中的示例采样电路200的示意图；

图26是包括与图25中所示的采样电路对应的采样器的模数电路的示意图；

图27是呈现组合DAC和ADC电路的各部分的示意图；

图28是指示可以采用相同的时钟生成和分送电路用于DAC和ADC电路的不同组合的示意图；

图29呈现了标为A至D的四个示例驱动器配置，用于理解图27和28；以及

图30呈现了给出关于驱动器A至D的可能组合的细节的表格。

具体实施方式

图8示出了实施本发明的差分开关电路50。

该电路50包括公共节点CN(或尾节点)，电流源(或者一次或总是，电流阱)连接到该公共节点CN。四个晶体管SW1至SW4被示出为并联连接在公共节点CN和第一输出节点A之间。相似地，四个晶体管SW5至SW8被示出为并联连接在公共节点CN和第二输出节点B之间。这些晶体管SW1至SW8在下文中将被称为输出开关，并且分别对应于图3中的输出开关S1至S8。然而，如将变得明显的，在差分开关电路50和差分开关电路10之间存在显著区别。

在图8中，借助于时钟信号直接(不经由数据控制开关传递)驱动输出开关SW1至SW8的栅极，尽管可以沿通向栅极(未示出)的时钟路径设置缓冲器和解耦电容器。重要的是，这些输出开关的栅极没有通过图3和4中的输出开关S1至S8的方式通过依赖数据的信号进行驱动。

事实上，数据控制开关D1至D8被设置成远离输出开关SW1至SW8的栅极侧而非设置在电流路径中。就是说，如图8中可见的，数据控制开关D1至D8被设置成分别与输出开关SW1至SW8串联连接，使得时钟信号直接驱动晶体管栅极。

这呈现了显著的优点，因为将数据控制开关移动远离电路的电压模式部分(即控制输出开关的栅极)到达电流模式部分，其中它们简单地承载电流。有利的是，利用时钟信号直接驱动输出开关的栅极，因为可以获得对到达这些栅极的信号的较好的控制，在时钟路径中具有较少的失真源(诸如开关晶体管)。将回想，发明人将图4中的数据控制开关确认为失真贡献者。

观察图8，每个输出开关SW1至SW8有效地变为一对串联连接的开关(在该情况下是场效应晶体管)中的一个。这些开关可以被实现为NMOS场效应晶体管。包括SW1至SW4的对被设置在并联支路中，并且相似地，包括SW5至SW8的对被设置在并联支路中。

图8与图3和4之间的另一显著区别在于提供给输出开关SW1至SW8的时钟信号CLKΦ1至Φ4是四相时钟信号的各个相。因此时钟信号CLKΦ1至Φ4分别对应于四个相的重复序列的第一至第四相。而且，各时钟信号基本上是正弦的。有效地提供了四个时间交错的正弦时钟信号。

图8的电路的整体操作与图3和4中的电路操作的略微相似之处在于输出开关SW1至SW8和数据控制开关D1至D8在使用中被驱动以便根据数据信号DATA1至DATA4的值(数字0或1)通过第一输出节点A或第二输出节点B导引来自电流源的电流。

为了实现这一点，向输出开关SW1和SW5提供时钟信号CLKΦ1，向输出开关SW2和SW6提供时钟信号CLKΦ2，向输出开关SW3和SW7提供时钟信号CLKΦ3，并且向输出开关SW4和SW8提供时钟信号CLKΦ4。而且，向数据控制开关D1和D5分别提供数据信号DATA1和向数据控制开关D2和D6分别提供数据信号DATA2和向数据控制开关D3和D7分别提供数据信号DATA3和并且向数据控制开关D4和D8分别提供数据信号DATA4和

4相时钟信号的作用在于，输出开关SW1或SW5根据数据信号DATA1的值在第一时钟周期或相(Φ1)中接通。相似地，根据数据，SW2或SW6在第二时钟周期或相(Φ2)中接通，SW3或SW7在第三时钟周期或相(Φ3)中接通，并且SW4或SW8在第四时钟周期或相(Φ4)中接通。图8中的输出开关是NMOS晶体管，并且因而在相关时钟信号的+ve峰部分中接通。

因此，对于每个时钟周期，如果相关的数据信号的值是1，则导引电流I_TAIL通过节点A，并且如果相关的数据信号的值是0，则导引电流I_TAIL通过节点B。而且，如前所述，在每个周期中，与数据无关地，一个串联连接的晶体管对接通并且一个串联连接的晶体管对断开。在每个周期中，与数据无关地，两个输出开关晶体管接通并且两个输出开关晶体管断开。

给定图9中所示的示例16GHz 4相时钟信号，该操作导致64Gs/s的整体采样率，这明显快于结合图3提及的12Gs/s的示例采样率。

输出节点A和B经由图8中所示的各个输出级联连接到输出开关。因此可以借助终端电阻器在两个输出端子之间测量开关电路的差分输出信号，作为电流信号或电压信号(图8中未示出，但是参照图1可理解)。

将图8中的每对串联连接的开关视为单个单元，在任何特定的周期或状态中，1个接通并且7个断开。观察每个对的上面的开关(输出开关)，在任何状态中，2个接通并且6个断开。观察每个对的下面的开关(数据控制开关)，在任何状态(忽略数据值的瞬变，其在理想情况下将是瞬时的)中，4个接通并且4个断开。

而且，将每个对视为单个单元，从一个周期到下一周期，1个接通并且1个断开。观察每个对的上面的开关(输出开关)，从一个周期到下一周期，2个接通并且2个断开。观察每个对的下面的开关(数据控制开关)，从一个周期到下一周期，接通和断开的数目相同(如果数据改变)或者各个开关保持它们的状态(如果数据保持相同)。

进一步观察图8，包括输出开关SW1至SW8的电路部分可以被称为时钟控制电路52，并且包括数据控制开关D1至D8的电路部分可以被称为数据控制电路54。将认识到，时钟控制电路52中的开关由时钟信号而非数据信号控制，并且因此它们可以被视为与数据无关。相反，数据控制电路54中的开关由数据信号而非时钟信号控制，并且因此它们可以被视为与时钟无关。例如，时钟信号CLKΦ1至Φ4可以被连续提供给时钟控制电路52(即在活跃操作期间)，并且具体地提供给输出开关SW1至SW8的栅极，而在图3和4中情况并非如此(给定居间的数据控制开关)。

顺便提及，图8的电路与图3和4的电路之间的另一区别在于将数据信号直接提供给数据控制开关D1至D8的栅极，虽然可能经由缓冲器或解耦电容器(未示出)。就是说，如果采用四相时钟信号(包括时钟信号CLKΦ1至Φ4)，则对于图8的电路不需要图4中采用的掩蔽信号MASK1至MASK4。这导致了所需电路的有利的缩减。

为了提供某种背景，图10示出了DAC的包括差分开关电路50的部分。在右上角示意性地示出了差分开关电路50，包括时钟控制电路52和数据控制电路54。还示出了时钟生成器62，其被配置成生成时钟信号CLKΦ1至Φ4并且将它们提供给差分开关电路50。

顺便注意，图8呈现了差分开关电路50，其中采用差分输入数据信号(即，采用四个采样开关SW1至SW4，以及互补组SW5至SW8)。为了简化，图10是利用单端输入数据信号(或者仅利用所示出的相应的差分信号的一半)呈现的。图10可以被解释为应用于差分开关电路50，其中输入数据信号是差分信号，并且如图8中那样采用SW1至SW8。

作为运行示例，假设期望的64Gs/s的DAC采样率，并且输入到差分开关电路50的数据信号DATA1至DATA4是16GHz(即时间交错的)数据信号。

作为示例还示出了三个复用/重定时级72、74和76，以便在执行重定时的情况下在第一复用/重定时电路72处输入一组并行的64个1GHz数据信号(或者例如，在执行复用的情况下输入一组并行的128个500MHz数据信号)，并且向第二复用器74输出64个1GHz数据信号，第二复用器74转而向最后的第三复用器76输出16个4GHz数据信号，第三复用器76转而输出数据信号DATA1至DATA4作为上文的4个16GHz信号。为了简化，尽管单元72可以执行重定时或复用，但是其在下文中将被称为复用器。

还示出了三个时钟生成级80、82、84以便取得输入时钟信号CLKΦ1至CLKΦ4并且转而生成三个复用级72、74和76所需的时钟信号，如图10中所示的那样。

例如通过回看图1，将回忆起，差分开关电路50是整体DAC中的单个区段或“切片”的代表。因而，假设最终输入数字信号的任何编码(例如，温度计编码)已在图10中的数字信号输入的上游发生，使得这些输入的数字信号输入仅是用于所示出的区段或切片的数字信号输入。

整体DAC将具有另外的切片或区段，每个切片或区段具有它们自身的复用级72、74和76。当然，时钟生成电路62、80、82和84可以在区段之间共享(或者至少部分地分立地设置)。

例如按与图1相似的方式，各个切片或区段的模拟输出可以被组合以创建整体DAC的单个模拟输出。在另一示例中，可以设置七个区段以产生用于8位DAC的3个MSB(最高有效位)的输出(利用温度计编码)，并且可以设置五个区段(其中它们的输出被二进制加权)以产生用于5个LSB(最低有效位)的输出。当然其他变化也是可能的。例如，如EP-A1-2019490中公开的，可以采用阻抗阶梯。

图11在上面的曲线图中示出了关于时钟信号CLKΦ₁至CLKΦ₄的更多波形，并且在下面的曲线图中示出标为IOUT_A和IOUT_B的、在输出节点A和B处接收到的电流的部分波形，用于更好地理解图8的差分开关电路50的操作。

如上文所述，时钟信号CLKΦ₁至CLKΦ₄是时间交错的(基本上)上升余弦波形并且彼此的相差为90°。时钟信号被示出为正弦的，但是不需要是严格完美的正弦。如将变得明显的，在本实施例中，较之朝向底部，在最上部波形的形状更加重要。

顺便提及，图9和11中所示的时钟信号的数目与图8中通向每个节点A和B的并行路径的数目相关。由于在图8中存在通向每个节点A和B的四个并行路径，因此提供四个时间交错的时钟信号，彼此的相差为90°。可以设想，在设置通向每个节点A和B的X个并行路径的情况下，可以提供X个时间交错的时钟信号，彼此的相差为(360/X)°。在该情况下，X是大于或等于2的整数，并且优选地大于或等于3，并且更优选地等于4。

返回图11，为了便于进一步说明，时钟信号Φ₄被以粗线突出显示。

时钟信号CLKΦ₁至CLKΦ₄控制输出开关SW1至SW8的栅极，如已结合图2描述的那样。因此，输出开关对(其中各个对是SW1/SW5、SW2/SW6、SW3/SW7、SW4/SW8)依次接通并且随后断开，使得在它们中的一个正在断开时下一个依次正在接通，并且使得当它们中的一个被完全接通时其他开关基本上断开。如前文提及的，当输出开关对接通时该对中的哪个开关承载电流脉冲取决于相关的数据信号(DATA1至DATA4)。

由于经由开关SW1至SW8通过公共节点的基本上所有电流必须等于电流I_TAIL，因而在任何时间流过节点A和B的电流的和必须基本上等于I_TAIL。因此上文提及的数据控制开关D1至D8的效果在于，电流I_TAIL被导引通过该序列中的每个输出开关对中的一个开关，其中这些输出开关对被接通和断开，即使得在一个输出开关对正在断开并且因此其输出开关中的一个开始承载I_TAIL中的较少部分时，下一个输出开关对依次正在接通并且因此其中输出开关中的一个开始承载I_TAIL中的较多部分，并且使得当一个输出开关对完全接通时，其输出开关中的一个承载基本上所有I_TAIL，这是因为该对的另一输出开关的串联连接的数据控制开关基本上断开，并且其他输出开关对的输出开关基本上断开。

在图11的下面的曲线图中示出了该效果。为了简化仅示出了关于时钟CLKΦ₃、Φ₄和Φ₁的三个输出电流，然而所示出的波形的式样持续，连续峰根据数据用于IOUT_A或IOUT_B。在本示例中，假设数据序列是DATA3＝0(使得电流传递到节点B)，DATA4＝1(使得电流传递到节点A)，并且DATA1＝0(使得电流传递到节点B)。为了与时钟信号的上面的曲线图比较，与时钟信号Φ₄对应的输出电流的波形通过粗线被突出显示。

为了获得对图11中的下面的曲线图的更好的理解，在波形Φ4上指示了三个点90、92和94并且在相应的电流波形上指示了三个点100、102和104。

在点90处，波形CLKΦ₄处于其峰值，即V_DD，并且其他时钟信号CLKΦ₁至Φ₃明显在它们的峰值以下。因此(给定DATA4＝1)开关SW4和SW8完全接通，D4接通并且D8断开，并且至少其他输出开关(SW1至SW3以及SW5至SW7)基本上断开。因此，在相应的点100处，电流IOUT_A等于I_TAIL并且电流IOUT_B基本上等于零。

在点90之前的点92处，波形Φ₄正在朝向其峰值上升但是仍未到达其峰值。再者，在点92处，波形Φ₃正在从其峰值下降。重要的是，在点92处时钟信号Φ₃和Φ₄具有相等的值。因此开关SW3和SW4还有SW7和SW8在彼此相同的程度上接通，这是因为它们的源极端子连接在一起。在点92处，时钟信号Φ₁和Φ₂也彼此相等但是充分低以确保开关SW1和SW2还有SW5和SW6断开。因此，在该时间点处，电流I_TAIL的一半流过开关SW4和D4(给定DATA4＝1)并且其一半流过开关SW7和D7(给定DATA3＝0)，如点102指示的，使得IOUT_B＝IOUT_A＝(I_TAIL)/2。

点94等同于点92，不同之处在于在该点处是接通的开关SW4和SW1还有SW8和SW5。因此，在相应的点104处，IOUT_B＝IOUT_A＝(I_TAIL)/2。

因此将认识到，每个电流波形的三个点(例如，图11中的电流波形IOUT_A的三个点100、102和104)在时间上相对于时钟波形被固定或限定并且在幅值上相对于电流I_TAIL被固定或限定。就是说，将电流IOUT_A取为示例，在点100处电流等于I_TAIL并且在点102和104处电流等于一半的I_TAIL。点100、102和104的位置相对于时钟信号Φ₁至Φ₄固定。对于后继的电流信号脉冲或电荷包同样如此，它们根据数据可以用于IOUT_A或IOUT_B。对点90、92和94的关注表明，对于本实施例，时钟信号的上部是重要的，并且下部不太重要(使得例如，下部的准确形状不是严格关键的)。这一点的意义在下文中将变得明显。

因此，波形的电流脉冲序列(根据数据用于IOUT_A或IOUT_B)均具有相同的形状，并且该形状由正弦波时钟信号的正峰限定。

该操作具有相当大的优点。

由于脉冲均具有由正弦波时钟波形限定的相同的上升余弦形状，从而频率响应/滚降在数学上由余弦曲线限定并且作为结果，从输入I_TAIL到输出节点A或B的模拟带宽非常高，典型地大于300GHz。此外，电路中的尾节点或公共节点CN处的电压电平在操作期间不会大波动。作为说明，在图8中开关SW1至SW8和D1至D8是在饱和区中操作的NMOS开关，D1至D8的源极端子连结在一起以形成相关的尾节点。因此，这些开关作为具有低输入阻抗和高输出阻抗的级联进行操作。

由于尾节点处的电压电平不会大地移动，因此这些节点可以被视为虚拟地，并且具有减少的对这些尾节点处的寄生电容的敏感性。图8的电路是承载限定形状的电流脉冲的快模拟电路。该电路因此具有已知的、可重复的、精确的和恒定的高带宽。因而该已知带宽可以通过例如滤波器进行数字补偿(例如，通过用于输入数据的FIR滤波器)。

此外，实际电流I_TAIL被导引或路由通过电路(没有通过例如电流镜进行复制)。所有电流I_TAIL经由输出节点传递。传统的电流的流动方向可以是从输出到输入，但是对于从输入流动到输出的电流，原理是相同的，并且事实上电流IOUT_A/B的曲线图被示出为正值(例如在图11中，这些电流的方向被示出为从输出到输入)以协助在概念上理解电路操作。总而言之，如果两个“输出”电流被一起求和，则结果将与I_TAIL相同。

假设时钟信号Φ₁至Φ₄是完美的，即没有幅度噪声和相位噪声(抖动)，则任何误差主要(即忽略无关紧要的依赖信号的误差)归因于开关晶体管之间的失配(并且在后面应对这些失配)。

由于在本实施例中采用四个时间交错的正弦时钟信号(在该情况下，上升余弦)，因此形成驱动每个节点的相应的四个开关(例如，在图8中，关于节点A的开关SW1至SW4，以及关于节点B的SW5至SW8)所需的25％占空比脉冲，尽管(正弦的)时钟信号自身实质上具有50％占空比。就是说，对于输入电流信号的X路划分(上文X＝4)，可以使用50％占空比正弦时钟信号来产生100/X％占空比脉冲。相反，如果如图5A、5B和6中那样采用开关逻辑电平(硬开关)时钟信号，则需要使用自身具有100/X％(对于X＝4，25％)占空比的时钟信号来产生100/X％(对于X＝4，25％)占空比脉冲。因此，由于可以采用50％占空比时钟信号，本实施例是有利的，特别是在考虑高频操作时(甚至当X＝3或更多时)。

差分开关电路50的另一优点在于开关SW1至SW8的栅极可以通过时钟信号直接驱动，甚至不需要中间缓冲器。这是因为本电路被配置成接受正弦时钟信号。该直接驱动可以包括中间AC耦合，例如经由电容器。通过该直接驱动，差分开关电路50的开关SW1至SW8的栅极电容可以被包括在VCO设计中(其中VCO创建时钟信号CLKΦ₁至CLKΦ₄)，作为VCO内的必要的电容的一部分。因此，栅极电容在VCO内被有效吸收，使得差分开关电路50操作起来如同存在零栅极电容。因此，因栅极电容引起的开关延迟被有效去除。此外，不采用缓冲器生成方波(即脉冲波或开关逻辑波)的能力允许避免相关联的噪声和延迟失配。然而，可以设想，在一些实施例中可以采用缓冲器，因为在整体DAC的所有区段中的所有开关的添加的负载电容对于VCO(时钟生成器)驱动起来可能是过大的。

返回图11，将认识到，为了确定图的下半部中的任何特定电流脉冲具有IOUT_A还是IOUT_B，相关的数据值在时间上应是稳定的，以创建相关的脉冲。例如，在图11的对应于时钟信号CLKΦ₄的粗线的电流信号的情况下，相关数据信号DATA4应至少在跨越五个竖直虚线的时间段内是稳定的。例如，数据信号DATA4可以被布置成在时钟信号CLKΦ₄的谷(负峰)处或其附近改变状态。相似地，每个数据信号DATA1至DATA3可以被布置成在它们各自的时钟信号CLKΦ₁至Φ₃的谷处或其附近改变状态。因此，在如图9和10中的16GHz时钟信号的运行示例中，数据信号DATA1至DATA4也可以是如图10中的被配置成在它们各自的时钟信号的谷处或其附近改变状态的16GHz信号。

发明人已进一步考虑图8的电路中的串联连接的开关对(例如，SW1和D1)的操作，并且认识到改进的潜力。图12是与图8的电路对应的示意图，但是为了简化是以缩减的形式提供的。因此，仅明确示出了数据控制开关D1至D8中的D1(尽管假设它们都存在)。

为了帮助说明，指示寄生电容110存在于每个串联连接对的开关之间的中间节点IN处。当相关的数据控制开关D断开时(时钟信号被继续提供给相关的输出开关SW而与数据无关)，每个中间节点IN有效地浮动(在其电压电位方面)。因而，中间节点IN处的电压具有记忆，即它们取决于之前的周期序列中的数据是什么样的。这导致DAC输出信号中的某种依赖数据的失真。

发明人已考虑如何利用例如仅具有两个可能状态(例如，如果数据控制开关先前接通，则是x状态，而如果数据控制开关先前断开，则是y状态)的电压电平在一定程度上提供中间节点IN处的无记忆的电压。

如图13中(为了简化以缩减的形式)所示，发明人已考虑的一个可能的解决方案是在中间节点IN处提供DC或数据开关均衡电流。这在图13中仅针对开关SW5示出，其作为分配给与开关SW1相同的相的输出开关。例如，当DATA＝1时，数据控制开关D1可能接通并且D5可能断开。当D5断开时，其中间节点IN在没有均衡电流的情况下将浮动，然而通过均衡电流，可以避免该浮动问题。然而关于DC均衡的问题是功率浪费，即浪费的电流。还需要提供较大的开关以承载所需的较大的电流。关于数据开关均衡电流的问题是对数据信号的敏感性(即DAC输出中的依赖数据的失真)。

对于以上提出的问题，发明人已设计了如图14中以缩减形式示出的改进的差分开关电路120。图14的电路基本上与图8中的电路相同，不同之处在于对于每个输出开关(SW1至SW8)，并联设置两个数据控制开关，其从中间节点通向差分尾节点。一个尾节点连接到“大”电流源I_BIG，而另一个连接到“小”电流源I_SMALL。上下文中的“大”和“小”是彼此相对的。例如，I_BIG可以等于1.5I而I_SMALL等于0.5I。当然其他的大:小的比例是可能的。

在图14中为了简化仅针对输出开关SW1和SW5示出了每个输出开关的数据控制开关对，这两个开关与相1(CLKΦ₁)关联，然而将理解，对于每个输出开关SW1至SW8，其数据控制开关中的一个连接到关于I_BIG的尾节点或公共节点，而另一个连接到关于I_SMALL的尾节点或公共节点。因而，尽管在图14中没有明确示出输出开关SW2至SW4和SW6至SW8，但是应理解它们是存在的，每个按与SW1和SW8相似的方式连接到两个数据控制开关。

因此，对于输出开关SW1，存在连接到关于I_BIG的公共节点CNB的串联连接的数据控制开关D1B以及连接到关于I_SMALL的公共节点CNS的串联连接的数据控制开关D1S。连接到相同的输出开关的数据控制开关对有效地彼此并联。这里，角标B与“大(BIG)”相关，而角标S与“小(SMALL)”相关。这在图14中明确示出。

相似地，并且为了完整，对于输出开关SW2(未示出)，存在连接到关于I_BIG的公共节点CNB的串联连接的数据控制开关D2B以及连接到关于I_SMALL的公共节点CNS的串联连接的数据控制开关D2S，对于输出开关SW3(未示出)，存在连接到关于I_BIG的公共节点CNB的串联连接的数据控制开关D3B以及连接到关于I_SMALL的公共节点CNS的串联连接的数据控制开关D3S，对于输出开关SW4(未示出)，存在连接到关于I_BIG的公共节点CNB的串联连接的数据控制开关D4B以及连接到关于I_SMALL的公共节点CNS的串联连接的数据控制开关D4S，对于输出开关SW5(如图14中所示)，存在连接到关于I_BIG的公共节点CNB的串联连接的数据控制开关D5B以及连接到关于I_SMALL的公共节点CNS的串联连接的数据控制开关D5S，对于输出开关SW6(未示出)，存在连接到关于I_BIG的公共节点CNB的串联连接的数据控制开关D6B以及连接到关于I_SMALL的公共节点CNS的串联连接的数据控制开关D6S，对于输出开关SW7(未示出)，存在连接到关于I_BIG的公共节点CNB的串联连接的数据控制开关D7B以及连接到关于I_SMALL的公共节点CNS的串联连接的数据控制开关D7S，并且对于输出开关SW8(未示出)，存在连接到关于I_BIG的公共节点CNB的串联连接的数据控制开关D8B以及连接到关于I_SMALL的公共节点CNS的串联连接的数据控制开关D8S。

在连接到同一输出开关的每对数据控制开关(例如D1B和D1S)中，一个由相关的数据信号控制并且另一个由互补数据信号控制。例如，D1B由DATA1控制而D1S由控制。因此，两个开关中的一个总是接通(与数据无关)并且因而中间节点IN从不浮动(除了当数据改变时瞬时浮动以外)。特别地，在相关的输出开关从端口变为接通并且再次变为断开前后，IN总是连接到两个尾节点中的一个。如果两个尾电压相同并且当时钟控制开关断开时数据开关改变，这对输出没有影响并且不会引入任何“记忆”效应。

为了完整，在下表2中示出了图14的其他连接。

表中的每行对应于不同的输出开关，如第二列中指示的那样。在第二至第四列中的每个中，每个条目指明相关的开关(例如，SW1)并且随后在方括号中指明施加到该开关的信号(例如，CLKΦ₁)。

在每行中，三个开关包括输出开关(例如，SW1)和两个数据控制开关(例如，D1B和D1S)，每个数据控制开关与该输出开关串联连接。

第一列指示相1至4中的每行的相关相。

表2

返回图14，设置并且控制与连接到关于I_SMALL的尾节点的数据控制开关串联的附加开关R1至R8(电阻器)(有效地作为电压控制电阻器-在线性区中操作的MOS)，使得两个尾节点电压V_TAILS和V_TAILB保持在0V周围基本相等。尽管在图14中仅明确示出了R1和R5(分别与D1S和D5S串联连接)，但是将理解，还设置了分别与D2S至D4S和D6S至D8S串联的R2至R4和R6至R8。在图14中示出了测量尾电压V_TAILS和V_TAILB(如图14的右手侧所示)并且控制附加晶体管以便趋于使尾电压相等的放大器。

期望使两个尾节点电压相同，使得中间节点IN总是在每个周期结束时返回相同的(尾节点)电压。例如，当相关的输出开关SW断开时数据改变，因此当数据改变时的中间节点IN从一个尾节点去往另一个尾节点。在特定输出开关SW的电流脉冲期间，即在输出开关SW从断开变为接通再变为断开时，尾/公共节点CN和中间节点IN的电压上升并且再次下降。对于I_SMALL，该上升是较高的，因为较小的电流正在输出开关中流动，从而其栅极-源极电压较小。添加电阻开关R以下拉小尾节点电压V_TAILS，使得其具有与大尾节点电压V_TAILB相同的电压。电流脉冲结束时的IN电压与开始时相同，因此没有净电流能够流入寄生电容；对于I_BIG，节点从V_TAILB去往某一(较低的)电压并且回到V_TAILB，对于I_SMALL，节点从V_TAILS去往某一(较高的)电压并且回到V_TAILS，换言之，没有样本与样本之间的“记忆”或者没有电容中的净电荷增益/损失。

因此将认识到，图14的电路的功能与图8中的电路略微相似，其中在任何一个周期或相中，电流脉冲流过输出节点A和B中的一个并且没有脉冲流过另一个输出节点。重要的区别在于在图14中，在任何一个周期或相中，“大”电流脉冲流过输出节点A和B中的一个(取决于数据)并且“小”电流脉冲流过另一个输出节点。因此，如图14的中部处指示的，差分端子A和B之间的输出将是大脉冲和小脉冲之间的差(如阴影所示)。该差将被视为DAC的真实输出(在该情况下是所示的区段/切片的输出)。

在这一点上，可以认识到，包括输出开关SW1至SW8的电路部分可以被称为时钟控制电路52，如图8中那样。包括数据控制开关D1B至D8B和D1S至D8S以及附加开关R1至R8的电路部分可以被称为数据控制电路154(不同于图8中的数据控制电路54)。当然，将回忆起，如同图8，图14表示单个DAC切片，并且因而整体DAC将包括许多这样的切片。

图14的电路具有如下若干优点(如将明显的，一些优点也适用于图8)。

使用这里标为I_BIG和I_SMALL的第一和第二不同大小的电流源有利地减少或去除了在中间节点IN处的电压记忆，而不需要(每个输出开关的)DC均衡电流。图14的电路确保了从不存在任何未被限定的、浮动的节点。尽管在一个意义上I_SMALL用作数据开关均衡电流，但是其具有与主尾电流I_BIG相同的开关精度并且因而不会向整体电路中添加显著的噪声。

数据控制开关D1B至D8B和D1S至D8S位于“安静的”尾节点或公共节点上。这些节点处于近似0V，允许数据控制开关在数据的控制下变“强”。如图14中所示，可以使用测量两个尾节点并且转而控制附加开关R1至R8的放大器来使尾节点相等。如图14中所示，附加开关R1至R8可以由同一放大器并行控制，或者可以被单独控制。在一个实施例中，一个区段/切片内的R1至R8将被一起控制，因为可能难于/不可能分离它们对V_TAILS的单独的影响。根据诸如测量电路的精度(区段之间的失配)以及布局或布线的相对容易度(用于每个区段的一个回路的空间相对于路由公共控制电压的容易度)的因素，(整体DAC)的每个区段可以具有其自身的控制电压(控制R1至R8)或者可以存在用于所有区段的公共电压。

输出开关SW1至SW8可以由正弦波或正弦(例如，没有“整形”的开关逻辑)时钟信号直接控制。这对于极高频率操作是有利的，因为较难于准确地产生其他形状的时钟信号。

由于不存在中间开关，因此施加到输出开关SW1至SW8的时钟电压可以是大的。就是说，从去往输出开关SW1至SW8的时钟路径中清除了潜在的“离散”失真源(例如，其他开关)。因而，数据控制开关D1至D8、D1B至D8B和D1S至D8S中的V_TH变化的影响被去除或减轻。

数据控制开关D1至D8、D1B至D8B和D1S至D8S可以按与输出开关SW1至SW8相同的方式实现，例如，实现为0.9V晶体管。这是有利的，因为使数据控制开关成为与输出开关相同的高速晶体管(低电阻、低电容)，使得不再存在对电路操作的任何速度限制(超过高速晶体管自身的速度限制)。例如，图7中的NMOS数据控制开关是较慢的(电阻较高的、电容较高的)高压晶体管(氧化物较厚、栅极长度较长)，其使电路变慢，增加时钟的失真(非恒定的Ron)并且增加时钟的电容负载(难于驱动)。

如上文所述，即使时钟信号Φ₁至Φ₄是完美的，即没有幅度噪声和相位噪声(抖动)，由于开关晶体管，即输出开关之间的失配，仍可能出现误差。现将进一步考虑这些失配。具体地，现将考虑用在与图8或14对应的DAC中的校准技术。

为了更好地认识该校准技术，在图15A中呈现了开关电路50的简化形式，其中数据控制电路54以缩减形式被示出为连接到电流源(或电流阱)I_TAIL。相似地，在图15B中呈现了开关电路120的简化形式，其中数据控制电路154以缩减形式被示出为连接到电流源(或电流阱)I_BIG和I_SMALL。

回想四相时钟信号的效果在于，输出开关(晶体管)SW1和SW5在第一时钟周期或相中接通(其中Φ1在其峰周围)，SW2和SW6在第二时钟周期中接通(其中Φ2在其峰周围)，SW3和SW7在第三时钟周期中接通(其中Φ3在其峰周围)，并且SW4和SW8在第四时钟周期中接通(其中Φ4在其峰周围)。在任何这样的时钟周期或相中，并且在图14和15B的情况下，在接通的两个晶体管(例如，SW1和SW5)中由哪个晶体管承载因I_BIG引起的大电流脉冲以及由哪个晶体管承载因I_SMALL引起的小电流脉冲取决于数据。这在图16中指示。图16也被理解为适用于图8和15A，其中“I_BIG”被替换为“I_TAIL”，并且其中“I_SMALL”被替换为“零电流”。

在图15A和15B的电路的情况下，本校准技术是特别有利的，其中时钟信号直接连接到晶体管SW1至SW8的栅极，因为不希望使这些时钟信号断开连接或停止以执行校准(例如，因为电路这样做会消耗功率并且增加延迟和失配)。然而，应理解，在使时钟信号断开连接或停止是更可接受的情况下，例如在图3和4的情况下，其中数据控制开关被设置在开关S1至S8(对应于SW1至SW8)的栅极处，本校准技术同样是有利的。

可以参照图17和18来认识本技术的一般原理，图17和18是作为示例结合图14和15B的电路而被提供的。该技术包括施加特定数据波形，在该示例中被施加给数据控制电路154，以及在节点A和B之一或两者处检查输出波形。

图17考虑编号为1至5的五个示例输入数据波形。波形1是重复数据式样0000。这对应于DATA1＝0，DATA2＝0，DATA3＝0并且DATA4＝0的重复式样。因而，在开关SW1至SW4处连续体验的脉冲将是S、S、S、S(其中S意味着小)，如根据图16明显的那样。图17中没有示出在开关SW4至SW8处连续体验的相应脉冲将是B、B、B、B(其中B意味着大)，尽管这也根据图16而是明显的。

针对波形1，针对相关的重复数据式样的两个周期，示意性地指示了在输出节点A处体验的波形。就是说，示出了一系列8个小电流脉冲。借助于水平虚线还示出了DC平均电压电平，其可以在节点A处通过例如低通滤波(LPF)获得。例如“慢”ADC可用于执行该低通滤波。该DC平均电压电平被标为REFA，并且被取作节点A(即开关SW1至SW4)的参考电压。

波形2是重复数据式样1000并且在晶体管(开关)SW1至SW4处产生如图17中指示的脉冲，即重复式样B、S、S、S。也可以如图17中指示的那样在输出节点A处获得DC平均电压电平，并且该电平和REFA之间的电压差ΔV可以被取为开关SW1的增益的指示。

按相似的方式，可以采用波形3至5获得分别指示开关SW2至SW4的增益的电压差，如图17中所示。

图18示出了波形6至10，它们可被用于通过检查在输出节点B处体验的波形来获得电压电平REFB和指示开关SW5至SW8的增益的电压差。由于波形6至10的使用与波形1至5的使用相似，因此省略了重复的描述。即是说，波形6提供标为REFB的电压电平，并且被取为节点B(即开关SW5至SW8)的参考电压。波形7至10可用于获得分别指示开关SW5至SW8的增益的电压差，如图18中所示。

如将认识到的，上述技术使得能够获得指示每个晶体管SW1至SW8的增益的电压差。因此这些电压可用于例如调整各个晶体管SW1至SW8的体电压(例如，体-源极电压)以使它们的增益相等，并且因此校准电路(例如，考虑开关(场效应晶体管)之间的V_TH差)。例如，可以针对每个开关SW1至SW8设置DAC以根据受控数字输入提供其体电压。

给定该技术使用如图17和18中例示的特定输入数据波形，其可以在整体DAC启动时运行，但是当提供真实数据时在运行时间期间不易运行。此外，图15B的电路表示单个DAC切片并且因而该技术应在启动时对每个DAC切片执行。

重要的是，本技术可用于向具有若干这样的DAC切片的整体DAC提供输入数据信号，该信号以逐个切片为目标，使得它们可以被逐一校准。例如，该信号可以循环逐一通过切片，并且当一个切片正被校准时其接收其不同的输入数据波形组，而其他切片并行地接收一组“伪”波形(其每个波形是相同的)。这样，整体DAC的输出节点可用于取得电压测量结果，这是因为当一个切片正被校准并且针对其不同的输入数据波形给出不同的电压时，对于伪波形组中的每个波形，其他切片将以相同的方式对输出电压有贡献(使得它们的贡献将抵消)。因此，有利地，可以通过提供输入数据波形并且在输出节点处取得测量结果来在启动时校准该整体DAC，而不需要切换进出特定的切片。

顺便提及，尽管上文已讨论了可以在本技术的操作期间检查在输出节点A和B处体验的波形，但是可以设置伪(复制)节点A_CAL和B_CAL，它们不是真实的输出节点而是用于校准的内部节点。参见例如图19，其中示出了包括伪节点A_CAL的伪节点布置160。出于执行本技术的目的，可以“切换进”这些伪节点(例如，使用级联162)，亦如伪节点布置160中指示的。此外，这可以使得能够并行执行校准，即每个切片在每侧具有其自身的伪输出以使得能够并行地校准切片。然而，这具有如下缺点，必须添加电路以在主输出和伪输出之间切换输出电流，这增加了延迟并且减小了带宽。因而，对于特定实施例，更好的是不针对每个切片采用这种伪节点布置，而是采用主DAC输出节点A和B获取测量结果。

理论上还可以在尾节点处而非在输出节点处测量电压，再次使得能够并行执行校准，即每个切片具有其电压测量电路以使得能够并行校准切片。在每个相或周期中，尾节点电压上升并且随后再次下降(因为输出开关从断开变为接通再变为断开)。当输出开关被正确校准时(例如，通过体电压控制)，在每个相中尾节点电压的上升和下降应是相同的。

如上文提及的，尽管主要使用图14和15B的IBIG/ISMALL脉冲描述了以上技术，但是也可以采用如下技术，其中仅设置一个电流源(参见例如，图8和15A)，在该情况下存在的是脉冲“P”和无脉冲“NP”，而非图17和18中的大脉冲“B”和小脉冲“S”。相似地，可以利用图3和4应用该技术，在该情况下存在的是脉冲“P”和无脉冲“NP”，而非图17和18中的大脉冲“B”和小脉冲“S”。

此外，结合图17和18的本技术的以上说明可以被视为低复杂度方法，并且考虑单端测量(即在输出节点A或B处测量)。然而，应注意，例如集中于图17中的SW1和波形2的测量实际上依次考虑“相邻的”开关，因为对于因波形2而接通的SW1，序列将是(考虑承载大脉冲B的输出开关)SW8接通→断开，SW1断开→接通→断开，SW6断开→接通。因此，事实上可以考虑“相邻”开关的贡献。

以下是示例。

考虑开关V_TH的误差对电流脉冲区域的影响，如果开关SW1的V_TH贡献+100％的误差，则之前的相对侧的开关SW8和之后的相对侧的开关SW6各贡献-50％的误差(给定波形2)。在基于当前误差测量结果计算对每个开关V_TH调整多少时可以考虑这一点，例如：

调整(SW1)＝k*[误差(SW1)-0.5*误差(SW8)-0.5*误差(SW6)]

为了分离出关于给定开关的误差，使用针对“相同侧”开关的切换的波形也可以被用作使用针对上文提及的“相对侧”开关的切换的波形。例如，如果针对(SW4+SW1)两者均接通和(SW1+SW2)两者均接通的情况测量电流并且将误差加在一起，则结果是来自SW1的贡献两倍于来自SW4和SW2的贡献。如果这被加到来自上文的“相对侧开关”的结果，则现在结果是来自SW1的贡献四倍于来自SW6、SW8、SW2和SW4中的每个的贡献，这给出了关于SW1的开关误差的更为准确的估计。

根据开关V_TH的误差的准确效果(例如，这会受公共“尾节点”上的寄生电容的影响)，当进行测量以计算给定开关的误差时，优选的是仅使用对该开关所连接的输出、或差分输出或两者的某种组合的电压测量结果。该选择也会受是否仅使用“相对侧开关”波形的影响，或者还受如上文所述的“相同侧开关”的影响。

在这一点上，可以采用波形以允许进行双端测量(在输出节点A和B之间)并且允许通过比较所获得的各种电压度数来隔离开关SW1至SW8的影响。一种可能的方法是，针对诸如SW1和SW5的一对开关，使SW1接通→断开，SW5断开→接通，并且随后进行相反的操作。

例如，对于每个开关，“误差”测量结果是当开关接通时的差分输出节点减去如图17中所示的“基线”测量结果。可以测量区段中的所有8个开关，随后可以计算误差。开关调整(体电压改变)可以仅等于这些误差(乘以控制计算多快收敛的常数)。或者使用上文提及的之前和之后的开关“盗取”电流的事实，针对给定开关的调整也可以使用来自这些相邻开关的误差。

返回图11，上文说明了在图8和14的电路的背景下，时钟信号的上部是重要的，下部不太重要。这是因为关于每个电流波形的三个点(例如，关于图11中的电流波形IOUT_A的点100、102和104)相对于时钟信号CLKΦ₁至Φ₄固定，特别关注于示例点90、92和94。

发明人已结合时钟信号CLKΦ₁至Φ₄的生成考虑了图8和14的电路的操作的这一特征。特别地，在高频下(例如，在16GHz下)难于确保将稳定的、可靠的这样的时钟信号提供给输出开关(如在时钟控制电路52中那样)。

期望向DAC电路提供如下四相正弦波时钟信号：(1)具有限定的共模电压；(2)具有限定的幅度(Vpp)；以及(3)具有能够抑制不同相之间的幅度差的电路。

然而，如图20A中所示，实际上这些时钟信号具有幅度共模误差①以及幅度误差②和③，它们可以是动态的(即随时间改变)。

发明人已认识到，可以有利地关注于控制这些信号的上部(如上文所述，它们是重要的)而不太关注或牺牲下部(如上文所述，它们不太重要)。此外，发明人已认识到，提供给输出开关SW1至SW8的栅极的时钟信号CLKΦ1至Φ4的形状和电平最关键，因为这是这些信号控制电路操作的所在。

因此，发明人已考虑通过“上移”或“下移”时钟信号CLKΦ1至Φ4的上部来对准它们，如图20B中所示。如所示出的，正峰相对于参考电压V_ON“对准”。发明人已考虑局部执行这种移位，即基本上在时钟信号被提供给输出开关的栅极的点处执行。

这具有如下效果，控制这些信号的重要的部分(最上部)，并且使幅度误差(可能出现在原始生成的时钟信号中)的影响移位到负峰或谷，这里即使存在影响，对于输出开关的操作的影响也是小的。

为易于理解图21(a)再次呈现了四个开关SW1至SW4，作为接收时钟信号CLKΦ1至Φ4的开关SW1至SW8中的四个示例开关。相似地，图21(b)呈现了时钟信号CLKΦ1至Φ4。

现关注于作为示例的开关SW1，并且这在图21(c)中再现，图21(c)呈现了实施本发明的时钟电平控制电路170。当然，在仅作必要修改的情况下，下面的说明同样适用于其他开关SW2至SW4(事实上适用于SW5至SW8)。

为了能够使时钟信号的电平移位，时钟信号CLKΦ1经由电容器172被提供给开关SW1以使提供给开关SW1的栅极的时钟信号相对于从上游的时钟生成器提供的时钟信号DC解耦。

尽管可能适宜的是经由电阻器174(如虚线形式指示的，以指示实际上不这样做)将栅极连接到共模参考电压。这将具有如下效果，控制时钟信号CLKΦ1的共模，仅应对如图20A中所示的误差①而非应对误差②和③。发明人特别认识到，更有效的方法是如图20B中那样尝试控制时钟信号的正峰，而不必控制(即关注于)整个共模电压或负峰。

为了实现这一点，发明人已提出了，当相关的时钟信号(即，对于输出开关SW1是时钟信号CLKΦ1)在其峰周围时，将输出开关的栅极连接到参考电压V_ON(参见图20B)，以便替代地控制该时钟信号的最上部在其周围波动的特定的或特殊的“共模电压”。

为了实现这一点，图21(c)中的(主)开关SW1的栅极端子经由PMOS(辅助)晶体管176连接到参考电压V_ON，该晶体管自身由与时钟信号CLKΦ1有180°相差的时钟信号CLKΦ3控制。在通常意义上，给定它们的相反相位，时钟信号CLKΦ1和Φ3可以被称为CK和，并且该命名将被沿用。

使用控制PMOS晶体管并且使用CK控制(NMOS)开关SW1的优点在于PMOS晶体管有效地在SW1接通的同时接通以将开关SW1的栅极连接到V_ON。这根据图21(b)是明显的，其中时钟信号CLKΦ1和Φ3已通过粗线被突出显示并且标为CK和。可以看到CK基本上在处于其负峰处或其周围(接通PMOS开关176)的同时处于其正峰处或其周围(接通NMOS开关SW1)。

因此图21(c)中示出的电路170基于PMOS晶体管176(具有接通电阻R_ON)和AC耦合电容器172的RC时间常数，有效地作为跟踪和保持电路进行操作。因此，当PMOS晶体管接通时，提供给开关SW1的时钟信号CK的正峰部朝向期望的电压V_ON移位。偏置回路的带宽BW可以例如被设计成近似1GHz以便抑制没有被其他校准电路捕获的幅度误差。实际上，通过使这些误差出现在不重要的谷(负峰)来抑制它们。

即使给定如上文提及的其他校准电路，本发明仍是有利的，因为其可以抑制如上文讨论的高达例如1GHz的误差。这样的其他校准可以例如每秒仅执行50次(不抑制50Hz以上的误差)或者每秒仅执行一次(不抑制1Hz以上的误差)。

注意，实际的正峰自身没有朝向V_ON移位，相反，由于PMOS晶体管176按与NMOS输出开关相同的方式逐渐接通和断开(即，并非在方波的意义上理想地接通和断开)，因此“峰部”朝向V_ON移位。朝向V_ON移位的信号点高于(a)当PMOS晶体管基于接通时CK上的点；和(b)CK自身的正峰之间的中点。其较高的原因是例如，时钟在峰处花费的时间多于渡越PMOS开关阈值(正弦波峰的形状)，并且峰处的开关的接通电阻低于该阈值附近的接通电阻。

如将从图20A和20B的比较认识到的，本发明有效地将正峰误差转移到负峰或谷，使得在理想情况下在正峰处存在0％的误差而在负峰处存在200％的误差(即谷处的误差翻倍)。在实际实施例中，例如，在正峰处可能存在10％的误差而在负峰处可能存在190％的误差，关于正峰(相关)的改变表示10×(20dB)的误差减少。

再次重申，如图21(c)中采用的包括电容器172和PMOS晶体管176的时钟电平控制电路170也可以用于每个开关SW2至SW8，在每种情况下向NMOS输出开关提供相关时钟相(CK)并且向PMOS晶体管提供有相差的时钟相

图22是基于图21(c)的示意图，但是适于示意性指示时钟信号CK和源自诸如图10的时钟生成器62的时钟生成器，并且指示可以检测(如施加到SW1和开关176的)两个时钟信号的幅度，将其与期望的幅度进行比较，并且使用比较结果控制时钟生成器，从而执行幅度水平控制(ALC)。该控制可以对于所有时钟是共同的或者可以对于每个时钟是独立的。

图23呈现了图21(c)的电路的扩展形式，以示意性指示实际上如何执行这种ALC以及指示可以一起采用两种技术，即：

(a)使用PMOS(辅助)晶体管(图23中的176)固定或对准时钟正峰区域，并且如已说明的，将误差移至负峰或谷；以及

(b)使用NMOS(辅助)晶体管(图23中的178)测量负峰中的误差以控制所生成的时钟信号的幅度(ALC)。

因此，在图23中，示出了相同的PMOS晶体管176以相同的方式连接到参考电压V_ON并且由时钟信号控制(虽然被示出位于图的上半部分而非下半部分)。参考电压V_ON被示出为由放大器180从另一参考电压V_REF1生成。还设置了NMOS晶体管178，其以相似的方式连接到输出开关SW1的栅极端子，但是经由电容器182(极小，例如<0.1pF)接地(另一参考电压)。NMOS晶体管178也由时钟信号控制。

效果在于，当CK在其正峰周围(在其负峰周围)时，PMOS晶体管176接通并且用于将峰区域固定在V_ON周围，如已描述的那样。V_ON也被取作代表如指示的CK的正峰电压的度量(“+ve峰”)。此外，当CK在其负峰周围(在其正峰周围)时，NMOS晶体管178接通并且提供(即测量)等同于V_ON的电压，但是作为代表如指示的CK的负峰电压的度量(“-ve峰”)。

随后可以(例如，借助于减法器184)比较这两个度量(+ve峰和-ve峰)以给出时钟信号CK的峰峰电压Vpp的度量，(例如，借助于另一减法器186)将结果与期望的Vpp进行比较，并且例如经由放大器188将最终的结果用于控制时钟生成器(可以是图10的时钟生成器62)。

可以针对每个时钟相Φ1至Φ4单独地执行该技术，或者如图23中指示的那样针对所有时钟相并行地执行该技术(由于控制回路具有跟踪和保持性质)。图23中在时钟生成器上方示出了四个晶体管，它们由放大器188的输出控制，以表示并行的四相的控制。分立的幅度控制将意味着，该电路也可以例如通过调整时钟驱动器偏置电流来补偿四相之间的时钟幅度差。这将等同于图23中的时钟生成器上方的四个晶体管的分立的控制。例如，对于每相，仅用于该相的开关(例如，用于相Φ1的SW1和SW5)将对+ve峰和-ve峰有贡献，并且时钟生成器上方的四个晶体管中的仅一个相关的晶体管由放大器188的输出控制。

图24表示图21(c)中所示的基本电路170的细化190。关于基本电路170的问题在于，PMOS晶体管176的阈值电压V_TH随着工艺变化，例如变化高达±100mV。关于该特定晶体管的(芯片与芯片之间)V_TH变化是重要的，因为这将影响期望保持恒定(例如，跨越四相Φ1至Φ4)的、时钟信号CK的“设定的”(目标)幅度。

图24中提供的解决方案是借助于晶体管192(AC耦合构件)将从PMOS晶体管176的栅极DC解耦，并且使用如所示那样连接的另一PMOS晶体管194、电阻器196和电流源198来为PMOS晶体管176提供栅极偏置。选择电流源198以向偏置PMOS晶体管194提供与PMOS开关176的Ron的平均值大致相同的Ron。结果，如果V_TH较小，则使栅极偏置较高以进行补偿，反之亦然。就是说，由于PMOS晶体管176和194两者在同一工艺中创建(例如，在同一芯片上)，因此它们的阈值电压V_TH(高程度)匹配并且第二晶体管194通过在栅极偏置中提供V_TH移位来补偿第一晶体管176。

此外，可以根据时钟信号CK的Vpp设定图24中的参考电压V_REF2，使得时钟信号CK的幅度对开关176的R_ON没有影响，即V_GS(SW)＝Vpp(CK)。如果开关的V_TH或V_GS变化，则其接通的点(即距CK波形峰多近)也变化。该电路可以被设计成使得开关接通的点(即距CK的峰多近)与开关176和194(两者均为PMOS开关，因此它们的V_TH随工艺变化一起变化)的V_TH和/或V_peak(CK的峰电压)无关。

将认识到，图24中呈现的细化190可以按相似的方式应用于图23的NMOS开关178，以便也补偿NMOS开关178的V_TH变化。然而，在该情况下，需要设置NMOS晶体管以替代PMOS晶体管194。

与图20至24相关的贡献可以总结如下。

由与提供给(主)输出开关(例如图中的SW1)的时钟CK反相的时钟驱动的、诸如开关176和178的时钟驱动开关(辅助开关)可用于：(1)感测CK的正峰(PMOS开关176)和控制CK的峰区域；以及(2)感测CK的负峰(NMOS开关178)。添加的(辅助)开关可以例如相对于(主)输出开关SW的尺寸极小，提供小的增加电容，并且对于开关误差相对不敏感。例如，开关176和178的V_TH误差不会直接引起误差，因为当它们开始接通时(在V_GS＝V_TH处)，它们的电阻是高的。它们的大部分效果在于正弦波的峰处，并且这里仅等同于接通电阻变化，将仅引起测量中小得多的误差。

此外，图24的细化可用于提高精度。这包括提供等同于开关194的另外的开关以：(1)调整相关的NMOS/PMOS栅极电压的栅极电压以消除V_TH工艺变化；以及(2)调整NMOS/PMOS栅极电压以消除来自时钟幅度变化的RON改变(VGS(SW)＝Vpp(CK))。此两者需要等同于电容器192的针对NMOS/PMOS栅极的AC耦合。

这些贡献可应用于设定用于模拟地驱动NMOS输出开关的V_ON，抑制时钟幅度变化，以及检测时钟的ALC的峰。

顺便注意到，以上结合图20至24描述的技术涉及应用于例如图8和14的DAC电路的输出开关SW1至SW8的时钟信号CLKΦ1至Φ4的控制。因此这些技术可以应用于采用时钟信号CLKΦ1至Φ4并且这些时钟信号的最上部比下部更重要的其他电路。

图25中示出了一个这样的其他电路，其对应于用在如本发明人设计的模数转换器(ADC)中的采样电路200。图25对应于EP-A1-2211468的图10，现可以参照该图。在图25中，要注意的是，采样开关SW1至SW8对应于图8和14的输出开关SW1至SW8，并且时钟信号CLKΦ1至Φ4也对应于图8和14的时钟信号CLKΦ1至Φ4。此外，结合图11说明的时钟信号CLKΦ1至Φ4的最上部的相对重要性也应用于图25的采样电路200，如结合EP-A1-2211468的图12说明的那样。对采样电路200的详细理解可以在EP-A1-2211468中找到。

因此，本发明也扩展到采用图20至24的技术的采样电路和ADC电路。

为了更全面地理解EP-A1-2211468中公开的ADC电路，图26是与EP-A1-2211468的图9的电路对应的模数电路210的示意图。电路210包括采样器200(与图25中所示的采样电路对应)、电压控制振荡器VCO 62(对应于图10的时钟生成器62)、解复用器212、ADC阵列214、数字单元216和校准单元218。

采样器200被配置成执行四路或四相时间交错以便将输入电流I_IN划分成四个时间交错的样本流A至D。顺便注意，图25表示差分采样电路，其中采用差分输入信号(即采用四个采样开关SW1至SW4，以及互补组SW5至SW8)以例如利用共模干扰抑制。为了简化，图26被呈现为具有单端输入信号，即电流I_IN，其借助于开关SW1至SW4被分成四个样本流A至D。当然，图26可以被解释为应用于差分采样电路，在该情况下输入信号，即电流I_IN将是差分输入，如图25中那样在采样器200中采用SW1至SW8，并且每个流A至D是差分流。将据此解释公开内容。

VCO 62是能够操作用于输出四个彼此有90°相差的时钟信号例如作为四个上升余弦信号CLKΦ1至Φ4的正交VCO。VCO 62可以例如是共享的16GHz正交VCO以使得电路200能够具有64Gs/s的整体样本率。

如图26中所示，每个流A至D分别包括串联连接在一起的解复用器212A和ADC阵列214A、解复用器212B和ADC阵列214B、解复用器212C和ADC阵列214C、以及解复用器212D和ADC阵列214D。解复用器212和ADC阵列214对于每个流是单独识别的(利用下标)并且在图26中是共同识别的(利用虚线框)。采样器200在电流模式中操作并且因此流A至D有效地是源自(并且一起构成)输入电流I_IN的电流脉冲的四个时间交错的流，每个流具有整体样本率的四分之一的样本率。继续64GS/s的示例整体样本率，每个流A至D可以具有16GS/s的样本率。

作为示例关注流A，电流脉冲的流首先被n路解复用器212A解复用。解复用器212A是电流导引解复用器并且执行与采样器200相似的功能，将流A划分成n个时间交错的流，每个流具有等于整体样本率的1/4n的样本率。继续64GS/s的示例整体样本率，来自解复用器212的n个输出流均可以具有16/n GS/s的样本率。解复用器212A可以在单个级中或者在一系列级中执行1:n解复用。例如，在n＝16的情况下，解复用器212A可以借助于跟随有第二1:4级的第一1:4级来执行1:n解复用。

从解复用器212A输出的n个流进入ADC阵列214A，其包含n个ADC子单元，每个子单元能够操作用于将其进入的脉冲流转换成数字信号，例如转换成8位数字值。因此，n个数字流从ADC阵列214A传递到数字单元216。在n＝16的情况下，ADC子单元的转换率可以比整体样本率慢64倍。

流B、C和D的操作与流A相似，并且因此省略了重复的描述。在以上n＝16的情况下，电路210可以被视为包括在四个ADC阵列214之间划分的64个ADC子单元。

因此四组n个数字流被输入到数字单元216，其对这些流进行复用/重定时以产生代表模拟输入信号，即电流I_IN的单个数字输出信号。产生单个数字输出的这种认识可以示意性地是真实的，然而在实际实现中，优选的是从ADC阵列并行地输出数字输出信号。

校准单元218被连接以从数字单元216接收一个或更多个信号，并且基于所述信号确定要施加到采样器200、VCO 62、解复用器212和ADC阵列214中的一个或更多个的控制信号。关于电路210的操作以及相关的优点的进一步细节可以在EP-A1-2211468中找到。

针对该背景，即考虑图8、14和25的电路，特别是一起考虑图10和26，将进一步考虑用于与ADC和DAC两者一起使用的时钟生成和分送电路。

具体地，注意，DAC和ADC电路两者的开关，即图8和14中的输出开关SW1至SW8以及图25中的采样器开关SW1采用相同的四相正弦时钟信号(时钟信号CLKΦ1至Φ4)。因此，对于此两者可以采用基本上相同的时钟信号生成和分送电路。

事实上，如图27中指示的，(左手侧示出的)ADC电路和(右手侧示出的)DAC电路之间的相似性(在时钟要求方面)超越采样器和输出开关(SW1至SW8)，例如直至用于ADC电路的解复用器212(和子ADC单元214)以及用于DAC电路的复用器/重定时器72/74/76。

更详细地，图27示出了组合的DAC和ADC电路250的部分，并且具有与图10的DAC电路的相似性。具体地，电路250包括在左手侧示出的ADC电路252、在右手侧示出的DAC电路254、以及在中间示出的时钟生成和分送电路256。

通过与图10相似的方式，DAC电路254包括差分开关电路50或120，其可以包括时钟控制电路52和数据控制电路54或154。

顺便注意(如同前文)，尽管图8、14和25表示差分电路，但是为了简化，图27被呈现为使用单端信号(或者仅示出了相应的差分信号的一半)。当然，图27可以被解释为应用于差分电路，在该情况下信号将是差分信号。将据此解释本公开。

这里采用与图10相同的运行示例，即期望的64Gs/s的DAC样本率，输入到差分开关电路50/120的数据信号DATA1至DATA4是16GHz(即时间交错的)数据信号。

还示出了如图10的三个复用/重定时级72、74和76，并且因而省略了重复描述。

在时钟生成和分送电路256中还示出了时钟生成器62(具有锁相环PPL和多相滤波器PPF电路)，其被配置成生成时钟信号CLKΦ1至Φ4并且将它们提供给差分开关电路50或120。此外，示出了三个时钟生成级80、82、84，以便取得输入时钟信号CLKΦ1至Φ4并且转而生成三个复用/重定时级72、74和76所需的时钟信号，如图10中指示的那样。再次地，省略了重复描述。

将回忆起，差分开关电路50/120代表整体DAC中的单个区段或“切片”，如图10中那样。整体DAC电路254将具有另外的切片或区段，每个切片或区段具有它们自身的复用/重定时级72、74和76。各个切片或区段的模拟输出可以被组合以创建整体DAC的单个模拟输出，如前文说明的那样。当然，时钟生成和分送电路256可以在各区段之间共享(或者至少部分地分立地设置)。

通过与图26相似的方式，ADC电路252包括(差分)采样器200。再次地，可以使用单端信号或差分信号。

这里采用与图25相同的运行示例，即期望的64Gs/s的ADC样本率，并且具有均执行1:4解复用的被示出为212A和212B的2个解复用级，并且具有子ADC单元214。据此整体64Gs/s的样本率从采样器200输出四个流(单端或差分)，每个16Gs/s(这里可以表示为16GHz)，第一解复用级212A输出16个4Gs/s信号，并且第二解复用级212B输出64个1Gs/s信号。

要注意的重要一点是，同一时钟生成和分送电路256向ADC电路252以及DAC电路254提供其时钟信号。发明人已有利地认识到，同一时钟生成和分送电路256可用于支持DAC和ADC电路两者，如果DAC和ADC被设计成需要相似的时钟信号，如它们在图27中那样。具体地，观察图27并且从采样器200和开关电路50/120回退，在DAC和ADC电路两者中，连续级中的信号是4个16GHz信号，然后是16个4GHz信号，再然后是64个1GHz信号。

顺便提及，时钟信号生成和分送电路可以包含诸如相位内插器或相位旋转器的电路以较之施加到ADC电路的时钟信号准确地对施加到DAC电路的时钟信号进行重定时或相移(微小的量)，然而这两组电路可以有效地采用相同的时钟信号(即具有相同的特性，即形状/频率/幅度)。

这允许在图28中指示的四个示例情形中的每个中使用相同的时钟生成和分送电路。在图28(a)中，同一时钟生成和分送电路256用于支持左侧的ADC电路252和右侧的DAC电路254两者(如图27中)。在图28(b)中，同一时钟生成和分送电路256用于支持左侧的DAC电路254和右侧的ADC电路252两者。在图28(c)中，同一时钟生成和分送电路256用于支持左侧的ADC电路252和右侧的另一ADC电路252两者。在图28(d)中，同一时钟生成和分送电路256用于支持左侧的DAC电路254和右侧的另一DAC电路254两者。当然，同一时钟生成和分送电路256可用于支持不止两组DAC/ADC电路，并且因而可以设想超出图28中的组合的另外的ADC电路252和DAC电路254的组合。

时钟生成和分送电路256可以包括用于布置针对要被重定时或者进行相移或相旋转的ADC电路或DAC电路(取决于存在哪个)的一些或所有时钟信号输出的构件(例如，相位旋转器或相位内插器)，以例如使ADC/DAC电路的内部操作同步/对准或者使通道(例如，每个通道是ADC或DAC电路)彼此同步/对准或者与公共同步时钟同步/对准。在图28的背景下，该构件(例如，相位旋转器或相位内插器)可以设置在时钟生成和分送电路256两侧，使得两侧在必要时可以被单独重定时。

时钟生成和分送电路256的这种共享的和灵活的使用是有利的。通过对相对时序和偏移(skew)进行仔细控制来生成多个高频时钟信号并且将它们分送到开关电路是关于这些高速转换器的主要设计问题，并且可以构成整体开发时间和耗费的大部分。

顺便提及，如图27中呈现的，指示了两组驱动器电路，即DRV1 258(用于ADC)和DRV2 260(用于DAC)。

图29呈现了标为A至D的四个示例驱动器配置。在每种情况下，假设时钟生成电路在左侧，并且输出/采样器开关SW在右侧。

驱动器A被称为“直接驱动”，并且等同于没有驱动器电路。就是说，时钟信号被直接施加到输出/采样器开关的栅极。驱动器B被称为“缓冲”，并且假设时钟信号经由缓冲器(均可以被视为串联的两个缓冲器)传递。驱动器C被称为“AC耦合”，并且假设时钟信号经由所示出的AC耦合(或者DC解耦)电容器传递。驱动器D被称为“缓冲和AC耦合”，并且假设时钟信号经由所示出的缓冲器和AC耦合电容器传递。

图30呈现了详细描述关于可用作DRV1和DRV2的驱动器A至D的可能组合的表格。组合1等同于没有驱动器电路，即时钟信号直接施加到输出和采样器开关的栅极。组合2至4假设仅设置DRV2，DRV1实际上不存在。组合5至7假设仅设置DRV1，DRV2实际上不存在。组合8至10假设设置DRV1和DRV2两者，并且它们彼此相同。组合11至16假设设置DRV1和DRV2两者，并且它们彼此不同。

将认识到，可以采用除了图28中的设计以外的其他驱动器设计。此外，图30呈现了驱动器A至D的所有组合，并且论证了即使在多于四个可能的驱动器设计可用，或者存在不止两组DAC/ADC电路的情况下，可以设想所有可能的可用的驱动器组合。将据此解释以上公开。

ADC和DAC电路之间的时钟要求的共同性具有若干优点。相对于设计负担和布局复杂性而言需要减少的时间和耗费。例如考虑到图28中所示的ADC/DAC混合，还存在系统设计的灵活性。如果单个时钟生成和分送电路可以供给多个ADC/DAC电路，则还存在功率/面积方面的优点。由于可以极大地再利用可靠的和经过测试的时钟生成和分送电路，限制了重新设计的预期次数，因此还存在系统设计人员的风险方面的优点。还可以降低版本控制的复杂度，例如不同的商用市场可能需要不同的样本率/频率，并且因而每种这样的市场的经过测试的时钟生成和分送电路的再利用是有利的。这些优点源自这里的如下情况，ADC和DAC电路两者具有极为相似的时钟要求/规格，具有相似的复用/解复用级，而典型高速ADC和DAC具有不同的时钟要求(特别是在电路的最高速部分)和不同的复用/解复用方案。

本发明的电路可以形成模数转换器或数模转换器的一部分。本发明的电路可以被实现为集成电路，例如实现在IC芯片上。本发明延伸到如上文提及的集成电路和IC芯片、包括该IC芯片的电路板、以及包括这些电路板的通信网络(例如，互联网光纤网络和无线网络)以及这些网络的网络设备。

在所附权利要求的精神和范围内，本发明可以通过许多其他不同的形式实施。

Claims (14)

1.一种开关电路，包括：

主开关，具有控制端子；以及

时钟路径部分，连接到所述主开关的控制端子以向其施加驱动时钟信号以便驱动所述主开关，

其中：

所述电路被配置成向所述时钟路径部分可控地施加偏置电压以便对施加到所述主开关的控制端子的所述驱动时钟信号的电压电平进行偏置；

所述电路被配置成通过可控地将所述时钟路径部分连接到参考电压源来将所述偏置电压施加到所述时钟路径部分；

所述电路包括连接在所述时钟路径部分和所述参考电压源之间的辅助开关；

所述辅助开关具有被连接成接收辅助信号以便控制所述时钟路径部分何时连接到所述参考电压源的控制端子；

所述主开关和所述辅助开关是相反沟道类型的场效应晶体管；

所述辅助信号是辅助时钟信号；以及

所述驱动时钟信号和所述辅助时钟信号是互补时钟信号，以便在所述主开关接通时接通所述辅助开关并且将所述时钟路径部分连接到所述参考电压源。

2.根据权利要求1所述的开关电路，其中所述电路被配置成在所述驱动时钟信号的每个时段的特定部分中将所述偏置电压施加到所述时钟路径部分。

3.根据权利要求1所述的开关电路，包括时钟路径，所述时钟路径包括沿所述路径串联设置的交流耦合构件，其中：

所述路径具有所述交流耦合构件上游的上游部分，以及连接到所述主开关的控制端子的所述交流耦合构件下游的下游部分；

所述时钟路径部分是所述时钟路径的所述下游部分；以及

所述交流耦合构件能够操作用于使经由所述时钟路径的下游部分施加到所述控制端子的所述驱动时钟信号相对于经由所述路径的上游部分从时钟信号源接收到的源时钟信号直流解耦。

4.根据权利要求1所述的开关电路，其中：

所述辅助开关基于施加到交流耦合构件的源时钟信号被连接以经由该交流耦合构件接收其辅助时钟信号；以及

所述开关电路进一步包括阈值电压补偿电路，该阈值电压补偿电路连接到所述辅助开关的控制端子并且能够操作用于将补偿电压施加到所述辅助开关的控制端子以补偿所述辅助开关的阈值电压和给定阈值电压之间的任何差异。

5.根据权利要求1或4所述的开关电路，其中：

所述辅助开关是第一辅助开关；

所述开关电路包括连接在所述时钟路径部分和电压测量构件之间的第二辅助开关；

所述第一辅助开关和所述第二辅助开关是相反沟道类型的场效应晶体管；

所述第二辅助开关具有被连接成接收辅助时钟信号以便在所述主开关断开时接通所述第二辅助开关并且将所述时钟路径部分连接到所述电压测量构件的控制端子。

6.根据权利要求5所述的开关电路，其中：

所述第二辅助开关基于施加到交流耦合构件的源时钟信号被连接以经由该交流耦合构件接收其辅助时钟信号；以及

所述开关电路进一步包括阈值电压补偿电路，该阈值电压补偿电路连接到所述第二辅助开关的控制端子并且能够操作用于将补偿电压施加到所述第二辅助开关的控制端子以补偿所述第二辅助开关的阈值电压和给定阈值电压之间的任何差异。

7.根据权利要求6所述的开关电路，其中：

各个源时钟信号和/或各个辅助时钟信号对于所述第一辅助开关和所述第二辅助开关是相同的；和/或

用于所述第一辅助开关的源时钟信号和用于所述第二辅助开关的源时钟信号两者基本上与用于所述主开关的源时钟信号反相。

8.一种开关电路系统，包括多个根据前述权利要求中任一项所述的开关电路，其中：

各时钟信号是一组时间交错的时钟信号中的时钟信号；以及

所述开关电路被配置成对施加到各个主开关的控制端子的各个驱动时钟信号的电压电平进行偏置，使得按基本上彼此相同的方式驱动这些主开关。

9.根据权利要求8所述的开关电路系统，其中所述开关电路被组织成对，并且对于每对开关电路，用于一个开关电路的驱动时钟信号和辅助时钟信号的源时钟信号分别是用于另一开关电路的控制时钟信号和驱动时钟信号的源时钟信号。

10.根据权利要求9所述的开关电路系统，包括两对开关电路，其中一对开关电路的驱动时钟信号和辅助时钟信号的源时钟信号是一组四个时间交错的时钟信号中的第一时钟信号和第三时钟信号，而另一对开关电路的驱动时钟信号和辅助时钟信号的源时钟信号是该组四个时间交错的时钟信号中的第二时钟信号和第四时钟信号。

11.一种数模转换器，包括根据权利要求1至7中任一项所述的开关电路或者根据权利要求8至10中任一项所述的开关电路系统。

12.一种模数转换器，包括根据权利要求1至7中任一项所述的开关电路或者根据权利要求8至10中任一项所述的开关电路系统。

13.一种集成电路，包括根据权利要求1至7中任一项所述的开关电路、根据权利要求8至10中任一项所述的开关电路系统、根据权利要求11中所述的数模转换器或者根据权利要求12中所述的模数转换器。

14.一种集成电路芯片，包括根据权利要求1至7中任一项所述的开关电路、根据权利要求8至10中任一项所述的开关电路系统、根据权利要求11中所述的数模转换器或者根据权利要求12中所述的模数转换器。