JP6366858B2 - パワーモジュールの製造方法 - Google Patents

パワーモジュールの製造方法 Download PDF

Info

Publication number
JP6366858B2
JP6366858B2 JP2017548648A JP2017548648A JP6366858B2 JP 6366858 B2 JP6366858 B2 JP 6366858B2 JP 2017548648 A JP2017548648 A JP 2017548648A JP 2017548648 A JP2017548648 A JP 2017548648A JP 6366858 B2 JP6366858 B2 JP 6366858B2
Authority
JP
Japan
Prior art keywords
region
semiconductor element
power semiconductor
bonding
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017548648A
Other languages
English (en)
Other versions
JPWO2017077728A1 (ja
Inventor
晃久 福本
晃久 福本
達志 森貞
達志 森貞
陽 田中
陽 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2017077728A1 publication Critical patent/JPWO2017077728A1/ja
Application granted granted Critical
Publication of JP6366858B2 publication Critical patent/JP6366858B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201Structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83194Lateral distribution of the layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8384Sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909Post-treatment of the layer connector or bonding area
    • H01L2224/83951Forming additional members, e.g. for reinforcing, fillet sealant
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Die Bonding (AREA)

Description

本発明は、半導体素子を用いたモジュール、特にパワー半導体素子を用いたパワーモジュール及びその製造方法に関する。
パワーモジュールは、通常パワー半導体素子を絶縁基板上に搭載するとともに、その他の部品と配線し、その後絶縁封止して製造される。
一般的に、パワー半導体素子は薄板形状を有しており、縦型の素子であれば、その厚み方向に電流が流れる。そのため、多くの場合、絶縁基板上に形成された導電性部材により形成された回路パターンとパワー半導体素子は、面接合される。
パワーモジュールの動作中、パワー半導体素子には、大電流が間欠的に流れる。そのため、パワーモジュールは動作中に発熱と冷却が繰り返されることになる。
パワーモジュールの各構成部材は異なる熱膨張係数を有している(例えば、Siの熱膨張率は3ppm/K、Cuの熱膨張係数は17ppm/K、Agの熱膨張係数は19ppm/Kである。)。そのため、熱膨張係数を異にする構成部材が接合されている箇所、特に、パワー半導体素子と絶縁基板上の回路パターンの接合部には、熱膨張係数の違いに起因した熱応力が生じる。
このような熱応力が大きくなるに従い、接合部が熱応力に耐えられず、接合部にクラックが生じることがある。接合部にクラックが生じると、接合部の熱抵抗が増大することになる。その結果、パワーモジュールへの投入電力が同一であったとしても、発生した熱が逃げにくくなり、パワーモジュール内の温度がより一層上昇してしまう。
このような事態を避けるために、各種の方法が提案されている。
例えば、特許文献1(特開平9−129680号公報)には、接合部中央に十字状に溝を形成し、接合部を4分割することが開示されている。
特開平9−129680号公報
特許文献1記載の接合部を用いた場合、接合部が4分割されているため、接合部に生じる熱応力は緩和される。しかし、特許文献1記載の接合部を用いた場合、接合部中央に十字状の溝が形成されているため、接合部中央付近に接合欠陥が導入されてしまう。そのため、接合部中央付近の熱抵抗が、このような接合欠陥に起因して高くなってしまう。
通常、パワー半導体素子は動作中にその中央部付近の温度が最も高く上昇する。そのため、特許文献1記載の接合部を用いた場合、パワー半導体素子の最も温度上昇が大きい部分の熱抵抗が上がってしまう。その結果、パワー半導体素子の動作中による発熱が逃げにくく、パワー半導体素子の温度が上昇してしまうという問題がある。
本発明は、上記の問題点に鑑みてなされたものであり、より具体的には、接合部中央の熱抵抗の増大を防止しながら接合部の信頼性を向上させたパワーモジュールを提供することを目的とする。
本発明に係るパワーモジュールは、第1の主面と第1の主面の反対側の第2の主面を有するパワー半導体素子と、第2の主面に面し、導電性部材を有する絶縁基板と、第2の主面と導電性部材の間に形成された導電性接合部材を備え、導電性接合部材は周縁領域及び中央領域を有しており、導電性接合部材の周縁領域における強度は、導電性接合部材の中央領域における強度よりも低い。
本発明に係るパワーモジュールの一の製造方法では、絶縁基板上の導電性部材の接合領域に金属粒子ペーストを塗布する塗布工程がなされる。第1の主面及び第1の主面の反対側の第2の主面を有するパワー半導体素子を、第2の主面が塗布された金属粒子ペーストに接触するようにマウントするマウント工程がなされる。パワー半導体素子をその厚み方向に加圧しながら加熱することでパワー半導体素子と絶縁基板上の導電性部材を接合する加熱工程がなされる。加熱工程において、パワー半導体素子と絶縁基板上の導電性部材との接合領域の中央領域に形成される導電性接合部材は、接合領域の周辺領域に形成される導電性部材よりも密度が高い。塗布工程は、接合領域の中央領域における金属粒子ペーストの塗布量は、接合領域の周縁領域における金属粒子ペーストの塗布量よりも多い。
本発明に係るパワーモジュールの他の製造方法では、絶縁基板上の導電性部材の接合領域に金属粒子ペーストを塗布する塗布工程がなされる。第1の主面及び第1の主面の反対側の第2の主面を有するパワー半導体素子を、第2の主面が塗布された金属粒子ペーストに接触するようにマウントするマウント工程がなされる。パワー半導体素子をその厚み方向に加圧しながら加熱することでパワー半導体素子と絶縁基板上の導電性部材を接合する加熱工程がなされる。加熱工程において、パワー半導体素子と絶縁基板上の導電性部材との接合領域の中央領域に形成される導電性接合部材は、接合領域の周辺領域に形成される導電性部材よりも密度が高い。塗布工程は、接合領域の中央領域において塗布される金属粒子ペーストの厚みが、接合領域の周縁領域において塗布される金属粒子ペーストの厚みよりも大きい。
本発明に係るパワーモジュールのさらに他の製造方法では、絶縁基板上の導電性部材の接合領域に金属粒子ペーストを塗布する塗布工程がなされる。第1の主面及び第1の主面の反対側の第2の主面を有するパワー半導体素子を、第2の主面が塗布された金属粒子ペーストに接触するようにマウントするマウント工程がなされる。パワー半導体素子をその厚み方向に加圧しながら加熱することでパワー半導体素子と絶縁基板上の導電性部材を接合する加熱工程がなされる。加熱工程において、パワー半導体素子と絶縁基板上の導電性部材との接合領域の中央領域に形成される導電性接合部材は、接合領域の周辺領域に形成される導電性部材よりも密度が高い。塗布工程は、金属粒子ペーストを接合領域の中央領域において一様に塗布し、接合領域の周縁領域においてパターニングして塗布する。
本発明に係るパワーモジュールは、導電性接合部材に強度の弱い周縁領域から優先的にクラックを発生させることにより、接合領域の中央領域へのクラック進展を防止できるため、接合部中央での熱抵抗の増大を引き起こさずに、接合部の信頼性を確保することができる。
第1の実施形態に係るパワーモジュールの断面図である。 第1の実施形態に係るパワーモジュールの接合工程の断面図である。 第1の実施形態に係るパワーモジュールの接合工程における上面図である。 第2の実施形態に係るパワーモジュールの塗布工程後の断面図である。 第2の実施形態に係るパワーモジュールの塗布工程後の上面図である。 第3の実施形態に係るパワーモジュールの塗布工程後の断面図である。 第3の実施形態に係るパワーモジュールの塗布工程後の上面図である。 第4の実施形態に係るパワーモジュールの塗布工程後の断面図である。 第4の実施形態に係るパワーモジュールの塗布工程後の上面図である。 第5の実施形態に係るパワーモジュールにおけるパワー半導体素子と絶縁基板の接合部の断面図である。 第5の実施形態に係るパワーモジュールにおける導電性接合部材の上面図である。 第6の実施形態に係るパワーモジュールにおけるパワー半導体素子と絶縁基板の接合部の断面図である。 第6の実施形態に係るパワーモジュールの塗布工程中の上面図である。 第7の実施形態に係るパワーモジュールの断面図である。 第7の実施形態に係るパワーモジュールにおける導電性接合部材の上面図である。 第7の実施形態に係るパワーモジュールに対する熱伝導解析結果である。
(第1の実施形態)
以下、第1の実施形態について、図を参照して説明する。なお、各図中同一または相当部分には同一符号を付している。また、以下に記載する実施の形態の少なくとも一部を任意に組み合わせてもよい。
[第1の実施形態に係るパワーモジュールの構造]
以下に、第1の実施形態に係るパワーモジュールの構造について説明する。図1は、第1の実施形態のパワーモジュールの断面図である。図1に示すとおり、第1の実施形態に係るパワーモジュールは、主として、パワー半導体素子1、絶縁基板2、第1の配線部材3、導電性接合部材4、第2の配線部材5、ベース板6、接合材料7、ケース8及び封止材料9を備える。
パワー半導体素子1は、高電圧・大電流を扱うことができる半導体素子である。パワー半導体素子1は、図1に示すように、第1の主面1aと第1の主面の反対側である第2の主面1bを含む薄板形状を有している。
なお、パワー半導体素子1としては、典型的にはパワーMOSFETである。しかしながら、これに限られるものではなく、例えばIGBT、ショットキーバリアダイオード、PiNダイオードなどであってもよい。また、パワー半導体素子1を構成する材料としては、典型的にはSiであるが、シリコン以外の材料、例えばGaNやSiCといったワイドバンドギャップ半導体を用いてもよい。
絶縁基板2は、第1の主面2a及び第1の主面2aの反対側である第2の主面2bを有している。また、絶縁基板2は、アルミナなどにより形成されている。さらに、絶縁基板2の第1の主面2a及び第2の主面2b上には、回路パターンを構成する第1の導電性部材201、第2の導電性部材202及び第3の導電性部材203がCuなどにより形成されている。
パワー半導体素子1の第1の主面1a上の電極は、第1の配線部材3により第1の導電性部材201に接続されている。第1の配線部材3は例えばAlワイヤにより形成されるが、これに限定されるものではない。
パワー半導体素子1の第2の主面1b上の電極は、導電性接合部材4により、第2の導電性部材202に面接合されている。以下、第2の導電性部材202が導電性接合部材4によりパワー半導体素子1の第2の主面1bと面接合される領域を、接合領域という。この面接合の詳細については、後述する。
第2の配線部材5は、第1の端部501と第2の端部502を有している。第1の端部501は、第1の導電性部材201に接続されている。第2の端部502は、外部端子として機能する。第2の配線部材5は、好ましくはCu、Al等の金属により形成される。
ベース板6は、例えばCuなどの高い熱伝導率を有する金属により形成された板状の部材である。また、ベース板6は、接合材料7により、第3の導電性部材203に接続されている。これにより、パワー半導体素子1が動作することによる発熱は、絶縁基板2を介して、ベース板6により放熱される。
また、ベース板6には、ケース8が組み付けられる。さらに、ベース板6にケース8を組み付けた状態で、パワー半導体素子1は封止材料9により封止される。封止材料9は、耐熱性のある樹脂、例えばエポキシ樹脂を用いることが好ましい。なお、第2の配線部材5の第2の端部502は、外部端子として機能するため、封止材料9から露出するようにしている。
[パワー半導体素子と絶縁基板の接合部]
導電性接合部材4は、金属微粒子ペースト403(図2参照)を用いて形成された金属の焼結体である。導電性接合部材4を構成する金属としては、好ましくはAg及びCuである。
導電性接合部材4は、図1に示すように、粗部401と密部402を有している。粗部401は、密部402と比較して密度が低い。この密度の高低は、空孔率により算出される。すなわち、粗部401においては、空孔率が所定の値以上であり、密部402においては、空孔率が所定の値未満である。好ましくは、粗部401の空孔率は15%以上であり、密部402の空孔率は10%未満である。また、粗部401の空孔率と密部402の空孔率は、10%以上の差があることが好ましい。
導電性接合部材4の空孔率は、以下の方法により測定される。まず、導電性接合部材4の断面観察を実施し、金属の焼結体の断面画像を撮影する。この断面画像に対し、白黒の2値化処理を施す。この2値化した断面画像において黒色の画素と白色の画素の比率を算出することにより、導電性接合部材4の空孔率を測定することができる。
粗部401は、図1に示すように、接合領域の周縁領域に形成されている。他方、密部402は、接合領域の中央領域に形成されている。
[パワー半導体素子と絶縁基板の接合工程]
以下に、パワー半導体素子と絶縁基板の接合工程について説明する。
図2は、パワー半導体素子1を第2の導電性部材202に、導電性接合部材4を用いて接合する工程を示した断面図である。まず、図2(A)に示すように、第2の導電性部材202上に金属微粒子ペースト403が塗布される(塗布工程)。ここで、金属微粒子ペースト403は、第2の導電性部材202上の接合領域に塗布される。
続いて、図2(B)に示すように、塗布された金属微粒子ペースト403上に、パワー半導体素子1が、その第2の主面1bが金属微粒子ペースト403に接触するようにマウントされる(マウント工程)。
さらに、図2(C)に示すように、マウントされたパワー半導体素子1は、その第1の主面1aの側から、加圧治具404を用いて加圧される。また、この際に、金属微粒子ペースト403は、適宜の熱源を用いて加熱される(加圧・加熱工程)。
なお、パワー半導体素子1を保護するため、加圧治具404とパワー半導体素子1の第1の主面1aとの間に、緩衝材を挿入してもよい。また、加圧治具404の断面形状は、好ましくは矩形形状である。但し、これに限定されるものではなく、その他に円形、楕円形、六角形等の断面形状を用いることができる。
図3は、加圧治具404がパワー半導体素子1の第1の主面1aに押し当てられる位置を示す上面図である。図3に示すように、加圧治具404がパワー半導体素子1の主面1aに対して押し当てられる位置は、接合領域の中央領域に対応する位置である。加圧治具404の面積は、パワー半導体素子1の第1の主面1aの面積よりも小さい。そのため、接合領域の中央領域は加圧治具404により加圧されるが、接合領域の周縁領域は加圧治具により加圧されない。
その結果、金属微粒子ペースト403は、接合領域の中央領域においては、パワー半導体素子1の第2の主面1bと第2の導電性部材202の間で均一に加圧される。しかしながら、パワー半導体素子1の周縁領域は加圧治具404により加圧されていないため、パワー半導体素子1の周縁領域に反りが生じることになる。そのため、接合領域の周縁領域においては、パワー半導体素子1の第2の主面1bと第2の導電性部材202の間にある金属微粒子ペースト403に弱い加圧力しか作用しない。
金属微粒子ペースト403は、有機保護膜により被覆された金属微粒子が、有機溶媒中に分散しているペーストである。このような金属微粒子ペースト403は、加熱されることにより、有機保護膜及び有機溶媒が揮発し、表面が露出した金属微粒子が互いに接触する。この状態で、加圧することにより、金属微粒子の表面エネルギーを駆動力として、金属微粒子の焼成が進行する。
金属微粒子はこのようなメカニズムで焼成されるため、加圧力が大きい場合には密な金属の焼結体が、加圧力が小さい場合には粗な金属の焼結体が得られることになる。そのため、上記の加圧・加熱工程の結果、加圧力が大きい接合領域の中央領域においては密な金属の焼成体からなる密部402が得られ、小さい加圧力しか働かない接合領域の周縁領域においては粗な金属の焼成体からなる粗部401が得られる。
[第1の実施形態に係るパワーモジュールの効果]
次に、第1の実施形態に係るパワーモジュールの効果について説明する。
上記のとおり、導電性接合部材4の粗部401は、密部402と比較して、密度が低い(すなわち空孔率が高い。)。そのため、導電性接合部材4の粗部401は、密部402と比較して、強度が弱い。なお、かかる強度は、金属の焼結体を成形した試験片の引張試験等の方法により測定される。その結果、パワー半導体素子1と第2の導電性部材202の熱膨張率の違いに起因して導電性接合部材4に熱応力が生じた場合、導電性接合部材4の粗部401に優先的にクラックが生じる。かかるクラックが生じることにより、密部402に作用する熱応力は減少することになる。
その結果、第2の主面1bと第2の導電性部材202の面接合の信頼性は維持される。また、密部402にはクラックが生じにくいため、パワー半導体素子1の動作中に最も高温となる接合領域の中央領域における導電性接合部材4の熱抵抗上昇を防止することができる。
導電性接合部材4は、Ag、Cuなどの金属焼結体で形成されているため、はんだ等の従前の接合材料と比較して接合部の耐熱性が高い。
また、粗部401と密部402は、加圧治具404の形状の工夫という簡便な方法により実現できる。
以上から、第1の実施形態に係るパワーモジュールは、簡便にパワーモジュールの信頼性を向上させることができる。
なお、上記においては、導電性接合部材4を金属微粒子ペースト403を焼成することにより形成される金属焼結体であるとして説明を行ったが、導電性接合部材4は必ずしも金属焼結体である必要はなく、加圧力により強度が変化する導電性の接合部材であればよい。すなわち、導電性接合部材4が金属焼結体以外のものからなる場合であっても、中央領域における強度を周辺領域における強度よりも高くすることで上記の効果が得られる。一方、導電性接合部材4に金属焼結体を用いる場合には、中央領域の密度を周辺領域の密度よりも高くすることで、上記の効果が得られる。
(第2の実施形態)
以下、図を参照して第2の実施形態について説明する。ここでは、第1の実施形態と異なる点について主に説明する。
図4は、第2の実施形態に係るパワーモジュールの塗布工程後の断面図である。図5は、第2の実施形態に係るパワーモジュールの塗布工程後の上面図である。
図4に示すとおり、第2の導電性部材202の接合領域上には、金属微粒子ペースト403が塗布されている。塗布された金属微粒子ペースト403は、凸部403a及び薄部403bを有している。
図5に示すとおり、凸部403aと薄部403bは、それぞれ接合領域の中央領域及び周縁領域に形成されている。なお、好ましくは金属微粒子ペースト403は、外周405が矩形形状となるように塗布されるが、外周405は他の形状、例えば円形、楕円形、六角形等であってもよい。
このように金属微粒子ペースト403が塗布された後、第1の実施形態の場合と同様、マウント工程及び加圧・加圧工程が行われる。但し、第1の実施形態の場合と異なり、パワー半導体素子1の全面を加圧してもよく、パワー半導体素子1の一部のみを加圧する必要はない。
金属微粒子ペースト403は、上記のとおり接合領域の中央領域に凸部403aを、周縁領域に薄部403bを有している。その結果、接合領域の中央領域において金属微粒子の供給量が多く、接合領域の周縁領域で少なくなる。そのため、加圧・加熱工程の結果、接合領域の中央領域において密な金属の焼成体からなる密部402が得られ、接合領域の周縁領域において粗な金属の焼成体からなる粗部401が得られる(図1参照)。
第2の実施形態においては、凸部403a及び薄部403bを形成して金属微粒子の中央部への供給量を周縁部よりも多くすることによって、粗部401及び密部402を形成するため、第1の実施形態と比較して加圧・加熱工程の簡略化が可能である。
(第3の実施形態)
以下、図を参照して第3の実施形態について説明する。ここでは、第1の実施形態と異なる点について主に説明する。
図6は、第3の実施形態に係るパワーモジュールの塗布工程後の断面図である。図7は、第3の実施形態に係るパワーモジュールの塗布工程後の上面図である。
図6に示すとおり、第2の導電性部材202の接合領域上には、金属微粒子ペースト403が塗布されている。この金属微粒子ペースト403は、パターン印刷によって塗布されている。塗布された金属微粒子ペースト403は、一様塗布部403cと区切り塗布部403dを有している。一様塗布部403cは、金属微粒子ペースト403が一様に塗布されているが、区切り塗布部403dは、金属微粒子ペースト403が一定領域ごとに区切られてパターニングされている。
図7に示すとおり、一様塗布部403cと区切り塗布部403dは、それぞれ接合領域の中央領域及び周縁領域に形成されている。好ましくは、区切り塗布部403dは、格子状に区切られて金属微粒子ペースト403が塗布されるが、区切り塗布部403dにおける金属微粒子ペースト403の区切り方はこれに限られるものではない。
このように金属微粒子ペースト403が塗布された後、第1の実施形態の場合と同様、マウント工程及び加圧・加圧工程が行われる。但し、第1の実施形態の場合と異なり、パワー半導体素子1の全面が加圧してもよく、パワー半導体素子1の一部のみを加圧する必要はない。
金属微粒子ペースト403は、上記のとおり、接合領域の中央領域において一様塗布部403cを、接合領域の周縁領域において区切り塗布部403dを有している。その結果、金属微粒子の供給量は接合領域の中央領域で多く、接合領域の周縁領域で少なくなる。そのため、加圧・加熱工程の結果、接合領域の中央領域においては密な金属の焼成体からなる密部402が得られ、接合領域の周縁領域においては粗な金属の焼成体からなる粗部401が得られる。
第3の実施形態においては、一様塗布部403c及び区切り塗布部403dを形成し、接合領域の中央領域における金属微粒子ペースト供給量を接合領域の周縁領域よりも多くすることによって、粗部401及び密部402を形成するため、第1の実施形態と比較して加圧・加熱工程の簡略化が可能である。
(第4の実施形態)
以下、図を参照して第4の実施形態について説明する。ここでは、第1の実施形態と異なる点について主に説明する。
図8は、第4の実施形態に係るパワーモジュールの塗布工程後の断面図である。図9は、第4の実施形態に係るパワーモジュールの塗布工程後の上面図である。図8に示すように、第4の実施形態においては、金属微粒子ペースト403に加えて、金属粒子ペースト406が用いられる。
金属粒子ペースト406は、金属微粒子ペーストと同じく、有機保護膜で被覆された金属粒子が有機溶媒に分散したペーストである。しかしながら、金属粒子ペースト406中の金属粒子の平均粒径は、金属微粒子ペースト403に含まれる金属粒子の平均粒径と比較して、10倍以上大きい。金属粒子ペースト406に含まれる金属粒子の平均粒径は、1μm以上であることが好ましい。
なお、金属微粒子ペースト403及び金属粒子ペースト406に含まれる金属粒子の平均粒径は、透過型電子顕微鏡法やレーザ回折法等の方法により測定される。
図9に示すとおり、金属微粒子ペースト403及び金属粒子ペースト406は、それぞれ、第2の導電性部材202上の接合領域の中央領域及び周縁領域に塗布されている。なお、金属微粒子ペースト403及び金属粒子ペースト406は、好ましくは矩形形状に塗布されるが、これに限られるものではなく、円形、楕円形、六角形等形状に塗布されてもよい。
金属微粒子ペースト及び403及び金属粒子ペースト406が塗布された後に、第1の実施形態と同様、マウント工程及び加圧・加熱工程が行われる。但し、第1の実施形態の場合と異なり、パワー半導体素子1の全面を加圧してもよく、パワー半導体素子1の一部のみを加圧する必要はない。
上記のとおり、加圧された金属粒子は、表面エネルギーを駆動力として、その焼成が進行する。そして、表面エネルギーは、体積に対する表面積の比率が大きくなるほど大きくなる。そのため、金属粒子ペースト406中の金属粒子は、金属微粒子ペースト403中の金属粒子と比較して、表面エネルギーが小さい。
したがって、金属粒子ペースト406を用いた場合、金属微粒子ペースト403を用いた場合と比較して焼成の駆動力が小さく、金属焼結体の空孔率が高くなりやすい。そのため、加圧・加熱工程の結果、接合領域の中央領域においては密な金属の焼成体からなる密部402が得られ、接合領域の周縁領域においては粗な金属の焼成体からなる粗部401が得られる。
第4の実施形態においては、金属微粒子ペースト403及び金属粒子ペースト406を塗布することにより、これらに含まれる金属粒子の表面エネルギーの大小を利用して粗部401及び密部402を形成するため、第1の実施形態と比較して加圧・加熱工程の簡略化が可能である。
(第5の実施形態)
以下、図を参照して第5の実施形態について説明する。ここでは、第1の実施形態と異なる点について主に説明する。
図10は、第5の実施形態に係るパワーモジュールにおけるパワー半導体素子1と第2の導電性部材202の接合部の断面図である。図11は、第2の導電性部材202の上面図である。
第5の実施形態に係るパワーモジュールにおけるパワー半導体素子1と第2の導電性部材202の接合部は、第1の実施形態の場合と同様、パワー半導体素子1、第2の導電性部材202、金属焼結体から形成されている粗部401及び密部402を有する導電性接合部材4を備えている。
しかし、図10に示すとおり、第5の実施形態に係るパワーモジュールにおけるパワー半導体素子1と第2の導電性部材202の接合部には、第1の実施形態の場合と異なり、第2の導電性部材202に凸状部材204が形成されている。図11に示すとおり、凸状部材204は、接合領域の中央領域に形成されている。なお、図11に示すように、凸状部材204の平面形状は矩形形状であるが、この形状に限定されるものではなく、円形、楕円形、六角形等であってもよい。
第5の実施形態においても、第1の実施形態と同様、金属微粒子ペースト403の塗布工程、パワー半導体素子1のマウント工程、及び加圧・加熱工程が行われる。但し、第5の実施形態においては、第1の実施形態と異なり、必ずしもパワー半導体素子1の一部の領域のみを加圧する必要はない。
このような凸状部材204を設けた場合、凸状部材204が設けられていない箇所には、加圧・加熱工程中において圧力がかかりにくくなる。その結果、接合領域の中央領域においては密な金属の焼成体からなる密部402が得られ、接合領域の周縁領域においては粗な金属の焼成体からなる粗部401が得られる。
第5の実施形態においては、凸状部材204を設けることにより生じる圧力の違いを利用して粗部401及び密部402を形成するため、第1の実施形態と比較して加圧・加熱工程の簡略化が可能である。
(第6の実施形態)
以下、図を参照して第6の実施形態について説明する。ここでは、第1の実施形態と異なる点について主に説明する。
図12は、第6の実施形態に係るパワーモジュールにおけるパワー半導体素子1と第2の導電性部材202の接合部の断面図である。第6の実施形態に係るパワーモジュールにおけるパワー半導体素子1と第2の導電性部材202の接合部は、第1の実施形態の場合と同様、パワー半導体素子1、第2の導電性部材202、金属焼結体から形成されている粗部401及び密部402を有する導電性接合部材4を備えている。
しかし、第6の実施形態に係るパワーモジュールにおけるパワー半導体素子1と第2の導電性部材202の接合部は、第1の実施形態の場合と異なり、密部402中に板状部材407が埋没している。板状部材407は、接合領域の中央領域に存在している。
図13は、金属微粒子ペースト403の塗布工程の途中の状態を示す上面図である。第6の実施形態の塗布工程においては、図13に示すように、まず第2の導電性部材202の接合領域上に金属微粒子ペーストが塗布される。その後、図13に示すように、塗布した金属微粒子ペースト403の中央領域に板状部材407を載せる。さらに、板状部材407を覆うように、再度金属微粒子ペースト403を塗布する。
塗布工程の後、第1の実施形態と同様、パワー半導体素子1のマウント工程及び加圧・加熱工程が行われる。但し、第6の実施形態においては、第1の実施形態と異なり、必ずしもパワー半導体素子1の一部の領域のみを加圧する必要はない。
このような板状部材407を設けた場合、板状部材407が設けられている領域においては、板状部材407の上下に位置する金属微粒子ペースト403に圧力がかかりやすい一方、板状部材407が設けられていない領域には圧力がかかりにくくなる。その結果、接合領域の中央領域においては密な金属の焼成体からなる密部402が得られ、周縁領域においては粗な金属の焼成体からなる粗部401が得られる。
第6の実施形態においては、板状部材407を設けることにより生じる圧力の違いを利用して粗部401及び密部402を形成するため、第1の実施形態と比較して加圧・加熱工程の簡略化が可能である。
(第7の実施形態)
以下、図を参照して第7の実施形態について説明する。ここでは、第1の実施形態と異なる点について主に説明する。
図14は、第6の実施形態に係るパワーモジュールにおけるパワー半導体素子1と第2の導電性部材202の接合部の、パワー半導体素子1の平面視における対角線を含む断面における断面図である。図15は、導電性接合部材4の接合部の上面図である。
図14に示すとおり、第6の実施形態に係るパワーモジュールにおけるパワー半導体素子1と第2の導電性部材202の接合部は、第1の実施形態と同様、パワー半導体素子1、第2の導電性部材202、金属焼結体から形成されている粗部401及び密部402を有する導電性接合部材4を備えている。また、図14に示すとおり、パワー半導体モジュールの対角線は、長さYを有している。
図15に示すとおり、密部402の外周が、平面視において、導電性接合部材4の外周と最も離れている距離は、長さXである。第7の実施形態においては、X≦Y/6以下である。
上記のとおり、導電性接合部材4にクラックが発生すると、当該部分の熱抵抗が増加する。そのため、クラックが発生しやすい粗部401は熱抵抗が増加しやすい部分である。また、パワー半導体素子1の周縁領域は、中央領域と比較し、第2の導電性部材202を介して熱が拡散する影響を受けるため、温度が相対的に低くなる。そのため、パワー半導体素子1の直下に存在する粗部401にクラックが発生して熱抵抗が増加したとしても、パワー半導体素子1の周縁領域の温度がパワー半導体素子1の最高温度を超えない限り、パワーモジュールの耐熱設計値を超えることはない。このような範囲で、粗部401でのクラックの発生が許容される。
図16は、パワー半導体素子1の定常熱解析結果を示す図である。なお、この定常熱解析においては、パワー半導体素子1は全面発熱していることが仮定されている。図16における横軸は、パワー半導体素子1中央からの対角線上の距離を示しており、縦軸が温度を示している。
図16に示されるとおり、パワー半導体素子1は、中央において最高温度175℃を示す。また、図16に示されるとおり、パワー半導体素子1の端部から対角距離の1/6だけ中央側に入った位置、すなわち横軸の±4.7(arb.units)の位置においては、パワー半導体素子1は最高温度よりも5℃以上低い169.5℃の温度を示す。
このことから、パワー半導体の端部の対角距離の1/6だけ中央側に入った位置よりも外側では、粗部401にクラックが入って熱抵抗が増加したとしても、かかる熱抵抗の増加に伴うパワー半導体素子1の温度上昇が5℃以下であれば、パワー半導体素子1内の最高温度を超えることはなく、パワーモジュールに悪影響を与えない。このようなことを考慮すれば、長さYと長さXは、X≦Y/6の関係を充足することが好ましい。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
1 パワー半導体素子、1a パワー半導体素子の第1の主面、1b パワー半導体素子の第2の主面、2 絶縁基板、2a 絶縁基板の第1の主面、2b 絶縁基板の第2の主面、201 第1の導電性部材、202 第2の導電性部材、203 第3の導電性部材、204 凸状部材、3 配線部材、4 導電性接合部材、401 粗部、402 密部、403 金属微粒子ペースト、403a 凸部、403b 薄部、403c 一様塗布部、403d 区切り塗布部、404 加圧治具、405 外周、406 金属粒子ペースト、407 板状部材、5 配線部材、501 第1の端部、502 第2の端部、6 ベース板、7 接合材料、8 ケース、9 封止材料。

Claims (6)

  1. 絶縁基板上の導電性部材の接合領域に金属粒子ペーストを塗布する塗布工程と、
    第1の主面及び第1の主面の反対側の第2の主面を有するパワー半導体素子を、前記第2の主面が前記塗布された金属粒子ペーストに接触するようにマウントするマウント工程と、
    前記パワー半導体素子を前記パワー半導体素子の厚み方向に加圧しながら加熱することで前記パワー半導体素子と前記絶縁基板上の導電性部材を接合する加熱工程とを備え、
    前記加熱工程において、前記パワー半導体素子と前記絶縁基板上の導電性部材との接合領域の中央領域に形成される導電性接合部材は、前記接合領域の周辺領域に形成される前記導電性部材よりも密度が高く、
    前記塗布工程は、前記接合領域の中央領域における前記金属粒子ペーストの塗布量は、前記接合領域の周縁領域における前記金属粒子ペーストの塗布量よりも多い、パワーモジュールの製造方法。
  2. 絶縁基板上の導電性部材の接合領域に金属粒子ペーストを塗布する塗布工程と、
    第1の主面及び第1の主面の反対側の第2の主面を有するパワー半導体素子を、前記第2の主面が前記塗布された金属粒子ペーストに接触するようにマウントするマウント工程と、
    前記パワー半導体素子を前記パワー半導体素子の厚み方向に加圧しながら加熱することで前記パワー半導体素子と前記絶縁基板上の導電性部材を接合する加熱工程とを備え、
    前記加熱工程において、前記パワー半導体素子と前記絶縁基板上の導電性部材との接合領域の中央領域に形成される導電性接合部材は、前記接合領域の周辺領域に形成される前記導電性部材よりも密度が高く、
    前記塗布工程は、前記接合領域の中央領域において塗布される前記金属粒子ペーストの厚みが、前記接合領域の周縁領域において塗布される前記金属粒子ペーストの厚みよりも大きい、パワーモジュールの製造方法。
  3. 絶縁基板上の導電性部材の接合領域に金属粒子ペーストを塗布する塗布工程と、
    第1の主面及び第1の主面の反対側の第2の主面を有するパワー半導体素子を、前記第2の主面が前記塗布された金属粒子ペーストに接触するようにマウントするマウント工程と、
    前記パワー半導体素子を前記パワー半導体素子の厚み方向に加圧しながら加熱することで前記パワー半導体素子と前記絶縁基板上の導電性部材を接合する加熱工程とを備え、
    前記加熱工程において、前記パワー半導体素子と前記絶縁基板上の導電性部材との接合領域の中央領域に形成される導電性接合部材は、前記接合領域の周辺領域に形成される前記導電性部材よりも密度が高く、
    前記塗布工程は、前記金属粒子ペーストを前記接合領域の中央領域において一様に塗布し、前記接合領域の周縁領域においてパターニングして塗布する、パワーモジュールの製造方法。
  4. 前記加熱工程において、前記パワー半導体素子の中央領域に付加される加圧力は、前記パワー半導体素子の周辺領域に付加される加圧力よりも大きい、請求項1〜3のいずれか1項に記載のパワーモジュールの製造方法。
  5. 前記加熱工程において、前記パワー半導体素子の中央領域のみが加圧される、請求項記載のパワーモジュールの製造方法。
  6. 前記塗布工程は、第1の金属粒子ペーストを前記接合領域の中央領域に塗布し、第2の金属粒子ペーストを前記接合領域の周縁領域に塗布し、
    前記第2の金属粒子ペースト中の金属粒子の平均粒径は、前記第1の金属粒子ペースト中の金属粒子の粒径の10倍以上である、請求項1〜4のいずれか1項に記載のパワーモジュールの製造方法。
JP2017548648A 2015-11-05 2016-05-24 パワーモジュールの製造方法 Active JP6366858B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015217330 2015-11-05
JP2015217330 2015-11-05
PCT/JP2016/065295 WO2017077728A1 (ja) 2015-11-05 2016-05-24 パワーモジュール及びパワーモジュールの製造方法

Publications (2)

Publication Number Publication Date
JPWO2017077728A1 JPWO2017077728A1 (ja) 2018-03-01
JP6366858B2 true JP6366858B2 (ja) 2018-08-01

Family

ID=58662027

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017548648A Active JP6366858B2 (ja) 2015-11-05 2016-05-24 パワーモジュールの製造方法

Country Status (2)

Country Link
JP (1) JP6366858B2 (ja)
WO (1) WO2017077728A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022181814A (ja) * 2021-05-27 2022-12-08 株式会社デンソー 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4904767B2 (ja) * 2005-10-17 2012-03-28 富士電機株式会社 半導体装置
JP5018250B2 (ja) * 2007-06-04 2012-09-05 富士電機株式会社 半導体装置およびその製造方法
JP2010245302A (ja) * 2009-04-07 2010-10-28 Toyota Motor Corp 半導体装置
CN102292803A (zh) * 2009-04-22 2011-12-21 松下电器产业株式会社 半导体装置
JP2015177182A (ja) * 2014-03-18 2015-10-05 三菱電機株式会社 パワーモジュール

Also Published As

Publication number Publication date
WO2017077728A1 (ja) 2017-05-11
JPWO2017077728A1 (ja) 2018-03-01

Similar Documents

Publication Publication Date Title
JPWO2017002793A1 (ja) 半導体装置および半導体装置の製造方法
JP2010092977A (ja) 半導体装置及びその製造方法
US9362242B2 (en) Bonding structure including metal nano particle
WO2012157583A1 (ja) 半導体装置とその製造方法
US10522482B2 (en) Semiconductor device manufacturing method comprising bonding an electrode terminal to a conductive pattern on an insulating substrate using ultrasonic bonding
JP6287789B2 (ja) パワーモジュール及びその製造方法
EP3327769B1 (en) Apparatus and manufacturing method
JP6143687B2 (ja) 半導体装置および半導体装置の製造方法
TW201332066A (zh) 半導體裝置及其製造方法
JP2018113301A (ja) 半導体装置とその製造方法
JP6048238B2 (ja) 電子装置
JP6406983B2 (ja) 半導体装置およびその製造方法
JP6366858B2 (ja) パワーモジュールの製造方法
JP6834815B2 (ja) 半導体モジュール
JP6643481B2 (ja) 半導体モジュールおよび半導体モジュールの製造方法
CN111816633A (zh) 半导体装置及半导体装置的制造方法
JP6406996B2 (ja) 半導体装置
CN104851861A (zh) 半导体组件及制造半导体组件的方法
WO2020196746A1 (ja) 絶縁回路基板
JP6985599B2 (ja) 電子装置及び電子装置の製造方法
JP5884625B2 (ja) 半導体デバイス
JP2011249599A (ja) 半導体実装基板およびそれを用いた実装構造体
JP6836317B2 (ja) ボンディングヘッドおよび実装装置
WO2020196616A1 (ja) 配線基板、電子装置及び電子モジュール
JP2015056540A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171026

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171026

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180605

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180703

R150 Certificate of patent or registration of utility model

Ref document number: 6366858

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250