JP6354381B2

JP6354381B2 - 半導体装置及びその製造方法

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Publication number: JP6354381B2
Application number: JP2014131249A
Authority: JP
Inventors: 一幸粂野
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
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Filing date: 2014-06-26
Publication date: 2018-07-11
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Description

本発明は、半導体装置及びその製造方法に関する。

半導体装置には、例えば、シリコン基板上にＭＯＳ（metal-oxide-semiconductor）トランジスタを有し、その上にＭＯＳトランジスタに電気的に接続される多層配線を形成したものがある。ここで、半導体装置では、静電気に起因する電荷が配線を通してＭＯＳトランジスタのゲート絶縁膜にダメージを与えることを防止するためにＭＯＳトランジスタを保護する保護ダイオードを形成している。保護ダイオードは、保護対象となるトランジスタと同じウェル内に形成される。例えば、Ｐ型ウェルに形成されたＮ型ＭＯＳトランジスタの場合、Ｎ型ＭＯＳトランジスタを保護する保護ダイオードも同じＰ型ウェルに形成する。この場合、Ｎ型ＭＯＳトランジスタから保護ダイオードへのリーク電流を低減させるために、Ｎ型ＭＯＳトランジスタと保護ダイオードの間には、素子分離絶縁膜を形成する。さらに、Ｎ型ＭＯＳトランジスタの形成工程で、ゲート電極の両側にイオンを注入してソース／ドレイン領域を形成するときに、保護ダイオードの形成領域に同じ条件でイオンを注入して保護ダイオードを形成する。このようにして形成したＮ型ＭＯＳトランジスタのゲート電極と、保護ダイオードは、上層に形成した配線を介して電気的に接続される。

特開平１０−２４２４０１号公報特表２００１−５２６００３号公報

ここで、Ｐ型ウェルを用いずに、Ｐ型基板上にトランジスタを形成する場合、Ｎ型トランジスタと保護ダイオードの間には、素子分離絶縁膜に沿ったリーク電流が発生し易くなる。そこで、リーク電流を低減するために、保護ダイオードの形成領域に予めイオン注入してウェルを形成した後に、保護ダイオードを形成する。一方、トランジスタの形成領域にはウェルは形成しない。これにより、Ｎ型トランジスタのリーク電流が低減させることができる。

ところが、保護ダイオードの形成領域にイオン注入する場合、製造工程中の熱処理でイオン注入層のイオンがＰ型基板中に拡散し、Ｎ型トランジスタの形成領域のイオン濃度が変化し、Ｎ型トランジスタの閾値電圧が変動することが考えられる。このために、従来の半導体装置では、被保護素子であるトランジスタと保護ダイオードは、イオン拡散の影響を受けない距離に離して配置している。しかしながら、トランジスタと保護ダイオードの配置間隔が大きくなると、半導体装置の集積度を高めることが困難になる。
この発明は、このような事情に鑑みてなされたものであり、トランジスタから保護ダイオードへのリーク電流を抑制しつつ、トランジスタとその保護ダイオードを近接して配置できるようにすることを目的とする。

実施形態の一観点によれば、シリコン基板上の第１の素子形成領域に配置されたトランジスタと、前記シリコン基板上の第２の素子形成領域に配置され、前記トランジスタのゲート電極に電気的に接続されている保護ダイオードと、前記第１の素子形成領域と前記第２の素子形成領域の間に配置された素子分離絶縁膜と、前記保護ダイオードと前記トランジスタの間の前記第２の素子形成領域に配置された保護絶縁膜と、前記保護絶縁膜上に配置され、前記ゲート電極と同電位に接続されている保護電極と、を含む半導体装置が提供される。

また、実施形態の別の観点によれば、シリコン基板上に素子分離絶縁膜を形成して、第１の素子形成領域と第２の素子形成領域を画定し、前記第１の素子形成領域にトランジスタを形成し、前記第２の素子形成領域に保護ダイオードを形成し、前記第２の素子形成領域の前記保護ダイオードより前記トランジスタ側の領域に保護絶縁膜を形成した後、前記保護絶縁膜上に保護電極を形成し、前記保護ダイオードと前記トランジスタのゲート電極を電気的に接続し、前記保護電極を前記ゲート電極のチャネルがオフとなる電位、又は前記ゲート電極と同電位に接続することを含む半導体装置の製造方法が提供される。

トランジスタから保護ダイオードへのリーク電流を抑制できると共に、半導体回路の高集積化が図れる。

図１Ａは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１）である。図１Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２）である。図１Ｃは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その３）である。図１Ｄは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その４）である。図１Ｅは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その５）である。図１Ｆは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その６）である。図１Ｇは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その７）である。図２は、本発明の第１の実施の形態に係る半導体装置のレイアウトの一例を模式的に示す平面図である。図３は、本発明の第１の実施の形態の変形例に係る半導体装置のレイアウトの一例を模式的に示す平面図である。図４は、本発明の第１の実施の形態の変形例に係る半導体装置のレイアウトの一例を模式的に示す断面図である。図５は、本発明の第１の実施の形態の別の変形例に係る半導体装置のレイアウトの一例を模式的に示す平面図である。図６は、本発明の第１の実施の形態の別の変形例に係る半導体装置のレイアウトの一例を模式的に示す断面図である。図７Ａは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１）である。図７Ｂは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２）である。図７Ｃは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その３）である。図８は、本発明の第２の実施の形態の変形例に係る半導体装置のレイアウトの一例を模式的に示す断面図である。

発明の目的及び利点は、請求の範囲に具体的に記載された構成要素及び組み合わせによって実現され達成される。
前述の一般的な説明及び以下の詳細な説明は、典型例及び説明のためのものであって、本発明を限定するためのものではない。

まず、図１Ａに示す断面構造を得るまでの工程について説明する。
図１Ａに示すように、Ｐ型のシリコン基板１に、素子分離絶縁膜２を複数形成する。素子分離絶縁膜２には、例えば、シャロートレンチアイソレーション（ＳＴＩ）を使用する。ＳＴＩは、シリコン基板１の素子分離領域に溝を形成し、その中にシリコン酸化等の絶縁膜を埋め込むことにより形成される。これにより、シリコン基板１の表面に、素子分離絶縁膜２で区画された複数の素子形成領域３が形成される。

次いで、シリコン基板１の一部の表面に不純物をイオン注入し、ウェル１０を形成する。例えば、素子形成領域にドーパント不純物としてｎ型不純物、例えばリンを注入するとＮウェルが形成される。また、素子形成領域にドーパント不純物としてｐ型不純物、例えばボロンを注入すると、Ｐウェルが形成される。ウェル１０は、不純物が、例えば、１×１０^１６ｃｍ^−３〜１×１０^１７ｃｍ^−３の濃度になるように注入される。

続いて、図１Ｂに示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１上の素子形成領域３の１つであって、ウェル１０を形成していない領域をトランジスタ形成領域１１（第１の素子形成領域）とする。さらに、ウェル１０を形成していない領域であって、トランジスタ形成領域１１の隣りの領域を保護ダイオード形成領域１２（第２の素子形成領域）とする。これら素子形成領域１１，１２は、同じ不純物濃度であり、かつシリコン基板１の不純物濃度と等しくなっている。

トランジスタ形成領域１１には、最初に、ゲート絶縁膜１３を形成する。ゲート絶縁膜１３の形成方法としては、例えば、トランジスタ形成領域の表面や保護ダイオード形成領域の一部を熱酸化させる方法がある。ここでは、ゲート絶縁膜１３は、熱酸化によるシリコン酸化膜を形成し、その厚さは例えば１ｎｍ〜１０ｎｍとする。なお、ゲート絶縁膜１３は、ＣＶＤ法等を用いて誘電率の高い材料で形成しても良い。また、これと同時に、トランジスタ形成領域１１に保護絶縁膜であるゲート絶縁膜１４が形成される。ゲート絶得膜１４の厚さは、隣りのトランジスタ形成領域１１のゲート絶縁膜１３と同じ厚さとする。

この後、シリコン基板１の全面に、非晶質又は多結晶のシリコン膜を形成する。シリコン膜の膜厚は、例えば約５０ｎｍとする。シリコン膜をパターニングすることにより、トランジスタ形成領域１１にゲート電極１５が形成される。ゲート電極１５は、図示を省略する他のトランジスタ形成領域１１にも形成される。さらに、これと同時に、保護ダイオード形成領域１２に保護電極１６が形成される。保護電極１６は、保護ダイオード形成領域１２を区画する素子分離絶縁膜２の一部を覆い、かつ素子分離絶縁膜２の間の露出するシリコン基板１の一部も覆うように形成される。一つの例として、保護電極１６は、シリコン基板１を四角形に露出させる開口部を有し、素子分離絶縁膜２上に延びるリング形状に形成される。ここで、ゲート電極１５及び保護電極１６は、金属材料から形成しても良い。

続いて、図１Ｃに示す断面構造を得るまでの工程について説明する。なお、図１Ｃは、図１ＢのＡ−Ａ線に沿った断面における製造工程を説明する図である。
ゲート電極１５をマスクにしたイオン注入により、ゲート電極１５の両側の領域に不純物を注入して、エクステンションソース／ドレイン領域１７を形成する。エクステンションソース／ドレイン領域１７には、不純物が、例えば、１×１０^１７ｃｍ^−３〜１×１０^１８ｃｍ^−３の濃度になるように注入する。

この後に、ゲート電極１５を含むシリコン基板１の上側全面に絶縁膜を形成する。絶縁膜としては、例えばＣＶＤ法により形成された酸化シリコン膜が用いられる。そして、絶縁膜をエッチバックしてゲート電極１５の両側部分のみを残し、絶縁性サイドウォール１８を形成する。

ここで、絶縁性サイドウォール１８とゲート電極１５をマスクにしてゲート電極１５の両側に、不純物を再びイオン注入し、各ゲート電極１５の側方のシリコン基板１にエクステンションソース／ドレイン領域１７の深い領域を構成するソース／ドレイン拡散層を形成する。これによって、シリコン基板１にゲート電極１５を挟むようにソース／ドレイン領域１９が形成される。ソース／ドレイン領域１９には、不純物を例えば、１×１０^１８ｃｍ^−３〜１×１０^１９ｃｍ^−３の濃度になるように注入する。

また、このとき、図１Ｄに示すように、イオン注入によって、保護ダイオード２０が形成される。また、保護ダイオード２０には、不純物を例えば１×１０^１８ｃｍ^−３〜１×１０^１９ｃｍ^−３の濃度になるように注入する。不純物の注入後には、熱処理を行う。この熱処理によって、各ソース／ドレイン領域１９及び保護ダイオード２０が活性化されて低抵抗化する。

さらに、ゲート電極１５を含むシリコン基板１の上側全面に不図示のマスクを形成する。マスクには、トランジスタ形成領域及び保護ダイオードの上面に開口部を設ける。続いて、マスクを使用して金属膜をスパッタ法により形成する。金属膜は、例えば、コバルト膜やニッケル膜の高融点金属が好ましいが、比較的に融点が低い金属であっても良い。この後、金属膜を加熱してシリコンと反応させる。これにより、図１Ｃ及び図１Ｄに示すように、ゲート電極１５の上面と、ソース／ドレイン領域１９と、保護電極１６の上と、保護ダイオード２０の上のそれぞれに、コバルトシリサイド層やニッケルシリサイド層といった金属シリサイド層２１Ａ，２１Ｂが形成される。ここまでの工程で、シリコン基板１の活性領域ごとに、ゲート絶縁膜１３，ゲート電極１５、ソース／ドレイン領域１９によって構成されるトランジスタ（半導体素子）Ｔ１が形成される。なお、図１Ａに示すウェル１０を形成した素子形成領域や、他の素子形成領域に、トランジスタや保護ダイオードを形成しても良い。トランジスタや保護ダイオードの形成方法は、前記と同様である。また、１つの素子形成領域３に２つ以上のトランジスタや、保護ダイオードを形成しても良い。

次に、図１Ｅ及び図１Ｆに示す断面構造を得るまでの工程について説明する。
最初に、トランジスタを含むシリコン基板１の全面に、第１層間絶縁膜２１を形成する。第１層間絶縁膜２１には、例えば、シリコン窒化膜と、シリコン酸化（ＳｉＯ_２）膜との積層構造を採用できる。シリコン窒化膜は、例えばプラズマＣＶＤ法によって形成する。シリコン酸化膜は、例えばＴＥＯＳ（tetra ethoxy silane）ガスを用いたプラズマＣＶＤ法によって、例えば、４５０ｎｍ〜５５０ｎｍの厚さに形成する。第１層間絶縁膜２１の表面は、化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)法を用いて研磨し、シリコン基板１の表面から第１層間絶縁膜２１の表面までの膜厚を所定値、例えば約１５０ｎｍ〜２５０ｎｍに調整する。

さらに、第１層間絶縁膜２１の上に不図示のレジスト膜を塗布した後、レジスト膜にフォトリソグラフィ技術によって開口部を形成する。開口部は、トランジスタのゲート電極１５の上方や、ソース／ドレイン領域１９の上方、保護電極１６の上方、保護ダイオード２０の上方に複数形成する。続いて、レジスト膜をマスクにしたドライエッチングにより、第１層間絶縁膜２１を加工し、コンタクトホール２２，２３，２４を複数形成する。エッチング深さは、金属シリサイド層２１Ａ，２１Ｂ又は保護ダイオード２０に到達するまでとする。これにより、ゲート電極１５の上と保護電極１６の上のそれぞれに、コンタクトホール２２が形成される。また、保護ダイオード２０の上にコンタクトホール２３が形成される。さらに、ソース／ドレイン領域１９の上に、コンタクトホール２４が形成される。さらに、この後、不図示のレジスト膜をアッシング等により除去する。

続いて、各コンタクトホール２２，２３，２４内に、導電性プラグ２７Ａ，２７Ｂ，２８，２９を形成する。具体的には、最初に、コンタクトホール２２，２３，２４の内面に、密着層をスパッタ法によって形成する。密着層は、３ｎｍ〜７ｎｍのチタン膜と、３ｎｍ〜７ｎｍの窒化チタン膜とを積層して形成する。さらに、密着膜の上に、タングステン膜をＣＶＤ法により成長させる。タングステン膜は、各コンタクトホール２２，２３，２４内に埋め込まれると共に、第１層間絶縁膜２１の上方に、例えば１５０ｎｍ〜２５０ｎｍの厚さに成長させる。この後、第１層間絶縁膜２１上に成長した余分なタングステン膜及び密着膜をＣＭＰ（Chemical Mechanical Polishing）法による研磨で除去する。この結果、コンタクトホール２２内には、ゲート電極１５に電気的に接続される導電性プラグ２７Ａと、保護電極１６に電気的に接続される導電性プラグ２７Ｂが形成される。また、コンタクトホール２３内には、保護ダイオード２０に電気的に接続される導電性プラグ２８が形成される。さらに、コンタクトホール２４内には、ソース／ドレイン領域１９に電気的に接続される導電性プラグ２９が形成される。

次に、図１Ｇに示す断面構造を得るまでの工程について説明する。
最初に、第１層間絶縁膜２１上に、シリコン酸化膜等の第２層間絶縁膜３１を形成する。続いて、第２層間絶縁膜３１を不図示のレジスト膜をマスクにしてドライエッチングして配線溝３２，３３を形成する。さらに、配線溝３２を含む第２層間絶縁膜３１の全面にＴａＮ膜を例えばスパッタ法にて約８ｎｍの厚さに形成する。この後、ＴａＮ膜上に、導電材としてＣｕ膜をメッキ法によって形成する。Ｃｕ膜の厚さは、例えば３５０ｎｍ〜４００ｎｍとする。表面の余分なＣｕ膜と、ＴａＮ膜は、ＣＭＰ法による研磨で順番に除去する。この研磨によって、１層目の配線３５，３６が形成される。配線３５は、導電性プラグ２７Ａ，２８と電気的に接続される。これによって、トランジスタＴ１と保護ダイオード２０が電気的に接続され、同電位になる。また、配線３６は、導電性プラグ２７Ｂに電気的に接続される。以降は、必要な総数だけ配線構造を形成することにより、半導体装置５１を作製する。また、多層の配線構造内には、必要に応じて他の素子も形成される。

ここで、図２に平面形状の一例を示すように、トランジスタＴ１のゲート電極１５と保護ダイオード２０は、配線３５を介して電気的に接続されている。また、保護ダイオード２０の周囲の保護電極１６は、配線３６によってトランジスタＴ１がオフになる電位に接続されている。保護電極１６は、ゲート電極１５のチャネルがオフとなる電位、又はゲート電極１５と同電位に接続される。一つの例として、保護電極１６は、トランジスタＴ１がＮ型である場合、不図示のＧＮＤ電源（Ｐ型ウェル）等に接続される。

ここで、図１Ｇ及び図２に示すように、保護対象であるトランジスタＴ１と保護ダイオード２０の間の保護ダイオード形成領域１２上におけるゲート絶縁膜１４及び保護電極１６の長さ、即ち保護ダイオード形成領域１２に対する保護電極１６の被り量（幅）は、Ｗ１である。被り量Ｗ１は、トランジスタＴ１のソース・ゲート・ドレインの配列方向におけるゲート電極幅Ｗ２に対して、Ｗ２≦Ｗ１の関係になっている。被り量Ｗ１がゲート電極幅Ｗ２より大きくなることで、リーク電流が保護ダイオード２０に流れることを防止できる。被り量Ｗ１は、トランジスタＴ１のサブスレッショルト領域のリーク電流より保護ダイオード２０とトランジスタＴ１間のリーク電流が小さくなるように調節することが好ましい。

また、素子分離絶縁膜２上における保護電極１６の長さ、即ち保護電極１６の素子分離絶縁膜２への被り幅Ｗ３は、製造での幅バラツキや、位置合わせ精度等を考慮し、Ｗ３＞０とする。これにより、トランジスタＴ１と保護ダイオード２０の間の素子分離絶縁膜３に沿ったリーク電流の発生を防止できる。

保護電極１６を有しない構造では、例えば、トランジスタＴ１のソース／ドレイン領域１９から保護ダイオード２０にリーク電流が流れてしまう。このために、トランジスタＴ１の閾値電圧を高くすると、トランジスタＴ１をオフしたときにオフ電流以上のリーク電流がトランジスタＴ１のソース／ドレイン領域１９から保護ダイオード２０に流れる。これに対し、実施形態の半導体装置５１では、保護電極１６を有することにより、素子分離絶縁膜２の側壁に沿ったリークパスが抑制されるので、サブスレッショルド領域のリーク電流が発生したとしても、保護ダイオード２０に流れることが防止され、トランジスタＴ１をオフにできる。

以上、説明したように、半導体装置５１は、ウェルを用いない構成において、トランジスタＴ１と保護ダイオード２０の間にゲート絶縁膜１４と保護電極１６の積層構造を設け、保護電極１６をゲート電極１５のチャネルがオフとなる電位、又はゲート電極１５と同電位に接続した。これにより、素子分離絶縁膜２に沿ったリーク電流の発生が抑制され、サブスレッショルドリークの低減が可能となり、消費電力が図れる。また、保護ダイオード２０の周囲に不純物注入領域を形成する必要がなくなるので、半導体回路の高集積化が図れる。また、ゲート絶縁膜１４の製造工程及び保護電極１６の製造工程は、それぞれトランジスタＴ１のゲート絶縁膜１３の製造工程及びゲート電極１５の製造工程と同時に、かつ同じ条件で実施することができるので、工程を増やすことなく、リーク電流の抑制や半導体回路の高集積化を図れる。

ここで、実施形態の変形例について説明する。
図３及び図４に示す変形例では、保護電極１６に電気的に接続されている導電性プラグ２７Ｂが配線３５に接続されている。これにより、保護電極１６は、配線３５を介してゲート電極１５及び保護ダイオード２０と電気的に接続される。この変形例では、保護電極１６がゲート電極１５及び保護ダイオード２０と同電位になることで、リーク電流の発生を防止する。

また、図５及び図６に示す変形例では、保護ダイオード２０と保護電極１６に対して１つの導電性プラグ２７Ｃが接続されている。この変形例では、保護電極１６がゲート電極１５及び保護ダイオード２０と同電位になることで、リーク電流の発生を防止する。
なお、これらの変形例に係る半導体装置５１は、前記と同様の方法で製造できる。

（第２の実施形態）
第２の実施の形態について図面を参照して説明する。なお、第１の実施の形態と同じ構成要素には同一の符号を付している。また、第１の実施の形態と重複する説明は省略する。

最初に、図７Ａに示す断面構造を得るまでの工程について説明する。
まず、Ｐ型のシリコン基板１に素子分離絶縁膜２を形成する。少なくとも１つのトランジスタ形成領域１１には、例えば、Ｎ型不純物を注入してＮ型のウェル１０を形成する。また、少なくとも１つのトランジスタ形成領域１１には、不純物を注入せず、ウェル１０を形成しない。さらに、ウェル１０を形成しないトランジスタ形成領域１１の隣りを保護ダイオード形成領域１２とする。保護ダイオード形成領域１２には、ウェルを形成しない。即ち、これら素子形成領域１１，１２は、同じ不純物濃度であり、かつシリコン基板１の不純物濃度と等しくなっている。

続いて、ウェル１０を形成しないトランジスタ形成領域１１に、第１のゲート絶縁膜１３を第１の厚さｈ１に形成する。さらに、ウェル１０を形成したトランジスタ形成領域１１と、保護ダイオード形成領域１２に、保護絶縁膜である第２のゲート絶縁膜６１を第２の厚さｈ２に形成する。第２のゲート絶縁膜６１の第２の厚さｈ２は、第１のゲート絶縁膜１３の第１の厚さｈ１より厚い。

続いて、図７Ｂに示す断面構造を得るまでの工程について説明する。
トランジスタ形成領域１１の各ゲート絶縁膜１３，６１上にゲート電極１５を形成する。さらに、保護ダイオード形成領域１２の第２のゲート絶縁膜６１上に保護電極１６を形成する。保護電極１６は、保護ダイオード形成領域１２を区画する素子分離絶縁膜２の一部の上にも形成する。以降は、第１の実施の形態と同様の工程を実施し、ウェル１０を有しないトランジスタ形成領域１１にトランジスタＴ１を形成する。また、ウェル１０上のトランジスタ形成領域１１にトランジスタＴ２を形成する。さらに、保護ダイオード形成領域１２に保護ダイオード２０を形成する。なお、保護ダイオード２０の保護対象は、素子分離絶縁膜２を挟んで配置されるトランジスタＴ１である。

さらに、図７Ｃに示す断面構造を得るまでの工程について説明する。
最初に、トランジスタを含むシリコン基板１の全面に、第１層間絶縁膜２１を形成する。第１層間絶縁膜２１には、導電性プラグ２７Ａ，２７Ｂ，２７Ｃ，２８，２９を埋め込む。トランジスタＴ２のゲート電極１５には、導電性プラグ２７Ｃが電気的に接続される。さらに、第１層間絶縁膜２１上に、第２層間絶縁膜３１を形成し、配線３５，３６，３７を形成する。なお、配線３５〜３７や、トランジスタＴ１、保護電極１６、保護ダイオード２０の平面視における配置は、図２と同様である。以降は、必要な総数だけ配線構造を形成することにより、半導体装置７１を作製する。また、多層の配線構造内には、必要に応じて他の素子も形成される。

この半導体装置７１では、保護対象であるトランジスタＴ１の第１のゲート絶縁膜１３の厚さｈ１より、保護ダイオード２０の周囲の保護電極１６下の第２のゲート絶縁膜６１の厚さｈ２が厚いので、膜厚が同じ場合に比べて、保護ダイドード２０に流れるリーク電流をさらに低減でき、第１の実施形態に比べて閾値電圧がより高いトランジスタＴ１の形成が可能となる。

ここで、半導体装置７１では、保護対象であるトランジスタＴ１と保護ダイオード２０の間の保護ダイオード形成領域１２におけるゲート絶縁膜１４及び保護電極１６の長さ、即ち保護ダイオード形成領域１２上での保護電極１６の被り量（幅）は、Ｗ４である。被り量Ｗ４は、トランジスタＴ１のソース・ゲート・ドレインの配列方向におけるゲート電極幅Ｗ２に対して、Ｗ２≦Ｗ４の関係になっている。これにより、リーク電流が保護ダイオード２０に流れることを防止できる。なお、第２のゲート絶縁膜６１の厚さｈ２が、保護対象であるトランジスタＴ１のゲート絶縁膜１３の厚さｈ１より厚いので、保護ダイオード形成領域１２上での保護電極１６の被り量Ｗ４は、第１の実施の形態の被り量Ｗ１より小さくできる。

この半導体装置７１では、第１の実施の形態と同様の作用及び効果が得られる。ここにおいて、保護ダイオード形成領域１２の第２のゲート絶縁膜６１の製造工程は、トランジスタＴ２における第２のゲート絶縁膜６１の製造工程と同時に、かつ同じ条件で形成できるので、製造工程が増加することはない。

ここで、実施形態に変形例について説明する。
図８に示す半導体装置８１は、保護電極１６が、素子分離絶縁膜３より内側の領域に形成されている。即ち、保護電極１６と素子分離絶縁膜３の被り量Ｗ４はゼロになる。このために、素子分離絶縁膜３とだ保護電極１６の間で露出する保護ダイオード形成領域１２に金属シリサイド層２１Ｂが形成されている。この半導体装置８１では、被り量Ｗ４がゼロであっても、トランジスタＴ１のリークは被り量Ｗ４がゼロ部分のジャンクションリークの増加分に抑えられ、閾値電圧が高いトランジスタＴ１を作製できる。このことは半導体装置５１の形態に於いても同様である。

ここで挙げた全ての例及び条件的表現は、発明者が技術促進に貢献した発明及び概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例及び条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神及び範囲から逸脱することなく、それに対して種々の変更、置換及び変形を施すことができる。

以下に、前記の実施の形態の特徴を付記する。
（付記１）
シリコン基板上の第１の素子形成領域に配置されたトランジスタと、
前記シリコン基板上の第２の素子形成領域に配置され、前記トランジスタのゲート電極に電気的に接続されている保護ダイオードと、
前記第１の素子形成領域と前記第２の素子形成領域の間に配置された素子分離絶縁膜と、
前記保護ダイオードと前記トランジスタの間の前記第２の素子形成領域に配置された保護絶縁膜と、
前記保護絶縁膜上に配置され、前記ゲート電極のチャネルがオフとなる電位、又は前記ゲート電極と同電位に接続されている保護電極と、
を含む半導体装置。
（付記２）
前記第１の素子形成領域の不純物濃度は、前記第２の素子形成領域の不純物濃度に等しいことを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１の素子形成領域および前記第２の素子形成領域の不純物濃度は、前記シリコン基板の不純物濃度に等しいことを特徴とする付記２に記載の半導体装置。
（付記４）
前記保護ダイオードと前記トランジスタの間に配置された前記保護絶縁膜及び前記保護電極の前記第２の素子形成領域上の幅は、前記トランジスタのゲート長より大きいことを特徴とする付記１乃至付記３のいずれか一項に記載の半導体装置。
（付記５）
前記保護電極は、前記トランジスタと前記保護ダイオードの間の素子分離絶縁膜の上方に延びていることを特徴とする付記１乃至付記４のいずれか一項に記載の半導体装置。
（付記６）
前記トランジスタのゲート絶縁膜の膜厚より前記保護絶縁膜の膜厚が厚いことを特徴とする付記１乃至付記５のいずれか一項に記載の半導体装置。
（付記７）
前記保護電極は、前記ゲート電極及び前記保護ダイオードと電気的に接続されていることを特徴とする付記１乃至付記６のいずれか一項に記載の半導体装置。
（付記８）
シリコン基板上に素子分離絶縁膜を形成して、第１の素子形成領域と第２の素子形成領域を画定し、
前記第１の素子形成領域にトランジスタを形成し、
前記第２の素子形成領域に保護ダイオードを形成し、
前記第２の素子形成領域の前記保護ダイオードより前記トランジスタ側の領域に保護絶縁膜を形成した後、前記保護絶縁膜上に保護電極を形成し、
前記保護ダイオードと前記トランジスタのゲート電極を電気的に接続し、
前記保護電極を前記ゲート電極のチャネルがオフとなる電位、又は前記ゲート電極と同電位に接続することを含む半導体装置の製造方法。
（付記９）
前記第１の素子形成領域の不純物濃度は、前記第２の素子形成領域の不純物濃度に等しいことを特徴とする付記８に記載の半導体装置。
（付記１０）
前記第１の素子形成領域および前記第２の素子形成領域の不純物濃度は、前記シリコン基板の不純物濃度に等しいことを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
前記トランジスタのゲート絶縁膜と前記保護絶縁膜を同時に形成し、前記トランジスタのゲート電極と前記保護電極を同時に形成することを特徴とする付記８乃至付記１０のいずれか一項に記載の半導体装置の製造方法。
（付記１２）
前記保護ダイオードと前記トランジスタの間に配置された前記保護絶縁膜及び前記保護電極の前記第２の素子形成領域上の幅を前記トランジスタのゲート長より大きく形成することを特徴とする付記８乃至付記１１のいずれか一項に記載の半導体装置。
（付記１３）
前記保護絶縁膜を前記トランジスタのゲート絶縁膜の膜厚より厚く形成することを特徴とする付記８乃至付記１２のいずれか一項に記載の半導体装置。

１シリコン基板
２素子分離絶縁膜
１１トランジスタ形成領域（第１の素子形成領域）
１２保護ダイオード形成領域（第２の素子形成領域）
１３ゲート絶縁膜
１４ゲート絶縁膜（保護絶縁膜）
１５ゲート電極
１６保護電極
２０保護ダイオード
６１第２のゲート絶縁膜（保護絶縁膜）
Ｔ１，Ｔ２トランジスタ
Ｗ１，Ｗ４被り量（幅）

Claims

シリコン基板上の第１の素子形成領域に配置されたトランジスタと、
前記シリコン基板上の第２の素子形成領域に配置され、前記トランジスタのゲート電極に電気的に接続されている保護ダイオードと、
前記第１の素子形成領域と前記第２の素子形成領域の間に配置された素子分離絶縁膜と、
前記保護ダイオードと前記トランジスタの間の前記第２の素子形成領域に配置された保護絶縁膜と、
前記保護絶縁膜上に配置され、前記ゲート電極と同電位に接続されている保護電極と、
を含む半導体装置。
前記第１の素子形成領域の前記トランジスタのチャネルの下方の前記シリコン基板中の不純物濃度は、前記第２の素子形成領域の前記保護ダイオードの下方の前記シリコン基板中の不純物濃度に等しいことを特徴とする請求項１に記載の半導体装置。
前記保護ダイオードと前記トランジスタの間に配置された前記保護絶縁膜及び前記保護電極の前記第２の素子形成領域上の幅は、前記トランジスタのゲート長より大きいことを特徴とする請求項１又は請求項２に記載の半導体装置。
前記トランジスタのゲート絶縁膜の膜厚より前記保護絶縁膜の膜厚が厚いことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
シリコン基板上に素子分離絶縁膜を形成して、第１の素子形成領域と第２の素子形成領域を画定し、
前記第１の素子形成領域にトランジスタを形成し、
前記第２の素子形成領域に保護ダイオードを形成し、
前記第２の素子形成領域の前記保護ダイオードより前記トランジスタ側の領域に保護絶縁膜を形成した後、前記保護絶縁膜上に保護電極を形成し、
前記保護ダイオードと前記トランジスタのゲート電極を電気的に接続し、
前記保護電極を前記ゲート電極のチャネルがオフとなる電位、又は前記ゲート電極と同電位に接続する
ことを含む半導体装置の製造方法。
前記第１の素子形成領域の前記トランジスタのチャネルの下方の前記シリコン基板中の不純物濃度は、前記第２の素子形成領域の前記保護ダイオードの下方の前記シリコン基板中の不純物濃度に等しいことを特徴とする請求項５に記載の半導体装置の製造方法。
前記トランジスタのゲート絶縁膜と前記保護絶縁膜を同時に形成し、前記トランジスタの前記ゲート電極と前記保護電極を同時に形成することを特徴とする請求項５又は請求項６に記載の半導体装置の製造方法。