JP6346356B1 - 画像処理装置及び画像処理方法 - Google Patents

Abstract

【課題】２つの処理系において消費電力が同時に最大となる確率を低減した画像処理装置及び画像処理方法を提供する。【解決手段】画像処理装置３は、複数のピクセルの集合体をピクセル配列と定義し、１つのピクセルに対応する複数ビットのデータを１つのピクセルデータと定義し、且つこれらピクセルデータの集合体をピクセルデータ配列と定義した場合において、第１画像処理回路３１から出力された第１ピクセルデータ配列が入力されると、これに含まれる各ピクセルデータの配置をピクセル単位で変換することによって第２ピクセルデータ配列に変換する第１変換回路３２と、第１変換回路３２から出力された第２ピクセルデータ配列を処理する第２画像処理回路３３ａと、を備える。【選択図】図１

Description

本発明は、画像処理装置及び画像処理方法に関する。

様々な分野において画像処理を実行する画像処理装置が用いられている。例えば、画像を表示する表示装置（ＬＣＤディスプレイ等）は、当該画像処理装置を内蔵する。画像処理装置が取り扱うデータのほとんど全ては、画像を構成する画素（ピクセル）に係るピクセルデータである。１ピクセルに対応するピクセルデータは、具体的には例えば、輝度値を表す複数ビットの情報量を有するもので、モノクロであれば８ビット（０〜２５５）、ＲＧＢカラーであれば２４ビット（ＲＧＢそれぞれに対して０〜２５５）等が一般的である（何れも２進数）。しかしながら、ヒトが視認しうる画像はピクセルの集合体（以後、「ピクセル配列」と称する）でありピクセル単位で表示されることから、画像処理装置に係る処理（画像処理・通信処理等）はピクセル単位で行われることが一般的である（特許文献１参照）。

特開２０１１−０２０２７６号公報

ところで、近年の画像処理装置にあっては、様々な画像処理回路（ＦＰＧＡ／ＡＳＩＣ等を含む）や通信系統等を含み、複雑な構成となっている。特に入力される画像によっては処理系において高い電力を消費することがある。消費電力が増大することで発熱量も増えるため、画像処理装置の温度上昇が大きな問題となっている。この問題を解決するため、装置に放熱フィンなどを搭載することにより、装置からの放熱効果を高めるなどの対策が行われる。しかし、このような対策は、コストの増加、装置としての放熱設計の困難さ、さらには画像処理回路の寿命の短縮にまでつながる課題を発生する。

近年では、ピクセル単位で画像処理を行うにあたり、取り扱う画像に係るピクセル配列が特定パターンとなる場合に、画像処理装置の消費電力が増大することが分かってきた。一例としては白色ピクセルと黒色ピクセルがシリアルに交互に処理される場合である（詳細は後述）。特にこのようなピクセル配列が複数の処理系（画像処理回路、通信系統等含む）を介することで、消費電力の増大が懸念されることとなる。

本発明は、このような事情を鑑みてなされたものであり、２つの処理系において消費電力が同時に最大となる確率を低減した画像処理装置及び画像処理方法を提供することを目的とする。

本発明の観点によれば、画像処理回路を備える画像処理装置であって、変換回路と処理部を更に備え、複数のピクセルの集合体をピクセル配列と定義し、１つのピクセルに対応する複数ビットのデータを１つのピクセルデータと定義し、且つこれらピクセルデータの集合体をピクセルデータ配列と定義した場合において、前記変換回路は、前記画像処理回路から出力された第１ピクセルデータ配列が入力されると、これに含まれる各ピクセルデータの配置をピクセル単位で変換することによって第２ピクセルデータ配列に変換し、前記処理部は、前記変換回路から出力された前記第２ピクセルデータ配列を処理する、画像処理装置が提供される。

この観点に係る画像処理装置では、変換回路が第１ピクセルデータ配列に含まれる各ピクセルデータの配置をピクセル単位で変換することによって第２ピクセルデータ配列に変換することを特徴とする。その結果、当該変換回路前後の２つ処理系（例えば画像処理回路と通信バスや、第１画像処理回路と第２画像処理回路等）において消費電力が同時に最大となる確率を低減させることができる。

以下、本発明の種々の実施形態を例示する。以下に示す実施形態は、互いに組み合わせ可能である。

好ましくは、前記変換回路は第１変換回路であり、第２変換回路を更に備え、前記第２変換回路は、前記第１変換回路から出力され且つ前記処理部を介して前記第２ピクセルデータ配列が入力されると、これを前記第１ピクセルデータ配列に再び変換する。
好ましくは、前記画像処理回路は、第１画像処理回路であり、前記処理部は、第２画像処理回路であり、前記第１変換回路から出力された前記第２ピクセルデータ配列に対し、前記第２ピクセルデータ配列の各ピクセルデータの位置関係には依存しない画像処理を実行する。
好ましくは、前記ピクセル配列は、Ｍ×Ｎピクセルの２次元配列であり、Ｍ≧２を満たし、列データであるＭ個のピクセルデータをパラレル処理し、Ｎ≧２を満たし、前記パラレル処理がＮ回行われる毎に前記変換を実行するように構成される。
好ましくは、Ｍ＝Ｎを満たす。
好ましくは、前記第１変換回路は、前記第１ピクセルデータ配列における複数の列データを入れ替えることによって前記第２ピクセルデータ配列に変換して出力する。
好ましくは、前記複数の列データは互いに隣接する。
好ましくは、前記互いに隣接する列データは、３ｋ−１番目の列データと３ｋ番目の列データであり、１≦ｋ≦［Ｎ／３］（［］はガウス記号）を満たす。
好ましくは、前記第１変換回路は、前記第１ピクセルデータ配列の全部又は一部の正方行列を転置変換することによって前記第２ピクセルデータ配列に変換して出力する。
好ましくは、前記ピクセルデータ配列は、Ｎピクセルの１次元配列であり、Ｎ≧３を満たし、各ピクセルデータをシリアル処理し且つＮ個のピクセルデータ毎に前記変換を実行するように構成される。
好ましくは、前記第１変換回路は、前記第１ピクセルデータ配列のうち互いに隣接するピクセルデータを入れ替えることによって前記第２ピクセルデータ配列に変換して出力する。
好ましくは、前記互いに隣接するピクセルデータは、３ｋ−１番目のピクセルデータと３ｋ番目のピクセルデータであり、１≦ｋ≦［Ｎ／３］（［］はガウス記号）を満たす。

本発明の別の観点によれば、画像処理ステップを備える画像処理方法であって、変換ステップと処理ステップを更に備え、複数のピクセルの集合体をピクセル配列と定義し、１つのピクセルに対応する複数ビットのデータを１つのピクセルデータと定義し、且つこれらピクセルデータの集合体をピクセルデータ配列と定義した場合において、前記変換ステップでは、前記画像処理ステップにおいて出力された第１ピクセルデータ配列を、これに含まれる各ピクセルデータの配置をピクセル単位で変換ことによって第２ピクセルデータ配列に変換し、前記処理ステップでは、前記変換ステップにおいて変換された前記第２ピクセルデータ配列を処理する、画像処理方法が提供される。

この観点に係る画像処理方法では、変換ステップにおいて、第１ピクセルデータ配列に含まれる各ピクセルデータの配置をピクセル単位で変換することによって第２ピクセルデータ配列に変換することを特徴とする。その結果、当該変換ステップに用いられる変換回路前後の２つ処理系（例えば画像処理回路と通信バスや、第１画像処理回路と第２画像処理回路等）において消費電力が同時に最大となる確率を低減させることができる。

以下、本発明の種々の実施形態を例示する。以下に示す実施形態は、互いに組み合わせ可能である。

好ましくは、前記ピクセル配列は、Ｍ×Ｎピクセルの２次元配列であり、Ｍ≧２を満たし、列データであるＭ個のピクセルデータをパラレル処理し、Ｎ≧２を満たし、前記パラレル処理がＮ回行われる毎に前記変換を実行する。
好ましくは、前記ピクセル配列は、Ｎピクセルの１次元配列であり、Ｎ≧３を満たし、各ピクセルデータをシリアル処理し且つＮ個のピクセルデータ毎に前記変換を実行する。

本発明の第１実施形態に係る画像処理装置３を用いたシステム１の構成概要を示す機能ブロック図である。 パラレル処理に係るピクセル配列５を説明するための概念図であり、ここでは４×４の２次元ピクセル配列が示されている。 ピクセル５０を説明するための概念図であり、ここではモノクロ８ビットの場合が示されている。 図３に示されるモノクロ８ビットのピクセル５０についてのトグルレートを説明するための概念図であり、図４Ａ及び図４Ｂともにトグルレートが最大となる場合の一例が示されている。 図３に示されるモノクロ８ビットのピクセル５０についてのトグルレートを説明するための概念図であり、図５Ａはトグルレートが最小となる場合、図５Ｂはトグルレートが中程度となる場合の一例が示されている。 トグルレートが最大となるピクセル配列５を例示するもので、図６Ａに示されるものをパターンＡ、図６Ｂに示されるものをパターンＢと称する。 トグルレートが最大となるピクセル配列５を例示するもので、図７Ａに示されるものをパターンＣ、図７Ｂに示されるものをパターンＤと称する。 本発明の第１及び第２実施形態に係る第１変換回路３２を用いたピクセル配列５の変換の一例であってピクセル列５２ｃのピクセルデータとピクセル列５３ｃのピクセルデータとを入れ替える変換を示す図であり、特に図８Ａには変換前のピクセル配列５ａ、図８Ｂには変換後のピクセル配列５ｂが示されている。 図８Ａ及び図８Ｂに示される変換をパターンＡのピクセル配列５に適用した場合を示す図であり、特に図９Ａには変換前のピクセル配列５ａ、図９Ｂには変換後のピクセル配列５ｂが示されている。 図８Ａ及び図８Ｂに示される変換をパターンＢのピクセル配列５に適用した場合を示す図であり、特に図１０Ａには変換前のピクセル配列５ａ、図１０Ｂには変換後のピクセル配列５ｂが示されている。 図８Ａ及び図８Ｂに示される変換をパターンＣのピクセル配列５に適用した場合を示す図であり、特に図１１Ａには変換前のピクセル配列５ａ、図１１Ｂには変換後のピクセル配列５ｂが示されている。 図８Ａ及び図８Ｂに示される変換をパターンＤのピクセル配列５に適用した場合を示す図であり、特に図１２Ａには変換前のピクセル配列５ａ、図１２Ｂには変換後のピクセル配列５ｂが示されている。 本発明の第１及び第２実施形態に係る第１変換回路３２を用いたピクセル配列５の変換の一例であってピクセル配列５に対する行列転置変換を示す図であり、特に図１３Ａには変換前のピクセル配列５ａ、図１３Ｂには変換後のピクセル配列５ｂが示されている。 図１３Ａ及び図１３Ｂに示される変換をパターンＡのピクセル配列５に適用した場合を示す図であり、特に図１４Ａには変換前のピクセル配列５ａ、図１４Ｂには変換後のピクセル配列５ｂが示されている。 図１３Ａ及び図１３Ｂに示される変換をパターンＢのピクセル配列５に適用した場合を示す図であり、特に図１５Ａには変換前のピクセル配列５ａ、図１５Ｂには変換後のピクセル配列５ｂが示されている。 図１３Ａ及び図１３Ｂに示される変換をパターンＣのピクセル配列５に適用した場合を示す図であり、特に図１６Ａには変換前のピクセル配列５ａ、図１６Ｂには変換後のピクセル配列５ｂが示されている。 図１３Ａ及び図１３Ｂに示される変換をパターンＤのピクセル配列５に適用した場合を示す図であり、特に図１７Ａには変換前のピクセル配列５ａ、図１７Ｂには変換後のピクセル配列５ｂが示されている。 トグルレートが最大となるピクセル配列５の変形例を例示するもので、図１８Ａに示されるものをパターンＡ１（パターンＡの変形例：４×９）、図１８Ｂに示されるものをパターンＢ２（パターンＢの変形例：４×５）と称する。 図８Ａ及び図８Ｂに示される変換の変形例をパターンＡ２のピクセル配列５に適用した場合を示す図であり、特に図１９Ａには変換前のピクセル配列５ａ、図１９Ｂには変換後のピクセル配列５ｂが示されている。 図１３Ａ及び図１３Ｂに示される変換の変形例をパターンＢ２のピクセル配列５に適用した場合を示す図であり、特に図２０Ａには変換前のピクセル配列５ａ、図２０Ｂには変換後のピクセル配列５ｂが示されている。 シリアル処理に係るピクセル配列５を説明するための概念図であり、ここでは４ピクセルの１次元ピクセル配列が示されている。 本発明の第１及び第２実施形態に係る第１変換回路３２を用いたピクセル配列５の変換の一例であってピクセル５０ｂのピクセルデータとピクセル５０ｃのピクセルデータとを入れ替える変換を示す図であり、特に図２２Ａには変換前のピクセル配列５ａ、図２２Ｂには変換後のピクセル配列５ｂが示されている。 図２２Ａ及び図２２Ｂに示される変換をトグルレートが最大となるピクセル配列５に適用した場合を示す図であり、特に図２３Ａには変換前のピクセル配列５ａ、図２３Ｂには変換後のピクセル配列５ｂが示されている。 本発明の第１実施形態に係る画像処理装置３を用いたシステム１の動作の流れを示すフローチャートである。 本発明の第２実施形態に係る画像処理装置３を用いたシステム１の構成概要を示す機能ブロック図である。 第１変換回路３２の変換に係る更なる変形例を示す図であり、特に図２６Ａには変換前のピクセル配列５ａ、図２６Ｂには変換後のピクセル配列５ｂが示されている。 第１変換回路３２の変換に係る更なる変形例を示す図であり、特に図２７Ａには変換前のピクセル配列５ａ、図２７Ｂには変換後のピクセル配列５ｂが示されている。

以下、本発明の実施形態について図面を参照しながら詳細に説明する。

１．第１実施形態
１．１ システム１（全体構成）
図１は、本発明の第１実施形態に係る画像処理装置３を用いたシステム１の構成概要を示す機能ブロック図である。システム１は、ビデオ信号発生源２と、画像処理装置３と、表示部４とを備える。

ビデオ信号発生源２は、輝度情報や色彩情報等を含むピクセルデータのシーケンスであるビデオ信号を発生するものであり、特に限定されるものではない。例えばパーソナル・コンピュータ、ビジョンセンサ（カメラ）、動画再生装置等が考えられる。画像処理装置３は、ビデオ信号発生源２より出力されたビデオ信号が入力されると、所定の画像処理を実行する。かかる画像処理は特に限定されるものではなく、ガンマ補正、階調補正、輝度補正等やこれらの組合せであってよい。画像処理装置３については第１．２節において更に詳述する。表示部４は、画像処理装置３によって画像処理されたビデオ信号が入力されると、各ピクセルデータに基づいてこれを映像として表示する媒体であり、例えばＬＣＤモニタ、ＣＲＴモニタ、有機ＥＬモニタ等であってよい。

１．２ 画像処理装置３
続いて、画像処理装置３について説明する。第１実施形態に係る画像処理装置３は、画像処理回路、変換回路及び処理部を有する。具体的には、画像処理回路として第１画像処理回路３１を、変換回路として第１変換回路３２を、処理部として第２画像処理回路３３ａを備える。さらに、システム１は、変換回路として第２変換回路３４を有する。

＜第１画像処理回路３１＞
第１画像処理回路３１は、画像処理装置３が実行可能な画像処理の１つを実行する回路である。第１画像処理回路３１が実行する画像処理に特段の制約は無く、例えば、ガンマ処理（特に、フロントガンマ処理）やメジアンフィルタ等のピクセルデータの配置に依存するフィルタ処理等が挙げられる。換言すると、第１画像処理回路３１は、ビデオ信号発生源２から出力されたビデオ信号に対して所定の画像処理を実行した後、その画像処理後のビデオ信号に係るピクセルデータ配列（特許請求の範囲における「第１ピクセルデータ配列」の一例）を出力するように構成される。

なお、本明細書における「回路」とは、回路（ｃｉｒｃｕｉｔ）、回路類（ｃｉｒｃｕｉｔｒｙ）、プロセッサ（Ｐｒｏｃｅｓｓｏｒ）、及びメモリ（Ｍｅｍｏｒｙ）等を少なくとも適当に組み合わせることによって実現される広義の回路である。すなわち、特定用途向け集積回路（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＡＳＩＣ）、プログラマブル論理デバイス（例えば、単純プログラマブル論理デバイス（Ｓｉｍｐｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ：ＳＰＬＤ）、複合プログラマブル論理デバイス（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ：ＣＬＰＤ）、及びフィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ：ＦＰＧＡ））等を含むものである。

＜第１変換回路３２＞
第１変換回路３２は、第１画像処理回路３１から出力されたピクセルデータ配列に含まれる各ピクセルデータの配置をピクセル単位で変換することによって異なるピクセルデータ配列（特許請求の範囲における「第２ピクセルデータ配列」の一例）に変換するように構成される。かかる変換については、第１．４節において更に詳述する。

＜第２画像処理回路３３ａ＞
第２画像処理回路３３ａは、画像処理装置３が実行可能な画像処理の１つを実行する回路である。第２画像処理回路３３ａが実行する画像処理は、第１画像処理回路３１が実行する画像処理とは異なり、画像処理の種類に制約があることを特徴とする。より詳細には、第１変換回路３２によって本来のピクセルデータ配列（第１ピクセルデータ配列）から変換されたピクセルデータ配列（第２ピクセルデータ配列）が入力されるため、メジアンフィルタ等のピクセルデータの配置に依存するフィルタ処理等をここで実行することはできない。まとめると、第２画像処理回路３３ａは、変換がなされ且つ所定の画像処理を実行された後のピクセルデータ配列（第２ピクセルデータ配列）を出力するように構成される。

＜第２変換回路３４＞
第２変換回路３４は、第２画像処理回路３３ａから出力されたピクセルデータ配列に含まれる各ピクセルデータの配置をピクセル単位で変換することによって、元のピクセルデータ配列（第１ピクセルデータ配列）に再び変換するように構成される。すなわち、第２変換回路３４に係る変換は、第１変換回路３２に係る変換の逆変換であるといえる。その後、２つの画像処理を実行され且つ元のピクセルデータ配列（第１ピクセルデータ配列）を有するビデオ信号として表示部４へ出力される。

１． ３ 消費電力が最大となるピクセルの配列パターン
続いて、消費電力が最大となるピクセルの配列パターンについて、ピクセル配列５、ピクセル５０等の用語を解説した上で詳述することにする。

＜ピクセル配列５＞
図２は、パラレル処理に係るピクセル配列５を説明するための概念図であり、ここでは４×４のピクセル５０からなる２次元ピクセル配列（４×４行列）が示されている。各ピクセル５０にそれぞれ対応するピクセルデータを、ピクセルデータＰ１〜Ｐ１６として表記している。ピクセル配列５のうち、上下に並ぶ複数のピクセル５０（例えば、図２における点線Ｃで囲まれる４つのピクセル５０）をピクセル列と定義する。ここでは、ピクセル列５１ｃ〜５４ｃが示されている。同様に、ピクセル配列５のうち、左右に並ぶ複数のピクセル５０（例えば、図２における点線Ｒで囲まれる４つのピクセル５０）をピクセル行と定義する。ここでは、ピクセル行５１ｒ〜５４ｒが示されている。

例えば、画像処理／変換処理等をする際には、１クロックにおいて同一のピクセル列にある各ピクセル５０のピクセルデータが並列に処理（パラレル処理）される。具体的に説明すると、ある時刻においてピクセル列５１ｃにある各ピクセル５０のピクセルデータＰ１〜Ｐ４がパラレル処理され、続いて１クロック経過すると、ピクセル列５２ｃにある各ピクセル５０のピクセルデータＰ５〜Ｐ８がパラレル処理され、更に１クロック経過すると、ピクセル列５３ｃにある各ピクセル５０のピクセルデータＰ９〜Ｐ１２がパラレル処理され、もう更に１クロック経過すると、ピクセル列５４ｃにある各ピクセル５０のピクセルデータＰ１３〜Ｐ１６がパラレル処理される。特に、ピクセル配列５に含まれる全ての行分の処理（４×４のピクセル配列５にあっては４行分の処理）を経て、所定の画像処理／変換処理等（特に第１変換回路３２に係る変換）が実行されることに留意されたい。

＜ピクセル５０＞
図３は、ピクセル５０を説明するための概念図であり、ここでは８ビットモノクロの場合が示されている。ここで図示されるピクセル５０は、ピクセルデータＰ１を有する。ピクセルデータＰ１は８つのビットＢからなるビット列として規定され、各ビットＢは、ビットデータｂ１〜ｂ８を有する。ビットデータｂ１〜ｂ８は０又は１であり、例えばビットデータｂ１は１の位、ビットデータｂ２は２の位、ビットデータｂ３は４の位、ビットデータｂ４は８の位、ビットデータｂ５は１６の位、ビットデータｂ６は３２の位、ビットデータｂ７は６４の位、ビットデータｂ８は１２８の位に対応する。これらのビットデータは並列処理可能な異なる８つのフリップ・フロップによって情報の保持／破棄がなされる。もちろん、あくまでも例示にすぎず、構成次第では、２４ビット（実用的には３２ビット）ＲＧＢカラーにすることもできるし、３ビットといった小さな情報量で実施してもよい。

＜トグルレート＞
図４Ａ、図４Ｂ、図５Ａ及び図５Ｂは、図３に示される８ビットモノクロのピクセル５０についてのトグルレートを説明するための概念図である。特に、図４Ａ及び図４Ｂはトグルレートが最大となる場合、図５Ａはトグルレートが最小となる場合、図５Ｂはトグルレートが中程度となる場合の一例が示されている。トグルレートとは、ロジック・エレメント（電子回路中にあるフリップ・フロップ）が、１クロックあたりにその入力に相対して切り替わる割合を指す。例えば、ある入力が０→１→０→１と切り替わればトグルレートが高い状態にあり、その分消費電力が増大する。

例えば、図４Ａでは、行方向において互いに隣接するピクセル５０ａとピクセル５０ｂが図示されている。ピクセル５０ａは、２進数表記において１１１１１１１１というピクセルデータを有する。これは１０進数に直すと２５５であり、８ビットモノクロにおいては白色を表すものである。ピクセル５０ｂは、２進数表記において００００００００というピクセルデータを有する。これは１０進数に直すと０であり、８ビットモノクロにおいては黒色を表すものである。ここで、ピクセル５０ａとピクセル５０ｂとは互いに隣接しているため、ある処理系における８ビットのフリップ・フロップがピクセル５０ａの各ビットＢの情報を保持した後、次の１クロックでは、同フリップ・フロップがピクセル５０ｂの各ビットＢの情報を保持することとなる。したがって、８ビット全てのフリップ・フロップが１→０に切り替わることとなる（全部反転）。換言すると、ピクセル５０ａ、５０ｂに係るピクセルデータの排他的論理和における各ビットは全て１であり、２つのピクセルについてトグルレートが最大となる一例であることに留意されたい。

図４Ｂでは、行方向において互いに隣接するピクセル５０ｃとピクセル５０ｄが図示されている。ピクセル５０ｃは、２進数表記において０１１０００１１というピクセルデータを有する。これは１０進数に直すと９９であり、８ビットモノクロにおいては濃灰色を表すものである。ピクセル５０ｄは、２進数表記において１００１１１００というピクセルデータを有する。これは１０進数に直すと１５６であり、８ビットモノクロにおいては淡灰色を表すものである。ここで、ピクセル５０ｃとピクセル５０ｄとは互いに隣接しているため、ある処理系における８ビットのフリップ・フロップがピクセル５０ｃの各ビットＢの情報を保持した後、次の１クロックでは、同フリップ・フロップがピクセル５０ｄの各ビットＢの情報を保持することとなる。したがって、８ビット全てのフリップ・フロップが１→０又は０→１に切り替わることとなる（全部反転）。換言すると、ピクセル５０ｃ、５０ｄに係るピクセルデータの排他的論理和における各ビットは全て１であり、２つのピクセルについてトグルレートが最大となる一例である。

図５Ａでは、行方向において互いに隣接するピクセル５０ｅとピクセル５０ｆが図示されている。ピクセル５０ｅ、５０ｆともに、２進数表記において１１１１１１１１（１０進数に直すと２５５）という白色のピクセルデータを有する。ここで、ピクセル５０ｅとピクセル５０ｂとは互いに隣接しているため、ある処理系における８ビットのフリップ・フロップがピクセル５０ｅの各ビットＢの情報を保持した後、次の１クロックでは、同フリップ・フロップがピクセル５０ｆの各ビットＢの情報を保持することとなる。したがって、８ビット全てのフリップ・フロップが１のまま維持されることとなる（反転無し）。換言すると、ピクセル５０ｅ、５０ｆに係るピクセルデータの排他的論理和における各ビットは全て０であり、これは８ビット中の８ビット全てが反転しないことを意味する。このような場合は、２つのピクセルについてトグルレートが最小となる一例であることに留意されたい。

図５Ｂでは、行方向において互いに隣接するピクセル５０ｇとピクセル５０ｈが図示されている。ピクセル５０ｇは、２進数表記において１１１１１１１１（１０進数に直すと２５５）という白色のピクセルデータを有する。また、ピクセル５０ｈは、２進数表記において０１１０００１１（１０進数に直すと９９）という濃灰色のピクセルデータを有する。ここで、ピクセル５０ｇとピクセル５０ｈとは互いに隣接しているため、ある処理系における８ビットのフリップ・フロップがピクセル５０ｇの各ビットＢの情報を保持した後、次の１クロックでは、同フリップ・フロップがピクセル５０ｈの各ビットＢの情報を保持することとなる。したがって、８ビット中４ビットのフリップ・フロップが１→０又は０→１に切り替わり且つ残り４ビットが１のまま維持されることとなる（部分反転）。換言すると、ピクセル５０ｇ、５０ｈに係るピクセルデータの排他的論理和における８ビット中４ビットは０であり且つ残り４ビットは１であり、このような場合は、２つのピクセルについてトグルレートが中程度となる一例である。

続いて、消費電力が最大となる場合を４×４のピクセル配列５に対して考察する。何れのピクセル行においても上述の白色ピクセルと黒色ピクセルや、淡灰色ピクセルと濃灰色ピクセルが交互に現れる場合（すなわち、行方向において隣接する何れのピクセルについても全部反転）が想定される。図６Ａ及び図６Ｂは、淡灰色ピクセルと濃灰色ピクセルが交互に現れるピクセル配列５を例示するもので、図６Ａに示されるものをパターンＡ、図６Ｂに示されるものをパターンＢと称する。更に、図７Ａ及び図７Ｂは、白色ピクセルと黒色ピクセルが交互に現れるピクセル行と、淡灰色ピクセルと濃灰色ピクセルが交互に現れるピクセル行の両方を含むピクセル配列５を例示するもので、図７Ａに示されるものをパターンＣ、図７Ｂに示されるものをパターンＤと称する。

なお、特に８ビットモノクロに限定されるものではないため、図３、図４Ａ、図４Ｂ、図５Ａ及び図５Ｂで図示したビットＢを敢えて不図示としている。以降の図においても同様とする。次の第１．４節では、パターンＡ及びパターンＢに係るピクセル配列５に対して所定の変換処理を行ったときの消費電力の変化について説明する。

１．４ 第１変換回路３２の変換
ここでは、第１変換回路３２の変換処理について説明する。なお、以後に説明する変換処理については、特にその手法は限定されるものではないが、例えば、一般的な情報処理に使用されるルックアップテーブルや行列演算が挙げられる。しかし特に画像処理においては扱うデータのほとんどが膨大なピクセル５０であるため、処理量やリアルタイム性を鑑みるとルックアップテーブルよりも行列演算（すなわち幾何変換）が好ましいと言える。

＜変換例１＞
図８Ａ及び図８Ｂは、本発明の第１及び第２実施形態に係る第１変換回路３２を用いたピクセル配列５の変換の一例であってピクセル列５２ｃのピクセルデータとピクセル列５３ｃのピクセルデータとを入れ替える変換を示す図であり、特に図８Ａには変換前のピクセル配列５ａ、図８Ｂには変換後のピクセル配列５ｂが示されている。つまり幾何変換としては、ピクセル列５２ｃ、５３ｃからなる４×２の部分ピクセル配列５ｓを対称軸（図８Ａ及び図８Ｂ参照）に関して対称変換していることとなる。なお、より行の長いピクセル配列５等も含むように一般化すると、３ｋ−１番目の列データと３ｋ番目の列データとを次々と入れ替える変換となることにも留意されたい（後述の変形例を参照）。
１≦ｋ≦［Ｎ／３］（［］はガウス記号）
を満たすものとする。

図９Ａ及び図９Ｂは、図８Ａ及び図８Ｂに示される変換をパターンＡのピクセル配列５に適用した場合を示す図であり、特に図９Ａには変換前のピクセル配列５ａ、図９Ｂには変換後のピクセル配列５ｂが示されている。変換前のピクセル配列５ａにおけるピクセル５０を参照すると、どのピクセル行も淡→濃→淡→濃（又は濃→淡→濃→淡）と推移しており、これは第１画像処理回路３１での消費電力が高いことを意味する。一方、変換後のピクセル配列５ｂにおけるピクセル５０を参照すると、どのピクセル行も淡→淡→濃→濃（又は濃→濃→淡→淡）と推移しており、変換前のピクセル配列５ａに比して濃淡が反転（ビットＢが全部反転）する頻度が減少している（１ピクセル行あたりの全部反転：３回→１回）。つまり、第２画像処理回路３３ａでの消費電力が第１画像処理回路３１での消費電力に比して低減されたこととなる。

図１０Ａ及び図１０Ｂは、図８Ａ及び図８Ｂに示される変換をパターンＢのピクセル配列５に適用した場合を示す図であり、特に図１０Ａには変換前のピクセル配列５ａ、図１０Ｂには変換後のピクセル配列５ｂが示されている。変換前のピクセル配列５ａにおけるピクセル５０を参照すると、どのピクセル行も淡→濃→淡→濃と推移しており、これは第１画像処理回路３１での消費電力が高いことを意味する。一方、変換後のピクセル配列５ｂにおけるピクセル５０を参照すると、どのピクセル行も淡→淡→濃→濃と推移しており、変換前のピクセル配列５ａに比して濃淡が反転（ビットＢが全部反転）する頻度が減少している（１ピクセル行あたりの全部反転：３回→１回）。つまり、第２画像処理回路３３ａでの消費電力が第１画像処理回路３１での消費電力に比して低減されたこととなる。

図１１Ａ及び図１１Ｂは、図８Ａ及び図８Ｂに示される変換をパターンＣのピクセル配列５に適用した場合を示す図であり、特に図１１Ａには変換前のピクセル配列５ａ、図１１Ｂには変換後のピクセル配列５ｂが示されている。変換前のピクセル配列５ａにおけるピクセル５０を参照すると、ピクセル行５１ｒ（ピクセル行５２ｒ）は、淡→濃→淡→濃（濃→淡→濃→淡）と推移し、且つピクセル行５３ｒ（ピクセル行５４ｒ）は、白→黒→白→黒（黒→白→黒→白）と推移しており、これは第１画像処理回路３１での消費電力が高いことを意味する。一方、変換後のピクセル配列５ｂにおけるピクセル５０を参照すると、ピクセル行５１ｒ（ピクセル行５２ｒ）は、淡→淡→濃→濃（濃→濃→淡→淡）と推移し、且つピクセル行５３ｒ（ピクセル行５４ｒ）は、白→白→黒→黒（黒→黒→白→白）と推移しており、変換前のピクセル配列５ａに比して濃淡又は白黒が反転（ビットＢが全部反転）する頻度が減少している（１ピクセル行あたりの全部反転：３回→１回）。つまり、第２画像処理回路３３ａでの消費電力が第１画像処理回路３１での消費電力に比して低減されたこととなる。

図１２Ａ及び図１２Ｂは、図８Ａ及び図８Ｂに示される変換をパターンＤのピクセル配列５に適用した場合を示す図であり、特に図１２Ａには変換前のピクセル配列５ａ、図１２Ｂには変換後のピクセル配列５ｂが示されている。変換前のピクセル配列５ａにおけるピクセル５０を参照すると、ピクセル行５１ｒ、５３ｒは、淡→濃→淡→濃と推移し、且つピクセル行５２ｒ、５４ｒは、白→黒→白→黒と推移しており、これは第１画像処理回路３１での消費電力が高いことを意味する。一方、変換後のピクセル配列５ｂにおけるピクセル５０を参照すると、ピクセル行５１ｒ、５３ｒは、淡→淡→濃→濃と推移し、且つピクセル行５２ｒ、５４ｒは、白→白→黒→黒と推移しており、変換前のピクセル配列５ａに比して濃淡又は白黒が反転（ビットＢが全部反転）する頻度が減少している（１ピクセル行あたりの全部反転：３回→１回）。つまり、第２画像処理回路３３ａでの消費電力が第１画像処理回路３１での消費電力に比して低減されたこととなる。

まとめると、上述のパターンＡ〜Ｄについて、このように第１変換回路３２を取り入れたことにより、本来消費電力が高いパターンのピクセル配列５を処理する場合にあっても第１画像処理回路３１での消費電力と第２画像処理回路３３ａでの消費電力が同時に最大となる状態が抑制されたことに留意されたい。

＜変換例２＞
図１３Ａ及び図１３Ｂは、本発明の第１及び第２実施形態に係る第１変換回路３２を用いたピクセル配列５の変換の一例であってピクセル配列５に対する行列転置変換を示す図であり、特に図１３Ａには変換前のピクセル配列５ａ、図１３Ｂには変換後のピクセル配列５ｂが示されている。つまり幾何変換としては、ピクセル配列５ａを対称軸（図１３Ａ及び図１３Ｂ参照）に関して対称変換していることとなる。なお、より大きなピクセル配列５等も含むように一般化すると、ピクセル配列５の全部又はこれに含まれる部分ピクセル配列に対する行列転置変換となることにも留意されたい（後述の変形例を参照）。

図１４Ａ及び図１４Ｂは、図１３Ａ及び図１３Ｂに示される変換をパターンＡのピクセル配列５に適用した場合を示す図であり、特に図１４Ａには変換前のピクセル配列５ａ、図１４Ｂには変換後のピクセル配列５ｂが示されている。図示の通り、パターンＡに係るピクセル配列５は、かかる変換に対して不変であることがわかる（ピクセル配列５ａ、５ｂは同一）。

図１５Ａ及び図１５Ｂは、図１３Ａ及び図１３Ｂに示される変換をパターンＢのピクセル配列５に適用した場合を示す図であり、特に図１５Ａには変換前のピクセル配列５ａ、図１５Ｂには変換後のピクセル配列５ｂが示されている。変換前のピクセル配列５ａにおけるピクセル５０を参照すると、どのピクセル行も淡→濃→淡→濃と推移しており、これは第１画像処理回路３１での消費電力が高いことを意味する。一方、変換後のピクセル配列５ｂにおけるピクセル５０を参照すると、どのピクセル行においても濃淡が反転することがなく推移する（１ピクセル行あたりの全部反転：３回→０回）。つまり、第２画像処理回路３３ａでの消費電力が第１画像処理回路３１での消費電力に比して大幅に低減されたこととなる。

図１６Ａ及び図１６Ｂは、図１３Ａ及び図１３Ｂに示される変換をパターンＣのピクセル配列５に適用した場合を示す図であり、特に図１６Ａには変換前のピクセル配列５ａ、図１６Ｂには変換後のピクセル配列５ｂが示されている。変換前のピクセル配列５ａにおけるピクセル５０を参照すると、ピクセル行５１ｒ（ピクセル行５２ｒ）は、淡→濃→淡→濃（濃→淡→濃→淡）と推移し、且つピクセル行５３ｒ（ピクセル行５４ｒ）は、白→黒→白→黒（黒→白→黒→白）と推移しており、これは第１画像処理回路３１での消費電力が高いことを意味する。一方、変換後のピクセル配列５ｂにおけるピクセル５０を参照すると、ピクセル行５１ｒ、５３ｒは、淡→濃→白→黒と推移し、且つピクセル行５２ｒ、５４ｒは、濃→淡→黒→白と推移しており、変換前のピクセル配列５ａに比して濃淡又は白黒が反転（ビットＢが全部反転）する頻度が減少している（１ピクセル行あたりの全部反転：３回→２回（部分反転：１回））。つまり、第２画像処理回路３３ａでの消費電力が第１画像処理回路３１での消費電力に比して若干低減されたこととなる。

図１７Ａ及び図１７Ｂは、図１３Ａ及び図１３Ｂに示される変換をパターンＤのピクセル配列５に適用した場合を示す図であり、特に図１７Ａには変換前のピクセル配列５ａ、図１７Ｂには変換後のピクセル配列５ｂが示されている。変換前のピクセル配列５ａにおけるピクセル５０を参照すると、ピクセル行５１ｒ、５３ｒは、淡→濃→淡→濃と推移し、且つピクセル行５２ｒ、５４ｒは、白→黒→白→黒と推移しており、これは第１画像処理回路３１での消費電力が高いことを意味する。一方、変換後のピクセル配列５ｂにおけるピクセル５０を参照すると、ピクセル行５１ｒ、５３ｒは、淡→白→淡→白と推移し、且つピクセル行５２ｒ、５４ｒは、濃→黒→濃→黒と推移しており、変換前のピクセル配列５ａに比して濃淡又は白黒が反転（ビットＢが全部反転）する頻度が減少している（１ピクセル行あたりの全部反転：３回→０回（部分反転：３回））。つまり、第２画像処理回路３３ａでの消費電力が第１画像処理回路３１での消費電力に比してある程度低減されたこととなる。

まとめると、上述のパターンＡ〜Ｄについて、このように第１変換回路３２を取り入れると、パターンＡについては効果がないものの、パターンＢ〜Ｄについては効果に差はあるものの消費電力の低減が期待され、特にパターンＢでは大幅な消費電力の低減が期待されることとなる。より確率的な視点に立つならば、本来消費電力が高いパターンのピクセル配列５を処理する場合にあっても第１画像処理回路３１での消費電力と第２画像処理回路３３ａでの消費電力が同時に最大となる確率が低減されたことに留意されたい。消費電力が同時に最大となる場合、回路への負荷は高いためその分回路の寿命を縮めてしまう等の問題が考えられるが、このような確率が低減されることで回路自体の寿命が長くなるという効果が期待されうる。

１．５ 変換例１、２の一般化
上述の実施形態においては、４×４のピクセル配列５であって１つのピクセル列に位置するピクセル５０におけるピクセルデータがパラレル処理される場合について説明した。これを一般化すると、Ｍ×Ｎ（Ｍ≧２かつＮ≧２）のピクセル配列５に関してパラレル処理をすることとなる。例えば、図１８Ａ及び図１８Ｂは、トグルレートが最大となるピクセル配列５の変形例を例示するもので、図１８Ａに示されるものをパターンＡ２（パターンＡの変形例：４×９）、図１８Ｂに示されるものをパターンＢ２（パターンＢの変形例：４×５）と称する。これらに最適な変換について以下詳述する。

図１９は、図８Ａ及び図８Ｂに示される変換の変形例をパターンＡ２のピクセル配列５に適用した場合を示す図であり、特に図１９Ａには変換前のピクセル配列５ａ、図１９Ｂには変換後のピクセル配列５ｂが示されている。図示の通り、この変換は上述の変換例１の変形例であり、ピクセル列５２ｃのピクセルデータとピクセル列５３ｃのピクセルデータとを入れ替え、続いてピクセル列５５ｃのピクセルデータとピクセル列５６ｃのピクセルデータとを入れ替え、更にピクセル列５８ｃのピクセルデータとピクセル列５９ｃのピクセルデータとを入れ替えるものである。つまり幾何変換としては、ピクセル列５２ｃ、５３ｃからなる４×２の部分ピクセル配列５ｓと、ピクセル列５５ｃ、５６ｃからなる４×２の部分ピクセル配列５ｔと、ピクセル列５８ｃ、５９ｃからなる４×２の部分ピクセル配列５ｕとを、行方向に対称変換していることとなる。

変換前のピクセル配列５ａにおけるピクセル５０を参照すると、どのピクセル行も淡→濃→淡→濃→淡→濃→淡→濃→淡（又は濃→淡→濃→淡→濃→淡→濃→淡→濃）と推移しており、これは第１画像処理回路３１での消費電力が高いことを意味する。一方、変換後のピクセル配列５ｂにおけるピクセル５０を参照すると、どのピクセル行も淡→淡→濃→濃→濃→淡→淡→淡→濃（又は濃→濃→淡→淡→淡→濃→濃→濃→淡）と推移しており、変換前のピクセル配列５ａに比して濃淡が反転（ビットＢが全部反転）する頻度が減少している（１ピクセル行あたりの全部反転：８回→３回）。つまり、第２画像処理回路３３ａでの消費電力が第１画像処理回路３１での消費電力に比して低減されたこととなる。

図２０は、図１３Ａ及び図１３Ｂに示される変換の変形例をパターンＢ２のピクセル配列５に適用した場合を示す図であり、特に図２０Ａには変換前のピクセル配列５ａ、図２０Ｂには変換後のピクセル配列５ｂが示されている。図示の通り、この変換は上述の変換例２の変形例であり、ピクセル配列５においてピクセル列５１ｃ〜５４ｃからなる４×４の部分ピクセル配列５ｖを行列転置変換するものである（ピクセル列５５ｃについては変換していない）。つまり幾何変換としては、部分ピクセル配列５ｖを対角線に関して対称変換していることとなる。

変換前のピクセル配列５ａにおけるピクセル５０を参照すると、どのピクセル行も淡→濃→淡→濃→淡と推移しており、これは第１画像処理回路３１での消費電力が高いことを意味する。一方、変換後のピクセル配列５ｂにおけるピクセル５０を参照すると、ピクセル行５１ｒ、５３ｒでは濃淡が反転することがなく推移し、ピクセル行５２ｒ、５４ｒは、濃→濃→濃→濃→淡と推移し、変換前のピクセル配列５ａに比して濃淡が反転（ビットＢが全部反転）する頻度が減少している（１ピクセル行あたりの全部反転：４回→０又は１回）。つまり、第２画像処理回路３３ａでの消費電力が第１画像処理回路３１での消費電力に比して大幅に低減されたこととなる。

１．６ シリアル処理の場合
上述の実施形態においては、１つのピクセル列に位置するピクセル５０におけるピクセルデータがパラレル処理される場合について説明した。一方、ピクセル単位での処理が前提であれば、シリアル処理であってもよい。これを一般化すると、Ｍ×Ｎ（Ｍ≧１且つＮ≧２）のピクセル配列５に関してシリアル処理をすることとなる。図２１は、シリアル処理に係るピクセル配列５を説明するための概念図であり、ここでは４ピクセルの１次元ピクセル配列が示されている。このようなピクセル配列５に際して、以下、第１変換回路３２による変換を例示する。

＜変換例３＞
図２２Ａ及び図２２Ｂは、本発明の第１及び第２実施形態に係る第１変換回路３２を用いたピクセル配列５の変換の一例であってピクセル５０ｂのピクセルデータとピクセル５０ｃのピクセルデータとを入れ替える変換を示す図であり、特に図２２Ａには変換前のピクセル配列５ａ、図２２Ｂには変換後のピクセル配列５ｂが示されている。すなわち上述の変換例１をシリアル処理に適用したものであるといえる。

ところで、シリアル処理に係るピクセル配列５において消費電力が最大となる場合とは、１クロック毎に濃淡反転を繰り返すパターンが考えられる。図２３Ａ及び図２３Ｂは、図２２Ａ及び図２２Ｂに示される変換を、このようなピクセル配列５に適用した場合を示す図であり、特に図２３Ａには変換前のピクセル配列５ａ、図２３Ｂには変換後のピクセル配列５ｂが示されている。変換後のピクセル配列５ｂにおけるピクセル５０を参照すると、淡→淡→濃→濃と推移しており、変換前のピクセル配列５ａに比して濃淡が反転する頻度が減少している。つまり、第２画像処理回路３３ａでの消費電力が第１画像処理回路３１での消費電力に比して低減されたこととなる。なお、８ピクセルのシリアル処理であれば、淡→濃→淡→濃→淡→濃→淡→濃を淡→淡→淡→淡→濃→濃→濃→濃と変換してもよい。例えば、２ｋ番目のデータと２ｋ＋３番目のデータを交換してもよい（ｋ＝１，２）。

まとめると、シリアル処理の場合でも、このように第１変換回路３２を取り入れたことにより、本来消費電力が高いパターンのピクセル配列５を処理する場合にあっても第１画像処理回路３１での消費電力と第２画像処理回路３３ａでの消費電力が同時に最大となる状態が抑制されたことに留意されたい。

１．７ 動作の流れ
ここでは、以上のような構成、特徴を有するシステム１の動作を説明する。図２４は、本発明の第１実施形態に係る画像処理装置３を用いたシステム１の動作の流れを示すフローチャートである。以下、図１及び図２４を参照しながら、システム１の動作に係るステップＳ１〜Ｓ６について説明する。

［開始］
（ステップＳ１）
ビデオ信号発生源２（例えば、カメラや動画再生装置等）からビデオ信号が出力される。かかるビデオ信号は、上述のピクセル配列５の集合体であり、このピクセル配列５は、第１ピクセルデータ配列を有する。ここでいう第１ピクセルデータ配列とは、本来のビデオ信号が画像として保持すべきピクセルデータ配列が保たれている状態を指していることに留意されたい。また、ステップＳ２〜ステップＳ５において画像処理や変換処理が集中的に続くことから、当該ビデオ信号は圧縮をかけずに生データ（Ｒａｗ Ｄａｔａ）であることが好ましい（ステップＳ２に続く）。

（ステップＳ２）
第１画像処理回路３１が、先のピクセルデータ配列が入力されると例えばフロントガンマ処理等の所定の画像処理を実行し且つこれを後段へ出力する。かかる画像処理はピクセル単位で行われるものであれば特に限定されるものではない。画像処理後のピクセル配列５におけるピクセルデータは、画像処理によって変化するものの、本来のビデオ信号が画像として保持すべきピクセルデータ配列が保たれているので、ピクセル配列５は、依然として第１ピクセルデータ配列を有する（ステップＳ３に続く）。

（ステップＳ３）
第１変換回路３２が、先のピクセルデータ配列が入力されると上述の変換（例えば、変換例１）を実行する。すなわち、ピクセル配列５におけるピクセルデータ配列は、第１ピクセルデータ配列から第２ピクセルデータ配列に変換される（ステップＳ４に続く）。

（ステップＳ４）
第２画像処理回路３３ａが、先のピクセルデータ配列が入力されると例えばリアガンマ処理等の所定の画像処理を実行し且つこれを後段へ出力する。かかる画像処理は、第２ピクセルデータ配列に対して実行されるためピクセルデータの配置関係に依存しない画像処理に限定される。また、ピクセル配列５は、第２ピクセルデータ配列を有する（ステップＳ５に続く）。

（ステップＳ５）
第２変換回路３４が、先のピクセルデータ配列が入力されると第１変換回路３２によって実行された変換の逆変換を実行する。すなわち、ピクセル配列５におけるピクセルデータ配列は、第２ピクセルデータ配列から第１ピクセルデータ配列に再び変換される（ステップＳ６に続く）。

（ステップＳ６）
その後、画像処理がなされ且つ第１ピクセルデータ配列を有するピクセル配列が表示部４へと伝送され、表示部４がこれを画像として表示する。
［終了］

２．第２実施形態
図２５は、本発明の第２実施形態に係る画像処理装置３を用いたシステム１の構成概要を示す機能ブロック図である。第１実施形態と同様、システム１は、ビデオ信号発生源２と、画像処理装置３と、表示部４とを備えるものの、画像処理装置３の構成が異なる点に留意されたい。より詳細には、第２実施形態に係る画像処理装置３は、第１変換回路３２と第２変換回路３４との間に第２画像処理回路３３ａを設けずに、両者が通信バス３３ｂによって接続されている。

通信バス３３ｂは、ピクセル単位で情報の伝送を行うものであり、例えば、通信バス３３ｂは、フリップ・フロップを用いて、ピクセルデータ配列のタイミングを調整する。。そのため、第１変換回路３２による種々のピクセル単位の変換（第１．４〜１．６節参照）を実行することによって、第１画像処理回路３１での消費電力と通信バス３３ｂでの消費電力が同時に最大となる状態／確率が抑制／低減されることとなる。もちろん、不図示ではあるが第２変換回路３４の後段に更に画像処理回路等を設けてもよい。

３．その他の変形例
なお、これら変換はあくまでも例示であり限定されるものではない。なんらかの変換をすることで、第１画像処理回路３１での消費電力と第２画像処理回路３３ａでの消費電力が同時に最大となるピクセルデータ配列（第１ピクセルデータ配列）は、これ以下の消費電力となる別のピクセルデータ配列（第２ピクセルデータ配列）に変換されるためである。例えば、列データを入れ替えるように変換してもよいし、特に互いに隣接する列データを入れ替えるように変換してもよい。また、各ピクセル配列５の先頭列データに何らかの識別ビットを設ける等として、当該識別ビットに基づいて複数の変換例から適切な変換を選択可能に実施してもよいが、第１変換回路３２自体にも消費電力があることからやはりシンプルな構成のものが好ましい。なお、逆に、ピクセルデータ配列によっては変換前よりも変換後の方が大きな消費電力となる配列に変換される場合ももちろんあるが、同時に最大となる場合の確率の低減にはなんら影響がないといえる。

ピクセル毎に所定の規則に基づいて並び替えてもよい。例えば、図２６Ａ及び図２６Ｂ、並びに図２７Ａ及び図２７Ｂは、第１変換回路３２の変換に係る更なる変形例を示す図であり、特に図２６Ａ及び図２７Ａには変換前のピクセル配列５ａ、図２６Ｂ及び図２７Ｂには変換後のピクセル配列５ｂがそれぞれ示されている。このような規則に基づいて変換することによっても、第２画像処理回路３３ａでの消費電力が第１画像処理回路３１での消費電力に比して低減されることが確認できる。

また、別の態様によれば、画像処理回路及び変換回路を備えるコンピュータを、処理部として機能させ、複数のピクセルの集合体をピクセル配列と定義し、１つのピクセルに対応する複数ビットのデータを１つのピクセルデータと定義し、且つこれらピクセルデータの集合体をピクセルデータ配列と定義した場合において、前記変換回路は、前記画像処理回路から出力された第１ピクセルデータ配列が入力されると、これに含まれる各ピクセルデータの配置をピクセル単位で変換することによって第２ピクセルデータ配列に変換し、前記処理部には、前記変換回路から出力された前記第２ピクセルデータ配列が入力される、画像処理プログラムを提供することもできる。

また、かかるプログラムの機能を実装したコンピュータ読み取り可能な非一時的な記録媒体として提供することもできる。また、かかるプログラムを、インターネット等を介して配信することもできる。さらに、システム１を構成する各部は、同じ筐体に含まれてもよく、複数の筐体に分散配置されてもよい。

４．結言
以上のように、本実施形態によれば、２つの処理系において消費電力が同時に最大となる確率を低減した画像処理装置及び画像処理方法を提供することができる。なお、第１変換回路３２がない場合の回路構成に対して、本実施形態の回路構成の最小消費電力はほぼ同等である。例えば、消費電力が最小となる黒ベタ又は白ベタ画像（黒色又は白色ピクセルのみからなる画像）を入力した場合、そのピクセルデータの配置をピクセル単位で変換しても、黒ベタ又は白ベタ画像が出力される。このため、最小消費電力はほぼ同等である。

本発明に係る種々の実施形態を説明したが、これらは、例として提示したものであり、発明の範囲を限定することは意図していない。当該新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。当該実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１ ：システム
２ ：ビデオ信号発生源
３ ：画像処理装置
３１ ：第１画像処理回路
３２ ：第１変換回路
３３ａ ：第２画像処理回路
３３ｂ ：通信バス
３４ ：第２変換回路
４ ：表示部
５ ：ピクセル配列
５ａ ：ピクセル配列
５ｂ ：ピクセル配列
５ｓ ：部分ピクセル配列
５ｔ ：部分ピクセル配列
５ｕ ：部分ピクセル配列
５ｖ ：部分ピクセル配列
５０ ：ピクセル
５０ａ ：ピクセル
５０ｂ ：ピクセル
５０ｃ ：ピクセル
５０ｄ ：ピクセル
５０ｅ ：ピクセル
５０ｆ ：ピクセル
５０ｇ ：ピクセル
５０ｈ ：ピクセル
５１ｃ ：ピクセル列
５２ｃ ：ピクセル列
５３ｃ ：ピクセル列
５４ｃ ：ピクセル列
５５ｃ ：ピクセル列
５６ｃ ：ピクセル列
５８ｃ ：ピクセル列
５９ｃ ：ピクセル列
５１ｒ ：ピクセル行
５２ｒ ：ピクセル行
５３ｒ ：ピクセル行
５４ｒ ：ピクセル行
Ｐ１ ：ピクセルデータ
Ｐ１０ ：ピクセルデータ
Ｐ１１ ：ピクセルデータ
Ｐ１２ ：ピクセルデータ
Ｐ１３ ：ピクセルデータ
Ｐ１４ ：ピクセルデータ
Ｐ１５ ：ピクセルデータ
Ｐ１６ ：ピクセルデータ
Ｐ２ ：ピクセルデータ
Ｐ３ ：ピクセルデータ
Ｐ４ ：ピクセルデータ
Ｐ５ ：ピクセルデータ
Ｐ６ ：ピクセルデータ
Ｐ７ ：ピクセルデータ
Ｐ８ ：ピクセルデータ
Ｐ９ ：ピクセルデータ
ｂ１ ：ビットデータ
ｂ２ ：ビットデータ
ｂ３ ：ビットデータ
ｂ４ ：ビットデータ
ｂ５ ：ビットデータ
ｂ６ ：ビットデータ
ｂ７ ：ビットデータ
ｂ８ ：ビットデータ

Claims (12)

1. 画像処理回路を備える画像処理装置であって、第１及び第２変換回路と処理部を更に備え、
   複数のピクセルの集合体をピクセル配列と定義し、１つのピクセルに対応する複数ビットのデータを１つのピクセルデータと定義し、且つこれらピクセルデータの集合体をピクセルデータ配列と定義した場合において、
   前記第１変換回路は、前記画像処理回路から出力された第１ピクセルデータ配列が入力されると、これに含まれる各ピクセルデータの配置をピクセル単位で変換することによって第２ピクセルデータ配列に変換し、
   前記処理部は、前記変換回路から出力された前記第２ピクセルデータ配列を処理し、
   前記第２変換回路は、前記第１変換回路から出力され且つ前記処理部を介して前記第２ピクセルデータ配列が入力されると、これを前記第１ピクセルデータ配列に再び変換し、
   前記ピクセル配列は、Ｍ×Ｎピクセルの２次元配列であり、
   Ｍ≧２を満たし、列データであるＭ個のピクセルデータをパラレル処理し、
   Ｎ≧２を満たし、前記パラレル処理がＮ回行われる毎に前記変換を実行するように構成される、
   画像処理装置。
2. Ｍ＝Ｎを満たす、
   請求項１に記載の画像処理装置。
3. 前記第１変換回路は、前記第１ピクセルデータ配列における複数の列データを入れ替えることによって前記第２ピクセルデータ配列に変換して出力する、
   請求項１又は請求項２に記載の画像処理装置。
4. 前記複数の列データは互いに隣接する、
   請求項３に記載の画像処理装置。
5. 前記互いに隣接する列データは、３ｋ−１番目の列データと３ｋ番目の列データであり、
   １≦ｋ≦［Ｎ／３］（［］はガウス記号）を満たす、
   請求項４に記載の画像処理装置。
6. 前記第１変換回路は、前記第１ピクセルデータ配列の全部又は一部の正方行列を転置変換することによって前記第２ピクセルデータ配列に変換して出力する、
   請求項１又は請求項２に記載の画像処理装置。
7. 画像処理回路を備える画像処理装置であって、第１及び第２変換回路と処理部を更に備え、
   複数のピクセルの集合体をピクセル配列と定義し、１つのピクセルに対応する複数ビットのデータを１つのピクセルデータと定義し、且つこれらピクセルデータの集合体をピクセルデータ配列と定義した場合において、
   前記第１変換回路は、前記画像処理回路から出力された第１ピクセルデータ配列が入力されると、これに含まれる各ピクセルデータの配置をピクセル単位で変換することによって第２ピクセルデータ配列に変換し、
   前記処理部は、前記変換回路から出力された前記第２ピクセルデータ配列を処理するし、
   前記第２変換回路は、前記第１変換回路から出力され且つ前記処理部を介して前記第２ピクセルデータ配列が入力されると、これを前記第１ピクセルデータ配列に再び変換し、
   前記ピクセルデータ配列は、Ｎピクセルの１次元配列であり、
   Ｎ≧３を満たし、各ピクセルデータをシリアル処理し且つＮ個のピクセルデータ毎に前記変換を実行するように構成される、
   画像処理装置。
8. 前記第１変換回路は、前記第１ピクセルデータ配列のうち互いに隣接するピクセルデータを入れ替えることによって前記第２ピクセルデータ配列に変換して出力する、
   請求項７に記載の画像処理装置。
9. 前記互いに隣接するピクセルデータは、３ｋ−１番目のピクセルデータと３ｋ番目のピクセルデータであり、
   １≦ｋ≦［Ｎ／３］（［］はガウス記号）を満たす、
   請求項８に記載の画像処理装置。
10. 前記画像処理回路は、第１画像処理回路であり、
    前記処理部は、
    第２画像処理回路であり、
    前記第１変換回路から出力された前記第２ピクセルデータ配列に対し、前記第２ピクセルデータ配列の各ピクセルデータの位置関係には依存しない画像処理を実行する、
    請求項１〜請求項９の何れか１つに記載の画像処理装置。
11. 画像処理ステップを備える画像処理方法であって、第１及び第２変換ステップと処理ステップを更に備え、
    複数のピクセルの集合体をピクセル配列と定義し、１つのピクセルに対応する複数ビットのデータを１つのピクセルデータと定義し、且つこれらピクセルデータの集合体をピクセルデータ配列と定義した場合において、
    前記第１変換ステップでは、前記画像処理ステップにおいて出力された第１ピクセルデータ配列を、これに含まれる各ピクセルデータの配置をピクセル単位で変換することによって第２ピクセルデータ配列に変換し、
    前記処理ステップでは、前記変換ステップにおいて変換された前記第２ピクセルデータ配列を処理し、
    前記第２変換ステップでは、前記第１変換ステップにおいて出力され且つ前記処理ステップを経て前記第２ピクセルデータ配列が入力されると、これを前記第１ピクセルデータ配列に再び変換し、
    前記ピクセル配列は、Ｍ×Ｎピクセルの２次元配列であり、
    Ｍ≧２を満たし、列データであるＭ個のピクセルデータをパラレル処理し、
    Ｎ≧２を満たし、前記パラレル処理がＮ回行われる毎に前記変換を実行する、
    画像処理方法。
12. 画像処理ステップを備える画像処理方法であって、第１及び第２変換ステップと処理ステップを更に備え、
    複数のピクセルの集合体をピクセル配列と定義し、１つのピクセルに対応する複数ビットのデータを１つのピクセルデータと定義し、且つこれらピクセルデータの集合体をピクセルデータ配列と定義した場合において、
    前記第１変換ステップでは、前記画像処理ステップにおいて出力された第１ピクセルデータ配列を、これに含まれる各ピクセルデータの配置をピクセル単位で変換することによって第２ピクセルデータ配列に変換し、
    前記処理ステップでは、前記変換ステップにおいて変換された前記第２ピクセルデータ配列を処理し、
    前記第２変換ステップでは、前記第１変換ステップにおいて出力され且つ前記処理ステップを経て前記第２ピクセルデータ配列が入力されると、これを前記第１ピクセルデータ配列に再び変換し、
    前記ピクセルデータ配列は、Ｎピクセルの１次元配列であり、
    Ｎ≧３を満たし、各ピクセルデータをシリアル処理し且つＮ個のピクセルデータ毎に前記変換を実行する
    画像処理方法。