JP6330924B2 - Power semiconductor module - Google Patents
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Description
この発明は、パワー半導体モジュールに関し、特に、複数の電極パッドが設けられた上面を有する基板、複数の電極パッドにそれぞれ接続される複数のリード、および複数の電極パッドの1つまたは複数のリードの1つに実装されたパワー半導体素子を備える、パワー半導体モジュールに関する。 The present invention relates to a power semiconductor module, and in particular, a substrate having an upper surface provided with a plurality of electrode pads, a plurality of leads respectively connected to the plurality of electrode pads, and one or more leads of the plurality of electrode pads. The present invention relates to a power semiconductor module including a power semiconductor element mounted on one.
特許文献1の図2に描かれた構造によれば、リードの先端は基板上の電極にはんだ付けされるところ、リードの先端の面積は電極の面積よりも小さくされる。このような構造が適用されたパワー半導体モジュール1は、たとえば図15(A)〜図15(B)および図16(A)〜図16(C)に示すように構成される。
According to the structure depicted in FIG. 2 of
なお、図15(A)はパワー半導体モジュール1の上面を示し、図15(B)はパワー半導体モジュール1の下面を示す。図16(A)はパワー半導体モジュール1の側面を示し、図16(B)はパワー半導体モジュール1の或る垂直断面を示し、図16(C)はパワー半導体モジュール1の或る水平断面を示す。
15A shows the upper surface of the
図16(B)および図16(C)から分かるように、リード2の先端の面積は基板3に設けられた電極パッド4の面積よりも小さい。このため、図17(A)および図17(B)に示すように、はんだ5はフィレットを形成する。これによって、リード2と電極パッド4との接続強度ひいては接続信頼性が確保される。
As can be seen from FIGS. 16B and 16C, the area of the tip of the
しかし、リード2の先端の面積が電極パッド4の面積よりも小さければ、リード2と基板3との合わせズレが生じたときに、絶縁耐圧を維持できないおそれがある。つまり、合わせズレが生じていない状態を示す図18(A)と合わせズレが生じている状態を示す図18(B)とを比較すれば分かるように、隣接する電極パッド4,4の間のギャップGはズレ量が大きい場合に小さくなり、これによって絶縁耐圧を維持できないおそれがある。なお、図18(A)〜図18(B)では、はんだ5の図示を省略している。
However, if the area of the tip of the
また、はんだ5は、図19(A)および図19(B)に示すようにリード2の上面に吸い上がったり、図20(A)および図20(B)に示すようにリード2の上面に飛んだりするおそれがある。リード2の上面には、フラックス残渣7が吸い上がったり、飛んだりするおそれもある。
Further, the
したがって、リード2の上面にパワー半導体素子6を搭載ないし実装すると、パワー半導体素子6がはんだ5の影響で傾いたり、パワー半導体素子6の下面に隙間が生じたりする場合がある。つまり、特許文献1の図2に描かれた構造をパワー半導体モジュール1に適用すると、パワー半導体モジュール1の品質の低下が懸念される。
Therefore, when the
それゆえに、この発明の主たる目的は、リードの先端の面積と基板上の電極の面積との大小関係に起因する品質の低下を抑えることができる、パワー半導体モジュールを提供することである。 Therefore, a main object of the present invention is to provide a power semiconductor module capable of suppressing deterioration in quality due to the size relationship between the area of the tip of the lead and the area of the electrode on the substrate.
この発明に係るパワー半導体モジュールは、複数の電極パッドが設けられた上面を有する基板、複数の電極パッドにそれぞれ接続され、フレームから切り離されてなる複数のリード、および複数の電極パッドの1つまたは複数のリードの1つに実装されたパワー半導体素子を備えるパワー半導体モジュールであって、複数のリードはフレームと一体化された状態で複数の電極パッドにそれぞれ接続される部材であり、複数のリードの各々の先端には対象電極パッドの上面の面積を上回る面積を有して対象電極パッドの上面に接合される接合面が形成される。 The power semiconductor module according to the present invention includes a substrate having an upper surface provided with a plurality of electrode pads, a plurality of leads connected to the plurality of electrode pads and separated from the frame, and one of the plurality of electrode pads or A power semiconductor module including a power semiconductor element mounted on one of a plurality of leads, wherein the plurality of leads are members respectively connected to the plurality of electrode pads in a state of being integrated with the frame. Each of the tips has a bonding surface that has an area larger than the area of the upper surface of the target electrode pad and is bonded to the upper surface of the target electrode pad.
好ましくは、接合面は所定値を下回る範囲での合わせズレを許容して対象電極パッドの上面に接合され、接合面の中心を対象電極パッドの上面の中心に合わせたときの接合面の外縁から対象電極パッドの上面の外縁までの距離は所定値以上の値を示す。 Preferably, the bonding surface is bonded to the upper surface of the target electrode pad while allowing misalignment in a range below a predetermined value, and from the outer edge of the bonding surface when the center of the bonding surface is aligned with the center of the upper surface of the target electrode pad. The distance to the outer edge of the upper surface of the target electrode pad is a value greater than or equal to a predetermined value.
好ましくは、接合面の中心を対象電極パッドの上面の中心に合わせたときの接合面の外縁から対象電極パッドの上面の外縁までの距離は0.1mm以上の値を示す。 Preferably, the distance from the outer edge of the bonding surface to the outer edge of the upper surface of the target electrode pad when the center of the bonding surface is aligned with the center of the upper surface of the target electrode pad is 0.1 mm or more.
好ましくは、対象電極パッドの上面の面積は接合面の面積の40%以上であり、より好ましくは70%以上である。 Preferably, the area of the upper surface of the target electrode pad is 40% or more of the area of the bonding surface, more preferably 70% or more.
好ましくは、基板は上面に絶縁膜または絶縁基板が形成された金属製の基板である。 Preferably, the substrate is a metal substrate having an insulating film or an insulating substrate formed on the upper surface.
さらに好ましくは、絶縁基板は樹脂またはセラミックを材料とする。 More preferably, the insulating substrate is made of resin or ceramic.
複数のリードを複数の電極パッドに接続する段階では、複数のリードはフレームと接続されることで一体化されており、リード間の距離は固定的である。また、複数のリードの各々の先端に形成された接合面は、対象電極パッドの上面に接合される。これを踏まえて、接合面の面積は対象電極パッドの上面の面積よりも大きくされる。この結果、フレームの合わせズレが生じたときに平面視で電極パッドが接合面の外縁よりも外側にはみ出す可能性が低くなり、ひいてはリード間の絶縁不良が生じる懸念が軽減される。 At the stage of connecting the plurality of leads to the plurality of electrode pads, the plurality of leads are integrated by being connected to the frame, and the distance between the leads is fixed. Further, the bonding surface formed at the tip of each of the plurality of leads is bonded to the upper surface of the target electrode pad. Based on this, the area of the bonding surface is made larger than the area of the upper surface of the target electrode pad. As a result, when the frame is misaligned, the possibility that the electrode pad protrudes outside the outer edge of the joint surface in a plan view is reduced, thereby reducing the possibility of an insulation failure between the leads.
また、リードの先端に形成された接合面の面積を対象電極パッドの上面の面積よりも大きくすることで、はんだやフラックス残渣がリードの上面に吸い上がったり飛んだりする可能性が低くなり、リードの上面に対するパワー半導体素子の実装不良が生じる懸念が軽減される。 In addition, by making the area of the joint surface formed at the tip of the lead larger than the area of the upper surface of the target electrode pad, the possibility of solder or flux residue being sucked up or flying to the upper surface of the lead is reduced. The concern that a mounting failure of the power semiconductor element on the upper surface may be reduced.
これによって、リードの先端に形成された接合面の面積と電極パッドの上面の面積との大小関係に起因するパワー半導体モジュールの品質の低下を抑えることができる。 As a result, it is possible to suppress the deterioration of the quality of the power semiconductor module due to the size relationship between the area of the bonding surface formed at the tip of the lead and the area of the upper surface of the electrode pad.
この発明の上述の目的,その他の目的,特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。 The above object, other objects, features and advantages of the present invention will become more apparent from the following detailed description of embodiments with reference to the drawings.
図1(A)〜図1(B)および図2(A)〜図2(C)を参照して、この実施例のパワー半導体モジュール10は、パワー半導体素子(FET)18a〜18b,制御用の集積回路20などを組み込んで1パッケージ化した電源用パワー半導体モジュールであり、上面および下面が長方形をなす基板12を含む。なお、図2(B)および図2(C)にはチップ部品等は描かれていないが、実際には各種の部品が搭載されている。
Referring to FIGS. 1A to 1B and FIGS. 2A to 2C, a
基板12は、その上面に絶縁膜が形成された金属製の基板であり、厳密には、薄膜状の絶縁層121とこれを支持する板状の導電層122とによって形成される。絶縁層121の表面には、図示しない回路パターンが設けられ、パワー半導体素子18a〜18b,集積回路20などは回路パターンと電気的に接続される。また、基板12の側面および上面は封止樹脂26によって封止される一方、基板12の下面(厳密には導電層122の下面)は外部に露出する。パワー半導体モジュール10で発生した熱は、このような基板12を経て外部に放出される。
The
なお、この実施例では、基板12の上面または下面が描く長方形の長辺および短辺に沿ってX軸およびY軸がそれぞれ割り当てられ、基板12の上面または下面に直交する方向にZ軸が割り当てられる。また、図示は省略するが、X軸,Y軸およびZ軸の原点は基板12の中心に割り当てられる。
In this embodiment, the X axis and the Y axis are respectively assigned along the long and short sides of the rectangle drawn by the upper surface or the lower surface of the
図2(B)および図2(C)から分かるように、基板12の上面には、銅を材料とする電極パッド14a〜14hが設けられる。電極パッド14a〜14hの各々の上面または下面は、長方形をなす。電極パッド14a〜14hのいずれについても、上面はZ軸方向の正側を向き、長方形の長辺はX軸に沿って延び、長方形の短辺はY軸に沿って延びる。また、電極パッド14a〜14cはX軸方向において原点よりも負側の位置をY軸方向に並び、電極パッド14d〜14hはX軸方向において原点よりも正側の位置をY軸方向に並ぶ。
As can be seen from FIGS. 2B and 2C,
ただし、電極パッド14bの上面の面積は電極パッド14aの上面の面積と一致する一方、電極パッド14cの上面の面積は電極パッド14bの上面の面積よりも小さい。また、電極パッド14d〜14hの各々の上面の面積は、電極パッド14cの上面の面積よりも小さく、かつ互いに一致する。
However, the area of the upper surface of the
また、電極パッド14aおよび14bの間隔は電極パッド14bおよび14cの間隔と一致し、電極パッド14dおよび14eの間隔は電極パッド14fおよび14gの間隔と一致し、電極パッド14fおよび14gの間隔は電極パッド14gおよび14hの間隔と一致する。ただし、電極パッド14eおよび14fの間隔は、電極パッド14dおよび14eの間隔よりも広くされる。
The distance between the
銅を主な材料とするリード16a〜16hはそれぞれ、電極パッド14a〜14hと電気的に接続される。より詳しく説明すると、リード16a〜16hの各々は、対象電極パッドと接続される一方端と封止樹脂26の外側に突出した他方端とを有して、X軸方向に延在する。また、図3(A)〜図3(B),図4(A)〜図4(B),図5(A)〜図5(B),図6(A)〜図6(B),図7(A)〜図7(B)に拡大して示すように、リード16a〜16hの各々は一方端の近傍でZ軸方向に屈曲してからX軸方向に延び、屈曲位置から先の部分が接合部161a〜161hとされる。接合部161a〜161hの各々の下面は、対象電極パッドの上面と接合するための接合面となり、はんだ24によって対象電極パッドの上面と接合される。
接合面の面積は、対象電極パッドの上面の面積を上回る。したがって、接合面の中心を対象電極パッドの上面の中心と合わせると、対象電極パッドの上面は平面視で接合面によって覆われる。つまり、接合面は、対象電極パッドの上面が描く輪郭ないし外縁の内側に収まる。 The area of the bonding surface exceeds the area of the upper surface of the target electrode pad. Therefore, when the center of the bonding surface is aligned with the center of the upper surface of the target electrode pad, the upper surface of the target electrode pad is covered with the bonding surface in plan view. In other words, the bonding surface is within the outline or outer edge drawn by the upper surface of the target electrode pad.
図3(A)および図4(A)を参照して、リード16a〜16bについては、接合部161aの幅がリード16aの他の部分の幅よりも広くされ、接合部161bの幅がリード16bの他の部分の幅よりも広くされる。接合部161aの上面にはパワー半導体素子18aが実装ないし搭載され、接合部161bの上面にはパワー半導体素子18bが実装ないし搭載される。これに対して、図5(A)に示すように、リード16cについては、接合部161cの幅はリード16cの他の部分の幅と一致する。また、接合部161cの上面に素子が実装ないし搭載されることはない。
Referring to FIGS. 3A and 4A, for
パワー半導体素子18aはボンディングワイヤW1によってリード16bの接合部161bと接続され、パワー半導体素子18bはボンディングワイヤW2によってリード16cの接合部161cと接続される。なお、ボンディングワイヤW1〜W2はアルミニウムを主な材料とする。
The
図6(A)〜図6(B)を参照して、リード16d〜16fについては、接合部161dがボンディングワイヤW3によって基板12上の回路パターンと接続され、接合部161eがボンディングワイヤW4によって基板12上の回路パターンと接続され、接合部161fがボンディングワイヤW5によって基板12上の回路パターンと接続される。なお、ボンディングワイヤW3〜W5は金を主な材料とする。なお、図7(A)〜図7(B)に示すように、リード16gおよび16hについては、接合部161gおよび161hが電極パッド14gおよび14hとそれぞれ接続されるに留まる。
Referring to FIGS. 6A to 6B, for
図2(B)および図2(C)に戻って、基板12の上面にはまた、集積回路20が実装される。このとき、集積回路20の脚は、基板12の上面に設けられた電極パッド22と接合される。電極パッド22との接合には、上述と同様、はんだ24が用いられる。
Returning to FIGS. 2B and 2C, the
上述のように、接合面の面積は対象電極パッドの上面の面積を上回るところ、各面積の関係は以下のとおりである。 As described above, the area of the bonding surface exceeds the area of the upper surface of the target electrode pad, and the relationship between the areas is as follows.
パワー半導体モジュール10の製造工程のうち、リード16a〜16hを電極パッド14a〜14hに接続する工程では、リード16a〜16hは図8に示すようにフレームFR1およびタイバーTB1,TB2と一体化されており、リード間距離は固定的である。また、この工程では、X軸方向およびY軸方向の各々において、所定値を下回る範囲でのフレームFR1およびタイバーTB1,TB2の合わせズレが許容される。なお、フレームFR1およびタイバーTB1,TB2は、リード16a〜16hが電極パッド14a〜14hに接続され、封止樹脂26により封止された後に切断される。また、所定値は、一般的に用いられる製造設備から、およそ0.1mmである。
In the process of manufacturing the
これを踏まえて、接合面の面積および対象電極パッドの上面の面積は、各面の中心を合わせた状態において、接合面の外縁から対象電極パッドの上面の外縁までの距離が所定値以上の値を示すように、調整される。 Based on this, the area of the bonding surface and the area of the upper surface of the target electrode pad are such that the distance from the outer edge of the bonding surface to the outer edge of the upper surface of the target electrode pad is equal to or greater than a predetermined value when the centers of the surfaces are aligned. To be adjusted.
この結果、図9(A)に示すように合わせズレが生じていない状態は言うまでもなく、図9(B)に示すように所定値を下回る合わせズレが生じている状態においても、接合部161aおよび161bの間および接合部161bおよび161cの間に所定のキャップGsが確保される。つまり、フレームFR1の合わせズレが生じたときに平面視で電極パッド14a〜14hが接合部161a〜161hの外縁よりも外側にはみ出す可能性が低くなり、ひいては隣り合う2つのリード間で絶縁不良が生じる懸念が軽減される。
As a result, it goes without saying that no misalignment occurs as shown in FIG. 9A, and even in a state where misalignment below a predetermined value occurs as shown in FIG. A predetermined cap Gs is secured between 161b and between the
また、接合面の面積を対象電極パッドの上面の面積よりも大きくすることで、はんだ24またはフラックス残渣が接合部161a〜161hの上面に吸い上がったり飛んだりする可能性が低くなる。これによって、パワー半導体素子18aまたは18bが傾いて実装されたり、パワー半導体素子18aまたは18bの下面に隙間が生じたりするなどの実装不良が生じる懸念が軽減される。
Moreover, by making the area of the bonding surface larger than the area of the upper surface of the target electrode pad, the possibility that the
さらに、接合部161a〜161hの上面へのフラックス残渣の付着は、ボンディングワイヤW1〜W5の接続不良を引き起こし、さらに接合部161a〜161hと封止樹脂26との間の剥離による水分の浸入の原因となるところ、接合面の面積を対象電極パッドの上面の面積よりも大きくすることで、このような懸念も軽減される。
Further, the adhesion of the flux residue to the upper surfaces of the
なお、接合面の外縁から対象電極パッドの上面の外縁までの距離を所定値以上にするとの上述の説明は、対象電極パッドの上面の面積の上限を規定したものである。以下では、パワー半導体素子18aおよび18bが実装されるリード16aおよび16bに注目して、その接合対象である電極パッド14aおよび14bの上面の面積の下限について説明する。
The above description that the distance from the outer edge of the bonding surface to the outer edge of the upper surface of the target electrode pad is a predetermined value or more defines the upper limit of the area of the upper surface of the target electrode pad. Hereinafter, focusing on the
図10(A)および図10(B)を参照して、パワー半導体素子18aで発生した熱は、接合部161a,はんだ24および電極パッド14aを経て基板12に伝達される。同様に、パワー半導体素子18bで発生した熱は、接合部161b,はんだ24および電極パッド14bを経て基板12に伝達される。
Referring to FIGS. 10A and 10B, the heat generated in
図10(A)では、電極パッド14aまたは14bの上面の面積を接合部161aまたは161bの接合面の面積で割った面積比を横軸とし、先述した面積比が1である場合の熱抵抗を1とした時に対する比率を縦軸としており、熱抵抗は、電極パッド14aまたは14bの上面の面積が小さくなるほど増大する。横軸の面積比が40%以下になると熱抵抗比は大きく増大することから、電極パッド14aまたは14bの上面の面積は、好ましくは、接合部161aまたは161bの接合面の面積に対して40%以上の大きさを示すように調整される。これによって、放熱性能の低下を回避することができる。
In FIG. 10A, the horizontal axis represents the area ratio obtained by dividing the area of the upper surface of the
なお、より好ましくは、熱抵抗比が1.5倍程度以下となる面積比70%以上となるように、電極パッド14aまたは14bの上面の面積の大きさが調整される。
More preferably, the size of the area of the upper surface of the
なお、この実施例では、基板12の下面を外部に露出させるようにしている(図1(B),図2(B)参照)。しかし、図11(A)および図11(B)に示すように、基板12の全面を封止樹脂26で封止するようにしてもよい。
In this embodiment, the lower surface of the
また、この実施例では、基板12は、薄膜状の絶縁層121とこれを支持する板状の導電層122とによって形成される。しかし、図12(A)および図12(B)に示すように、樹脂製またはセラミック製の基板12´を基板12の代わりに採用するようにしてもよく、さらには図13(A)および図13(B)に示すように、基板12´の全面を封止樹脂26で封止するようにしてもよい。また、より厚い樹脂製またはセラミック製の絶縁基板(図示省略)を絶縁層121の代わりに採用するようにしてもよい。
In this embodiment, the
この場合、基板12´または厚めの絶縁基板を多層化することで、より複雑な回路構成のパワー半導体モジュールを実現することができる。 In this case, a power semiconductor module having a more complicated circuit configuration can be realized by multilayering the substrate 12 'or a thick insulating substrate.
図14(A)〜図14(B)を参照して、他の実施例のパワー半導体モジュール30もまた、パワー半導体素子38a〜38bなどを組み込んで1パッケージ化した電源用パワー半導体モジュールであり、上面および下面が長方形をなす基板32を含む。なお、図14(A)および図14(B)にはチップ部品等は描かれていないが、実際には各種の部品が搭載されている。
Referring to FIGS. 14A to 14B, the
基板32は、薄膜状の絶縁層321とこれを支持する板状の導電層322とによって形成される。絶縁層321の表面には、図示しない回路パターンが設けられ、パワー半導体素子38a〜38bなどは回路パターンと電気的に接続される。また、基板32の側面および上面は封止樹脂40によって封止される一方、基板32の下面は外部に露出する。パワー半導体モジュール30で発生した熱は、このような基板32を経て外部に放出される。
The
この実施例でも、基板32の上面または下面が描く長方形の長辺および短辺に沿ってX軸およびY軸がそれぞれ割り当てられ、基板32の上面または下面に直交する方向にZ軸が割り当てられる。
Also in this embodiment, the X axis and the Y axis are respectively assigned along the long side and the short side of the rectangle drawn by the upper surface or the lower surface of the
基板32の上面には、銅を材料とする電極パッド34a〜34hが設けられる。電極パッド34a〜34hの各々の上面または下面は、長方形をなす。電極パッド34a〜34hのいずれについても、上面はZ軸方向の正側を向き、長方形の長辺はX軸に沿って延び、長方形の短辺はY軸に沿って延びる。また、電極パッド34a〜34dはX軸方向において原点よりも負側の位置をY軸方向に並び、電極パッド34e〜34hはX軸方向において原点よりも正側の位置をY軸方向に並ぶ。
On the upper surface of the
さらに、上面の面積は、電極パッド34bおよび34cの間で一致し、電極パッド34gおよび34hの間で一致し、電極パッド34aおよび34dの間で一致し、さらに電極パッド34eおよび34fの間で一致する。ただし、電極パッド34eの上面の面積は電極パッド34bの上面の面積よりも小さく、電極パッド34aの上面の面積は電極パッド34eの上面の面積よりも小さい。
Further, the area of the upper surface is coincident between the
また、電極パッド34aおよび34bの間隔は、電極パッド34bおよび34cの間隔および電極パッド34cおよび34dの間隔の各々と一致する。さらに、電極パッド34eおよび34gの間隔は電極パッド34hおよび34fの間隔と一致する。ただし、電極パッド34eおよび34gの間隔は、電極パッド34aおよび34bの間隔よりも狭くされる。
Further, the distance between the
銅を主な材料とするリード36a〜36fはそれぞれ、電極パッド34a〜34fと電気的に接続される。より詳しく説明すると、リード36a〜36fの各々は、対象電極パッドと接続される一方端と封止樹脂40の外側に突出した他方端とを有して、X軸方向に延在する。また、リード36a〜36fの各々は一方端の近傍でZ軸方向に屈曲してからX軸方向に延び、屈曲位置から先の部分が接合部361a〜361fとされる。接合部361a〜361fの各々の下面は、対象電極パッドの上面と接合するための接合面となり、はんだ24によって対象電極パッドの上面と接合される。
接合面の面積は、対象電極パッドの上面の面積を上回る。したがって、接合面の中心を対象電極パッドの上面の中心と合わせると、対象電極パッドの上面は平面視で接合面によって覆われる。つまり、接合面は、対象電極パッドの上面が描く輪郭ないし外縁の内側に収まる。 The area of the bonding surface exceeds the area of the upper surface of the target electrode pad. Therefore, when the center of the bonding surface is aligned with the center of the upper surface of the target electrode pad, the upper surface of the target electrode pad is covered with the bonding surface in plan view. In other words, the bonding surface is within the outline or outer edge drawn by the upper surface of the target electrode pad.
リード36b〜36cについては、接合部361bの幅がリード36bの他の部分の幅よりも広くされ、接合部361cの幅がリード36cの他の部分の幅よりも広くされる。これに対して、リード36a,36d,36eおよび36fについては、接合部361a,361d,361eおよび361fの幅はリード36a,36d,36eおよび36fの他の部分の幅と一致する。
Regarding the
リード36aの接合部361aは、ボンディングワイヤW6によって基板12上の回路パターンと接続され、リード36dの接合部361dは、ボンディングワイヤW7によって基板12上の回路パターンと接続される。また、リード36bの接合部361bは、ボンディングワイヤW8によって電極パッド34gと接続され、リード36cの接合部361cは、ボンディングワイヤW9によって電極パッド34hと接続される。
The
さらに、パワー半導体素子38aは、電極パッド34gに搭載され、ボンディングワイヤW10によってリード36eの接合部361eと接続される。また、パワー半導体素子38bは、電極パッド34hに搭載され、ボンディングワイヤW11によってリード36fの接合部361fと接続される。ボンディングワイヤW6〜W7は金を主な材料とし、ボンディングワイヤW8〜W11はアルミニウムを主な材料とする。
Further, the
この実施例でも、リード36a〜36fは図示しないフレームと一体化された状態で電極パッド34a〜34fに接続される。また、リード36a〜36fを電極パッド34a〜34fに接続する工程では、X軸方向およびY軸方向の各々において、所定値(=0.1mm)を下回る範囲でのフレームの合わせズレが許容される。
Also in this embodiment, the
これを踏まえて、接合面の面積および対象電極パッドの上面の面積は、各面の中心を合わせた状態において、接合面の外縁から対象電極パッドの上面の外縁までの距離が所定値以上の値を示すように、調整される。これによって、上述の実施例と同様、パワー半導体モジュール30の品質ないし電気的接続の信頼性が維持される。
Based on this, the area of the bonding surface and the area of the upper surface of the target electrode pad are such that the distance from the outer edge of the bonding surface to the outer edge of the upper surface of the target electrode pad is equal to or greater than a predetermined value when the centers of the surfaces are aligned. To be adjusted. As a result, the quality of the
また、この実施例のパワー半導体モジュール30では、上述の実施例のパワー半導体モジュール10と異なり、パワー半導体素子38aおよび38bが電極パッド34gおよび34hに搭載される。このため、パワー半導体素子38aおよび38bで発生した熱の多くは、ワイヤW8およびW10を経てリード36bおよび36cではなく、基板32をなす導電層322から外部に放出される。
Further, in the
なお、図14(A)および図14(B)に示すパワー半導体モジュール30の構成の一部は、矛盾しない範囲で、図13(B)までに示すパワー半導体モジュール10の構成に変更することができる。
Note that part of the configuration of the
10,30 …パワー半導体モジュール
12,32 …基板
14a〜14h,34a〜34h …電極パッド
16a〜16h,36a〜36f …リード
18a〜18b,38a〜38b …パワー半導体素子
FR1 …フレームDESCRIPTION OF
Claims (8)
前記複数の電極パッドにそれぞれ接続され、フレームから切り離されてなる複数のリード、および
前記複数の電極パッドの1つまたは前記複数のリードの1つに実装されたパワー半導体素子を備えるパワー半導体モジュールであって、
前記複数のリードは前記フレームと一体化された状態で前記複数の電極パッドにそれぞれ接続される部材であり、
前記複数のリードの各々の先端には対象電極パッドの上面の面積を上回る面積を有して前記対象電極パッドの上面に接合される接合面が形成される、パワー半導体モジュール。A substrate having an upper surface provided with a plurality of electrode pads;
A power semiconductor module comprising: a plurality of leads each connected to the plurality of electrode pads and separated from a frame; and a power semiconductor element mounted on one of the plurality of electrode pads or one of the plurality of leads. There,
The plurality of leads are members respectively connected to the plurality of electrode pads in an integrated state with the frame;
A power semiconductor module, wherein a bonding surface that is bonded to the upper surface of the target electrode pad is formed at a tip of each of the plurality of leads, and has an area that exceeds an area of the upper surface of the target electrode pad.
前記接合面の中心を前記対象電極パッドの上面の中心に合わせたときの前記接合面の外縁から前記対象電極パッドの上面の外縁までの距離は前記所定値以上の値を示す、請求項1記載のパワー半導体モジュール。The bonding surface is bonded to the upper surface of the target electrode pad to allow misalignment in a range below a predetermined value,
The distance from the outer edge of the said joint surface when the center of the said joint surface is matched with the center of the upper surface of the said object electrode pad shows the value more than the said predetermined value from the outer edge of the upper surface of the said object electrode pad. Power semiconductor module.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015022076 | 2015-02-06 | ||
JP2015022076 | 2015-02-06 | ||
PCT/JP2015/081916 WO2016125363A1 (en) | 2015-02-06 | 2015-11-13 | Power semiconductor module |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2016125363A1 JPWO2016125363A1 (en) | 2017-10-26 |
JP6330924B2 true JP6330924B2 (en) | 2018-05-30 |
Family
ID=56563720
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016573185A Active JP6330924B2 (en) | 2015-02-06 | 2015-11-13 | Power semiconductor module |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP6330924B2 (en) |
WO (1) | WO2016125363A1 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112204739B (en) | 2018-06-20 | 2024-03-15 | 罗姆股份有限公司 | Semiconductor device with a semiconductor layer having a plurality of semiconductor layers |
CN115335991A (en) * | 2020-04-01 | 2022-11-11 | 罗姆股份有限公司 | Electronic device |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0878619A (en) * | 1994-09-07 | 1996-03-22 | Hitachi Ltd | Semiconductor device for electric power |
JP2003007765A (en) * | 2001-06-22 | 2003-01-10 | Canon Inc | Tab tape and bonding method |
JP5341339B2 (en) * | 2006-10-31 | 2013-11-13 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | Circuit equipment |
WO2012114857A1 (en) * | 2011-02-24 | 2012-08-30 | 株式会社村田製作所 | Electronic-component-mounting structure |
-
2015
- 2015-11-13 JP JP2016573185A patent/JP6330924B2/en active Active
- 2015-11-13 WO PCT/JP2015/081916 patent/WO2016125363A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
WO2016125363A1 (en) | 2016-08-11 |
JPWO2016125363A1 (en) | 2017-10-26 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170720 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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