JP6298234B2 - 放射線検出器用半導体構造および放射線検出器 - Google Patents

Description

発明の詳細な説明

〔技術分野〕
本発明は、半導体放射線検出器の分野における技術、特に、アバランシェフォトトランジスタに関する。
〔背景技術〕
単一光子検出用放射線レシーバーにおいて、アバランシェ効果を利用して信号増幅を行う半導体検出器がしばしば用いられている。

現在使われている構成は、単一光子検出のために電界強度をブレークスルー電界強度よりも高く保つ機構、いわゆるガイガーモードを必要とする一方で、検出後は、その後素早く来る別の光子を検出できるようにブレークスルー電界を減少させる、いわゆる「ケンチング」を可能にしなければならない。

ここで、半導体の外部に位置した抵抗器や半導体回路を用いた受動的方法および半導体に能動的に組み込まれた改良型が存在し、それぞれに異なる利点や欠点がある。

このケンチング（「ケンチング」）をモノリシック集積する試みが数年にわたって行われている。これにより二つの利点がもたらされる。一つは、検出器の放射線に面する半導体面の利用を記載した、いわゆる充填率に関する利点である。もう一つは、検出目的で使用されない無駄な時間を減少させるという時間的利点である。

これらの解決策の一つにより、アバランシェ効果と「ケンチング」とを一つのモノリシック構造に結合する方法が提供される。この解決策の主な欠点は、信頼できる機能を確保し適切な動作点を見つけるためにかなり低抵抗の半導体層を用いなければならないということである。加えて、この低抵抗に関連した機能的制約により、得られる技術的窓がかなり狭くなるため、半導体構造の形状寸法や層厚を精密に調整しなければならないということ欠点もある。典型的には、ウェハーの中央からエッジにかけてのエピタキシャル層厚の変動が避けられず、収量の大きな損失につながる。

加えて、低抵抗半導体基板をそのまま用いるということは、かなり小さな画素形状に機能を制限することを示唆する。これは、本質的に、低抵抗基板では小さな層厚しか空乏できず、その後かなり素早くブレークスルー電界強度に到達するためである。これに直接関連した「浮遊」構造の大きな静電容量により、機能に必要な電位揺動が大きく制限される。これにより、そのような構造に対して適切な動作点をより見つけにくくなる。

加えて、非常に小さな画素への制限は、後者が高い量子収量を確保するのに必要な密度と相まって、いわゆる「アフターパルシング」が大きな問題となる。アバランシェプロセスの各マイクロプラズマにおいて、高エネルギーの移動する電荷担体により、個々の放射光子が自然発生する。これらの光子は、半導体結晶内ですべての空間方向に放射することができる。この放射線スペクトルは、これらの個々の光子が結晶に吸収されるまで平均して７〜８マイクロメートル放射することができる構成である。もし低抵抗基板で実現できるのが約４マイクロメートルまでの画素形状の構造のみであるならば、また、高い量子収量を実現するために、二つの画素間のギャップ領域がかなり小さく設計されているのであれば、この種の現象は、実際の測定に支障を来たすため、直接隣接する画素をトリガすることが、そのような構造において大きな問題となる。ギャップ領域を広げると、量子収量が劇的に低下する。この設計のジレンマは、低抵抗半導体層の利用と直接関連がある。

独国特許公開公報６９０ １１８０９ Ｔ２には、第１導電型の第１構成エリアを有する半導体本体を備えた半導体構成であって、第１構成エリアは、第１導電型とは反対の第２導電型の第２構成エリアと共に、第１ｐｎトランジションを形成し、第２構成エリアは、半導体本体の主面のうち一つの隣に設けられており、第１ｐｎトランジションは、当該構成の少なくとも一つの動作モードにおいて逆バイアスがかかっている。第２導電型の開かれたさらなる領域が設けられており、当該構成の一つの動作モードにおいて、第１ｐｎトランジションの空乏領域が第１ｐｎトランジションのブレークスルーに先立って開かれたさらなる領域に到達するように、半導体本体の主面から遠くに、かつ、第２構成エリアから離間して第１構成エリア内に設けられている。さらなる領域は、開かれたさらなる領域と第２構成エリアとの間に、かつ、第２構成から離間して第１構成エリア内に設けられた第１導電型の高ドープ分離領域と共に、別のｐｎトランジションを形成する。

独国特許公開公報６９７ ２１ ３６６ Ｔ２からは、ダイオードとコンバータ回路装置が知られている。ダイオードは、第１導電型の第１半導体層と、前記第１半導体層内に設けられた第２導電型の第２半導体層と、前記第１半導体層と電気的に接続された第１主電極と、前記第１半導体層と前記第２半導体層との間の遷移エリアのエッジ部内の接触領域において前記第１半導体層と接触する第２主電極とからなるダイオードにおいて、前記エッジ部は、第２半導体領域の縁部にあるダイオードである。接触領域と遷移のエッジ部との間の最短横方向距離は、第１半導体層における少数電荷担体の拡散距離以上である。
〔発明の概要〕
本発明の目的は、従来技術における欠点を回避するために、放射線検出器用半導体構造およびそれに基づいた放射線検出器に関する改善された技術を提供することにある。特に、より大きな間隙領域にわたっていわゆる「アフターパルシング」を減らすことだけでなく、放射線検出器のためにより大型の画素構造をより高い量子収量で製造することを可能にすることにある。加えて、動作基点と収量のより正確な製造をサポートすることにある。

この目的は、独立請求項１に係る放射線検出器用半導体構造の発明によって実現される。さらに、独立請求項１２に係る放射線検出器を提供する。本発明の有利な実施形態は、従属請求項の主題である。

第１導電型の半導体材料からなる基板と、前記基板上に半導体層と共に設けられた半導体基板とを備える放射線検出器用半導体構造において、前記半導体層は抵抗が前記基板よりも高いことを特徴とする放射線検出器用半導体構造を提供する。前記半導体層もまた前記第１導電型である。前記半導体層の半導体材料は、ドーピング濃度で電気的にドープされている。前記半導体基板は、電気伝導性が前記基板と本質的に同一であってもよい。前記半導体基板内には、ドーピング領域が設けられ、前記半導体基板内に埋設され、互いに分離（隔離）されている。前記ドーピング領域は、第１導電型と反対の第２導電型を示す。前記ドーピング領域は、前記半導体基板における前記ドーピング濃度よりも高いドーピング濃度で電気的にドープされている。前記半導体基板内には、少なくとも一つのさらなるドーピング領域が設けられ、前記半導体基板内に埋設されている。前記少なくとも一つのさらなるドーピング領域は、第１導電型であり、前記ドーピング領域のうち一つ以上に割り振られ（割り当てられ）ている。さらに、前記少なくとも一つのさらなるドーピング領域は、前記半導体基板における前記ドーピング濃度よりも高いドーピング濃度で電気的にドープされている。前記半導体構造は、前記半導体基板上に設けられ、かつ、第２導電型であるカバー層を有している。

放射線検出器、特に、アバランシェフォトトランジスタなどのアバランシェ検出器には、前記のような半導体構造が設けられる。

前記半導体構造は、前記放射線検出器に用いられるときは常に逆バイアスがかかっている。

前記半導体構造において、前記ドーピング領域は、前記基板上に形成された前記半導体基板に埋設されている。これにより、前記ドーピング領域は、前記半導体基板の縁部に対して連続的な距離を示す。前記ドーピング領域は、互いに隔離または分離されている。前記ドーピング領域は、前記半導体基板における面内に延設されたドーピング区域の平面構成を形成することが好ましい。このようにして、前記半導体構造に、表面エリアに延設された画素構成が作製される。このドーピング領域の平面構成は、前記半導体基板の表面エリアに延設されている。

また、ここで、少なくとも一つのさらなるドーピング領域が設けられており、この少なくとも一つのさらなるドーピング領域もまた、前記半導体基板の表面エリアに延設されており、前記ドーピング領域のうち一つ以上に割り振られていることが好ましい。これにより、好ましくは、前記半導体基板が延設された表面エリアの上面図に示すように、前記少なくとも一つのさらなるドーピング領域は、前記一つ以上の割り振られたドーピング領域と少なくとも部分的に平らに重なり合っている。前記半導体構造が前記放射線検出器に用いられるときは、検出器の光活性領域（センサー面）上の視方向における平面的な重複が示唆される。

前記半導体基板は、電気的ドーピング濃度が、前記半導体基板の抵抗が前記基板の抵抗よりも高くなるように弱電気的ドーピングを形成する一方、前記基板は、抵抗が低く設計されている。それに対して、前記ドーピング領域は、動作中に電荷担体が枯渇するのを防ぐのに十分なドーピング濃度を示す。したがって、前記ドーピング領域における電荷担体は、動作中に枯渇することがない。

前記半導体基板における前記ドーピング領域と前記カバー層との間のエリアには、高電界強度（高電界）のエリアであるアバランシェエリアが形成されており、このアバランシェエリアにおいて、衝突により前記半導体構造を前記検出器に用いる際に自由電荷担体が再生される（アバランシェ効果）。クエンチエリアは、前記半導体基板における前記ドーピング領域と前記基板との間のエリアに形成される。

前記半導体基板上に構成された前記カバー層は、その下の半導体基板の導電型と反対の導電型で作製される。これにより、前記カバー層と前記半導体基板との間でｐｎトランジションが得られ、前記半導体構造を前記検出器に用いた際に動作中に上面ダイオードとして作用する。

従来技術と比較して、ここで、低抵抗半導体基板の代わりに、高抵抗半導体基板を用いることが提案される。高抵抗を得るために、前記半導体基板（高抵抗半導体基板）は、少なくとも３００オーム・ｃｍ以上の比抵抗（比体積抵抗）を示すことができる。比抵抗は、少なくとも５００オーム・ｃｍ以上であることが好ましい。基板材料の真性導電の遷移により、高抵抗の上限が設定される。

上記に加えて、前記半導体基板内には、少なくとも一つのさらなるドーピング領域が、通常のドーピング領域に沿って延びるように設けられ、前記半導体基板内にさらなるドーピング区域を形成し、前述の低抵抗半導体基板の機能を提供することを可能にする。特に、動作点の正確な調整がサポートされる。前記ドーピング領域のうち一つ以上に割り振られている前記少なくとも一つのさらなるドーピング領域は、前記半導体構造全体に求められる電荷担体空乏区域の構築から、また、動作に必要な障壁の高さの調整から切り離すのに用いられる。少なくとも一つのさらなるドーピング領域を設けることにより、前記半導体構造を設計する際にさらなる自由度が得られ、その結果、ここで、例えば、使用しているエピタキシャル基板の層厚変動をオフセットするように、動作点を設定することができる。

前記少なくとも一つのさらなるドーピング領域は、前記ドーピング領域における前記カバー層に対向する側および／または前記基板に対向する側に設けられていてもよい。前記ドーピング領域を平面構成として設計した場合、前記少なくとも一つのさらなるドーピング領域をこの平面構成の上方および／または下方に置くことが可能となる。また、前記半導体基板におけるドーピング領域の平面構成における前記少なくとも一つのさらなるドーピング領域は、隣接するドーピング領域間の一つ以上の中間エリアに延設されていてもよい。前記ドーピング領域における前記カバー層に対向する側に前記少なくとも一つのさらなるドーピング領域を形成する際は、前記半導体基板における前記カバー層と前記ドーピング領域との間のエリアに前記少なくとも一つのさらなるドーピング領域を置くことが好ましい。前記ドーピング領域における前記基板に対向する側に前記少なくとも一つのさらなるドーピング領域を設ける場合は、前記半導体基板における前記ドーピング領域と前記基板との間のエリアに前記少なくとも一つのさらなるドーピング領域を置くことが好ましい。

前記少なくとも一つのさらなるドーピング領域は、前記割り振られたまたは割り当てられたドーピング領域と物理的に接触しながら形成され（接触して設けられ）ていてもよい。この物理的接触は、設計が平面であってもよい。また、前記少なくとも一つのさらなるドーピング領域は、あるエリアにおいて、前記割り振られたドーピング領域と重なり合っていてもよく、ドーピング領域間の中間エリアの中まで延設されていてもよい。

前記少なくとも一つのさらなるドーピング領域が前記割り振られたまたは割り当てられたドーピング領域と重なり合う重複エリアにおいて、前記少なくとも一つのさらなるドーピング領域は、前記重複エリア外における前記少なくとも一つのさらなるドーピング領域の層厚さと異なる層厚さで設けられていてもよい。前記半導体構造を前記放射線検出器に用いる際は、この重複は、前記半導体構造を用いて形成された前記放射線検出器の光活性領面上の視方向において生じる。層厚さの表示は、前記ドーピング領域の平面延伸を横切る延伸に関する。

前記少なくとも一つのさらなるドーピング領域について、前記重複エリア内における層厚さが前記重複エリア外よりも小さくてもよい。

前記少なくとも一つのさらなるドーピング領域は、数個の前記ドーピング領域に対するコヒーレントドーピング領域として設けられていてもよい。ある実施形態において、前記少なくとも一つのさらなるドーピング領域は、連続層として作製される。これらまたは他の実施形態は、製造中に半導体材料を蒸着しながらマスキングを用いずに任意に形成することができる。

前記少なくとも一つのさらなるドーピング領域は、前記ドーピング領域のうち一つと平らに重なり合っており、本質的に連続的に均一の突出部が重複表面の周りに形成されており、前記重複表面において、前記少なくとも一つのさらなるドーピング領域は、前記ドーピング領域のうち一つに対して、横方向に突出していてもよい。このことは、ドーピング領域の平面構成上の視方向において、前記少なくとも一つのさらなるドーピング領域が前記割り振られたドーピング領域を完全に覆い、同程度に連続して突出していることを意味する。

前記少なくとも一つのさらなるドーピング領域の少なくとも部分は、前記割り振られたまたは割り当てられたドーピング領域と同じ層厚さで設けられていてもよい。層厚さの表示は、前記ドーピング領域の平面構成を横切る延伸に関する。

前記半導体基板における前記カバー層と前記ドーピング領域との間のエリアにおいて、一つ以上のさらなる上部ドーピング領域が形成されており、前記一つ以上のさらなる上部ドーピング領域は、前記アバランシェエリアを前記半導体基板において前記カバー層から離れて前記ドーピング領域に向かって限定してもよい。前記一つ以上のさらなる上部ドーピング領域によって、前記カバー層から離れて前記ドーピング領域に向かう前記アバランシェエリアの延伸が、前記半導体基板において限定されてもよい。前記アバランシェエリアは、再生領域を構築し、この再生領域において、検出される入射光が吸収された後で、自由電荷担体が衝突の結果再生する。この現象は、高電界強度エリア（高電界）で起こる。前記一つ以上のさらなる上部ドーピング領域は、前記アバランシェエリアを個別に構成することを可能にするのに役立ってもよい。

前記半導体基板における前記カバー層と前記ドーピング領域との間のエリアにおいて、一つ以上の下部ドーピング領域が形成されており、前記一つ以上の下部ドーピング領域は、前記クエンチエリアを前記半導体基板において前記ドーピング領域から前記基板に向かって限定してもよい。前記一つ以上の下部ドーピング領域によって、前記ドーピング領域から前記基板に向かう前記クエンチエリアの延伸が、前記半導体基板において限定されてもよい。前記クエンチエリアは、後続の光子を検出できるように、すでに生じていたアバランシェ効果を再度クエンチするのに用いられる（ケンチング）。前記一つ以上のさらなる下部ドーピング領域は、前記半導体基板において前記クエンチエリアを個別に構成するのに用いられてもよい。
〔さらなる実施形態の説明〕
以下に、開示内容のさらなる態様を、特に、実施形態も参照にしながら説明する。以下に示す図面の数字を参照する。

図１は、周知の半導体検出器の構成を示す概略図である。

図２は、半導体基板におけるドーピング領域が、それらに割り振られたさらなるドーピング領域を伴った半導体構造の概略断面図である。

図３は、図２に示す半導体構造におけるＡ−Ａ線に沿った電位の概略図である。

図４は、ドーピング区域の容量を示した、図２に示す半導体構造の概略断面図である。

図５は、画素の構造を示す簡易等価回路図である。

図６は、時間系列の概略図である。

図７は、さらなるドーピング領域の側方拡大について例示的な実施形態を示した、半導体構造の概略断面図である。

図８は、さらなるドーピング領域の側方拡大について異なる実施形態を示した、半導体構造の概略断面図である。

図９は、さらなるドーピング領域の側方拡大について他の例示的な実施形態を示した、半導体構造の概略断面図である。

図１０は、さらなるドーピング領域の側方拡大についてさらに他の例示的な実施形態を示した、半導体構造の概略断面図である。

図１１は、さらなる上部ドーピング領域を設けた半導体構造の概略図である。

図１２は、さらなる下部ドーピング領域を設けた半導体構造の概略図である。

図１３は、さらなる上部および下部ドーピング領域を設けた半導体構造の概略図である。

図１４は、受動的ケンチング（「ケンチング」）に関する放射線検出器用半導体構造の概略図である。

ある例示的な実施例が、半導体基板のｎ導電型材料から発する。しかしながら、開示内容の態様は、これに限定されることなく、ｐ導電型基板にも適用することができる。この場合、表示された導電型は循環的に切り換えなればならない。

図１は、周知の半導体検出器の構成を示す概略図である。ｎ導電型上面ダイオード３を設けた低抵抗ｐ導電型半導体基板が、超低抵抗ｎ型エピタキシャル基板１上に構成される。この構成のほぼ真ん中には、ｎ型ドーピング区域４が位置しており、これらは完全に隔離されかつ「浮遊」している。ここで示すのは、ドーピング区域４のうち三つを有する小さな部分のみである。しかしながら、実際の構成要素では、ドーピング区域４の数は数千にもなり、マトリックスとしてまたは六角野に配列される。ここで、欠点には、低抵抗層を完全に枯渇させるための大きな動作点電圧と、当然ながら、低抵抗層と関連する「浮遊」構造の大きな静電容量とが含まれる。これらの静電容量により、動作に必要な電位揺動が制限され、その結果、その時十分に小さな静電容量を有する非常に小さな画素のみを機能させることさえできる。このことは、画素−間隙面積比および量子収量について冒頭で説明した欠点に関係するとともに、小さな範囲にも関連し、ここで非常に強くはっきりと現れている「アフターパルシング」、および半導体基板６に対して誤って選択された材料に基づいた「擬似アフターパルシング」にも当然ながら関係する。そのような構造におけるこの「擬似アフターパルシング」の現象は、下記構成の終わりに再度詳細に説明する。

半導体基板１４におけるドーピング領域１３が、それらに割り振られたさらなるドーピング領域１５と組み合わさった半導体構造１００の概略断面図である。半導体構造１００において、高抵抗の、ｎ型にドープした半導体層が半導体基板１４を形成する。半導体層は３００オーム・ｃｍ以上の値を示すことが好ましい。半導体構造１００の動作点は、さらなるドーピング領域１５を用いて後者を放射線検出器に用いた際に設定される。ドーピング領域１５は、ｎ導電型であり、故に半導体基板１４と同じ導電型を示す一方、半導体基板１４よりもドーピング濃度が明らかに高い。

ここで、半導体基板１４は、超低抵抗の、ｎ導電型基板１２上にエピタキシャル層として成長する。本構成では、基板１２がエピタキシャル基板を形成する。浮遊エリアとして設計されたドーピング領域１３は、ｐ導電型であり、動作中に電荷担体の完全枯渇を経験することがない。このことは、電荷担体が完全に枯渇し得るドーピング領域１５とは対照的である。半導体構造１００は、ｐ型のカバー層１０に覆われており、このカバー層１０は、半導体基板１４と共に、上面ダイオードに対してｐｎトランジションを形成する。カバー層１０と基板１２との間に逆電圧を印可することにより、半導体構造１００が放射線検出器として動作する。

図２に示す半導体構造１００におけるＡ−Ａ線に沿った電位の概略図である。曲線１６は、本質的に静電拡散電位をイメージした熱力学平衡における電位を示す。

さまざまな結晶深さに分割された領域を次のとおり称する。１０は、カバー層（上面ダイオード）を指し、ここでは電荷コレクタおよび制御電極として機能する。１５は、さらなるドーピング領域を指し、アバランシェフォトトランジスタのベース領域と称される。１３は、浮遊・非空乏ドーピング領域を指し、ここでは電位に直接接続していない正孔電荷エミッタとして機能する。１２は、基板の対向電極を指す。

基板１２に関してカバー層１０によって形成された上面ダイオードに電位２１を印可すると、電位進行は曲線１７に示すように変化する。浮遊エミッタの上方と下方のエリアにおいて電界が構築され、正孔電荷が、さらなるドーピング区域１５で設定された電位障壁２３を介して上面ダイオードに向かって流れ出す。

単一光子検出に必要な非常に小さな暗電流は、ベース領域を形成するさらなるドーピング領域１５に流れ込む電子が非常に少なく、外側に障壁がないため、常に基板１２へ流れ出ることができる。その結果、さらなるドーピング領域１５は、ここで、事実上電荷がまったくない状態となり、ドーピング領域１３における正孔電荷のフェルミ−ボルツマン統計の結果として電位障壁２３が発生する。なお、このドーピング領域１３は、これらの正孔電荷担体に対してエミッタ領域を形成する。言うまでもなく、これには、基板１２に向かう方向に位置する下部エリアで発生し、ドーピング領域１３（エミッタ領域）に流れ込む暗電流の正孔電荷も含まれる。

構造の実際の動作点に達するために、上面ダイオードの電位を値２２に増加させる。

曲線１８は、電位に対応する進行を示す。カバー層１０（上面ダイオード）近傍の上部エリアにおける電界強度が、アバランシェブレークスルーに必要な電界強度を超えていることが分かる。ここで、一つのトリガとなる事象、例えば、一つの照射光子により、アバランシェブレークスルーが引き起こされる。ここで、両タイプの電荷担体、すなわち、電子と正孔が発生する。発生した正孔は、電界の影響により、矢印２８の方向に移動し、上面ダイオードのエリアに流れ込み、それらを組み込む。発生した電子は、矢印２９の方向に移動し、初めはさらなるドーピング領域１５（ベースエリア）に蓄積される。このプロセスは非常に速く、ほんの数ピコ秒しか続かない。

ベースエリアに位置する電子電荷により、そこに形成された電位障壁が劣化し、その存在により、そこの電位が負方向にシフトする。その結果、ドーピング領域１３（エミッタ領域）における電位が図３に示す値３９から値３８に減少する。

加えて、ここで、劣化した電位障壁２４により、正孔がドーピング領域１３のエリアから上面ダイオードに向けて流れ始める。このプロセスを矢印４０で示し、付随する電位進行を図３に曲線１９で図示する。正孔電荷の損失により、エミッタ領域の電位がさらに値３７に減少する。結果として、電位は曲線２０に示すようにシフトし続ける。このプロセスも非常に速く、短いコレクタ実行時間で、ほんの数ピコ秒のうちに電荷担体が上面ダイオードに達する。

以前前部エリアに存在したブレークスルー電界強度はここで消滅したことが分かる。このプロセスは、「ケンチング」（ケンチング）と呼ばれ、半導体構造１００上部エリアにおけるアバランシェブレークスルーはこのように完了する。

しかしながら、同時に、ドーピング領域１３（エミッタ領域）の後方にあるエリアにおける形状寸法決定により、アバランシェブレークスルーをもたらし得る電界強度が発生している。しかしながら、これが生じるのは、そのようなブレークスルーのトリガとなる電荷担体が実際にそこに存在する場合のみである。暗状態では、この手のことが起こるのは極めて稀である。ベースエリアにおける電子電荷の大部分は、そこを流れた正孔電荷によって再結合する。そこに蓄積された電子の残りの部分は、ここで一部が非常に低い障壁であるものを介してエミッタ領域（ドーピング領域１３）に流れ込み、遅くとも図３に矢印３６で示すようにそこで再結合する。

しかしながら、これらの電子電荷の非常に小さな残存部分が、そこに存在し、ピンチオフエリアで動作した埋設ＭＯＳチャンネルを介して横に流れ出す。このチャンネルの高抵抗に観点から、このプロセスは、数百ナノ秒またはマイクロ秒も続くことがある。このプロセスを図３に矢印３５で示す。すでにドーピング領域１３側へ流れ出しているこれらの残存電荷の最初のパーミルは、そこで非常に高い電界に入り込むので、エリア３０、３１におけるアバランシェブレークスルーに対して数ピコ秒で十分である。なお、このアバランシェブレークスルーは、エリア３０、３１で発生し、すでに上面ダイオードに流れ出ていた正孔電荷を置き換え、それによって曲線１８に図示するようにエリア３９内にまで電位をシフトする。

したがって、前部エリア（カバー層下方の上部エリア）における半導体構造１００は、電子電荷の実際の横放電がまだどれくらい続くかに関わらず、すでに間もなく再度ガイガーモードに切り替えられる。この電子電荷の継続的な流出は、基板１２上へ流れ出る電子電荷に対するアバランシェ増幅ともはや関係がなく、浮遊エミッタ領域への正孔流束は、アバランシェ効果にとって重要な電界強度が後部エリアにおいて下方に減少すると、正確に自己制御的にここで停止する。

同一画素に関する二つの単一事象の間の小康状態も、何千もの画素に対する単一光子検出には十分大きいため、これらの電子電荷の継続的な放電も、動作点という意味においては大きな問題にならない。

とりわけ、上部電位３９と下部電位３７との間における電位揺動の正確な範囲は、浮遊ドーピング区域１３に対して図４に図示する四つの部分静電容量すべての全静電容量だけでなく、さらなるドーピング領域１５の寸法決定とその結果設定される電位障壁２３によって決まる。また、さらにもう一度、さらなるドーピング領域１５（ベース領域）から基板１２までの電子電荷の経路を図４に図示する。ドットを用いて、基板１２に向けて最高電界強度を有する区域の近似位置を示す。この位置において、電子電荷の一部が倍増する。このプロセスで生じる正孔電荷は、直接エミッタ領域（ドーピング区域１３）に還流し、それによって動作点をリセットする。

図５の等価回路図は、隣接する画素への既存の結合容量がここで省略されて図示簡略化しているため、このように簡略化されている。図５において、Ｄ１は、位置３４における画素の半導体構造１００の上部におけるアバランシェダイオードを示し、Ｄ２は、画素の半導体構造１００の上部におけるアバランシェダイオードを示す一方、Ｃ１およびＣ２は、バイポーラトランジスタＴ１の「浮遊」エミッタへの静電容量を示す。ダッシュを引いたダイオード構造は、実際には存在せず、ここでは、アバランシェダイオードＤ２がまずトランジスタＴ１のベースから流れてくる電子電荷ｅ⁻を供給され、アバランシェ倍増を介してそこで発生する正孔電荷ｅ^＋がエミッタ領域に流れ込むことを示すためだけのものである。

図６は、上記した半導体構造１００における各プロセスに関する時間系列の概略図である。

開始範囲４５において、上部アバランシェダイオードＤ１に単一光子が吸収され、アバランシェ倍増が始まる。この段階では、そこの電界強度がこの時点でアバランシェブレークスルーに必要な電界強度よりも大きいため、両タイプの電荷担体が通常２５，０００から１００，０００個発生する。これらの電荷担体は電界から分離されている。正孔電荷は上面ダイオードに流れ込み、電子電荷はさらなるドーピング領域１５（ベース領域）に流れ込む。これは数ピコ秒のうちに起こる。その結果、ベース領域では、さらなるドーピング領域１５と浮遊ドーピング領域１３（エミッタ領域）との間における障壁の電位が減少し、静電容量Ｃ１、Ｃ２に蓄積されたさらなる正孔電荷が、カバー層１０と共に形成された上面ダイオードに向かって流れ始める。これは、電流の立ち上がりとして領域４６に示される。ここで、流れる電荷担体の総数は、バイポーラ構造の電流増幅によって決まり、１０から１００、１００から１０００の範囲で変動する。ドーピング領域１３の高い正孔損失により、Ｄ１におけるアバランシェプロセスが停止する程度にまで、この領域の電位が減少する。加えて、倍増を介して発生した電子電荷の大部分は、ここでベース領域１５において再結合する。このプロセスもまた非常に速く、さらに数ピコ秒しか必要としない。

電子電荷の損失により、さらなるドーピング領域１５とドーピング領域１３との間における障壁が大きくなり、領域４７に図示するように、上面ダイオードへの電流フローが崩壊する。ここで、さらなるドーピング領域１５（ベース）は、電子電荷が相対的に少なく、ピクセル側に流れ出ることしかできない。そこで基板１２に向かって流れ出す最初の電子電荷により、下部ダイオードＤ２における第２のアバランシェプロセスが開始する。このプロセスも非常に速く、時間ドメイン４８のうちに、エミッタ静電容量Ｃ１、Ｃ２への正孔電荷を更新し、それによって光子を受け入れる準備ができている上部アバランシェダイオードＤ１のガイガーモードに構造全体を戻す。その後、時間ドメイン５９において、ほんのわずかな電子だけがさらなるドーピング領域１５に残っており、マイクロ秒の範囲内の明らかにより長い期間において基板１２に対してピンチオフエリアで動作したこの「埋設チャンネル」領域から流れ出す。この期間中、上部領域３４のガイガーモードに戻っていることを考えると、電荷担体の著しい倍増を可能にするには十分に高い電界強度はもはや存在していないため、電子はほんの少し倍増するかあるいはまったく倍増しない。

この機構の結果、平均して、エミッタ領域を上部動作点、曲線１８に切り換えるのにちょうど必要な数の正孔電荷がダイオードＤ２において発生する。ここで、「平均して」とは、ある時にはより多く、別の時にはより少なくてもよいということを意味するにすぎない。もしより少ない場合には、電位に対する動作点のみがわずかにシフトするが、もしより多い場合には、過剰な電荷担体が上面ダイオードに向かって流れ出す。しかしながら、障壁の高さが、ドーピング領域１３から上面ダイオードに向かって電荷担体拡散を介した拡散電位として設定されるので、使用した電荷担体型を変えることができない。

シリコンにおける正孔電荷がアバランシェをトリガする確率は、電子電荷がバランシェをトリガする確率よりもｋ＝０．００２倍だけ低い。ここでこの構造に対して逆導電が用いられている場合、すなわち、エピタキシャル層としてｐ型半導体、「浮遊」エミッタに対してｎ型半導体が用いられている場合は、障壁の高さは、その時ｎ型上面ダイオードであるものへの電子の流出を介して設定される。そして、これらの電子が別のアバランシェブレークスルーを引き起こす確率は非常に高く、このアバランシェブレークスルーは、「アフターパルシング」として、隣接する画素からの想像上の放射光子に起因するものと誤って考えられることになる。しかしながら、この事例は、この誤った材料選択によってもたらされ、障壁上の電子拡散を介して動作点を復元するための上記プロセス基づいた「擬似アフターパルシング」に関わっているにすぎない。結果として、原材料としてシリコンを選択した場合は、「浮遊」エミッタと上面ダイオードは、常にｐ導電型であることが好ましく、さらなるドーピング領域１５と共にそれを覆う高抵抗半導体層は、ｎ導電型であることが好ましい。

図７および８は、それぞれ、さらなるドーピング領域１５の側方拡大について例示的な実施形態を示した、半導体構造１００の概略断面図である。

高抵抗半導体基板１４を使用する際にまず起こり得る問題は、図９に示す構成で防ぐことができる。図３に２６および２７で図示され、動作に必要な種類の「浮遊」エミッタ領域（ドーピング領域１３）の大きな電位揺動を考えると、直接隣接した二つのエミッタ領域（ドーピング領域１３）の間における正孔電荷に対するギャップ領域における低ドーピングによってのみ実現された電位障壁が、後者間における正孔電荷が流れ始める程度にまで劣化するという問題が起こり得る。この問題は、全画素領域における全面のさらなるドーピング区域１５によって効果的に防ぐことができる。

図１０に図示するさらなるドーピング領域１５の植え込み深さをシフトさせることによって、ドーピング濃度の動作点調整が可能になる。さらなるドーピング領域１５のｎ型ドーピングの一部は、エミッタ領域１３の真上にある領域におけるドーピング領域１３のｐ型ドーピングのよりかなり高い濃度によって補償されるため、そこではギャップ領域よりも低いドーピング濃度を実現することが可能である。結果として、ベース領域では十分な電位障壁が設定される一方、ギャップ領域において直接隣接するエミッタ領域を分離するための電位障壁は強化される。

図１１は、さらなる上部ドーピング領域４１を設けた半導体構造１００の概略図である。さらなる上部ドーピング領域４１は、高電界エリア（高電界、アバランシェエリア）をカバー層１０下方の領域４２に限定する。これにより、半導体構造１００に多雨する動作電圧を体系的に小さくすることが可能となる。

図１２は、さらなる下部ドーピング領域４３を設けた半導体構造１００の概略図である。さらなる下部ドーピング領域４３は、ケンチングエリア（「ケンチング」）をドーピング領域１３下方の領域４４に限定する。

図１３は、さらなる上部および下部ドーピング領域４１、４３を設けた半導体構造の概略図である。ここで、図１１に示す構造は、表面に近接して追加的に用いられる。これにより、直列接続したアバランシェ構造が得られ、これらアバランシェ構造は、浮遊エミッタを備えたバイポーラトランジスタ構成によって互いに連結されている。

全体として、よくある目的としては、「アフターパルシング」に関連した問題を限定するために、画素の形状を大きく構成することである。この目的のため、同様の構造的な静電容量が必要とされる。しかしながら、空乏されるカバー層１０と基板１２との間における全層厚がかなり大きくなると、電位をリセットするのに必要な、構造の下部におけるアバランシェ電界を達成するのが困難になるという問題が起こり得る。このため、ここで、アバランシェエリアをｎ型ドーピング領域４３によって領域４４に限定することができる。これにより、必要とされる全動作点電圧がさらに低くなる。

最後に、そのような構造の受動的ケンチング（「ケンチング」）に関する第二の考え得る事例について説明する。このような事例は、実際によく遭遇するものと考えられる。

この事例は、ドーピング領域１３下方の電界が、そこでアバランシェブレークスルーを実現するほど十分に強くなれないまさにその時点で常に起きるものである。この事例は、幾何学的理由で起こり得る。例えば、「浮遊」ドーピング領域１３と基板１２によって形成された下部対向電極との間の距離がかなり大きくなったときに起こり得る。この場合、隣接する浮遊領域間における電位差は、電荷担体電流（この例では、正孔）がそれらの間で起きる程度にまで大きくなり得る。電荷担体を備えた関連ＭＯＳ体積チャンネルは、常にピンチオフエリアの近くにあるため、総じて高い抵抗を有する。このため、図１４に抵抗器を象徴的に図示するが、ここでは、一次元的に図示するのみである。ここで、「浮遊」領域は平面で、二次元のマトリックスを形成するか、または、六角形の場合は、すべてのそれぞれの隣接する画素構造が互いに高抵抗で連結されたネットワークを形成する。

この場合、検出器の中央にある構造が、図１４に図示したエッジエリアにある構造とは別の動作点電位５２を形成するということが自然に起きる。特に、外部の画素を特定の電位レベル、すなわち動作点ポート５１に保つことを確実にするために、エッジエリアにおいてレイアウト工程を行うことができる。言うまでもなく、この種のケンチングは、その受動的性質と接続の高抵抗のため、上記バイポーラトランジスタを備えた能動的構造よりも大幅に遅い。

また、構造の中央エリアにおける電位を、リセットの目的でダイオードＤ２のアバランシェ効果を用いるのに十分な大きさにし、エッジエリアにおける正孔電荷の高抵抗結合のために同じ検出器のエッジエリアでは大きくしないことが可能となる。これは、この目的に必要な高電位がそこではなかなか達成できないためである。結果として、中央エリアにおける能動的リセットの時間が非常に速い状態と、エッジエリアに対する時間が明らかにより遅い状態とが自然と混在するようになる。

アバランシェエリアをバイポーラトランジスタの構成と連結した新型の半導体が導入される。これにより、各画素において非常に速く能動的な「ケンチング」が得られる。

上記明細書、図面、および請求項に概略を説明した開示内容における特徴は、独立して、または、いかなる組み合わせにおいても、その種々の実施形態における開示内容を実現するために重要である。
〔符号の説明〕
１ エピタキシャル基板
２ エピタキシャル基板１上に設けられた半導体基板
３ 半導体基板２上に設けられたカバー層
４ 半導体基板２内のドーピング区域
１０ 半導体基板１４上に設けられたカバー層
１２ 基板
１３ ドーピング区域／半導体基板２内の領域
１４ 基板１２上に設けられた半導体基板
１５ 別のドーピング区域／半導体基板１４内の領域
１６ 熱力学的平衡における電位進行曲線
１７ アバランシェブレークスルーがない場合の電位進行曲線
１８ 表面エリアにおける電界強度が高い場合の電位進行曲線
１９ トリガとなる事象が起きた後の電位進行曲線
２０ 「クエンチ」状態における電位進行曲線
２１ 上面ダイオードにおける表面電位
２２ 上面ダイオードにおける表面電位
２３ ベースエリアにおける電位障壁の高さ
２４ 蓄積された電子電荷がある場合のベースエリアにおける電位障壁の高さ
２５ 完全に「クエンチした」構造のベースエリアにおける電位障壁の高さ
２６ 正孔の流出によるエミッタ領域の電位変動
２７ 蓄積された電子電荷によるエミッタ領域の電位変動
２８ 正孔電荷の輸送方向と最高電界強度の位置
２９ 電子電荷の輸送方向と最高電界強度の位置
３０ 正孔電荷の輸送方向と最高電界強度の位置
３１ 電子電荷の輸送方向と最高電界強度の位置
３２ エミッタ領域を横に通過した電子電荷の輸送方向
３３ アバランシェブレークスルー下の電界強度のエリア
３４ コレクタ延設区域
３５ エミッタ領域を横に通過した電子電荷の輸送方向
３６ エミッタ領域に流れ込む電子電荷の輸送方向
３７ エミッタ領域の最低電位
３８ エミッタ領域の平均電位
３９ エミッタ領域の最高電位
４０ エミッタ領域からコレクタ延設領域に流れ込む電子電荷の輸送方向
４１ 半導体基板１４内の別の上部ドーピング区域
４２ 半導体基板１４内のアバランシェ電界強度の制限エリア
４３ 半導体基板１４内の別の下部ドーピング区域
４４ 半導体基板１４内のアバランシェ電界強度の制限エリア
４５ スタート時間ドメイン
４６ バイポーラ強化
４７ アバランシェ「ケンチング」時間ドメイン
４８ 構造リセット時間ドメイン
４９ 動作基点復元時間ドメイン
５０ 上面ダイオードポート
５１ 動作基点設定ポート、受動的「ケンチング」
５２ 「浮遊」領域に対する電位損失曲線
１００ 半導体構造

周知の半導体検出器の構成を示す概略図である。 半導体基板におけるドーピング領域が、それらに割り振られたさらなるドーピング領域を伴った半導体構造の概略断面図である。 図２に示す半導体構造におけるＡ−Ａ線に沿った電位の概略図である。 ドーピング区域の容量を示した、図２に示す半導体構造の概略断面図である。 画素の構造を示す簡易等価回路図である。 時間系列の概略図である。 さらなるドーピング領域の側方拡大について例示的な実施形態を示した、半導体構造の概略断面図である。 さらなるドーピング領域の側方拡大について異なる実施形態を示した、半導体構造の概略断面図である。 さらなるドーピング領域の側方拡大について他の例示的な実施形態を示した、半導体構造の概略断面図である。 さらなるドーピング領域の側方拡大についてさらに他の例示的な実施形態を示した、半導体構造の概略断面図である。 さらなる上部ドーピング領域を設けた半導体構造の概略図である。 さらなる下部ドーピング領域を設けた半導体構造の概略図である。 さらなる上部および下部ドーピング領域を設けた半導体構造の概略図である。 受動的ケンチング（「ケンチング」）に関する放射線検出器用半導体構造の概略図である。

Claims (11)

1. 第１導電型の半導体材料からなる基板（１２）と、
   半導体基板（１４）と、
   ドーピング領域（１３）と、
   少なくとも一つのさらなるドーピング領域（１５）と、
   カバー層（１０）と、
   を備える放射線検出器用半導体構造において、
   前記半導体基板（１４）は、基板（１２）上に設けられ、かつ、抵抗が前記基板（１２）よりも高い半導体層が設けられ、第１導電型であり、ドーピング濃度で電気的にドープされており、
   前記ドーピング領域（１３）は、前記半導体基板（１４）内に設けられ、かつ、互いに分離されており、第１導電型と反対の第２導電型であり、前記半導体基板（１４）における前記ドーピング濃度よりも高いドーピング濃度で電気的にドープされており、
   前記少なくとも一つのさらなるドーピング領域（１５）は、前記半導体基板（１４）内に設けられ、かつ、前記ドーピング領域（１３）のうち一つ以上と接触して設けられており、第１導電型であり、前記半導体基板（１４）における前記ドーピング濃度よりも高いドーピング濃度で電気的にドープされており、
   前記カバー層（１０）は、前記半導体基板（１４）上に設けられ、かつ、第２導電型であって、
   高電界強度のエリアであるアバランシェエリアが、前記半導体基板（１４）内に設けられた前記ドーピング領域（１３、１５）と前記半導体基板（１４）上に設けられた前記カバー層（１０）との間で前記半導体基板（１４）内に設けられており、前記アバランシェエリアにおいて、衝突により動作中に自由電荷担体が複製され、
   クエンチエリアが、前記半導体基板（１４）内に設けられた前記ドーピング領域（１３、１５）と前記基板（１２）との間で前記半導体基板（１４）内に設けられていることを特徴とする放射線検出器用半導体構造。
2. 前記少なくとも一つのさらなるドーピング領域（１５）は、前記ドーピング領域（１３）における前記カバー層（１０）に対向する側および／または前記基板（１２）に対向する側に設けられていることを特徴とする、請求項１に記載の放射線検出器用半導体構造。
3. 前記少なくとも一つのさらなるドーピング領域（１５）が前記一つ以上のドーピング領域（１３）と重なり合う重複エリアにおいて、前記少なくとも一つのさらなるドーピング領域（１５）は、前記重複エリア外における前記少なくとも一つのさらなるドーピング領域（１５）の層厚さと異なる層厚さで設けられていることを特徴とする、請求項１または２に記載の放射線検出器用半導体構造。
4. 前記少なくとも一つのさらなるドーピング領域（１５）について、前記重複エリア内における層厚さが前記重複エリア外よりも小さいことを特徴とする、請求項３に記載の放射線検出器用半導体構造。
5. 前記少なくとも一つのさらなるドーピング領域（１５）は、連続層として作製されていることを特徴とする、請求項１から４のうち少なくとも１項に記載の放射線検出器用半導体構造。
6. 前記少なくとも一つのさらなるドーピング領域（１５）は、前記ドーピング領域（１３）のうち一つと平らに重なり合っており、本質的に連続的に均一の突出部が重複表面の周りに形成されており、前記重複表面において、前記少なくとも一つのさらなるドーピング領域（１５）は、前記ドーピング領域（１３）のうち一つに対して、横方向に突出していることを特徴とする、請求項１から５のうち少なくとも１項に記載の放射線検出器用半導体構造。
7. 前記少なくとも一つのさらなるドーピング領域（１５）の少なくとも部分は、前記一つ以上のドーピング領域（１３）と同じ層厚さで設けられていることを特徴とする、請求項１から６のうち少なくとも１項に記載の放射線検出器用半導体構造。
8. 前記半導体基板（１４）における前記カバー層（１０）と前記ドーピング領域（１３、１５）との間のエリアにおいて、一つ以上のさらなる上部ドーピング領域（４１）が形成されており、前記一つ以上のさらなる上部ドーピング領域（４１）は、前記アバランシェエリアを前記半導体基板（１４）において前記カバー層（１０）から離れて前記ドーピング領域（１３、１５）に向かって限定することを特徴とする、請求項１から７のうち少なくとも１項に記載の放射線検出器用半導体構造。
9. 前記半導体基板（１４）における前記カバー層（１０）と前記ドーピング領域（１３、１５）との間のエリアにおいて、一つ以上の下部ドーピング領域（４３）が形成されており、前記一つ以上の下部ドーピング領域（４３）は、前記クエンチエリアを前記半導体基板（１４）において前記ドーピング領域（１３２、１５）から前記基板（１２）に向かって限定することを特徴とする、請求項１から８のうち少なくとも１項に記載の放射線検出器用半導体構造。
10. 前記半導体基板（１４）は、抵抗が高く、比抵抗が少なくとも３００オーム・ｃｍ以上であることを特徴とする、請求項１から９のうち少なくとも１項に記載の放射線検出器用半導体構造。
11. 請求項１から１０のうち少なくとも１項に記載の半導体構造を備えることを特徴とする
    放射線検出器。

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