JP6293898B2 - 配列基板及び液晶表示パネル - Google Patents

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Description

本発明は、液晶表示技術に関し、特に、配列基板及び液晶表示パネルに関する。
従来のＣＲＴディスプレイと比較して、液晶ディスプレイは、軽量薄型・低消費電力・画面の再現性が高く明滅が無い等の多くの長所を備えており、画像表示の市場において主流の発展方向となっている。液晶ディスプレイは、主に液晶の光電効果を利用しており、液晶に電圧を印加して液晶分子の捩れを制御することで、バックライトから発される光線が液晶層を通過するか、或は液晶層を通過しないかによる選択的な明暗効果を実現し、これにより異なる色と図案を表示して、画像表示の目的を果たす。
しかし、液晶ディスプレイには、色ズレの問題が存在している。液晶ディスプレイは、液晶を利用して表示を行うため、異なる視野角において、液晶分子の有効屈折率が異なることにより光透過度の変化を引き起こす。具体的には、斜め視野角において透光能力が低下して、斜め視野角方向と正面視野角方向とで再現される色が一致しない。つまり、正面視野角では正常な画像であっても広視野角では正常に表示されず、色ズレが観察される。
本発明は、広視野角における色の差を効果的に減少させて、表示品質を向上させる、配列基板及び液晶表示パネルを提供することを目的とする。
上述の目的を達成するために、本発明が提供する配列基板は、複数本の第一走査線と、複数本の第二走査線と、複数本の第三走査線と、複数本のデータ線と、複数個の画素ユニットとからなる。各画素ユニットは、一本の第一走査線・一本の第二走査線・一本の第三走査線・一本のデータ線と対応するとともに、各画素ユニットは、第一画素エリアと第二画素エリアと第三画素エリアとからなり、且つ各画素ユニットは、Ｒ画素ユニット・Ｇ画素ユニット・Ｂ画素ユニットの中のいずれか一つである。また、第一画素エリア・第二画素エリア・第三画素エリアに対して印加される電圧は、それぞれＶａ・Ｖｂ・Ｖｃである。第一画素エリアは、第一画素電極と第一スイッチとからなり、第二画素エリアは、第二画素電極と第二スイッチとからなり、第三画素エリアは、第三画素電極と第三スイッチとからなる。第一画素電極は、第一スイッチを通して前記画素ユニットと対応する第一走査線及びデータ線と接続され、第二画素電極は、第二スイッチを通して前記画素ユニットと対応する第二走査線及びデータ線と接続され、第三画素電極は、第三スイッチを通して前記画素ユニットと対応する第三走査線及びデータ線と接続される。第一走査線が走査信号を入力することで第一スイッチが導通するよう制御された時、データ線は第一スイッチを通して第一画素電極にＶａ電圧を入力するとともに、第二走査線が走査信号を入力することで第二スイッチが導通するよう制御された時、データ線は第二スイッチを通して第二画素電極にＶｂ電圧を入力し、且つ第三走査線が走査信号を入力することで第三スイッチが導通するよう制御された時、データ線は第三スイッチを通して第三画素電極にＶｃ電圧を入力する。尚、Ｖａ・Ｖｂ・Ｖｃの関係性は、Ｖａ＞Ｖｂ＞Ｖｃとなる。このうち、第一画素エリア・第二画素エリア・第三画素エリアが画素ユニット領域で占める面積の比率は、それぞれ５％−２５％・２０％−４５％・３５％−７５％の範囲である。
このうち、第一画素エリアが画素ユニット領域で占める面積の比率は７％−１５％の範囲であり、第二画素エリアが画素ユニット領域で占める面積の比率は２３％−３０％の範囲であり、第三画素エリアが画素ユニット領域で占める面積の比率は６０％−７０％の範囲である。
また、このうち、第一画素エリアが画素ユニット領域で占める面積の比率は１７％−２２％の範囲であり、第二画素エリアが画素ユニット領域で占める面積の比率は３３％−４０％の範囲であり、第三画素エリアが画素ユニット領域で占める面積の比率は４０％−５０％の範囲である。
また、このうち、第一画素エリアが画素ユニット領域で占める面積の比率は１０％−２０％の範囲であり、第二画素エリアが画素ユニット領域で占める面積の比率は２５％−４０％の範囲であり、第三画素エリアが画素ユニット領域で占める面積の比率は４５％−６５％の範囲である。
このうち、複数本の第一走査線・複数本の第二走査線・複数本の第三走査線は行毎に配列し、データ線は列毎に配列し、第一画素電極・第二画素電極・第三画素電極は列方向に沿って配列する。
このうち、第一スイッチは第一薄膜トランジスタであり、第一画素電極は第一薄膜トランジスタを通して前記画素ユニットと対応する第一走査線及びデータ線と接続される。第二スイッチは第二薄膜トランジスタであり、第二画素電極は第二薄膜トランジスタを通して前記画素ユニットと対応する第二走査線及びデータ線と接続される。第三スイッチは第三薄膜トランジスタであり、第三画素電極は第三薄膜トランジスタを通して前記画素ユニットと対応する第三走査線及びデータ線と接続される。
また、上述の目的を達成するために、本発明が提供するもう一つの配列基板は、複数個の画素ユニットからなるとともに、各画素ユニットは、第一画素エリアと、第二画素エリアと、第三画素エリアとからなる。第一画素エリア・第二画素エリア・第三画素エリアに対して印加される電圧は、それぞれＶａ・Ｖｂ・Ｖｃであり、Ｖａ・Ｖｂ・Ｖｃの関係性は、Ｖａ＞Ｖｂ＞Ｖｃとなる。このうち、第一画素エリア・第二画素エリア・第三画素エリアが画素ユニット領域で占める面積の比率は、それぞれ５％−２５％・２０％−４５％・３５％−７５％の範囲である。
このうち、第一画素エリアが画素ユニット領域で占める面積の比率は７％−１５％の範囲であり、第二画素エリアが画素ユニット領域で占める面積の比率は２３％−３０％の範囲であり、第三画素エリアが画素ユニット領域で占める面積の比率は６０％−７０％の範囲である。
また、このうち、第一画素エリアが画素ユニット領域で占める面積の比率は１７％−２２％の範囲であり、第二画素エリアが画素ユニット領域で占める面積の比率は３３％−４０％の範囲であり、第三画素エリアが画素ユニット領域で占める面積の比率は４０％−５０％の範囲である。
また、このうち、第一画素エリアが画素ユニット領域で占める面積の比率は１０％−２０％の範囲であり、第二画素エリアが画素ユニット領域で占める面積の比率は２５％−４０％の範囲であり、第三画素エリアが画素ユニット領域で占める面積の比率は４５％−６５％の範囲である。
このうち、各画素ユニットは、Ｒ画素ユニット・Ｇ画素ユニット・Ｂ画素ユニットの中のいずれか一つである。
このうち、配列基板には更に、複数本の第一走査線と、複数本の第二走査線と、複数本の第三走査線と、複数本のデータ線が設けられる。各画素ユニットは、一本の第一走査線・一本の第二走査線・一本の第三走査線・一本のデータ線と対応する。第一画素エリアは、第一画素電極と第一スイッチとからなり、第二画素エリアは、第二画素電極と第二スイッチとからなり、第三画素エリアは、第三画素電極と第三スイッチとからなる。第一画素電極は、第一スイッチを通して前記画素ユニットと対応する第一走査線及びデータ線と接続され、第二画素電極は、第二スイッチを通して前記画素ユニットと対応する第二走査線及びデータ線と接続され、第三画素電極は、第三スイッチを通して前記画素ユニットと対応する第三走査線及びデータ線と接続される。第一走査線が走査信号を入力することで第一スイッチが導通するよう制御された時、データ線は第一スイッチを通して第一画素電極にＶａ電圧を入力するとともに、第二走査線が走査信号を入力することで第二スイッチが導通するよう制御された時、データ線は第二スイッチを通して第二画素電極にＶｂ電圧を入力し、且つ第三走査線が走査信号を入力することで第三スイッチが導通するよう制御された時、データ線は第三スイッチを通して第三画素電極にＶｃ電圧を入力する。
このうち、複数本の第一走査線・複数本の第二走査線・複数本の第三走査線は行毎に配列し、データ線は列毎に配列し、第一画素電極・第二画素電極・第三画素電極は列方向に沿って配列する。
このうち、第一スイッチは第一薄膜トランジスタであり、第一画素電極は第一薄膜トランジスタを通して前記画素ユニットと対応する第一走査線及びデータ線と接続される。第二スイッチは第二薄膜トランジスタであり、第二画素電極は第二薄膜トランジスタを通して前記画素ユニットと対応する第二走査線及びデータ線と接続される。第三スイッチは第三薄膜トランジスタであり、第三画素電極は第三薄膜トランジスタを通して前記画素ユニットと対応する第三走査線及びデータ線と接続される。
また、上述の目的を達成するために、本発明が提供する液晶表示パネルは、配列基板と、カラーフィルタ基板と、配列基板とカラーフィルタ基板の間に位置する液晶層とからなる。配列基板は、複数個の画素ユニットからなるとともに、各画素ユニットは、第一画素エリアと、第二画素エリアと、第三画素エリアとからなる。第一画素エリア・第二画素エリア・第三画素エリアに対して印加される電圧は、それぞれＶａ・Ｖｂ・Ｖｃであり、Ｖａ・Ｖｂ・Ｖｃの関係性は、Ｖａ＞Ｖｂ＞Ｖｃとなる。このうち、第一画素エリア・第二画素エリア・第三画素エリアが画素ユニット領域で占める面積の比率は、それぞれ５％−２５％・２０％−４５％・３５％−７５％の範囲である。
このうち、第一画素エリアが画素ユニット領域で占める面積の比率は７％−１５％の範囲であり、第二画素エリアが画素ユニット領域で占める面積の比率は２３％−３０％の範囲であり、第三画素エリアが画素ユニット領域で占める面積の比率は６０％−７０％の範囲である。
また、このうち、第一画素エリアが画素ユニット領域で占める面積の比率は１７％−２２％の範囲であり、第二画素エリアが画素ユニット領域で占める面積の比率は３３％−４０％の範囲であり、第三画素エリアが画素ユニット領域で占める面積の比率は４０％−５０％の範囲である。
また、このうち、第一画素エリアが画素ユニット領域で占める面積の比率は１０％−２０％の範囲であり、第二画素エリアが画素ユニット領域で占める面積の比率は２５％−４０％の範囲であり、第三画素エリアが画素ユニット領域で占める面積の比率は４５％−６５％の範囲である。
以上により、本発明は従来技術と比較して以下の有益な効果を備える。本発明の配列基板において、各画素ユニットは第一画素エリアと第二画素エリアと第三画素エリアとからなるとともに、第一画素エリアに印加される電圧Ｖａ・第二画素エリアに印加される電圧Ｖｂ・第三画素エリアに印加される電圧Ｖｃの関係性はＶａ＞Ｖｂ＞Ｖｃであり、且つ第一画素エリア・第二画素エリア・第三画素エリアが画素ユニット領域で占める面積の比率はそれぞれ５％−２５％・２０％−４５％・３５％−７５％の範囲である。これにより、広視野角と正面視野角において観察される差を縮めて、広視野角における色ズレ低減効果を達成することが出来る。
本発明の実施例１における配列基板の構造を示した概略図である。 本発明の実施例２における液晶表示パネルの構造を示した概略図である。
以下では、図と実施例を参照しつつ、本発明について詳しく説明する。
（実施例１）
図１を参照する。本発明の実施例１において、配列基板は、複数本の第一走査線１０１と、複数本の第二走査線１０２と、複数本の第三走査線１０３と、複数本のデータ線１０４と、複数個の画素ユニット１０５とからなる。各画素ユニット１０５は、一本の第一走査線１０１・一本の第二走査線１０２・一本の第三走査線１０３・データ線１０４と対応する。また、各画素ユニット１０５は、Ｒ画素ユニット・Ｇ画素ユニット・Ｂ画素ユニットの中のいずれか一つに相当する。
各画素ユニット１０５は、第一画素エリアＡと、第二画素エリアＢと、第三画素エリアＣとからなる。このうち、第一画素エリアＡは、第一スイッチＱ１と第一画素電極Ｍ１とからなり、第二画素エリアＢは、第二スイッチＱ２と第二画素電極Ｍ２とからなり、第三画素エリアＣは、第三スイッチＱ３と第三画素電極Ｍ３とからなる。第一スイッチＱ１・第二スイッチＱ２・第三スイッチＱ３は、いずれも制御端と、入力端と、出力端とからなる。第一スイッチＱ１の制御端は、画素ユニット１０５と対応する第一走査線１０１と電気的に接続され、第一スイッチＱ１の入力端は、画素ユニット１０５と対応するデータ線１０４と電気的に接続され、第一スイッチＱ１の出力端は、画素ユニット１０５と対応する第一画素電極Ｍ１と電気的に接続される。第二スイッチＱ２の制御端は、画素ユニット１０５と対応する第二走査線１０２と電気的に接続され、第二スイッチＱ２の入力端は、画素ユニット１０５と対応するデータ線１０４と電気的に接続され、第二スイッチＱ２の出力端は、画素ユニット１０５と対応する第二画素電極Ｍ２と電気的に接続される。第三スイッチＱ３の制御端は、画素ユニット１０５と対応する第三走査線１０３と電気的に接続され、第三スイッチＱ３の入力端は、画素ユニット１０５と対応するデータ線１０４と電気的に接続され、第三スイッチＱ３の出力端は、画素ユニット１０５と対応する第三画素電極Ｍ３と電気的に接続される。本実施例において、第一スイッチＱ１・第二スイッチＱ２・第三スイッチＱ３は、いずれも薄膜トランジスタであり、それぞれ第一薄膜トランジスタ・第二薄膜トランジスタ・第三薄膜トランジスタとする。このうち、スイッチの制御端は、薄膜トランジスタのゲートに相当し、スイッチの入力端は、薄膜トランジスタのソースに相当し、スイッチの出力端は、薄膜トランジスタのドレインに相当する。また、その他の実施形態において、三つのスイッチは三極管・ダーリントン管等であることも可能であり、ここでは限定しない。
第一走査線１０１・第二走査線１０２・第三走査線１０３は行毎に配列し、データ線１０４は列毎に配列し、第一画素エリアＡ・第二画素エリアＢ・第三画素エリアＣは列方向に沿って順に配列する。即ち、三つの画素電極Ｍ１・Ｍ２・Ｍ３も、列方向に沿って順に配列する。その他の実施形態において、第一走査線・第二走査線・第三走査線は列毎に配列することも可能であり、データ線は行毎に配列することも可能であり、ここでは限定しない。当然ながら、三つの画素エリアは列方向に沿って自由に配列することも可能である。例えば、第一画素エリアが第二画素エリアと第三画素エリアの間に位置する、或は第三画素エリアが第一画素エリアと第二画素エリアの間に位置する配列も可能であり、ここで具体的な制限は加えない。
第一走査線１０１・第二走査線１０２・第三走査線１０３に対して順に走査信号を入力するとともに、第一走査線１０１が走査信号を入力することで第一スイッチＱ１が導通するよう制御された時、データ線１０４は第一スイッチＱ１を通して第一画素電極Ｍ１にＶａ電圧を入力し、これにより第一画素エリアＡの電圧がＶａとなる。また、第二走査線１０２が走査信号を入力することで第二スイッチＱ２が導通するよう制御された時、データ線１０４は第二スイッチＱ２を通して第二画素電極Ｍ２にＶｂ電圧を入力し、これにより第二画素エリアＢの電圧がＶｂとなる。更にまた、第三走査線１０３が走査信号を入力することで第三スイッチＱ３が導通するよう制御された時、データ線１０４は第三スイッチＱ３を通して第三画素電極Ｍ３にＶｃ電圧を入力し、これにより第三画素エリアＣの電圧がＶｃとなる。このうち、第一画素電極Ｍ１・第二画素電極Ｍ２・第三画素電極Ｍ３の入力電圧はそれぞれ異なっており、電圧Ｖａ・Ｖｂ・Ｖｃの関係性は、Ｖａ＞Ｖｂ＞Ｖｃとなる。即ち、三つの画素エリアＡ・Ｂ・Ｃの間における電圧の関係性も、Ｖａ＞Ｖｂ＞Ｖｃとなる。第一画素エリアＡ・第二画素エリアＢ・第三画素エリアＣの間における電圧の関係性に基づいて、第一画素エリアＡ・第二画素エリアＢ・第三画素エリアＣが画素ユニット１０５領域で占める面積比率を制御することにより、より良好な色ズレ低減効果が得られる。尚、多くの実験とシミュレーションを経て導き出された結論は、以下の通りである。一つの画素ユニット１０５において、第一画素エリアＡが画素ユニット１０５領域で占める面積の比率は５％−２５％の範囲であり、第二画素エリアＢが画素ユニット１０５領域で占める面積の比率は２０％−４５％の範囲であり、第三画素エリアＣが画素ユニット１０５領域で占める面積の比率は３５％−７５％の範囲であり、且つ三つの画素エリアＡ・Ｂ・Ｃが占める面積の総和は画素ユニット１０５の面積である。
更に、第一画素エリアＡが画素ユニット１０５において占める面積の比率は７％−１５％の範囲であり、第二画素エリアＢが画素ユニット１０５において占める面積の比率は２３％−３０％の範囲であり、第三画素エリアＣが画素ユニット１０５において占める面積の比率は６０％−７０％の範囲であることも可能である。尚、三つの画素エリアＡ・Ｂ・Ｃが占める面積の総和は、画素ユニット１０５の面積である。例えば、本実施例において、第一画素エリアＡが画素ユニット１０５領域で占める面積の比率は９％であり、第二画素エリアＢが画素ユニット１０５領域で占める面積の比率は２６％であり、第三画素エリアＣが画素ユニット１０５領域で占める面積の比率は６５％である。当然ながら、その他の実施形態において、第一画素エリア・第二画素エリア・第三画素エリアが画素ユニット領域でそれぞれ占める面積の比率は、１２％・２８％・６０％、或は１５％・２３％・６２％等が可能であり、ここでは制限せず、上述の条件に適う値であればいずれも可能である。
本実施例において、一つの画素ユニット１０５を三つの画素エリアＡ・Ｂ・Ｃに分けるとともに、三つの画素エリアＡ・Ｂ・Ｃに対してそれぞれ異なる電圧を印加し、且つ第一画素エリアＡに印加する電圧Ｖａ・第二画素エリアＢに印加する電圧Ｖｂ・第三画素エリアＣに印加する電圧ＶｃがＶａ＞Ｖｂ＞Ｖｃとなるようにする。以上を基礎とした上で、多くの実験シミュレーションを経て導き出された結論において、第一画素エリアＡ・第二画素エリアＢ・第三画素エリアＣが画素ユニット１０５において占める面積の比率は、それぞれ５％−２５％・２０％−４５％・３５％−７５％の範囲である。これにより、広視野角における色の差を更に減少させて、より良好な色ズレ低減効果が得られるとともに、表示品質の向上が可能となる。
また、別の実施形態では、本発明の三つの画素エリアが画素ユニットにおいて占める面積の比率が、それぞれ５％−２５％・２０％−４５％・３５％−７５％の範囲であるという条件に適うことを前提として、更に、以下の形態も可能である。第一画素エリアが画素ユニット領域で占める面積の比率は１７％−２２％の範囲であり、第二画素エリアが画素ユニットにおいて占める面積の比率は３３％−４０％の範囲であり、第三画素エリアが画素ユニット領域で占める面積の比率は、４０％−５０％の範囲である。当然ながら、その他の実施形態において、第一画素エリア・第二画素エリア・第三画素エリアが画素ユニット領域で占める面積の比率は、その他の範囲であることも可能である。例えば、それぞれ９％−１６％・２８％−３８％・４８％−５５％の範囲である。また例えば、それぞれ１０％−２０％・２５％−４０％・４５％−６５％の範囲である。
このほか、配列基板は、三本のデータ線を用いて三つの画素エリアに対してそれぞれ相応の電圧を印加することも可能である。例えば、各画素ユニットは第一データ線・第二データ線・第三データ線・一本の走査線と対応し、第一画素エリアにおける第一画素電極は第一スイッチを通して第一データ線及び走査線と接続され、第二画素エリアにおける第二画素電極は第二スイッチを通して第二データ線及び走査線と接続され、第三画素エリアにおける第三画素エリア電極は第三スイッチを通して第三データ線及び走査線と接続される。走査線が走査信号を入力した時、第一データ線が第一画素電極にＶａ電圧を入力し、第二データ線が第二画素電極にＶｂ電圧を入力し、第三データ線が第三画素電極にＶｃ電圧を入力する。また、電圧Ｖａ・Ｖｂ・Ｖｃの関係性は、Ｖａ＞Ｖｂ＞Ｖｃとなる。以上の方法によっても同様に、三つの画素エリアに対してそれぞれ異なる電圧を印加することが可能である。このうち、三つの画素エリアが画素ユニットにおいて占める面積の比率は、それぞれ５％−２５％・２０％−４５％・３５％−７５％の範囲である。これにより、広視野角における色の差を効果的に減少させて、表示品質を向上させることが可能である。
（実施例２）
図２を参照する。本発明の液晶表示パネルは、配列基板２０１と、カラーフィルタ基板２０２と、配列基板２０１とカラーフィルタ基板２０２の間に位置する液晶層２０３とからなる。このうち、配列基板２０１は、上述した実施例の中のいずれかの配列基板である。
以上は、本発明の実施例について述べたに過ぎず、これにより本発明の請求範囲を限定するものではない。本発明の明細書及び図の内容を利用してなされた同等の効果を持つ構造やフローについての変更、或は、他の関連技術における直接的・間接的な運用は、いずれも本発明の特許保護の範囲内に含まれる。
１０１ 第一走査線
１０２ 第二走査線
１０３ 第三走査線
１０４ データ線
１０５ 画素ユニット
２０１ 配列基板
２０２ カラーフィルタ基板
２０３ 液晶層
Ａ 第一画素エリア
Ｂ 第二画素エリア
Ｃ 第三画素エリア
Ｍ１ 第一画素電極
Ｍ２ 第二画素電極
Ｍ３ 第三画素電極
Ｑ１ 第一スイッチ
Ｑ２ 第二スイッチ
Ｑ３ 第三スイッチ

Claims (18)

  1. 複数本の第一走査線と、複数本の第二走査線と、複数本の第三走査線と、複数本のデータ線と、複数個の画素ユニットとからなる配列基板であって、
    各前記画素ユニットは、それぞれ一本の第一走査線、一本の第二走査線、一本の第三走査線、一本のデータ線と対応するとともに、
    各前記画素ユニットは、第一画素エリアと、第二画素エリアと、第三画素エリアとからなり、
    且つ各前記画素ユニットは、Ｒ画素ユニット、Ｇ画素ユニット、Ｂ画素ユニットの中のいずれか一つであり、
    更に、
    前記第一画素エリア、第二画素エリア、第三画素エリアに対して印加される電圧は、それぞれＶａ、Ｖｂ、Ｖｃであり、
    前記第一画素エリアは、第一画素電極と、第一スイッチとからなり、
    前記第二画素エリアは、第二画素電極と、第二スイッチとからなり、
    前記第三画素エリアは、第三画素電極と、第三スイッチとからなり、
    前記第一画素電極は、第一スイッチを通して前記画素ユニットと対応する前記第一走査線及びデータ線と接続され、
    前記第二画素電極は、第二スイッチを通して前記画素ユニットと対応する前記第二走査線及びデータ線と接続され、
    前記第三画素電極は、第三スイッチを通して前記画素ユニットと対応する前記第三走査線及びデータ線と接続され、
    更に、
    前記第一走査線が走査信号を入力することで第一スイッチが導通するよう制御された時、前記データ線は、前記第一スイッチを通して前記第一画素電極にＶａ電圧を入力し、
    前記第二走査線が走査信号を入力することで第二スイッチが導通するよう制御された時、前記データ線は、前記第二スイッチを通して前記第二画素電極にＶｂ電圧を入力し、
    前記第三走査線が走査信号を入力することで第三スイッチが導通するよう制御された時、前記データ線は、前記第三スイッチを通して前記第三画素電極にＶｃ電圧を入力し、
    また更に、
    前記Ｖａ、Ｖｂ、Ｖｃの関係性は、Ｖａ＞Ｖｂ＞Ｖｃであり、
    前記第一画素エリア、第二画素エリア、第三画素エリアが前記画素ユニット領域で占める面積の比率は、それぞれ５％−２２％、２３％−４０％、４０％−７０％の範囲である
    ことを特徴とする配列基板。
  2. 請求項１に記載の配列基板において、
    更に、前記第一画素エリアが前記画素ユニット領域で占める面積の比率は、７％−１５％の範囲であり、
    前記第二画素エリアが前記画素ユニット領域で占める面積の比率は、２３％−３０％の範囲であり、
    前記第三画素エリアが前記画素ユニット領域で占める面積の比率は、６０％−７０％の範囲である
    ことを特徴とする配列基板。
  3. 請求項１に記載の配列基板において、
    更に、前記第一画素エリアが前記画素ユニット領域で占める面積の比率は、１７％−２２％の範囲であり、
    前記第二画素エリアが前記画素ユニット領域で占める面積の比率は、３３％−４０％の範囲であり、
    前記第三画素エリアが前記画素ユニット領域で占める面積の比率は、４０％−５０％の範囲である
    ことを特徴とする配列基板。
  4. 請求項１に記載の配列基板において、
    更に、前記第一画素エリアが前記画素ユニット領域で占める面積の比率は、１０％−２０％の範囲であり、
    前記第二画素エリアが前記画素ユニット領域で占める面積の比率は、２５％−４０％の範囲であり、
    前記第三画素エリアが前記画素ユニット領域で占める面積の比率は、４５％−６５％の範囲である
    ことを特徴とする配列基板。
  5. 請求項１に記載の配列基板において、
    更に、前記複数の第一走査線、複数の第二走査線、複数の第三走査線は、行毎に配列し、
    前記データ線は、列毎に配列し、
    前記第一画素電極、第二画素電極、第三画素電極は、列方向に沿って配列する
    ことを特徴とする配列基板。
  6. 請求項１に記載の配列基板において、
    更に、前記第一スイッチは、第一薄膜トランジスタであり、
    前記第一画素電極は、前記第一薄膜トランジスタを通して前記画素ユニットと対応する前記第一走査線及びデータ線と接続され、
    前記第二スイッチは、第二薄膜トランジスタであり、
    前記第二画素電極は、前記第二薄膜トランジスタを通して前記画素ユニットと対応する前記第二走査線及びデータ線と接続され、
    前記第三スイッチは、第三薄膜トランジスタであり、
    前記第三画素電極は、前記第三薄膜トランジスタを通して前記画素ユニットと対応する前記第三走査線及びデータ線と接続される
    ことを特徴とする配列基板。
  7. 複数個の画素ユニットからなる配列基板であって、
    各前記画素ユニットは、第一画素エリアと、第二画素エリアと、第三画素エリアとからなり、
    更に、
    前記第一画素エリア、第二画素エリア、第三画素エリアに対して印加される電圧は、それぞれＶａ、Ｖｂ、Ｖｃであり、
    前記Ｖａ、Ｖｂ、Ｖｃの関係性は、Ｖａ＞Ｖｂ＞Ｖｃであり、
    前記第一画素エリア、第二画素エリア、第三画素エリアが前記画素ユニット領域で占める面積の比率は、それぞれ５％−２２％、２３％−４０％、４０％−７０％の範囲である
    ことを特徴とする配列基板。
  8. 請求項７に記載の配列基板において、
    更に、前記第一画素エリアが前記画素ユニット領域で占める面積の比率は、７％−１５％の範囲であり、
    前記第二画素エリアが前記画素ユニット領域で占める面積の比率は、２３％−３０％の範囲であり、
    前記第三画素エリアが前記画素ユニット領域で占める面積の比率は、６０％−７０％の範囲である
    ことを特徴とする配列基板。
  9. 請求項７に記載の配列基板において、
    更に、前記第一画素エリアが前記画素ユニット領域で占める面積の比率は、１７％−２２％の範囲であり、
    前記第二画素エリアが前記画素ユニット領域で占める面積の比率は、３３％−４０％の範囲であり、
    前記第三画素エリアが前記画素ユニット領域で占める面積の比率は、４０％−５０％の範囲である
    ことを特徴とする配列基板。
  10. 請求項７に記載の配列基板において、
    更に、前記第一画素エリアが前記画素ユニット領域で占める面積の比率は、１０％−２０％の範囲であり、
    前記第二画素エリアが前記画素ユニット領域で占める面積の比率は、２５％−４０％の範囲であり、前記第三画素エリアが前記画素ユニット領域で占める面積の比率は、４５％−６５％の範囲である
    ことを特徴とする配列基板。
  11. 請求項７に記載の配列基板において、
    更に、各前記画素ユニットは、Ｒ画素ユニット、Ｇ画素ユニット、Ｂ画素ユニットの中のいずれか一つである
    ことを特徴とする配列基板。
  12. 請求項７に記載の配列基板において、
    更に、前記配列基板には、複数本の第一走査線と、複数本の第二走査線と、複数本の第三走査線と、複数本のデータ線が設けられ、
    各前記画素ユニットは、それぞれ一本の第一走査線、一本の第二走査線、一本の第三走査線、一本のデータ線と対応し、
    前記第一画素エリアは、第一画素電極と、第一スイッチとからなり、
    前記第二画素エリアは、第二画素電極と、第二スイッチとからなり、
    前記第三画素エリアは、第三画素電極と、第三スイッチとからなり、
    前記第一画素電極は、第一スイッチを通して前記画素ユニットと対応する前記第一走査線及びデータ線と接続され、
    前記第二画素電極は、第二スイッチを通して前記画素ユニットと対応する前記第二走査線及びデータ線と接続され、
    前記第三画素電極は、第三スイッチを通して前記画素ユニットと対応する前記第三走査線及びデータ線と接続され、
    更に、
    前記第一走査線が走査信号を入力することで第一スイッチが導通するよう制御された時、前記データ線は、前記第一スイッチを通して前記第一画素電極にＶａ電圧を入力し、
    前記第二走査線が走査信号を入力することで第二スイッチが導通するよう制御された時、前記データ線は、前記第二スイッチを通して前記第二画素電極にＶｂ電圧を入力し、
    前記第三走査線が走査信号を入力することで第三スイッチが導通するよう制御された時、前記データ線は、前記第三スイッチを通して前記第三画素電極にＶｃ電圧を入力する
    ことを特徴とする配列基板。
  13. 請求項１２に記載の配列基板において、
    更に、前記複数の第一走査線、複数の第二走査線、複数の第三走査線は、行毎に配列し、
    前記データ線は、列毎に配列し、
    前記第一画素電極、第二画素電極、第三画素電極は、列方向に沿って配列する
    ことを特徴とする配列基板。
  14. 請求項１２に記載の配列基板において、
    更に、前記第一スイッチは、第一薄膜トランジスタであり、
    前記第一画素電極は、前記第一薄膜トランジスタを通して前記画素ユニットと対応する前記第一走査線及びデータ線と接続され、
    前記第二スイッチは、第二薄膜トランジスタであり、
    前記第二画素電極は、前記第二薄膜トランジスタを通して前記画素ユニットと対応する前記第二走査線及びデータ線と接続され、
    前記第三スイッチは、第三薄膜トランジスタであり、
    前記第三画素電極は、前記第三薄膜トランジスタを通して前記画素ユニットと対応する前記第三走査線及びデータ線と接続される
    ことを特徴とする配列基板。
  15. 配列基板と、カラーフィルタ基板と、前記配列基板とカラーフィルタ基板の間に位置する液晶層とからなる液晶表示パネルであって、
    前記配列基板は、複数個の画素ユニットからなり、
    各前記画素ユニットは、それぞれ第一画素エリアと、第二画素エリアと、第三画素エリアとからなり、
    更に、前記第一画素エリア、第二画素エリア、第三画素エリアに対して印加される電圧は、それぞれＶａ、Ｖｂ、Ｖｃであり、
    前記Ｖａ、Ｖｂ、Ｖｃの関係性は、Ｖａ＞Ｖｂ＞Ｖｃであり、
    前記第一画素エリア、第二画素エリア、第三画素エリアが前記画素ユニット領域で占める面積の比率は、それぞれ５％−２２％、２３％−４０％、４０％−７０％の範囲である
    ことを特徴とする液晶表示パネル。
  16. 請求項１５に記載の液晶表示パネルにおいて、
    更に、前記第一画素エリアが前記画素ユニット領域で占める面積の比率は、７％−１５％の範囲であり、
    前記第二画素エリアが前記画素ユニット領域で占める面積の比率は、２３％−３０％の範囲であり、
    前記第三画素エリアが前記画素ユニット領域で占める面積の比率は、６０％−７０％の範囲である
    ことを特徴とする液晶表示パネル。
  17. 請求項１５に記載の液晶表示パネルにおいて、
    更に、前記第一画素エリアが前記画素ユニット領域で占める面積の比率は、１７％−２２％の範囲であり、
    前記第二画素エリアが前記画素ユニット領域で占める面積の比率は、３３％−４０％の範囲であり、
    前記第三画素エリアが前記画素ユニット領域で占める面積の比率は、４０％−５０％の範囲である
    ことを特徴とする液晶表示パネル。
  18. 請求項１５に記載の液晶表示パネルにおいて、
    更に、前記第一画素エリアが前記画素ユニット領域で占める面積の比率は、１０％−２０％の範囲であり、
    前記第二画素エリアが前記画素ユニット領域で占める面積の比率は、２５％−４０％の範囲であり、
    前記第三画素エリアが前記画素ユニット領域で占める面積の比率は、４５％−６５％の範囲である
    ことを特徴とする液晶表示パネル。
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