JP2016530569A - 配列基板及び液晶表示パネル - Google Patents
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Abstract
Description
図1を参照する。本発明の実施例1において、配列基板は、複数本の第一走査線101と、複数本の第二走査線102と、複数本の第三走査線103と、複数本のデータ線104と、複数個の画素ユニット105とからなる。各画素ユニット105は、一本の第一走査線101・一本の第二走査線102・一本の第三走査線103・データ線104と対応する。また、各画素ユニット105は、R画素ユニット・G画素ユニット・B画素ユニットの中のいずれか一つに相当する。
図2を参照する。本発明の液晶表示パネルは、配列基板201と、カラーフィルタ基板202と、配列基板201とカラーフィルタ基板202の間に位置する液晶層203とからなる。このうち、配列基板201は、上述した実施例の中のいずれかの配列基板である。
102 第二走査線
103 第三走査線
104 データ線
105 画素ユニット
201 配列基板
202 カラーフィルタ基板
203 液晶層
A 第一画素エリア
B 第二画素エリア
C 第三画素エリア
M1 第一画素電極
M2 第二画素電極
M3 第三画素電極
Q1 第一スイッチ
Q2 第二スイッチ
Q3 第三スイッチ
Claims (18)
- 複数本の第一走査線と、複数本の第二走査線と、複数本の第三走査線と、複数本のデータ線と、複数個の画素ユニットとからなる、配列基板であって、
各前記画素ユニットは、それぞれ一本の第一走査線・一本の第二走査線・一本の第三走査線・一本のデータ線と対応するとともに、
各前記画素ユニットは、第一画素エリアと、第二画素エリアと、第三画素エリアとからなり、
且つ各前記画素ユニットは、R画素ユニット・G画素ユニット・B画素ユニットの中のいずれか一つであり、
更に、
前記第一画素エリア・第二画素エリア・第三画素エリアに対して印加される電圧は、それぞれVa・Vb・Vcであり、
前記第一画素エリアは、第一画素電極と、第一スイッチとからなり、
前記第二画素エリアは、第二画素電極と、第二スイッチとからなり、
前記第三画素エリアは、第三画素電極と、第三スイッチとからなり、
前記第一画素電極は、第一スイッチを通して前記画素ユニットと対応する前記第一走査線及びデータ線と接続され、
前記第二画素電極は、第二スイッチを通して前記画素ユニットと対応する前記第二走査線及びデータ線と接続され、
前記第三画素電極は、第三スイッチを通して前記画素ユニットと対応する前記第三走査線及びデータ線と接続され、
更に、
前記第一走査線が走査信号を入力することで第一スイッチが導通するよう制御された時、前記データ線は、前記第一スイッチを通して前記第一画素電極にVa電圧を入力し、
前記第二走査線が走査信号を入力することで第二スイッチが導通するよう制御された時、前記データ線は、前記第二スイッチを通して前記第二画素電極にVb電圧を入力し、
前記第三走査線が走査信号を入力することで第三スイッチが導通するよう制御された時、前記データ線は、前記第三スイッチを通して前記第三画素電極にVc電圧を入力し、
また更に、
前記Va・Vb・Vcの関係性は、Va>Vb>Vcであり、
前記第一画素エリア・第二画素エリア・第三画素エリアが前記画素ユニット領域で占める面積の比率は、それぞれ5%−25%・20%−45%・35%−75%の範囲であることを特徴とする、配列基板。 - 更に、前記第一画素エリアが前記画素ユニット領域で占める面積の比率は、7%−15%の範囲であり、
前記第二画素エリアが前記画素ユニット領域で占める面積の比率は、23%−30%の範囲であり、
前記第三画素エリアが前記画素ユニット領域で占める面積の比率は、60%−70%の範囲であることを特徴とする、請求項1に記載の配列基板。 - 更に、前記第一画素エリアが前記画素ユニット領域で占める面積の比率は、17%−22%の範囲であり、
前記第二画素エリアが前記画素ユニット領域で占める面積の比率は、33%−40%の範囲であり、
前記第三画素エリアが前記画素ユニット領域で占める面積の比率は、40%−50%の範囲であることを特徴とする、請求項1に記載の配列基板。 - 更に、前記第一画素エリアが前記画素ユニット領域で占める面積の比率は、10%−20%の範囲であり、
前記第二画素エリアが前記画素ユニット領域で占める面積の比率は、25%−40%の範囲であり、
前記第三画素エリアが前記画素ユニット領域で占める面積の比率は、45%−65%の範囲であることを特徴とする、請求項1に記載の配列基板。 - 更に、前記複数の第一走査線・複数の第二走査線・複数の第三走査線は、行毎に配列し、
前記データ線は、列毎に配列し、
前記第一画素電極・第二画素電極・第三画素電極は、列方向に沿って配列することを特徴とする、請求項1に記載の配列基板。 - 更に、前記第一スイッチは、第一薄膜トランジスタであり、
前記第一画素電極は、前記第一薄膜トランジスタを通して前記画素ユニットと対応する前記第一走査線及びデータ線と接続され、
前記第二スイッチは、第二薄膜トランジスタであり、
前記第二画素電極は、前記第二薄膜トランジスタを通して前記画素ユニットと対応する前記第二走査線及びデータ線と接続され、
前記第三スイッチは、第三薄膜トランジスタであり、
前記第三画素電極は、前記第三薄膜トランジスタを通して前記画素ユニットと対応する前記第三走査線及びデータ線と接続されることを特徴とする、請求項1に記載の配列基板。 - 複数個の画素ユニットからなる配列基板であって、
各前記画素ユニットは、第一画素エリアと、第二画素エリアと、第三画素エリアとからなり、
更に、
前記第一画素エリア・第二画素エリア・第三画素エリアに対して印加される電圧は、それぞれVa・Vb・Vcであり、
前記Va・Vb・Vcの関係性は、Va>Vb>Vcであり、
前記第一画素エリア・第二画素エリア・第三画素エリアが前記画素ユニット領域で占める面積の比率は、それぞれ5%−25%・20%−45%・35%−75%の範囲であることを特徴とする、配列基板。 - 更に、前記第一画素エリアが前記画素ユニット領域で占める面積の比率は、7%−15%の範囲であり、
前記第二画素エリアが前記画素ユニット領域で占める面積の比率は、23%−30%の範囲であり、
前記第三画素エリアが前記画素ユニット領域で占める面積の比率は、60%−70%の範囲であることを特徴とする、請求項7に記載の配列基板。 - 更に、前記第一画素エリアが前記画素ユニット領域で占める面積の比率は、17%−22%の範囲であり、
前記第二画素エリアが前記画素ユニット領域で占める面積の比率は、33%−40%の範囲であり、
前記第三画素エリアが前記画素ユニット領域で占める面積の比率は、40%−50%の範囲であることを特徴とする、請求項7に記載の配列基板。 - 更に、前記第一画素エリアが前記画素ユニット領域で占める面積の比率は、10%−20%の範囲であり、
前記第二画素エリアが前記画素ユニット領域で占める面積の比率は、25%−40%の範囲であり、
前記第三画素エリアが前記画素ユニット領域で占める面積の比率は、45%−65%の範囲であることを特徴とする、請求項7に記載の配列基板。 - 更に、各前記画素ユニットは、R画素ユニット・G画素ユニット・B画素ユニットの中のいずれか一つであることを特徴とする、請求項7に記載の配列基板。
- 更に、前記配列基板には、複数本の第一走査線と、複数本の第二走査線と、複数本の第三走査線と、複数本のデータ線が設けられ、
各前記画素ユニットは、それぞれ一本の第一走査線・一本の第二走査線・一本の第三走査線・一本のデータ線と対応し、
前記第一画素エリアは、第一画素電極と、第一スイッチとからなり、
前記第二画素エリアは、第二画素電極と、第二スイッチとからなり、
前記第三画素エリアは、第三画素電極と、第三スイッチとからなり、
前記第一画素電極は、第一スイッチを通して前記画素ユニットと対応する前記第一走査線及びデータ線と接続され、
前記第二画素電極は、第二スイッチを通して前記画素ユニットと対応する前記第二走査線及びデータ線と接続され、
前記第三画素電極は、第三スイッチを通して前記画素ユニットと対応する前記第三走査線及びデータ線と接続され、
更に、
前記第一走査線が走査信号を入力することで第一スイッチが導通するよう制御された時、前記データ線は、前記第一スイッチを通して前記第一画素電極にVa電圧を入力し、
前記第二走査線が走査信号を入力することで第二スイッチが導通するよう制御された時、前記データ線は、前記第二スイッチを通して前記第二画素電極にVb電圧を入力し、
前記第三走査線が走査信号を入力することで第三スイッチが導通するよう制御された時、前記データ線は、前記第三スイッチを通して前記第三画素電極にVc電圧を入力することを特徴とする、請求項7に記載の配列基板。 - 更に、前記複数の第一走査線・複数の第二走査線・複数の第三走査線は、行毎に配列し、
前記データ線は、列毎に配列し、
前記第一画素電極・第二画素電極・第三画素電極は、列方向に沿って配列することを特徴とする、請求項12に記載の配列基板。 - 更に、前記第一スイッチは、第一薄膜トランジスタであり、
前記第一画素電極は、前記第一薄膜トランジスタを通して前記画素ユニットと対応する前記第一走査線及びデータ線と接続され、
前記第二スイッチは、第二薄膜トランジスタであり、
前記第二画素電極は、前記第二薄膜トランジスタを通して前記画素ユニットと対応する前記第二走査線及びデータ線と接続され、
前記第三スイッチは、第三薄膜トランジスタであり、
前記第三画素電極は、前記第三薄膜トランジスタを通して前記画素ユニットと対応する前記第三走査線及びデータ線と接続されることを特徴とする、請求項12に記載の配列基板。 - 配列基板と、カラーフィルタ基板と、前記配列基板とカラーフィルタ基板の間に位置する液晶層とからなる、液晶表示パネルであって、
前記配列基板は、複数個の画素ユニットからなり、
各前記画素ユニットは、それぞれ第一画素エリアと、第二画素エリアと、第三画素エリアとからなり、
更に、
前記第一画素エリア・第二画素エリア・第三画素エリアに対して印加される電圧は、それぞれVa・Vb・Vcであり、
前記Va・Vb・Vcの関係性は、Va>Vb>Vcであり、
前記第一画素エリア・第二画素エリア・第三画素エリアが前記画素ユニット領域で占める面積の比率は、それぞれ5%−25%・20%−45%・35%−75%の範囲であることを特徴とする、液晶表示パネル。 - 更に、前記第一画素エリアが前記画素ユニット領域で占める面積の比率は、7%−15%の範囲であり、
前記第二画素エリアが前記画素ユニット領域で占める面積の比率は、23%−30%の範囲であり、
前記第三画素エリアが前記画素ユニット領域で占める面積の比率は、60%−70%の範囲であることを特徴とする、請求項15に記載の液晶表示パネル。 - 更に、前記第一画素エリアが前記画素ユニット領域で占める面積の比率は、17%−22%の範囲であり、
前記第二画素エリアが前記画素ユニット領域で占める面積の比率は、33%−40%の範囲であり、
前記第三画素エリアが前記画素ユニット領域で占める面積の比率は、40%−50%の範囲であることを特徴とする、請求項15に記載の液晶表示パネル。 - 更に、前記第一画素エリアが前記画素ユニット領域で占める面積の比率は、10%−20%の範囲であり、
前記第二画素エリアが前記画素ユニット領域で占める面積の比率は、25%−40%の範囲であり、
前記第三画素エリアが前記画素ユニット領域で占める面積の比率は、45%−65%の範囲であることを特徴とする、請求項15に記載の液晶表示パネル。
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