JP6262524B2 - 表示装置用の駆動回路および表示装置 - Google Patents

Description

本発明は、液晶表示装置あるいは有機ＥＬ表示装置の駆動回路に関し、特に、所望のゲート線のみを連続的に駆動可能なパーシャル駆動回路技術に関する。

近年、酸化物半導体をバックプレーンＴＦＴに採用した、ＴＶや携帯／スマートフォンが商品化されるに至っている。酸化物半導体は、オフリーク特性が良好であり、リフレッシュレートを低周波化することで、低消費電力化が可能である。ローリフレッシュレート（Ｌｏｗ Ｒｅｆｒｅｓｈ Ｒａｔｅ：ＬＲＲ）技術には、以下の２つがある。

（１）フルスクリーンＬＲＲ
前画面と今度表示しようとする画面のビデオデータが同じ場合を検出して、映像データ書き込みレート（リフレッシュレート）を低下させる方法である。この技術は、静止画像表示の場合に有効であり、通常、６０Ｈｚ動作から１０Ｈｚ以下のレートに低下させる。この場合、パネル駆動アルゴリズムを変える必要はあるが、パネル内部の回路を変える必要はない。

（２）パーシャルＬＲＲ
ゲート線毎に前画面データとの差異を検出して、異なる場合にのみ映像データを書き込む方法である。ほとんど静止画であるが、部分的にリフレッシュする必要がある画像の場合に有効である。この場合、パネル駆動アルゴリズムおよびパネル内部の回路（ゲート線駆動回路）を変える必要がある。パーシャルＬＲＲ回路を搭載した商品は、まだ市場には出回っておらず、現在、各社において、信頼性ある回路技術が開発されつつあるところと考えられる。

また、ＬＲＲ駆動にすることで、ビデオデータを書き込まない時間にタッチ検出を行うことが可能となる。この結果、より小さいポイントの検出（Ｐｅｎ先認識など）や、これまでＳ／Ｎ比が取れなかったものでの検出が可能となり、より快適なユーザインタフェース機能を提供できる。

所望のエリアのみに画像表示させることを目的とする場合の従来技術としては、表示エリア以外を黒表示する液晶表示装置がある。図８は、従来の液晶表示装置に用いられる駆動回路の一例を示したブロック図である（例えば、特許文献１参照）。

図８に示すように、ゲートドライバ１０４は、ゲートスタートパルスＧＳＰの入力ラインに従属接続された複数のシフトレジスタステージＳ／Ｒ１〜Ｓ／Ｒ５と、シフトレジスタステージＳ／Ｒ１〜Ｓ／Ｒ５にそれぞれ接続された複数の出力切替部１０４Ａ〜１０４Ｅとを含む。複数のシフトレジスタステージＳ／Ｒ１〜Ｓ／Ｒ５は、第１クロックＣＬＫ１および第２クロックＣＬＫ２のいずれか１つを入力する。

第１クロックＣＬＫ１および第２クロックＣＬＫ２は、シフトレジスタステージＳ／Ｒ１〜Ｓ／Ｒ５に交代に入力される。つまり、奇数番目のシフトレジスタステージＳ／Ｒ１、Ｓ／Ｒ３、Ｓ／Ｒ５には、第１クロックＣＬＫ１が入力されるが、偶数番目のシフトレジスタステージＳ／Ｒ２、Ｓ／Ｒ４には、第２クロックＣＬＫ２が入力される。

第１クロックＣＬＫ１および第２クロックＣＬＫ２は、相反する位相を有すると共に、水平同期信号の１／２に該当する周波数（すなわち、２倍に相当する周期）を有する。複数のシフトレジスタステージＳ／Ｒ１〜Ｓ／Ｒ５は、第１クロックＣＬＫ１または第２クロックＣＬＫ２に応答し、ゲートスタートパルスＧＳＰまたは以前のシフトレジスタステージＳ／Ｒ１〜Ｓ／Ｒ４からのゲート信号（Ｖｇ１〜Ｖｇ４のいずれか１つ）をラッチし、対応するゲート線ＧＬ１〜ＧＬ５に供給されるゲート信号Ｖｇ１〜Ｖｇ５を発生する。

第１シフトレジスタステージＳ／Ｒ１は、第１クロックＣＬＫ１に応答し、ゲートスタートパルスＧＳＰをラッチさせて第１ゲート信号Ｖｇ１を発生する。第１ゲート信号Ｖｇ１は、第１出力切替部１０４Ａおよび第２シフトレジスタステージＳ／Ｒ２に供給される。第２シフトレジスタステージＳ／Ｒ２は、第２クロックＣＬＫ２によって、以前のステージである第１シフトレジスタステージＳ／Ｒ１からの第１ゲート信号Ｖｇ１をラッチして、第２ゲート信号Ｖｇ２を発生する。第２ゲート信号Ｖｇ２は、第２出力切替部１０４Ｂおよび次のステージである第３シフトレジスタステージＳ／Ｒ３に供給される。

第１クロックＣＬＫ１に応答する第３シフトレジスタステージＳ／Ｒ３も、以前のステージである第２シフトレジスタステージＳ／Ｒ２からの第２ゲート信号Ｖｇ２をシフトさせて、第３ゲート信号Ｖｇ３を発生する。第３ゲート信号Ｖｇ３は、第３出力切替部１０４Ｃおよび次のステージである第４シフトレジスタステージＳ／Ｒ４に供給される。

これにより、残りのシフトレジスタステージＳ／Ｒ４、Ｓ／Ｒ５も、第１クロックＣＬＫ１または第２クロックＣＬＫ２に応答して、以前のシフトレジスタステージＳ／Ｒ３、Ｓ／Ｒ４からの第３ゲート信号Ｖｇ３または第４ゲート信号Ｖｇ４をラッチし、対応するゲート信号Ｖｇ４（またはＶｇ５）を発生する。複数の各シフトレジスタステージＳ／Ｒ１〜Ｓ／Ｒ５から発生する複数のゲート信号Ｖｇ１〜Ｖｇ５は、１つの水平同期信号の期間ずつ、順次特定論理（例えば、ハイ論理）の状態でイネーブルされる。

複数の出力切替部１０４Ａ〜１０４Ｅは、液晶パネルの表示領域上の複数のゲート線ＧＬ１〜ＧＬ５と電気的にそれぞれ接続される。また、複数の出力切替部１０４Ａ〜１０４Ｅは、垂直ウィンドウ制御信号ＶＷＳ、または遅延した垂直ウィンドウ制御信号ＤＶＷＳを、共通に入力する。垂直ウィンドウ制御信号ＶＷＳまたは遅延したウィンドウ制御信号ＤＶＷＳに共通に応答する複数の各出力切替部１０４Ａ〜１０４Ｅは、対応するシフトレジスタステージＳ／Ｒ１〜Ｓ／Ｒ５から、対応するゲート線ＧＬ１〜ＧＬ５に供給されるゲート信号Ｖｇ１〜Ｖｇ５を切り換える。

垂直ウィンドウ制御信号ＶＷＳまたは遅延した垂直ウィンドウ制御信号ＤＶＷＳの垂直ウィンドウパルスの期間（基底論理の期間）では、出力切替部１０４Ａ〜１０４Ｅは、対応するシフトレジスタステージＳ／Ｒ１〜Ｓ／Ｒ５からの対応するゲート線ＧＬ１〜ＧＬ５に供給される対応するゲート信号Ｖｇ１〜Ｖｇ５を遮断する。それとは反対に、垂直ウィンドウ制御信号ＶＷＳまたは遅延した垂直ウィンドウ制御信号ＤＶＷＳの特定論理のイネーブル期間では、各出力切替部１０４Ａ〜１０４Ａは、対応するシフトレジスタステージＳ／Ｒ１〜Ｓ／Ｒ５からのゲート信号Ｖｇ１〜Ｖｇ５を対応するゲート線ＧＬ１〜ＧＬ５に供給する。また、ＣＬＫ信号は、シフトレジスタＳ／Ｒ１〜Ｓ／Ｒ５のみに導入され、出力切替部Ｖｇ１〜Ｖｇ５には導入されていない。

図９は、図８に示した従来の液晶表示装置の出力切替部の回路図と、駆動波形の一例を示した図である。第ｎ出力切替部Ｖｇｎは、第ｎシフトレジスタＳ／Ｒｎの出力Ｖｇｎを通すか通さないかを、垂直ウィンドウ制御信号ＶＷＳで制御する。ここで、垂直ウィンドウ制御信号ＶＷＳが「Ｈ」の時には、ＧＬｎ（Ｖｇｎ）が出力され、「Ｌ」の時にはＧＬｎ（Ｖｇｎ）が遮断される。

第ｎシフトレジスタＳ／Ｒｎ内のトランジスタＴｄｒｖは、第ｎ出力切換部Ｖｇｎ内のトランジスタＴＧｎを通して、ゲート線を駆動することになり、大きな駆動能力を必要とする。また、トランジスタＴＧｎ自身も、トランジスタＴｄｒｖの出力抵抗を小さくするために、大きなゲート幅に設定される。

また、垂直ウィンドウ制御信号ＶＷＳの駆動波形については、以下のようになる。図９（ｂ）に示したように、第１ゲート線ＧＬ１と第２ゲート線ＧＬ２に出力し、第３ゲート線ＧＬ３の出力を遮断する場合について説明する。この場合、第２ゲート線ＧＬ２が十分「Ｌ」になるまで、垂直ウィンドウ制御信号ＶＷＳは、「Ｈ」を維持し、その後、第３ゲート線ＧＬ３が立ち上がる前に「Ｌ」に設定される。

特開２００８−００３５４８号公報

しかしながら、従来技術には、以下のような課題がある。
従来のシフトレジスタ回路では、次に活性化すべきＧａｔｅ線アドレスまで、順々にシフトレジスタ回路を動作させる必要があった。したがって、所望のゲート線のみを連続的に駆動してパーシャル駆動を行うことができず、無駄な時間と消費電力を要していた。逆に言うと、次に活性化すべき回路まで、Ｃａｒｒｙを転送する制御回路がないため、無駄な時間と消費電力を要していた。

本発明は、前記のような課題を解決するためになされたものであり、駆動時間の短縮化および低消費電力化を図ったパーシャル駆動を実現する表示装置用の駆動回路および表示装置を得ることを目的とする。

本発明に係る表示装置用の駆動回路は、各段のゲート線に対応して設けられ、クロックに同期して動作する第１シフトレジスタと第２シフトレジスタとからなるシフトレジスタ回路と、各段のゲート線に対応して設けられ、ゲート線を活性化するかしないかを切り換える制御信号をゲート線ごとに記憶し、活性化する場合にＴ信号を「ハイ」とし、活性化しない場合にＢ信号を「ハイ」とする相補型出力信号を出力するメモリ部と、各段のゲート線に対応して設けられ、ゲート線の駆動制御と、キャリー信号の出力制御を行うスイッチ部とを備え、ｎ段目（ｎは、２以上の整数）のスイッチ部は、ｎ段目のメモリ部からのｎ段相補型出力信号、およびｎ＋１段目のメモリ部からのｎ＋１段相補型出力信号を読み取り、ｎ段相補型出力信号のＴ信号が「ハイ」の場合には、ｎ段目のゲート線を活性化し、ｎ段相補型出力信号のＴ信号が「ハイ」、ｎ＋１段相補型出力信号のＴ信号が「ハイ」の場合には、ｎ段目の第１シフトレジスタから読み取ったキャリー信号を、ｎ＋１段目の第１シフトレジスタに出力し、ｎ段相補型出力信号のＴ信号が「ハイ」、ｎ＋１段相補型出力信号のＢ信号が「ハイ」の場合には、ｎ段目の第１シフトレジスタから読み取ったキャリー信号を、ｎ＋１段目のスイッチ部に、スキップキャリー信号として出力し、ｎ段相補型出力信号のＢ信号が「ハイ」、ｎ＋１段相補型出力信号のＴ信号が「ハイ」の場合には、ｎ−１段目のスイッチ部から読み取ったスキップキャリー信号を、ｎ＋１段目の第１シフトレジスタにキャリー信号として出力し、ｎ段相補型出力信号のＢ信号が「ハイ」、ｎ＋１段相補型出力信号のＢ信号が「ハイ」の場合には、ｎ−１段目のスイッチ部から読み取ったスキップキャリー信号をｎ＋１段目のスイッチ部に、スキップキャリー信号として出力し、メモリ部は、第２シフトレジスタからの出力信号のタイミングで、制御信号を取り込むデータ取り込み部と、転送信号に応じて、データ取り込み部に取り込まれた制御信号を取り出し、スイッチ部を駆動するための相補型出力信号を出力するデータ保持・駆動部とを有するものである。

本発明によれば、所望のゲート線のみを連続的に駆動可能なスイッチ回路構成を備えることにより、駆動時間の短縮化および低消費電力化を図ったパーシャル駆動を実現する表示装置用の駆動回路および表示装置を得ることができる。

本発明の実施の形態１におけるパーシャルＧＩＰ回路におけるスキップ機能の説明図である。 本発明の実施の形態１におけるスキップ機能付きパーシャル駆動回路のブロック図である。 本発明の実施の形態１におけるスキップ機能付きパーシャル駆動回路の、スイッチ部による切り換え制御動作を示した説明図である（ケース１）。 本発明の実施の形態１におけるスキップ機能付きパーシャル駆動回路の、スイッチ部による切り換え制御動作を示した説明図である（ケース２）。 本発明の実施の形態１におけるスキップ機能付きパーシャル駆動回路の、スイッチ部による切り換え制御動作を示した説明図である（ケース３）。 本発明の実施の形態１におけるスキップ機能付きパーシャル駆動回路の、スイッチ部による切り換え制御動作を示した説明図である（ケース４）。 本発明の実施の形態１におけるスキップ機能付きパーシャル駆動回路で用いられるメモリ部のブロック図である。 本発明の実施の形態１におけるスキップ機能付きパーシャル駆動回路での、パーシャル駆動情報の取り込みと、パーシャル駆動タイミングとの関係を示す説明図である。 本発明の実施の形態１におけるスキップ機能付きパーシャル駆動回路によるパーシャル駆動の説明図である（スキップ動作がない場合）。 本発明の実施の形態１におけるスキップ機能付きパーシャル駆動回路によるパーシャル駆動の説明図である（スキップ動作がある場合）。 従来の液晶表示装置に用いられる駆動回路の一例を示したブロック図である。 図８に示した従来の液晶表示装置の出力切替部の回路図と、駆動波形の一例を示した図である。

以下、本発明の表示装置用の駆動回路および表示装置の好適な実施の形態につき図面を用いて説明する。

実施の形態１．

図１は、本発明の実施の形態１におけるパーシャルＧＩＰ（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）回路におけるスキップ機能の説明図である。パーシャルＧＩＰ回路では、前画面のデータと異なる場合のみ、ゲート線を活性化し、ビデオデータを書き込む。この際、次のゲート線も活性化する必要がある場合には、Ｃａｒｒｙ信号は、次のシフトレジスタへ転送される。

しかしながら、次の画像情報が前画面のデータと同じ場合（すなわち、静止画の場合）、ゲート線を活性化する必要はない。そこで、図１に示した本実施の形態１におけるパーシャルＧＩＰ回路は、活性化する必要のないゲート線に対応するシフトレジスタにＣａｒｒｙ信号を送るのを停止し、Ｃａｒｒｙデータを必要とするシフトレジスタへスキップして転送する機能を有している。

図２は、本発明の実施の形態１におけるスキップ機能付きパーシャル駆動回路のブロック図である。図２に示したスキップ機能付きパーシャル駆動回路は、メモリ部１０と、シフトレジスタ（ＳＲ）部２０と、スイッチ部３０と、ドライバ部４０とを備えて構成されている。また、この図２では、（ｎ−１）ライン目のゲート線から、（ｎ＋１）ライン目のゲート線までを、部分的に記載したものとなっている。そして、（）内の添字として記載された、ｎ−１、ｎ、ｎ＋１は、ラインの番号を意味している。

１つのゲートライン毎に、メモリ部１０、シフトレジスタ部２０、スイッチ部３０、およびドライバ部４０が設けられている。さらに、スイッチ部３０（ｎ）は、スイッチ部（ｎ−１）、（ｎ＋１）と、メモリ部１０（ｎ）、（ｎ＋１）と、シフトレジスタ部２０（ｎ）、２０（ｎ＋１）と、ドライバ（ｎ）につながれている。

そして、スイッチ部３０（ｎ）は、メモリ部１０（ｎ）からの相補型出力信号（Ｈｉｇｈ、Ｌｏｗ）によって切り換え制御され、Ｔ信号が「Ｈｉｇｈ」の時、ゲート線（ｎ）を立ち上げ、Ｂ信号が「Ｈｉｇｈ」の時、ゲート線（ｎ）を立ち上げないで、パスする。

なお、スイッチ部３０（ｎ）は、メモリ部（ｎ）からの出力に基づいてゲート線（ｎ）を立ち上げる場合には、シフトレジスタ部２０（ｎ）からの出力（Ｃａｒｒｙ（ｎ））を読み取り、ドライバ部４０（ｎ）へ出力する。一方、スイッチ部３０（ｎ）は、メモリ部（ｎ）からの出力に基づいてゲート線（ｎ）を立ち上げない場合には、シフトレジスタ部２０（ｎ）からの出力（Ｃａｒｒｙ（ｎ））を読み取る代わりに、前段のスイッチ部３０（ｎ−１）からの出力（Ｓｋｉｐ Ｃａｒｒｙ（ｘ））を読み取る。

さらに、スイッチ部３０（ｎ）は、現段のメモリ部１０（ｎ）および次段のメモリ部１０（ｎ＋１）からの相補型出力信号に応じて、次段への出力を以下のように行う。
（ケース１）メモリ部１０（ｎ）のＴ信号が「Ｈｉｇｈ」、メモリ部１０（ｎ＋１）のＴ信号が「Ｈｉｇｈ」の場合（ゲートラインｎ、ｎ＋１をともに活性化する場合に相当）
この場合は、シフトレジスタ部２０（ｎ）から読み取ったＣａｒｒｙ（ｎ）を、次段のシフトレジスタ部２０（ｎ＋１）に、Ｃａｒｒｙ（ｎ＋１）として出力する。
（ケース２）メモリ部１０（ｎ）のＴ信号が「Ｈｉｇｈ」、メモリ部１０（ｎ＋１）のＢ信号が「Ｈｉｇｈ」の場合（ゲートラインｎを活性化し、ゲートラインｎ＋１を活性化しない場合に相当）
この場合は、シフトレジスタ部２０（ｎ）から読み取ったＣａｒｒｙ（ｎ）を、次段のスイッチ部３０（ｎ＋１）に、Ｓｋｉｐ Ｃａｒｒｙ（ｘ＋１）として出力する。

（ケース３）メモリ部１０（ｎ）のＢ信号が「Ｈｉｇｈ」、メモリ部１０（ｎ＋１）のＴ信号が「Ｈｉｇｈ」の場合（ゲートラインｎを活性化せず、ゲートラインｎ＋１を活性化する場合に相当）
この場合は、スイッチ部３０（ｎ−１）から読み取ったＳｋｉｐ Ｃａｒｒｙ（ｘ）を、次段のシフトレジスタ部２０（ｎ＋１）に、Ｃａｒｒｙ（ｎ＋１）として出力する。
（ケース４）メモリ部１０（ｎ）のＢ信号が「Ｈｉｇｈ」、メモリ部１０（ｎ＋１）のＢ信号が「Ｈｉｇｈ」の場合（ゲートラインｎ、ｎ＋１ともに活性化しない場合に相当）
この場合は、スイッチ部３０（ｎ−１）から読み取ったＳｋｉｐ Ｃａｒｒｙ（ｘ）を次段のスイッチ部３０（ｎ＋１）に、Ｓｋｉｐ Ｃａｒｒｙ（ｘ＋１）として出力する。

図３Ａ〜図３Ｄは、本発明の実施の形態１におけるスキップ機能付きパーシャル駆動回路の、スイッチ部３０による切り換え制御動作を示した説明図であり、より具体的には、上述したケース１〜ケース４の状態を個別に図示したものである。

なお、これら図３Ａ〜図３Ｄでは、シフトレジスタ部２０を、２つに大別して示している。１つは、ゲート線活性化情報を取り込むタイミングを作るシフトレジスタ（符号ＳＲ２１（１）、ＳＲ２１（２）、・・・に相当）であり、もう１つは、ゲート線駆動のタイミングを生成するシフトレジスタ（符号ＳＲ２２（１）、ＳＲ２２（２）、・・・に相当）である。そして、後者のシフトレジスタＳＲ２２が、先の図２に記載したシフトレジスタ部２０に相当し、前者のシフトレジスタＳＲ２１については、先の図２では省略している。

図３Ａ〜図３Ｄは、それぞれ、上述したケース１〜４に相当している。このようにして、スイッチ部３０（ｎ）は、メモリ部１０（ｎ）の状態に応じて、ドライバ部４０（ｎ）によりゲート線（ｎ）を活性化するか否かを切り換え制御できる。さらに、スイッチ部３０（ｎ）は、メモリ部１０（ｎ）、１０（ｎ＋１）の状態に応じて、次段への出力として、Ｃａｒｒｙ（ｎ＋１）をシフトレジスタ部２０（ｎ＋１）に出力するか、Ｓｋｉｐ Ｃａｒｒｙ（ｘ＋１）をスイッチ部３０（ｎ＋１）に出力するかを切り換え制御できる。この結果、所望のゲート線のみを連続的に駆動可能なスイッチ部３０を実現できる。

次に、メモリ部１０の内部構成について、説明する。図４は、本発明の実施の形態１におけるスキップ機能付きパーシャル駆動回路で用いられるメモリ部１０のブロック図である。図４に示したメモリ部１０は、データ取り込み部１１、転送トランジスタ１２、およびデータ保持・駆動部１３で構成されている。

データ取り込み部１１は、ゲート線を立ち上げるか否かの情報であるゲート線活性化信号ＯＥを、垂直走査Ｓｔａｒｔ信号（ＶＳＴ）あるいはシフトレジスタＳＲ２１からの出力信号（ＶＳＲ）のタイミングにより、取り込む。

データ取り込み部１１に取り込まれたデータは、転送信号（ＤＴ）によって転送トランジスタ１２がオンされることで、データ保持・駆動部１３に転送され、この結果、データ保持・駆動部１３により相補型出力信号が出力され、スイッチ部３０が駆動される。

次に、パーシャル駆動情報（ＯＥ情報）の取り込みと、パーシャル駆動タイミングとの関係について、図５を用いて説明する。本発明のスキップ機能付きパーシャル駆動回路では、２つの垂直走査期間を用いており、最初のフレームでゲート線活性化情報を取り込み、次のフレームで必要なゲート線を立ち上げ、ビデオデータを書き込んでいる。

ゲート線活性化情報の転送時期（ＤＴ信号がオンになる時期）は、１フレーム目の終了から２フレーム目が始まるまでの期間に行う。また、パーシャル駆動時には、実際にゲート線を活性化していない時にタッチ検出を行うことができる。

次に、パーシャル駆動の具体例について説明する。図６、図７は、本発明の実施の形態１におけるスキップ機能付きパーシャル駆動回路によるパーシャル駆動の説明図である。具体的には、図６は、ゲート線１、２、３をすべて活性化する場合の動作説明図であり、図７は、パーシャル駆動の一例として、ゲート線１、２をスキップして、ゲート線３を活性化する場合の動作説明図である。メモリ部１０からの出力に応じて、スイッチ部３０によるパス方向が切り換えられ、所望のゲート線のみを連続的に駆動可能としている。

以上のように、本発明のスキップ機能付きパーシャル駆動回路を用いることで、フレーム内の所望のゲート線駆動（パーシャル駆動）が可能になり、以下のような技術的意義を有する。
（１）無駄なＣＬＫのトグリングがないため、低消費電力化が期待できる。
（２）スキップすることで、無駄な時間がなくなり、タッチ検出等に割り当てる時間が確保でき、快適なユーザインタフェースが可能になる。

１０ メモリ部、１１ データ読み取り部、１２ 転送トランジスタ、１３ データ保持・駆動部、２０ シフトレジスタ部、３０ スイッチ部、４０ ドライバ部。

Claims (3)

1. 各段のゲート線に対応して設けられ、クロックに同期して動作する第１シフトレジスタと第２シフトレジスタとからなるシフトレジスタ回路と、
   各段のゲート線に対応して設けられ、ゲート線を活性化するかしないかを切り換える制御信号をゲート線ごとに記憶し、活性化する場合にＴ信号を「ハイ」とし、活性化しない場合にＢ信号を「ハイ」とする相補型出力信号を出力するメモリ部と、
   各段のゲート線に対応して設けられ、ゲート線の駆動制御と、キャリー信号の出力制御を行うスイッチ部と
   を備え、
   ｎ段目（ｎは、２以上の整数）のスイッチ部は、
   ｎ段目のメモリ部からのｎ段相補型出力信号、およびｎ＋１段目のメモリ部からのｎ＋１段相補型出力信号を読み取り、
   前記ｎ段相補型出力信号のＴ信号が「ハイ」の場合には、ｎ段目のゲート線を活性化し、
   前記ｎ段相補型出力信号のＴ信号が「ハイ」、前記ｎ＋１段相補型出力信号のＴ信号が「ハイ」の場合には、ｎ段目の第１シフトレジスタから読み取ったキャリー信号を、ｎ＋１段目の第１シフトレジスタに出力し、
   前記ｎ段相補型出力信号のＴ信号が「ハイ」、前記ｎ＋１段相補型出力信号のＢ信号が「ハイ」の場合には、ｎ段目の第１シフトレジスタから読み取ったキャリー信号を、ｎ＋１段目のスイッチ部に、スキップキャリー信号として出力し、
   前記ｎ段相補型出力信号のＢ信号が「ハイ」、前記ｎ＋１段相補型出力信号のＴ信号が「ハイ」の場合には、ｎ−１段目のスイッチ部から読み取ったスキップキャリー信号を、ｎ＋１段目の第１シフトレジスタにキャリー信号として出力し、
   前記ｎ段相補型出力信号のＢ信号が「ハイ」、前記ｎ＋１段相補型出力信号のＢ信号が「ハイ」の場合には、ｎ−１段目のスイッチ部から読み取ったスキップキャリー信号をｎ＋１段目のスイッチ部に、スキップキャリー信号として出力し、
   前記メモリ部は、前記第２シフトレジスタからの出力信号のタイミングで、前記制御信号を取り込むデータ取り込み部と、転送信号に応じて、前記データ取り込み部に取り込まれた前記制御信号を取り出し、前記スイッチ部を駆動するための前記相補型出力信号を出力するデータ保持・駆動部とを有する
   表示装置用の駆動回路。
2. 請求項１に記載の表示装置用の駆動回路において、
   前記制御信号を前記メモリ部に取り込むタイミングは、前記スイッチ部により前記制御信号に対応するゲート線を駆動するタイミングよりも１フレーム前である
   表示装置用の駆動回路。
3. 請求項１または２に記載の表示装置用の駆動回路を含む表示装置。

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