JP6253551B2 - 撮像素子、撮像装置、内視鏡および内視鏡システム - Google Patents

Description

本発明は、被写体を撮像して該被写体の画像データを生成する撮像素子、撮像装置、内視鏡および内視鏡システムに関する。

従来、ＣＣＤ（Charge Coupled Device）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）等の撮像素子において、トランジスタの出力端にインピーダンスマッチング用の抵抗を直列に接続したバッファ回路によって撮像素子の信号電圧を増幅して外部へ出力する技術が知られている（特許文献１参照）。

特開平６−１４１２０１号公報

しかしながら、上述した特許文献１では、インピーダンスマッチング用の抵抗の抵抗値が製造毎にばらつくことによって、トランジスタの出力インピーダンスが変動するという問題点があった。

本発明は、上記に鑑みてなされたものであって、トランジスタの出力インピーダンスを安定化することができる撮像素子、撮像装置、内視鏡および内視鏡システムを提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明に係る撮像素子は、二次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号を生成して出力する複数の画素の各々から出力される前記撮像信号を外部へ転送するバッファチップを有する撮像素子において、前記撮像信号が入力されるゲートを有する第１トランジスタと、一端側が前記第１トランジスタの出力端に接続された第１抵抗と、前記第１抵抗の他端側と直列に接続され、前記第１抵抗の抵抗値の変動を補償して前記撮像信号を外部へ出力する補償部と、を備えたことを特徴とする。

また、本発明に係る撮像素子は、上記発明において、前記補償部は、前記第１抵抗の他端側が直列に接続された入力端と、前記撮像信号を外部へ伝播する伝送ケーブルが接続された出力端と、を有する第２トランジスタと、電源電圧が接続された入力端と、前記第２トランジスタのゲートが接続された出力端と、を有する第３トランジスタと、グランドと前記第３トランジスタの出力端との間に接続された第２抵抗と、電源電圧とグランドとの間に直列に接続された第３抵抗および第４抵抗を有し、分圧された出力電圧を前記第３トランジスタのゲートに印加する分圧回路と、を有することを特徴とする。

また、本発明に係る撮像素子は、上記発明において、前記第１抵抗および前記第２抵抗は、前記バッファチップ上に形成されていることを特徴とする。

また、本発明に係る撮像素子は、上記発明において、前記第１抵抗および前記第２抵抗は、同じ半導体プロセスによって形成されていることを特徴とする。

また、本発明に係る撮像素子は、上記発明において、前記第１抵抗および前記第２抵抗は、前記第１抵抗および前記第２トランジスタの前記チャンネル抵抗からなるインピーダンス抵抗の変動を補償することを特徴とする。

また、本発明に係る撮像装置は、上記の撮像素子を備えたことを特徴とする。

また、本発明に係る内視鏡は、上記の撮像装置を、挿入部の先端側に備えることを特徴とする。

また、本発明に係る内視鏡システムは、上記の内視鏡と、前記撮像信号を画像信号に変換する処理装置と、を備えたことを特徴とする。

本発明によれば、インピーダンスマッチング抵抗の抵抗値のばらつきを補償することができるという効果を奏する。

図１は、本発明の一実施の形態に係る内視鏡システムの全体構成を模式的に示す図である。 図２は、本発明の一実施の形態に係る内視鏡システムの要部の機能を示すブロック図である。 図３は、図２に示す第２チップの詳細な構成およびコネクタ部の要部の構成を示す回路図である。 図４は、図３に示す第１抵抗の配置を示す平面図である。 図５は、図３に示す第２抵抗の配置を示す平面図である。 図６は、図３に示す第２トランジスタの配置を示す平面図である。 図７は、図３に示す第３トランジスタの配置を示す平面図である。

以下、本発明を実施するための形態（以下、「実施の形態」という）として、撮像素子を備えた内視鏡システムについて説明する。また、この実施の形態により、本発明が限定されるものではない。さらに、図面の記載において、同一の部分には同一の符号を付している。さらにまた、図面は、模式的なものであり、各部材の厚みと幅との関係、各部材の比率等は、現実と異なることに留意する必要がある。また、図面の相互間においても、互いの寸法や比率が異なる部分が含まれている。

〔内視鏡システムの構成〕
図１は、本発明の一実施の形態に係る内視鏡システムの全体構成を模式的に示す図である。図１に示す内視鏡システム１は、内視鏡２（撮像装置）と、伝送ケーブル３と、コネクタ部５と、プロセッサ６（処理装置）と、表示装置７と、光源装置８と、入力部９と、を備える。

内視鏡２は、伝送ケーブル３の一部である挿入部１００を被検体の体腔内に挿入することによって被検体の体内画像を撮像して撮像信号（画像データ）をプロセッサ６へ出力する。また、内視鏡２は、伝送ケーブル３の一端側であり、被検体の体腔内に挿入される挿入部１００の先端１０１側に、体内画像の撮像を行う撮像部２０（撮像装置）が設けられ、挿入部１００の基端１０２側に、内視鏡２に対する各種操作を受け付ける操作部４が接続される。撮像部２０は、伝送ケーブル３により、操作部４を介してコネクタ部５に接続される。撮像部２０が撮像した画像の撮像信号は、例えば、数ｍの長さを有する伝送ケーブル３を通り、コネクタ部５に出力される。なお、本実施の形態では、内視鏡２が撮像装置として機能する。

伝送ケーブル３は、内視鏡２とコネクタ部５とを接続するとともに、内視鏡２と光源装置８とを接続する。また、伝送ケーブル３は、撮像部２０が生成した撮像信号をコネクタ部５に伝播する。

コネクタ部５は、内視鏡２、プロセッサ６および光源装置８に接続され、接続された内視鏡２が出力する撮像信号に所定の信号処理を施すとともに、撮像信号をアナログデジタル変換（Ａ／Ｄ変換）して画像信号としてプロセッサ６へ出力する。

プロセッサ６は、コネクタ部５から出力される画像信号に所定の画像処理を施すとともに、内視鏡システム１全体を統括的に制御する。なお、本実施の形態１では、プロセッサ６が処理装置として機能する。

表示装置７は、プロセッサ６が画像処理を施した画像信号に対応する画像を表示する。また、表示装置７は、内視鏡システム１に関する各種情報を表示する。表示装置７は、液晶や有機ＥＬ（Electro Luminescence）等の表示パネル等を用いて構成される。

光源装置８は、例えばハロゲンランプや白色ＬＥＤ（Light Emitting Diode）等を用いて構成され、コネクタ部５、伝送ケーブル３を経由して内視鏡２の挿入部１００の先端側から被写体へ向けて照明光を照射する。

入力部９は、例えばキーボードやマウス等を用いて構成され、内視鏡システム１の各種の操作の情報の入力を受け付ける。例えば、入力部９は、内視鏡２が撮像する撮像信号の増幅（ゲインアップ）や光源装置８の光量を指示する指示信号の入力を受け付ける。

図２は、内視鏡システム１の要部の機能を示すブロック図である。図２を参照して、内視鏡システム１の各部構成の詳細および内視鏡システム１内の電気信号の経路について説明する。図２に示すように、撮像部２０は、第１チップ２１（撮像素子）と、第２チップ２２と、を有する。

第１チップ２１は、二次元マトリクス状に配置され、受光量に応じた撮像信号を生成して出力する複数の画素を有する受光部２３と、受光部２３で光電変換された撮像信号を読み出す読み出し部２４と、コネクタ部５から入力される基準クロック信号および同期信号に基づきタイミング信号を生成して読み出し部２４に出力するタイミング生成部２５と、読み出し部２４が受光部２３から読み出した撮像信号を一時的に保持するバッファ２６と、を有する。

第２チップ２２は、第１チップ２１から出力される複数の画素の各々から出力される撮像信号を外部へ転送するバッファ２７を備える。バッファ２７は、第１チップ２１からの撮像信号がゲートに入力される第１トランジスタ２８と、一端側が第１トランジスタ２８の出力端に直列に接続され、伝送ケーブル３に対するインピーダンス整合用の第１抵抗２９と、第１抵抗２９の他端側に直列に接続され、第１抵抗２９の抵抗値のばらつきを補償して撮像信号を外部へ出力する補償部３０と、を有する。なお、第２チップ２２のより詳細な構成について、図３を参照して後述する。

また、撮像部２０は、伝送ケーブル３を介してプロセッサ６内の電源部６１で生成された電源電圧ＶＤＤをグランド（ＧＮＤ）とともに受け取る。撮像部２０に供給される電源電圧ＶＤＤとグランド（ＧＮＤ）との間には、電源安定用のコンデンサＣ１００が設けられている。

コネクタ部５は、内視鏡２（撮像部２０）とプロセッサ６とを電気的に接続し、電気信号を中継する中継処理部として機能する。コネクタ部５と撮像部２０は、伝送ケーブル３で接続され、コネクタ部５とプロセッサ６とは、コイルケーブルにより撮像される。また、コネクタ部５は、光源装置８にも接続されている。コネクタ部５は、終端抵抗５１と、アナログ・フロント・エンド部５２（以下、「ＡＦＥ部５２」という）と、撮像信号処理部５３と、駆動信号生成部５４と、制御部５５と、を有する。

終端抵抗５１は、伝送ケーブル３の終端に設けられる。なお、終端抵抗５１のより詳細な構成について、図３を参照して後述する。

ＡＦＥ部５２は、撮像部２０から伝送された撮像信号を受信し、抵抗などの受動素子でインピーダンスマッチングを行った後、コンデンサで交流成分をとりだし、分圧回路で動作点を決定する。ＡＦＥ部５２は、撮像部２０から伝送されたアナログの撮像信号をＡ／Ｄ変換を行ってデジタルの撮像信号として撮像信号処理部５３へ出力する。

撮像信号処理部５３は、ＡＦＥ部５２から入力されるデジタルの撮像信号に対して、縦ライン除去やノイズ除去等の所定の信号処理を行ってプロセッサ６へ出力する。撮像信号処理部５３は、例えばＦＰＧＡ（Field Programmable Gate Array）を用いて構成される。

駆動信号生成部５４は、プロセッサ６から供給され、内視鏡２の各構成部の動作の基準となる基準クロック信号（例えば、２７ＭＨｚのクロック信号）に基づいて、各フレームのスタート位置を表す同期信号を生成して、基準クロック信号とともに、伝送ケーブル３を介して撮像部２０のタイミング生成部２５へ出力する。ここで、駆動信号生成部５４が生成する同期信号は、水平同期信号と垂直同期信号とを含む。

プロセッサ６は、内視鏡システム１の全体を統括的に制御する制御装置である。プロセッサ６は、電源部６１と、画像信号処理部６２と、クロック生成部６３と、を備える。

電源部６１は、電源電圧ＶＤＤを生成し、この生成した電源電圧ＶＤＤをグランド（ＧＮＤ）とともに、コネクタ部５および伝送ケーブル３を介して、撮像部２０に供給する。

画像信号処理部６２は、撮像信号処理部５３で信号処理が施されたデジタルの撮像信号に対して、同時化処理、ホワイトバランス（ＷＢ）調整処理、ゲイン調整処理、ガンマ補正処理、デジタルアナログ（Ｄ／Ａ）変換処理、フォーマット変換処理等の画像処理を行って画像信号に変換し、この画像信号を表示装置７へ出力する。

クロック生成部６３は、内視鏡システム１の各構成部の動作の基準となる基準クロックを生成し、この基準クロック信号をＡＦＥ部５２、撮像信号処理部５３、駆動信号生成部５４へ出力する。

〔第２チップおよび終端抵抗の構成〕
次に、上述した第２チップ２２の詳細な構成およびコネクタ部５の要部の詳細な構成について説明する。図３は、図２に示す第２チップ２２の詳細な構成およびコネクタ部５の要部の構成を示す回路図である。

図３に示すように、第２チップ２２は、バッファ２７を備える。バッファ２７は、第１トランジスタ２８と、第１抵抗２９と、補償部３０と、を有する。

第１トランジスタ２８は、ＮＭＯＳを用いて構成され、電源電圧ＶＤＤが接続された入力端と、第１抵抗２９の一端側が直列に接続された出力端と、第１チップから入力される撮像信号（Ｖｉｎ）を供給する信号線が接続されたゲートと、を有する。具体的には、第１トランジスタ２８は、入力端（ドレイン側）に電源電圧ＶＤＤが接続され、出力端（ソース側）に第１抵抗２９の一端側が直列に接続され、ゲートには第１チップ２１から入力される撮像信号（Ｖｉｎ）を供給する信号線が接続される。

第１抵抗２９は、一端側が第１トランジスタ２８の出力端（ソース側）に直列に接続され、他端側が後述する補償部３０の第２トランジスタ３０３の入力端（ドレイン側）に直列に接続される。具体的には、第１抵抗２９は、第１トランジスタ２８の出力端（ソース側）と第２トランジスタ３０３の入力端（ドレイン側）との間に直列に接続される。また、第１抵抗２９は、図４に示すように、複数の抵抗体２９１が並列に接続された状態で、第１トランジスタ２８の出力端（ソース側）と第２トランジスタ３０３の入力端（ドレイン側）との間に直列に接続される。

補償部３０は、第１抵抗２９の他端側と直列に接続され、第１抵抗２９の抵抗値の変動を補償して伝送ケーブル３へ出力する。補償部３０は、第２抵抗３０１と、分圧回路３０２と、第２トランジスタ３０３と、第３トランジスタ３０４と、を有する。

第２抵抗３０１は、第２トランジスタ３０３のゲートと第３トランジスタ３０４の出力端との間に一端側が接続され、他端側がグランドに接続される。具体的には、第２抵抗３０１は、図５に示すように、抵抗体３０１ａが第２トランジスタ３０３のゲートと第３トランジスタ３０４の出力端との間に一端側が接続され、他端側がグランドに接続される。第２抵抗３０１および第１抵抗２９は、少なくとも同じ半導体プロセスおよび同じサイズによって形成される。ここで、同じ半導体プロセスとは、同じ工程、例えば素子分離形成、抵抗素子形成、配線形成および製造タイミングが同じ条件で形成されたものである。例えば、第２抵抗３０１および第１抵抗２９は、同じ半導体プロセスによって形成されることにより、同じ抵抗特性を有する。また、第２抵抗３０１および第１抵抗２９は、同じバッファ２７上（バッファチップ上）に形成される。なお、第１抵抗２９と第２抵抗３０１それぞれの抵抗体の数は、適宜変更することができる。

分圧回路３０２は、電源電圧ＶＤＤとグランドとの間に直列に接続された第３抵抗３０２ａおよび第４抵抗３０２ｂを有し、分圧された出力電圧Ｖｂｉａｓ２を第３トランジスタ３０４のゲートに印加する。具体的には、分圧回路３０２は、分圧された出力電圧Ｖｂｉａｓ２を伝播する信号線（接続部）が第３トランジスタ３０４のゲートに接続される。また、第３抵抗３０２ａおよび第４抵抗３０２ｂは、第２抵抗３０１および第１抵抗２９と同様に、同じ半導体プロセスおよび同じサイズによって形成されてもよい。

第２トランジスタ３０３は、複数のＮＭＯＳを用いて構成され、第１抵抗２９の他端側が直列に接続された入力端と、撮像信号を外部へ伝播する伝送ケーブル３が接続された出力端と、を有する。具体的には、第２トランジスタ３０３は、入力端（ドレイン側）に第１抵抗２９の他端側が直列に接続され、出力端（ソース側）に撮像信号Ｖｏｕｔを外部へ伝播する伝送ケーブル３が接続され、ゲートには第３トランジスタ３０４から入力される出力電圧Ｖｂｉａｓ１を伝播する信号線が接続される。具体的には、図６に示すように、第２トランジスタ３０３は、複数のＮＭＯＳ３０３ａを用いて構成され、入力端３０３ｂに第１抵抗２９を介して入力される電圧Ｖｄを伝播する信号線が接続され、出力端３０３ｃに撮像信号Ｖｏｕｔを外部へ伝播する伝送ケーブル３が接続され、ゲート３０３ｄには第３トランジスタ３０４から入力される出力電圧Ｖｂｉａｓ１を伝播する信号線が接続される。また、第２トランジスタ３０３は、ゲート電位の変化によってチャンネル抵抗が変化する。

第３トランジスタ３０４は、ＮＭＯＳトランジスタを用いて構成され、入力端（ドレイン側）に電源電圧ＶＤＤが接続され、出力側に第２トランジスタ３０３のゲートが接続され、第２トランジスタ３０３のゲート電位を制御する。また、第３トランジスタ３０４は、図７に示すように、１つのＮＭＯＳトランジスタ３０４ａを用いて構成され、入力端３０４ｂが電源電圧ＶＤＤに接続され、出力端３０４ｃが第２トランジスタ３０３のゲートおよび第２抵抗３０１に接続され、ゲート３０４ｄには分圧回路３０２から分圧された出力電圧Ｖｂｉａｓ２を伝播する信号線が接続される。また、第３トランジスタ３０４および第２トランジスタ３０３は、同じ半導体プロセスによって形成される。

コネクタ部５は、少なくとも、交流終端抵抗５０１と、直流終端抵抗５０２と、直流カットコンデンサ５０３と、を有する。

このように構成された第２チップ２２は、第１抵抗２９の抵抗値が通常より小さい場合、第２抵抗３０１の抵抗値も小さくなるため、第２トランジスタ３０３のゲートに入力される出力電圧Ｖｂｉａｓ１が小さくなり、第２トランジスタ３０３のチャンネル抵抗が大きくなる。これにより、第１抵抗２９と第２トランジスタ３０３とで構成されるマッチング抵抗は、互いにキャンセルするので、第１抵抗２９の変動を補償することができる。

これに対して、第１抵抗２９の抵抗値が通常より大きい場合、第２抵抗３０１の抵抗値も大きくなるため、第２トランジスタ３０３のゲートに入力される出力電圧Ｖｂｉａｓ１も大きくなり、第２トランジスタ３０３のチャンネル抵抗が小さくなる。これにより、第１抵抗２９と第２トランジスタ３０３とで構成されるマッチング抵抗は、互いにキャンセルするので、第１抵抗２９の変動を補償することができる。

以上説明した本実施の一形態によれば、補償部３０が第１抵抗２９の抵抗値に基づいて、第１抵抗２９のばらつきを補償するので、第１トランジスタ２８の出力インピーダンスを安定化することができる。

また、本実施の一形態によれば、第２抵抗３０１、分圧回路３０２、第２トランジスタ３０３および第３トランジスタ３０４を設け、第１抵抗２９の抵抗値に基づいて、第２トランジスタ３０３のチャンネル抵抗を変更することによって、第１抵抗２９と第２トランジスタ３０３とで構成されるインピーダンスマッチング抵抗が互いにキャンセルするので、半導体形成プロセス（抵抗素子形成プロセス）における第１抵抗２９の個体差のばらつきを補償することができる。

また、本実施の一形態によれば、第１抵抗２９および第２抵抗３０１を同じバッファ２７上に形成することによって、別個のディスクリートの抵抗チップを撮像部２０内に設けなくてよいので、撮像部２０（撮像素子）の小型化を行うことができる。

また、本実施の一形態によれば、第１抵抗２９および第２抵抗３０１を同じ半導体プロセス（抵抗素子形成プロセス）によって形成することによって、同じ抵抗特性を有するので、第２抵抗３０１によって第１抵抗２９のばらつきを補償することができる。

また、本実施の一形態によれば、第１抵抗２９および第２抵抗３０１は、第１抵抗２９および第２トランジスタ３０３のチャンネル抵抗からなるインピーダンス抵抗の変動を補償するので、出力インピーダンスを安定化することができる。

また、本実施の一形態によれば、撮像部２０の温度上昇に伴って、第１抵抗２９の抵抗値が変動した場合であっても、第２抵抗３０１も第１抵抗２９と同様に抵抗値が変化することによって、第２トランジスタ３０３のチャンネル抵抗を変更するので、トランジスタの出力インピーダンスを安定化することができる。

（その他の実施の形態）
上述した本実施の形態では、各トランジスタをＮＭＯＳで構成していたが、例えばＰＭＯＳを用いて構成してもよい。

このように、本発明は、ここでは記載していない様々な実施の形態を含みうるものであり、特許請求の範囲によって特定される技術的思想の範囲内で種々の設計変更等を行うことが可能である。

１ 内視鏡システム
２ 内視鏡
３ 伝送ケーブル
４ 操作部
５ コネクタ部
６ プロセッサ
７ 表示装置
８ 光源装置
９ 入力部
２０ 撮像部
２１ 第１チップ
２２ 第２チップ
２３ 受光部
２４ 読み出し部
２５ タイミング生成部
２６，２７ バッファ
２８ 第１トランジスタ
２９ 第１抵抗
３０ 補償部
５１ 終端抵抗
５２ ＡＦＥ部
５３ 撮像信号処理部
５４ 駆動信号生成部
６１ 電源部
６２ 画像信号処理部
６３ クロック生成部
３０１ 第２抵抗
３０２ 分圧回路
３０２ａ 第３抵抗
３０２ｂ 第４抵抗
３０３ 第２トランジスタ
３０４ 第３トランジスタ
５０１ 交流終端抵抗
５０２ 直流終端抵抗
５０３ 直流カットコンデンサ

Claims (7)

1. 二次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号を生成して出力する複数の画素の各々から出力される前記撮像信号を一時的に保持して外部へ転送するバッファチップを有する撮像素子において、
   前記撮像信号が入力されるゲートを有する第１トランジスタと、
   一端側が前記第１トランジスタの出力端に接続された第１抵抗と、
   前記第１抵抗の他端側と直列に接続され、前記第１抵抗の抵抗値の変動を補償して前記撮像信号を外部へ出力する補償部と、
   を備えたことを特徴とする撮像素子。
2. 前記補償部は、
   前記第１抵抗の他端側が直列に接続された入端部と、前記撮像信号を外部へ伝播する伝送ケーブルが接続された出力端と、を有する第２トランジスタと、
   電源電圧が接続された入力端と、前記第２トランジスタのゲートが接続された出力端と、を有する第３トランジスタと、
   グランドと前記第３トランジスタの出力端との間に接続された第２抵抗と、
   電源電圧とグランドとの間に直列に接続された第３抵抗および第４抵抗を有し、分圧された出力電圧を前記第３トランジスタのゲートに印加する分圧回路と、
   を有することを特徴とする請求項１に記載の撮像素子。
3. 前記第１抵抗および前記第２抵抗は、前記バッファチップ上に形成されていることを特徴とする請求項２に記載の撮像素子。
4. 前記第１抵抗および前記第２抵抗は、同じ半導体プロセスによって形成されていることを特徴とする請求項２または３に記載の撮像素子。
5. 請求項１〜４のいずれか一つに記載の撮像素子を備えたことを特徴とする撮像装置。
6. 請求項５に記載の撮像装置を、挿入部の先端側に備えることを特徴とする内視鏡。
7. 請求項６に記載の内視鏡と、
   前記撮像信号を画像信号に変換する処理装置と、
   を備えたことを特徴とする内視鏡システム。

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