JP6230329B2 - 撮像装置 - Google Patents

Description

本発明は撮像装置に関し、特に撮像装置の列回路の信号保持部のレイアウトに関する。

ＣＭＯＳエリアセンサチップをはじめ撮像装置には画素微細化や高機能化をしながら高いＳ／Ｎが求められる。高いＳ／Ｎを得るために、特許文献１の図１２に示されているように、ノイズ信号用アナログメモリと撮像信号用アナログメモリは列信号線が伸びる方向に対して並列に配置されている。

特開２００９−２２４５２４号公報

列回路は画素ピッチまたは画素ピッチの整数倍内に配置する必要がある、しかしながら、画素から撮像信号と共にフォーカス信号を読み出すような構成においては、列回路の規模が大きくなる傾向にある。このような構成においては、所定の領域内に列回路を配置するのが困難になる場合がある。本発明は、列回路の好適なレイアウトを提供することである。

本発明の一様態は、複数の光電変換素子と、前記複数の光電変換素子で生じた信号を増幅する増幅トランジスタと、前記複数の光電変換素子で生じた信号をリセットするリセットトランジスタと、を有する画素ユニットを複数備える撮像装置であって、前記画素ユニットから出力されるノイズ信号を保持するノイズ信号保持部と、前記画素ユニットから出力される、Ｎ個（Ｎは１以上の整数）の前記光電変換素子で生じた信号に基づく、第１の光信号を保持する第１の信号保持部と、前記画素ユニットから出力される、Ｍ個（Ｍは２以上の整数でＮよりも大きい）の前記光電変換素子で生じた信号に基づく、第２の光信号を保持する第２の信号保持部と、を有し、前記第２の信号保持部で保持された後の第２の光信号と、前記ノイズ信号保持部で保持された後のノイズ信号とを差分する際のノイズ除去率が、前記第１の信号保持部で保持された後の第１の光信号と、前記ノイズ信号保持部で保持された後のノイズ信号とを差分する際のノイズ除去率よりも大きい撮像装置に関する。
また、本発明の一様態は、複数の光電変換素子と、前記複数の光電変換素子で生じた信号を増幅する増幅トランジスタと、前記複数の光電変換素子で生じた信号をリセットするリセットトランジスタと、を有する画素ユニットを複数備える撮像装置であって、
前記画素ユニットから出力されるノイズ信号を保持するノイズ信号保持部と、
前記画素ユニットから出力される、Ｎ個（Ｎは１以上の整数）の前記光電変換素子で生じた信号に基づく第１の光信号を保持する第１の信号保持部と、
前記画素ユニットから出力される、Ｍ個（Ｍは２以上の整数でＮよりも大きい）の前記光電変換素子で生じた信号に基づく第２の光信号を保持する第２の信号保持部と、を有し、
前記第１の信号保持部は、前記ノイズ信号保持部及び前記第１の信号保持部のいずれに対しても並進対称ではない撮像装置に関する。
本発明の別の一様態は、複数の光電変換素子と、前記複数の光電変換素子で生じた信号を増幅する増幅トランジスタと、前記複数の光電変換素子で生じた信号をリセットするリセットトランジスタと、を有する画素ユニットを複数備える撮像装置であって、
前記画素ユニットから出力されるノイズ信号を保持するノイズ信号保持部と、
前記画素ユニットから出力される、Ｎ個（Ｎは１以上の整数）の前記光電変換素子で生じた信号に基づく第１の光信号を保持する第１の信号保持部と、
前記画素ユニットから出力される、Ｍ個（Ｍは２以上の整数でＮよりも大きい）の前記光電変換素子で生じた信号に基づく第２の光信号を保持する第２の信号保持部と、を有し、前記第１の信号保持部を平面視した際の面積は、少なくとも前記第２の信号保持部および前記ノイズ信号保持部の１つを平面視した際の面積よりも小さいことを特徴とする撮像装置に関する。

本発明によれば、列回路の好適なレイアウトを提供することが可能となる。

実施例１の撮像装置の平面レイアウトの概略図 実施例１の撮像装置の等価回路図 実施例１の撮像装置のタイミングチャート 実施例２の撮像装置の撮像装置の平面レイアウトの概略図 実施例３の撮像装置の撮像装置の平面レイアウトの概略図

まず本発明を実現する一実施形態を説明する。

本発明の撮像装置は、複数の光電変換素子と、複数の光電変換素子で生じた信号を増幅する増幅トランジスタと、複数の光電変換素子で生じた信号をリセットするリセットトランジスタとを有する画素ユニットを複数備える。一例として図２には画素ユニットＰＵが２行×３列で配されて画素領域１０が形成された例が示されている。

例えば一例として画素ユニットが２つの光電変換素子（Ｄａ、Ｄｂ）を有すると仮定する。このような画素ユニットから、ノイズ信号、一方の光電変換素子で生じた信号に基づく第１の光信号、両方の光電変換素子で生じた信号に基づく第２の光信号を出力する。このような信号を出力する撮像装置の一例としては、撮像面で位相差型の焦点検出を行なう構成が知られている。

画素ユニットの後段には、上述のノイズ信号を保持するノイズ信号保持部、第１の光信号を保持する第１の信号保持部、第２の光信号を保持する第２の信号保持部が設けられている。図２では第１の信号保持部としてＣＴＳａ、ノイズ信号保持部としてＣＴＮ、第２の信号保持部としてＣＴＳが示されている。

このような構成において、第１の信号保持部で保持された後の第１の光信号と、ノイズ信号保持部で保持された後のノイズ信号とを後段の回路により差分処理を行なう。これにより第１の差分処理信号が得られる。そしてさらに、第２の信号保持部で保持された後の第２の光信号と、ノイズ信号保持部で保持された後のノイズ信号とを後段の回路により差分処理を行なう。これにより第２の差分処理信号が得られる。ここで上述の後段の回路は撮像装置内に配されていてもよいし、撮像装置外に設けられていてもよい。

本発明は、第１の差分処理信号と第２の差分処理信号とを比較した際に、第２の差分処理信号の同相ノイズ除去率が第１の差分処理信号の同相ノイズ除去率よりも大きいことを特徴としている。

本発明は、撮像装置内で差分処理まで行う例に限らず、後段の回路で上記差分処理を行なうにあたって、上記ノイズ除去率の関係を満たすような信号を後段回路に提供する構成も含む。

通常であれば、全ての信号保持部で保持された信号に対して後段の回路で行う差分処理における同相ノイズ除去率は等しい方が好ましい。しかしながら、高Ｓ／Ｎを維持しつつ、同相ノイズ除去率が等しくなるように回路素子をレイアウトすると、全体の回路規模が大きくなり、チッサイズが大きくなり好ましくない。これに対し、本発明のように、同相ノイズ除去率を異ならせることにより、チップ上に占める回路面積を増加させることなく、好適な信号読み出しを行なうことが可能となる。

特に第１の信号保持部で保持される信号が焦点検出用の信号であり、第２の信号保持部で保持される信号が撮像用の信号である場合にその効果が高い。撮像用の信号は、画像を形成するための信号であるため、高Ｓ／Ｎが要求される。これに対し、焦点検出用の信号は、位相差検出を行なうに十分な特性があれば十分であり、それほど高いＳ／Ｎは要求されない。したがって、このような構成に対し本発明の構成を適用することで、列回路の面積の増加を抑えつつ、好適な信号読み出しを可能となる。

更に好ましくは、ノイズ信号保持部と第２の信号保持部とのレイアウトが並進対称であるのがよい。

ここで並進対称とは、ノイズ信号保持部及び第２の信号保持部をそれらが並んで配置される方向において並進操作させた際に、リセット信号保持部と第２の信号保持部のレイアウトが一致することをいう。本発明は、少なくとも、一の列回路において並進対象となっていればよい。しかしながら、一般に撮像装置の列回路は、水平方向に沿って繰り返し配置される。したがって、一の列回路のみではなく全ての列回路において、並進対象となっているのがよい。

以下本発明を、実施例を挙げて説明する。それぞれの実施形態の有意な組み合わせも本発明の範囲内である。なお図面において数字の符号が振られているものはアドレスを示すものであり、それぞれ行、列の位置を示す。また以下では撮像面で焦点検出を行なうことが可能な構成を例に説明するが、これに限られるものではなく例えば三次元計測用の光電変換装置などにも適用することができる。

（実施例１）
図１、２を用いて、本実施例の撮像装置の説明を行なう。図１は本実施例の撮像装置の等価回路図を示す。また図２は図１の構成において、列回路の一部の平面レイアウトを示すものである。

本実施例は、撮像用の信号と焦点検出用の信号とを読み出すことが可能である。このため、撮像装置の各画素ユニットには、位相差検出用であるＡ像用とＢ像用の光電変換素子として機能する２つのフォトダイオードＤａ、Ｄｂが含まれる。カメラなどに用いられるＣＭＯＳセンサなどの撮像装置は、画素領域の任意の領域において、Ａ像信号とＢ像信号のピーク値の位置の違いからフォーカス状態にするためのレンズの移動量を算出し、フォーカス制御を行う。オートフォーカス以外にも、被写体の距離計測ができるので３次元映像情報を得ることも可能である。

図１において、画素領域１０には、複数の画素ユニットＰＵが配されている。好ましくは、画素ユニットＰＵは行列状に配され、例えば数千万の画素ユニットＰＵが配されて画素領域１０が構成される。垂直走査回路１２により各画素ユニットＰＵに駆動パルスが供給される。

次に各画素ユニットの構成に関して説明する。

転送トランジスタＭａ１１〜Ｍａ２３、Ｍｂ１１〜Ｍｂ２３は、対応する光電変換素子の電荷を転送する。転送トランジスタはＭＯＳトランジスタにより構成することができる。

リセットトランジスタＭ２１１〜Ｍ２２３は光電変換素子で生じた信号をリセットする。光電変換素子に信号が存在する状態で光電変換素子をリセットしてもよいし、後述する増幅トランジスタの入力ノードに信号が転送された後の状態で、増幅トランジスタの入力ノードをリセットしてもよい。リセットトランジスタはＭＯＳトランジスタで構成することができる。他には、接合型電界効果トランジスタで構成してもよい。

増幅トランジスタＭ３１１〜Ｍ３２３は同一画素ユニットの複数の光電変換素子で生じた信号を増幅する。各増幅トランジスタＭ３１１〜Ｍ３２３は、複数の光電変換素子に共通に設けられている。増幅トランジスタＭ３１１〜Ｍ３２３はＭＯＳトランジスタで構成することができる。他には接合型電界効果トランジスタで構成してもよい。

選択トランジスタＭ４１１〜Ｍ４２３は、対応する列出力線に選択的に画素ユニットＰＵの信号を読み出す。選択トランジスタＭ４１１〜Ｍ４２３はＭＯＳトランジスタにより構成することができる。もしくはリセットトランジスタなどの動作を工夫することなどによって、選択トランジスタＭ４１１〜Ｍ４２３を省略することも可能である。

次に画素ユニット以降の構成に関して説明する。

列信号線ＮＶは各画素ユニット列に対応して設けられる。本例では列信号線ＶＮは、各画素ユニット列に対し１本設けられているが複数本設けてもよい。電流源Ｉｂは、対応する列信号線を介して、増幅トランジスタＭ３１１〜Ｍ３２３にバイアス電流を供給することで増幅トランジスタＭ３１１〜Ｍ３２３に増幅動作を行なわせる。増幅動作としては例えばソースフォロワ動作である。

列回路１５、１６は、垂直走査回路１２により走査され画素ユニットＰＵから列出力線を介して出力された信号を受けて処理する回路である。列回路１５は、奇数列の画素ユニットＰＵからの信号を処理する回路である。列回路１６は偶数列の画素ユニットＰＵからの信号を処理する。列回路１５、１６で行われる処理は、ノイズ除去、信号の増幅、アナログデジタル変換などである。

増幅回路ＧＡは、列回路１５に設けられ、画素ユニットＰＵから出力された信号を好ましくは可変ゲインで増幅するものである。クランプ容量Ｃは画素ユニットから出力されたノイズ信号を低減させるためのものである。

信号保持部１８は増幅回路ＧＡで増幅された後の信号を保持する回路である。増幅回路ＧＡから見て、並列に３系統の回路が設けられている。それぞれノイズ信号を保持する回路（ノイズ信号保持部）と第１の光信号を保持する回路（第１の信号保持部）及び第２の光信号を保持する回路（第２の信号保持部）を含んでいる。ここで第１の光信号と第２の光信号との違いは、第１の光信号は、所定の画素ユニットのＮ個（Ｎは１以上の整数）の光電変換素子で生じた信号に基づく光信号である。これは例えば焦点検出用の信号である。そして第２の光信号は、所定の画素ユニットのＭ個（Ｍは２以上の整数でＮよりも大きい）の光電変換素子で生じた信号に基づく光信号である。これは例えば撮像用の信号である。

図１のレイアウト図は信号保持部１８に該当する部分である。図１と図２とで同様の部分には同じ符号を付している。

出力アンプＭＡは、列回路１５で処理された後、水平出力線２１、２２を伝達してきた信号を撮像装置外へ出力する。

図２に示すように、列回路１６は、画素領域１０を挟んで列回路１５の反対側に配置されている。１列分の列回路１５と列回路１６は、画素領域１０の２画素分のピッチ内に配される。画素領域１０の奇数列のフォトダイオードＤａ１１、Ｄｂ１１、Ｄａ１３、Ｄｂ１３で検出された光信号は列回路１５に読みだされる。一方、画素部１０の偶数列のフォトダイオードＤａ１２、Ｄｂ１２で検出された光信号は列回路１６に読みだされる。以下、列回路１５について詳述するが、列回路１６も同様の回路およびレイアウトとすることができる。

次に図１の凡例に関して説明する。図面右側に各構成要素の凡例を示している。

回路構成要素として、枠線内が荒い斜線でハッチングされた領域（ＶＦ）にはバッファが配置される。また枠線内がドットで示された領域（ＳＷ）にはアナログスイッチが配置される。

また、各回路構成要素間をつなぐ部材、もしくは、アナログメモリを構成する部材としては、アクティブ領域、各種配線層、ポリシリコン、コンタクトプラグ、ビアプラグなどがある。枠線内が空白となった領域にはアクティブ領域が配置される。枠線内が横方向の波線でハッチングされた領域（Ｍ１）には第１の配線層が配置される。枠線内が細かい斜線でハッチングされた領域（Ｍ２）には第２の配線層が配置される。第２の配線層は第１の配線層よりも上層に配される層である。枠線内に×印で示される領域（ＣＮＴ）には、アクティブ領域と第１の配線層もしくはポリシリコンと第１の配線層を接続するコンタクトプラグが配置される。枠線内黒丸で示された領域（Ｖｉａ１）には、第１の配線層と第２の配線層とを接続するビアプラグが配置される。各回路要素を構成する枠線内が縦方向の波線でハッチングされた領域（ｐｏｌｙ）にはポリシリコンが配置される。

バッファ及びアナログスイッチが配される領域内の詳細なレイアウトは図示していないが、アクティブ領域、ポリシリコン、各配線層、コンタクトプラグ、ビアプラグで構成される。

リセット信号保持部は、ノイズ信号サンプリング用のスイッチＳＣＮとアナログメモリＣＴＮを有する。また、アナログメモリＣＴＮの後段にはこれに対応してバッファＶＦＮが配されている。第１の信号保持部は、第１光信号サンプリング用のスイッチＳＣＳａとアナログメモリＣＴＳａを有する。アナログメモリＣＴＳａの後段にはこれに対応して、バッファＶＦＳａが配されている。第２の信号保持部は、第２光信号サンプリング用のスイッチＳＣＳとアナログメモリＣＴＳを有する。アナログメモリＣＴＳの後段にはこれに対応してバッファＶＦＳが配されている。

図１において、セット１は、ノイズ信号用スイッチＳＣＮ１３とアナログメモリＣＴＮ１３とバッファＶＦＮ３を有する。セット２は、第２光信号用スイッチＳＣＳ１３とアナログメモリＣＴＳ１３とバッファＶＦＳ３を有する。セット３は第１光信号用スイッチＳＣＳａ１３とアナログメモリＣＴＳａ１３とバッファＶＦＳａ３を有する。

導電パターンＮＧＡは、増幅回路ＧＡの出力ノードを構成する。

導電パターン５は、バッファＶＦＳａ１、ＶＦＳａ３、ＶＦＮ１、ＶＦＮ３、ＶＦＳ１、ＶＦＳ３の入力ノードを構成する。導電パターン５は第１の配線層で構成される。

導電パターン６は、バッファＶＦＮ１、ＶＦＮ３、ＶＦＳ１、ＶＦＳ３の出力ノードを構成する。導電パターン６は第１の配線層で構成される。

導電パターン７は、第１の光信号用バッファＶＦＳａ１、ＶＦＳａ３の出力ノードを構成する。導電パターン７は第２の配線層で構成される。

導電パターン８は、ダミーパターンとして設けられたものであり、例えば寄生容量などの調整用に配されたものであり、実回路の本質的な機能には影響を与えない。導電パターン８は、導電パターン７が、ＣＴＳ１１、ＣＴＳ１３の上部に配され、ＣＴＮ１１、ＣＴＮ１３の上部に配されないがために生じる寄生容量の差を低減するためのものである。したがって、バッファＶＦＳａ１、ＶＦＳａ３に電気的に接続されるが、アナログスイッチＳＣＮ２１、ＳＣＮ２３には電気的に接続されない。

更に本実施例においては、第１の信号保持部を平面視した際の面積は、第２の信号保持部および／またはノイズ信号保持部を平面視した際の面積よりも小さいレイアウトとなっている。

次に、図３に本実施例の撮像装置のタイミングチャートを示す。図３において、各パルスはトランジスタをオンとオフ状態に制御するものであり、ハイレベルでオン状態となりローレベルでオフ状態となるものとする。

ＰＳＥＬ１は選択トランジスタＭ４１１〜Ｍ４１３を、ＰＲＥＳ１はリセットトランジスタＭ２１１〜Ｍ２１３用のパルスである。ＰＴＸＡ１は転送トランジスタＭａ１１〜Ｍａ１３を、ＰＴＸＢ１は転送トランジスタＭｂ１１〜Ｍｂ１３用のパルスである。

ＰＳＥＬ２は選択トランジスタＭ４２１〜Ｍ４２３用のパルスである。ＰＲＥＳ２はリセットトランジスタＭ２２１〜Ｍ２２３用のパルスである。ＰＴＸＡ２は転送トランジスタＭａ２１〜Ｍａ２３用のパルスである。ＰＴＸＢ２は転送トランジスタＭｂ２１〜Ｍｂ２３用のパルスである。ＰＳＧＡはスイッチＳＧＡ１、ＳＧＡ３用のパルスである。ＰＳＣＮ１はスイッチＳＣＮ１１、ＳＣＮ１３用のパルスである。ＰＳＣＳ１はスイッチＳＣＳ１１、ＳＣＳ１３用のパルスである。ＰＳＣＳａ１はスイッチＳＣＳａ１１、ＳＣＳａ１３用のパルスである。ＰＳＣＳａ２はスイッチＳＣＳａ２１、ＳＣＳａ２３用のパルスである。ＰＳＣＮ２はスイッチＳＣＮ２３、ＳＣＮ２３のパルスである。ＰＳＣＳ２はスイッチＳＣＳ２１、ＳＣＳ２３用のパルスである。ＰＳＨＮ１はスイッチＳＨＮ１を、ＰＳＨＳ１はスイッチＳＨＳ１用の駆動パルスであり、ＰＳＨＮ３はスイッチＳＨＮ３用の駆動パルスであり、ＰＳＨＳ３はスイッチＳＨＳ３用の駆動パルスである。

まず、時刻ｔ０で、垂直走査回路１２からＰＳＥＬ１がハイレベルとなる信号が送られ、選択トランジスタＭ４１１〜Ｍ４１３がオンし、画素領域１０の１行目が選択される。同時刻には、ＰＳＧＡがハイレベルとなっており、増幅回路ＧＡ１、ＧＡ３がバイアス電圧Ｖｒｅｆに対するボルテージフォロア状態になる。また、ＰＳＣＮ１、ＰＳＣＳａ１、ＰＳＣＳ１がハイレベルとなることによりスイッチＳＣＮ１１、ＳＣＳａ１１、ＳＣＳ１１、ＳＣＮ１３、ＳＣＳａ１３１、ＳＣＳ１３がオン状態となる。その結果、図示している全てのアナログメモリに電圧Ｖｒｅｆが書き込まれる。

時刻ｔ１で垂直走査回路１２からＰＲＥＳ１にローレベルの信号が送られリセットトランジスタＭ２１１〜Ｍ２１３がオフ状態となり、増幅トランジスタの入力ノードの電位がフローティング状態となりノイズ信号Ｎを読み出す状態となる。この状態で、電流源Ｉｂ１、Ｉｂ３により駆動された増幅トランジスタＭ３１１〜Ｍ３１３により増幅されたノイズ信号Ｎが、列信号線ＮＶ１〜ＮＶ３に現れる。同時刻に、ＰＳＧＡに供給される信号がローレベルとなり、増幅回路ＧＡ１、ＧＡ３が列信号線ＮＶ１、ＮＶ３から見て増幅率Ｃｉ１／Ｃｆ１、Ｃｉ３／Ｃｆ３となるゲインモードとなる。ここでＣｉは増幅回路ＧＡの入力容量Ｃの容量値でありＣｆは増幅回路ＧＡのフィードバック容量Ｃｆの容量値である。

また同時に、ＰＳＣＮ１、ＰＳＣＳａ１、ＰＳＣＳ１のレベルがローレベルとなることによりスイッチＳＣＮ１１、ＳＣＳａ１１、ＳＣＳ１１、ＳＣＮ１３、ＳＣＳａ１３１、ＳＣＳ１３がオフ状態となる。

時刻ｔ２では、ＰＳＣＮ１のレベルがハイレベルとなりスイッチＳＣＮ１１、ＳＣＮ１３がオンし、列ごとにある増幅回路ＧＡ１、ＧＡ３を通じて増幅されたノイズ信号Ｎが、アナログメモリＣＴＮ１１とＣＴＮ１３に書き込まれる。

時刻ｔ３で垂直走査回路１２からＰＴＸａ１のレベルがハイレベルとなる信号が送られ転送トランジスタＭａ１１〜Ｍａ１３がオン状態となり、フォトダイオードＤａ１１〜Ｄａ１３の電荷が増幅トランジスタの入力ノードに転送される。そして、これらの増幅トランジスタの入力ノードの電圧が変化し、列信号線ＮＶ１〜ＮＶ３にＡ像信号Ｓａが現れる。

時刻ｔ４では、ＰＳＣＳａ１のレベルがハイレベルとなり、増幅回路ＧＡ１、ＧＡ３を通じて増幅されたＡ像信号Ｓａが、アナログメモリＣＴＳａ１１とＣＴＳａ１３に書き込まれる。

時刻ｔ５では、ＰＳＣＮ２のレベルがハイレベルとなり、スイッチＳＣＮ２１、ＳＣＮ２３がオン状態となる。そしてノイズ信号ＮがアナログメモリＣＴＮ１１、ＣＴＮ１３からバッファＶＦＮ１、ＶＦＮ２を通じてアナログメモリＣＴＮ２１、ＣＴＮ２３に書き込まれる。時刻ｔ５では同時に、ＰＳＣＳａ２のレベルもハイレベルとなり、スイッチＳＣＳａ２１、ＳＣＳａ２３がオン状態となる。そして、Ａ像信号ＳａがアナログメモリＣＴＳａ１１、ＣＴＳａ１３からバッファＶＦＳａ１、ＶＦＳａ２を通じてアナログメモリＣＴＳ２１、ＣＴＳ２３に書き込まれる。

時刻ｔ６で、ＰＳＨＮ１とＰＳＨＳ１のレベルがハイレベルとなりスイッチＳＨＮ１とＳＨＳ１がオン状態となる。そしてアナログメモリＣＴＮ２１のノイズ信号Ｎと、アナログメモリＣＴＳ２１のＡ像信号Ｓａがそれぞれ、ノイズ信号用水平信号線２１と撮像信号用水平信号線２２に水平転送される。すると、出力アンプＭＡでＡ像信号Ｓａからノイズ信号Ｎの差分処理が行われ、端子ＯＵＴＮとＯＵＴＳを通じてチップ外へ１行１列目のノイズ補正されたＡ像信号（Ｓａ−Ｎ）が出力される。

また、時刻ｔ６で、垂直走査回路１２からＰＴＸａ１、ＰＴＸｂ１のレベルがハイレベルとなる信号が送られ、転送トランジスタＭａ１１〜Ｍａ１３と転送トランジスタＭｂ１１〜Ｍｂ１３がオン状態となる。その結果、フォトダイオードＤｂ１１〜Ｄｂ１３のＢ像信号に対応する電荷が、増幅トランジスタの入力ノードに転送され、Ａ像信号電荷とＢ像信号電荷とが加算される。そして、列信号線ＮＶ１〜ＮＶ３にＡ像信号ＳａとＢ像信号Ｓｂが加算された撮像信号Ｓ（Ｓ＝Ｓａ＋Ｓｂ）が出力される。

時刻ｔ７で、ＰＳＨＮ２とＰＳＨＳ２のレベルがハイとなり、スイッチＳＨＮ３とＳＨＳ３がオン状態となる。そして、アナログメモリＣＴＮ２３のノイズ信号Ｎと、アナログメモリＣＴＳ２３のＡ像信号Ｓａがそれぞれ、ノイズ信号用水平信号線２１と撮像信号用水平信号線２２に水平転送される。すると、出力アンプＭＡでＡ像信号Ｓａからノイズ信号Ｎの差分処理が行われ、端子ＯＵＴＮとＯＵＴＳを通じて撮像素子外へ１行２列目のＡ像信号（Ｓａ−Ｎ）が出力される。

時刻ｔ７では、ＰＳＣＳ１のレベルがハイレベルとなり、スイッチＳＣＳ１１、ＳＣＳ１３がオン状態となり、列ごとにある増幅回路ＧＡ１、ＧＡ３を通じて増幅された撮像信号Ｓが、アナログメモリＣＴＳ１１とＣＴＳ１３に書き込まれる。

時刻ｔ８では、ＰＳＣＳ１のレベルがローレベルとなりスイッチＳＣＳ１１、ＳＣＳ１３がオフ状態となり、撮像信号ＳのアナログメモリＣＴＳ１１とＣＴＳ１３への書き込みが終了する。

時刻ｔ９では、図示していない３列目以降の水平転送も終わる。また、時刻ｔ９で、ｐＳＣＮ２のレベルがハイレベルとなり、スイッチＳＣＮ２１、ＳＣＮ２３がオンとなりノイズ信号ＮがアナログメモリＣＴＮ１１、ＣＴＮ１３からバッファＶＦＮ１、ＶＦＮ３を通じてアナログメモリＣＴＮ２１、ＣＴＮ２３に再び書き込まれる。時刻ｔ９では同時に、ＰＳＣＳ２のレベルもハイレベルとなり、スイッチＳＣＳ２１、ＳＣＳ２３がオン状態となる。そして、撮像信号ＳがアナログメモリＣＴＳ１１、ＣＴＳ１３からバッファＶＦＳ１、ＶＦＳ３を通じてアナログメモリＣＴＳ２１、ＣＴＳ２３に書き込まれる。

期間ｔ６〜ｔ９は、Ａ像信号（Ｓａ−Ｎ）の水平転送と、アナログメモリＣＴＳ１１、ＣＴＳ１３への撮像信号Ｓの書き込みを並列に行っている。このため、焦点検出用の情報を得ながらも、１水平走査期間を小さくすることができる。ひいては、フレームレートもしくはコマ速を速くすることができる。

時刻ｔ１０で、ＰＳＨＮ１とＰＳＨＳ１のレベルがハイレベルとなり、スイッチＳＨＮ１とＳＨＳ１とがオン状態となる。そして、アナログメモリＣＴＮ２１のノイズ信号Ｎと、アナログメモリＣＴＳ２１の撮像信号Ｓがそれぞれ、ノイズ信号用水平信号線２１と撮像信号用水平信号線２２に水平転送される。そして、出力アンプＭＡで撮像信号Ｓからノイズ信号Ｎが差分され、端子ＯＵＴＮとＯＵＴＳを通じてチップ外へ１行１列目のオフセット補正された撮像信号（Ｓ−Ｎ）が出力される。カメラは、この時点で１行１列目の撮像信号（Ｓ−Ｎ）とＡ像信号（Ｓａ−Ｎ）を得るため、両者を差分処理することでＢ像信号Ｓｂが得られる。

また、時刻ｔ１０では、垂直走査回路１２からＰＳＥＬ２のレベルがハイレベルとなる信号が送られ、選択トランジスタＭ４２１、Ｍ４２２がオン状態となり、画素領域１０の２行目が選択され、２行目の読み出し動作が始まっている。

時刻ｔ１１で、ＰＳＨＮ２とＰＳＨＳ２のレベルがハイレベルとなり、スイッチＳＨＮ３とＳＨＳ３がオン状態となる。そして、アナログメモリＣＴＮ２３のノイズ信号Ｎと、アナログメモリＣＴＳ２３の撮像信号Ｓがそれぞれ、ノイズ信号用水平信号線２１と撮像信号用水平信号線２２に水平転送される。

時刻ｔ１２では、図示していない３列目以降の水平転送も終わる。時刻ｔ１３では、垂直走査回路１２からＰＳＥＬ２のレベルがローレベルとなる信号が送られ、選択トランジスタＭ４２１〜Ｍ４２３がオフ状態となり、画素領域１０の２行目が非選択となり、２行目の読み出し動作が終わる。

本実施例では、図１で示すように、ノイズ信号保持部のセット１と、撮像信号用のセット２を列信号線ＮＶ１〜ＮＶ３の配列方向に平行な方向に並進対称にレイアウトする。並進対称とは並進移動させたとき配置が一致することをいう。そして、フォーカス信号用スイッチＳＣＳａ１３とアナログメモリＣＴＳａ１３とバッファＶＮＳａ３のセット３は、セット１とセット２から見て画素領域１０側に配置する。また導電パターン６を設けて、導電パターン６の電位を、フォーカス信号用バッファＶＦＳａ１、ＶＦＳａ３の出力ノードと同じ電位にする。これにより、導電パターン７のセット１とセット２に与える影響の差を低減している。このため、ノイズ信号Ｎと撮像信号Ｓは、外乱ノイズの影響を受けてもほぼ同じノイズを受け、チップ外部に撮像信号（Ｓ−Ｎ）を出力するとき、撮像信号とノイズ信号とを差分処理することによりノイズの影響はキャンセルされる。

一方、セット１とセット３は並進対称では無く配置も離れている。よって、ノイズ信号Ｎとフォーカス信号Ｓａは、別の外乱ノイズの影響を受け得る。このため、出力アンプＭＡによってＳａとＮとの差分処理された外部出力用フォーカス信号（Ｓａ−Ｎ）は、撮像信号（Ｓ−Ｎ）に比べればノイズが大きくなり得る。

つまり、後段の回路における、第２の信号保持部が出力する信号とノイズ信号保持部が出力する信号との差分処理の同相ノイズ除去率が、第１の信号保持部が出力する信号とノイズ信号保持部が出力する信号との差分処理の同相ノイズ除去率よりも大きい。

図１に示すように、フォーカス信号用バッファＶＦＳａ１、ＶＦＳａ３は、ノイズ信号用バッファＶＦＮ１、ＶＦＮ３や撮像信号用バッファＶＦＳ１、ＶＦＳ３と比べ異なったレイアウトとなっている。このため、フォーカス信号用バッファＶＦＳａ１、ＶＦＳａ３は、ノイズ信号用バッファＶＦＮ１、ＶＦＮ３や撮像信号用バッファＶＦＳ１、ＶＦＳ３とレイアウト差による入力インピーダンス、出力インピーダンスまたはオープンループゲインが異なる。つまり、ノイズ信号用バッファ（ＶＦＮ）と撮像信号用バッファ（ＶＦＳ）の入力インピーダンス、出力インピーダンスまたはオープンループゲインの差は、ノイズ信号用バッファ（ＶＦＮ）とフォーカス信号用バッファ（ＶＦＳａ）の差より小さい。または、フォーカス信号用バッファＶＦＳａ１、ＶＦＳａ３のバイアス電流を小さくし、低消費電力化しても良い。

本実施例では、バッファＶＦＮ１、ＶＦＳ１、ＶＦＳａ１、ＶＦＮ３、ＶＦＳ３、ＶＦＳａ３は、ボルテージフォロア回路であるとして説明したが、ソースフォロア回路でも、１より大きいゲインをかけるゲインアンプ構成でも良い。スイッチＳＣＮ１１１、ＳＣＮ１２１、ＳＣＳ１１１、ＳＣＳ１２１などは、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタが組み合わされたアナログスイッチが望ましいが、ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタのいずれか一方で構成してもよい。

図２では列ごとに増幅回路ＧＡが設けられているが、これに限られるものではなく、複数の画素に共通に設けられた列アンプを複数有していれば本実施例を適用可能である。

本実施例によれば、列回路上のチップ上での占有面積の増加を抑えつつ、撮像信号を高Ｓ／Ｎで読み出すことが可能となる。

（実施例２）
本実施例の撮像装置の平面レイアウトの概念図を示す。実施例１と同様の部分には同様の符号を付し詳細な説明は省略する。本実施例の実施例１との違いは、第１の信号保持部を、ノイズ信号保持部、第２の信号保持部とこれらの配列方向に対して並べて配置した点である。

枠線内が黒く塗りつぶされた領域には、第２の配線層Ｍ２と第３の配線層Ｍ３とを電気的に接続する２層目のビアプラグが配置される。枠線内がクロス線でハッチングされた領域（Ｍ３）には、第３の配線層が配置される。また導電パターン４はシールド配線である。

図４のレイアウト図は、実施例１で説明した図２の回路図の点線１８内に対応する。

図４に示すように、フォーカス信号用のスイッチとアナログメモリとバッファのセット３の右側にはスペース９が存在する。一方、ノイズ信号用のスイッチとアナログメモリとバッファのセット１と、撮像信号用のスイッチとアナログメモリとバッファのセット２の右側のスペースは実質的に存在しておらず、並進対称となっている。

つまり、セット１とセット２は並進対称である一方、セット３は、セット１とセット２に対して並進対称ではない。

このことはアナログメモリＣＴＮ１１、ＣＴＳ１１、ＣＴＳａ１１をノイズ信号用、撮像信号用、フォーカス信号用の３つとし、アナログメモリＣＴＮ２１、ＣＴＳ２１をノイズ信号用、撮像信号用の２つにしたためである。レイアウトの配線引きまわしの都合、または、フォトマスクのコストの削減のためグリッドを大きめに取る都合で、前述のすき間の違いが生じ得る。本実施例では、製造プロセス上やむなく生じるこのスペースの違いを有効活用すべく、フォーカス信号用のスイッチとアナログメモリとバッファのセット３を並進対称ではないレイアウトとした。その結果、フォーカス信号用アナログメモリＣＴＳａ１１のポリシリコンは、その右側のシールド配線４との距離が大きくなる。このため、寄生容量も含めて考えると、フォーカス信号用アナログメモリＣＴＳａ１１の容量は、アナログメモリＣＴＮ１１、ＣＴＳ１１より小さくなる。

また、フォーカス信号用バッファＶＦＳａ１は、その右側に生じるスペースが大きいため、寄生抵抗や寄生容量を含めるとバッファＶＦＮ１、ＶＦＳ１とは、入力インピーダンス、出力インピーダンス、またはレイアウト差によるオープンループゲインが異なる。ここでバッファＶＦＮ１、ＶＦＳ１に比べれば、フォーカス信号用バッファＶＦＳａ１の出力は、精度を求められないため、フォーカス信号用バッファＶＦＳａ１、３のバイアス電流を小さくしてもよい。

（実施例３）
図５に本実施例の撮像装置のレイアウトの概念図を示す。図５のレイアウト図は、実施例１で説明した図２の回路図の点線１８内に対応する。実施例１、２と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。本実施例の実施例２との違いは、バッファＶＦＳａ、ＶＦＮの入力ノードとなる導電パターン５がダミー部を有する点である。

図５において、ノイズ信号用スイッチとアナログメモリのセット１３、撮像信号用スイッチとアナログメモリのセット１４、フォーカス信号用スイッチとアナログメモリのセット１７が、一方向に並んで配置されている。

図５に示すように、バッファＶＦＳａ、ＶＦＮの入力ノードとなる導電パターン５は、バッファＶＦＳの入力ノードに生じる寄生容量との差が小さくなるように、図５の太破線に示すようなダミー部を有する。

図５のレイアウト図に示すように、フォーカス信号用のスイッチＳＣＳａ１３とアナログメモリＣＴＳａのセット１７の左側に生じるスペースは大きい。一方、ノイズ信号用のスイッチＳＣＮ１３とアナログメモリＣＴＮ１３のセット１３と、撮像信号用のスイッチＳＣＳ１３とアナログメモリＣＴＳ１３のセット１４の左側に生じるスペースは小さい。また、セット１３とセット１４はシールド配線４に囲まれた領域を考えると並進対称性を保っている。一方、セット１７は、上記スペースの違いのためにセット１３とセット１４に対して並進対称性を保っていない。

このことはアナログメモリＣＴＮ１１、ＣＴＳ１１、ＣＴＳａ１１をノイズ信号用、撮像信号用、フォーカス信号用と３つとし、アナログメモリＣＴＮ２１、ＣＴＳ２１をノイズ信号用、撮像信号用と２つにしたことから生じる。レイアウトの配線引き回しの都合、または、フォトマスクのコストの削減のためグリッドを大きめに取る都合で、前述のスペースの違いが生じ得る。

本実施例では、このスペースの違いを有効活用し、スペースをそれぞれの信号保持部に対し不均等に配分している。その結果、フォーカス信号用アナログメモリＣＴＳａ１１のポリシリコンは、その左側のシールド配線４との距離が大きくなる。このため、寄生容量も含めて考えると、フォーカス信号用アナログメモリＣＴＳａ１１の容量は、アナログメモリＣＴＮ１１、ＣＴＳ１１より小さくなる。

１０ 画素領域
１５、１６ 列回路
１８ 信号保持部
Ｄ１１ａ〜Ｄｂ２３ フォトダイオード
Ｍ２１１〜Ｍ２４３ リセットトランジスタ
Ｍ３１１〜Ｍ３４３ 増幅トランジスタ

Claims (12)

1. 複数の光電変換素子と、前記複数の光電変換素子で生じた信号を増幅する増幅トランジスタと、前記複数の光電変換素子で生じた信号をリセットするリセットトランジスタと、を有する画素ユニットを複数備える撮像装置であって、
   前記画素ユニットから出力されるノイズ信号を保持し、後段の回路に出力するノイズ信号保持部と、
   前記画素ユニットから出力される、Ｎ個（Ｎは１以上の整数）の前記光電変換素子で生じた信号に基づく第１の光信号を保持し、前記後段の回路に出力する第１の信号保持部と、
   前記画素ユニットから出力される、Ｍ個（Ｍは２以上の整数でＮよりも大きい）の前記光電変換素子で生じた信号に基づく第２の光信号を保持し、前記後段の回路に出力する第２の信号保持部と、を有し、
   平面視において、
   前記ノイズ信号保持部は、第１のシールド配線と第２のシールド配線の間に配され、
   前記第２の信号保持部は、前記第２のシールド配線と第３のシールド配線の間に配され、
   前記第１の信号保持部は、前記第３のシールド配線と第４のシールド配線の間に配され、
   前記第１の信号保持部と前記第４のシールド配線との距離は、前記ノイズ信号保持部と前記第２のシールド配線との距離、及び前記第２の信号保持部と前記第３のシールド配線との距離のいずれよりも大きいことを特徴とする撮像装置。
2. 前記第１の信号保持部と前記第４のシールド配線との距離は、前記ノイズ信号保持部と前記第１のシールド配線との距離、及び前記第２の信号保持部と前記第２のシールド配線との距離のいずれよりも大きいことを特徴とする請求項１に記載の撮像装置。
3. 複数の光電変換素子と、前記複数の光電変換素子で生じた信号を増幅する増幅トランジスタと、前記複数の光電変換素子で生じた信号をリセットするリセットトランジスタと、を有する画素ユニットを複数備える撮像装置であって、
   前記画素ユニットから出力されるノイズ信号を保持するノイズ信号保持部と、
   前記画素ユニットから出力される、Ｎ個（Ｎは１以上の整数）の前記光電変換素子で生じた信号に基づく第１の光信号を保持する第１の信号保持部と、
   前記画素ユニットから出力される、Ｍ個（Ｍは２以上の整数でＮよりも大きい）の前記光電変換素子で生じた信号に基づく第２の光信号を保持する第２の信号保持部と、を有し、
   前記ノイズ信号保持部及び前記第２の信号保持部は、並進対称となるように配置され、
   前記第１の信号保持部は、前記ノイズ信号保持部及び前記第２の信号保持部のいずれに対しても並進対称ではないことを特徴とする撮像装置。
4. 複数の光電変換素子と、前記複数の光電変換素子で生じた信号を増幅する増幅トランジスタと、前記複数の光電変換素子で生じた信号をリセットするリセットトランジスタと、を有する画素ユニットを複数備える撮像装置であって、
   前記画素ユニットから出力されるノイズ信号を保持するノイズ信号保持部と、
   前記画素ユニットから出力される、Ｎ個（Ｎは１以上の整数）の前記光電変換素子で生じた信号に基づく第１の光信号を保持する第１の信号保持部と、
   前記画素ユニットから出力される、Ｍ個（Ｍは２以上の整数でＮよりも大きい）の前記光電変換素子で生じた信号に基づく第２の光信号を保持する第２の信号保持部と、を有し、前記第１の信号保持部を平面視した際の面積は、少なくとも前記第２の信号保持部および前記ノイズ信号保持部の１つを平面視した際の面積よりも小さいことを特徴とする撮像装置。
5. 前記画素ユニットと、前記ノイズ信号保持部、前記第１の信号保持部、前記第２の信号保持部のいずれかとの間には、前記画素ユニットから出力された信号を増幅する増幅回路を有することを特徴とする請求項１〜４のいずれか１項に記載の撮像装置。
6. 各々が、前記ノイズ信号保持部、前記第１の信号保持部及び前記第２の信号保持部の各々に対応して設けられた、複数のバッファを有することを特徴とする請求項１〜５のいずれか１項に記載の撮像装置。
7. 前記ノイズ信号保持部で保持された信号をバッファするバッファ及び前記第２の信号保持部で保持された信号をバッファするバッファは、前記第１の信号保持部で保持された信号をバッファするバッファに比べて、入力インピーダンスあるいはオープンループゲインが大きく、出力インピーダンスが小さいことを特徴とする請求項６に記載の撮像装置。
8. 前記ノイズ信号保持部で保持された信号をバッファするバッファ、及び、前記第２の信号保持部で保持された信号をバッファするバッファは、前記第１の信号保持部で保持された信号をバッファするバッファに比べて、バイアス電流が大きいことを特徴とする請求項６に記載の撮像装置。
9. 前記ノイズ信号保持部と前記第２の信号保持部の信号を、それぞれ対応するバッファから同時に読み出し、その後、差分処理を行い、
   次に前記ノイズ信号保持部と前記第１の信号保持部の信号を、それぞれ対応するバッファから同時に読み出し、その後、差分処理を行うことを特徴とする請求項６乃至８のいずれか１項に記載の撮像装置。
10. 前記複数のバッファから出力された信号を保持する信号保持部を有することを特徴とする請求項６〜９のいずれか１項に記載の撮像装置。
11. 前記第１の信号保持部が保持する第１の光信号は焦点検出用の信号であり、前記第２の信号保持部が保持する第２の光信号は撮像用の信号であることを特徴とする請求項１〜１０のいずれか１項に記載の撮像装置。
12. 前記第１の信号保持部は、第１のバッファ及び第１のスイッチを介して第３の信号保持部に接続され、
    前記記第２の信号保持部は、第２のバッファ及び第２のスイッチを介して前記第３の信号保持部に接続され、
    前記ノイズ信号保持部は、第３のバッファ及び第３のスイッチを介して第４の信号保持部に接続されていることを特徴とする請求項１〜５及び１１のいずれか１項に記載の撮像装置。

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