JP6228925B2 - 少なくとも１つの第１のシステムと少なくとも１つの第２のシステムとの間での通信方法 - Google Patents

Description

本発明は、全二重同期シリアルリンクを使用した、少なくとも1つの第1のシステムと少なくとも1つの第2のシステムとの間での通信に関する。

本発明において、全二重リンクとは、データの双方向かつ同時の交換を可能にするリンクを意味する。

本発明は、具体的には、トランジスタなどの電子スイッチの駆動に関与するシステム間の通信に適用されるが、これに限定されるものではない。

第1および第2のシステムは、例えば、ハイブリッドまたは電気自動車に組み込まれ、バッテリと、このバッテリを電力源とする車両の電動モータとの間に挿置されたインバータの駆動に関与し得る。インバータはさらに、または変形形態において、電力網に接続してバッテリを充電することが可能なインバータ/チャージャ回路の一部であり得る。

2つのシステム間で通信を行うために全二重同期シリアルリンクを使用することは、周知の慣行である。

図1は、Motorola(登録商標)によって開発された、SPI(シリアルペリフェラルインターフェース)プロトコルに従う通信の、周知の例を示す。一方のシステムから他方のシステムにデータを送るために、1つの第1のシステム100と1つの第2のシステム101との間には20Mビット/秒の速度をもつ全二重同期シリアルリンクが確立されている。この示される例では、第1のシステム100はマイクロコントローラを備え、第2のシステム101はプログラマブル論理回路(FPGAとも呼ぶ)を備える。このリンクは3本のワイヤ104、105および106を備え、それぞれが、1つまたは複数のメッセージ110を第1のシステム100から第2のシステム101に送る働き、1つまたは複数のメッセージ111を第2のシステム101から第1のシステム100に送る働き、および第1のシステム100によって生成されたクロック信号112を送る働きをする。

各ワイヤで、送信によってデータ内に遅延が生じ、この遅延は1つのワイヤと他のワイヤの間で実質的に一定であり得る。該当する場合は、図1に示されるように、第4のワイヤ107を提供して、第2のシステム101が通信シーケンスにクロックを供給できるようにし得る。

リンク上のデータ送信に生じる遅延は、全二重通信で達成したい速度、例えば、少なくとも5Mビット/秒、特に10Mビット/秒、さらには20Mビット/秒にも適合できるものでなければならない。

各ワイヤが長いほど遅延は長くなる。ワイヤの長さがあまり長くない場合は、リンクに生じる遅延は、リンクが第1のシステムと第2のシステムとの間に挿置されるガルバニック絶縁を経由する場合に長くなる。

図2は、そのような状況を示す。上記の自動車適用例では、バッテリまたは電動モータの給電に必要な低電圧(IEC60038規格に準拠する低電圧、つまり、交流電流では50〜1000Vの間、直流電流では120〜1500Vの間にある電圧)から超低電圧(IEC60038規格に準拠する超低電圧、つまり、交流電流では50V未満、直流電流では120V未満の電圧)コンポーネントを守るために、ガルバニック絶縁109の設置が望ましい。このガルバニック絶縁109は、例えば、トランスを使用して得られる。

リンクの各ワイヤ104乃至106が絶縁109を経由することにより、リンク上を送信されるデータが遅延しやすくなり、遅延の値は、所望の速度のためのクロック信号の1/4の期間に近い値となる。ここに記載する例では、クロック信号の期間は50nsから200nsの間にあり、データは20nsから60nsだけ遅れ得る。

この遅延は、ガルバニック絶縁109の存在、リンクの長さ、またはその両方に起因し、リンクの動作に影響する。その理由は、遅延があると、第1のシステム100が第2のシステム101からのメッセージを、第1のシステムが生成するクロック信号112と同位相で受信しないので、このメッセージを正しくサンプリングすることができないからである。第2のシステム101は第1のシステム100からのメッセージ110を受信するが、このメッセージは、第2のシステム101が同じく受信するクロック信号112と同位相ではなくなっているので、第2のシステムは受信したメッセージ110を正しくサンプリングすることができない。

図2の例において複数チャネル(各ワイヤに1チャネル)をもつガルバニック絶縁109を使用することによって、第2のシステム101は、第1のシステム100から受信するメッセージを正しくサンプリングすることが可能になる。実際に、絶縁の各チャネルが、送信されるデータ上に実質的に同じ遅延を生じさせるならば、第2のシステム101は、第1のシステム100から送信されるメッセージ110をクロック信号112と実質的に同位相で受信する。

一方、図2に示されるように、第2のシステム101によって送信されるメッセージ111とクロック信号112は同位相ではないので、第1のシステム100から見れば、問題が残る。

1つの可能な解決法は、通信の速度を例えば5Mビット/秒未満に低下させること、および/またはスレーブシステムによるメッセージの送信をオフセットさせることである。

しかし、このような解決策では、自動車分野を含む多くの適用例で所望される高速通信は不可能である。

本発明の目的は、送信されるデータに遅延が生じたとしても、高速、特に5Mビット/秒超、例えば10Mビット/秒程度、さらには20Mビット/秒程度の速度も可能な全二重同期シリアルリンクを製作可能にすることである。

本発明は、1つの態様によれば、少なくとも1つの第1のシステムと少なくとも1つの第2のシステムとの間での通信方法を使用し、第1のシステムから第2のシステムへの少なくとも1つのメッセージ、第2のシステムから第1のシステムへの少なくとも1つのメッセージ、およびクロック信号を含むデータを前記システム間で同時に送ることができる全二重同期シリアルリンクを手段として、この目的を達成し、
この方法は、
第2のシステムが、第1のシステムによって送信され、遅延され、かつ実質的に同位相であるメッセージとクロック信号とを受信するステップと、
第2のシステムが第1のシステムに、少なくとも1つのメッセージを送信するステップと、
第2のシステムによって受信されたクロック信号が、第2のシステムによって送信された前記メッセージと共に、第1のシステムに返送されるステップと、
第1のシステムが、第2のシステムによって送信され、遅延され、かつ実質的に同位相であるメッセージおよび返送クロック信号を受信するステップとを行う。

上記の方法により、第1のシステムおよび第2のシステムがクロック信号と同期して受信するメッセージをサンプリングする必要がない、リンク上のデータ送信に生じる遅延なく、高速の全二重同期シリアルリンクを達成することが可能になる。

リンクは、第2のシステムが第1のシステムに送信するメッセージおよび第1のシステムに返送されるクロック信号を、同時に送信し得る。これらのデータは、第1のシステムに同位相で到着する。第2のシステムが第1のシステムに送信するメッセージおよび第1のシステムに返送されるクロック信号には、リンクによって、実質的に等しい遅延がもたらされる。この遅延は、第1のシステムから第2のシステムに送信されるデータにリンクによってもたらされる遅延と同じであり得る。一変形形態では、リンクはデータ送信の1つの方向から他の方向に異なる遅延を施し得る。

第1のシステムはマスタ、つまり第2のシステムとの通信を主導的にトリガするシステムであり得、よって第2のシステムはスレーブであり得る。

一変形形態では、第1のシステムがスレーブで、第2のシステムがマスタである。

全二重同期シリアルリンクは、シリアルペリフェラルインターフェース(SPI)タイプのリンクであることが有利である。通信においては、クロック信号は第1のシステムによって生成される。

リンクは、第1のシステムと第2のシステムとの間に配置される3本のワイヤを備え得、それぞれが、第1のシステムから第2のシステムへのメッセージ、第2のシステムから第1のシステムへのメッセージ、およびクロック信号を送る。第2のシステムが受信したクロック信号を第1のシステムに返送するために、第3のワイヤと第1のシステムの領域の間に第4のワイヤを備え得る。前記領域は、特に第2のシステムの近くであり、特に第1のシステムより第2のシステムに近い。前記領域は、第2のシステムのリンク側の入力に見つかり得る。前記領域は、第2のシステムによって受信されたクロック信号と実質的に同一のクロック信号を第1のシステムに返送するように配置され得る。

各ワイヤは単向性またはそれ以外であり得る。

本発明の第1の実施形態では、第1のシステムと第2のシステムとの間にガルバニック絶縁が挿置され、このガルバニック絶縁を全二重同期シリアルリンクが経由する。このような場合、リンク上を送信されるデータ上にリンクが生じさせる遅延は、このガルバニック絶縁に全体的または部分的に起因する。ガルバニック絶縁は、例えばトランスなどであり得る。

ガルバニック絶縁は、例えばマルチチャネルであり、リンクの各ワイヤは絶縁のチャネルの1つに受けられる。

本発明の第1の実施形態では、第3のワイヤの、第4のワイヤの起点となる領域は、第1のシステムから第2のシステムに向かう場合、ガルバニック絶縁の下流に配置される。

本発明の第2の実施形態では、全二重同期シリアルリンクによって経由されるガルバニック絶縁は存在しない。リンクの長さは数メートル、例えば3メートルを超え、リンクによって送信されるデータにリンクによって生じる遅延は、リンクの長さに全体的または部分的に起因する。

本発明の第2の実施形態では、第3のワイヤの、第4のワイヤの起点となる領域は、リンクをたどると、第1のシステムより第2のシステムの近くであり得る。第3のワイヤの前記領域は、リンクの、第2のシステムに最も近い、特に1/3、特に1/4、特に1/10の位置にあり、リンクは3/3、特に4/4、特に10/10を含む。第4のワイヤは、第2のシステムのリンク側の入力のレベルにある第3のワイヤを起点とし得る。

第3の実施形態によれば、このリンク上を送信されるデータにリンクが生じさせる遅延は、ガルバニック絶縁を経由することに部分的に起因し、リンクの長さに部分的に起因する。

本発明による方法により、このようにして、リンクが生じさせ得る比較的長い遅延、具体的には所望の通信速度のためのクロック信号の期間の1/4程度の長さの遅延にもかかわらず、リンクの良好な動作を保証することを可能にし得る。

全二重同期シリアルリンクは、5Mビット/秒以上、特に10Mビット/秒以上、特に20Mビット/秒に等しい速度で動作することが好ましい。クロック信号の期間は、特に200ns未満、特に100ns未満、特に50ns程度である。

第1のシステムは、リンク上でのデータの送信を担当する第1の半二重モジュールおよび、リンク上を送信されるデータの受信を担当する第2の半二重モジュールを備え得る。

第2のシステムは、第1のシステムとの通信を担当する全二重モジュールを備え得る。

このような第1のシステムおよびこのような第2のシステムで、第1のシステムによってクロック信号と同位相でメッセージが送信される。リンクが、該当する場合にはマルチチャネルのガルバニック絶縁を介して、これらのデータ、具体的には各ワイヤ上に同一の遅延を生じさせるとすれば、これらのデータはガルバニック絶縁を経由しても実質的に同位相を維持する。第2のシステムの全二重モジュールは、クロック信号を基準として、受信するメッセージを読み取り、これらのデータは同位相で受信されている。

第2のシステムの全二重モジュールは、次に、受信したクロック信号および第1のシステムに返送するクロック信号と同位相で、第1のシステムにメッセージを送信し得る。このメッセージおよび返送されるクロック信号はガルバニック絶縁を経由し、同じだけ遅延して、第1のシステムの第2のモジュールに到着する。第1のシステムの第2のモジュールは次に、受信したクロック信号を基準として、受信したメッセージを読み取る。

第1のシステムおよび第2のシステムが、5Mビット/秒超、特に10Mビット/秒超、例えば20Mビット/秒に等しい速度でも、受信したデータを満足にサンプリングすることができるように、各モジュールは、メッセージを、同じく受信するクロック信号と同位相で受信し得る。

本発明によれば、マルチチャネル絶縁が使用される場合、この絶縁は、生じる遅延の値またはこの遅延の値に関する精度の点で、特定の性能を提供する必要はない。その理由は、この遅延はクロック信号の返送によって補償されるからである。この事実に関係する唯一の制約は、1つのチャネルと他のチャネルで実質的に等しい遅延が、ガルバニック絶縁によって送信の各方向、または送信の双方向にも生じることである。

第1のシステムはマスタであり得る。マスタである場合、第1のシステムは、プログラマブル論理回路(FPGA)を備え得る。この場合、第2のシステムはスレーブであり、マイクロコントローラまたはマイクロプロセッサを備え得る。この場合、リンクの作成には4本のワイヤのみが使用可能であり、これは、ガルバニック絶縁が提供される場合、4本のワイヤのみが絶縁されなければならないことを意味する。図2に示されるリンクに関しては、第1のシステムと第2のシステムを通信のクロック供給のために連結する追加のワイヤを絶縁する必要はなく、このクロック供給は第1のシステムの第1のモジュールによって送信されるクロック信号を使用して行われる。

一変形形態では、第1のシステムはスレーブであり得る。第1のシステムがスレーブである場合、第1のシステムは、マイクロコントローラまたはマイクロプロセッサを備え得、よって、第2のシステムはマスタであり、FPGAを備え得る。この場合、通信のクロック供給のために追加のワイヤを備える必要があり得る。よって、上記の4本のワイヤが経由するガルバニック絶縁と平行に取り付けられる追加のガルバニック絶縁を、第1のシステムと第2のシステムとの間に備え得る。

リンク上を送信されるデータは、インバータのスイッチへの適用を目的とするデューティサイクル値および電流の測定値から成り得る。リンク上を送信されるデータ、およびクロック信号以外は、上記のデューティサイクル値および電流の測定値から成り得る。一変形形態では、リンクは、クロック信号、デューティサイクル値および電流の測定値に加えて、他のデータを送信し得る。

この方法の一適用例では、第1のシステムおよび第2のシステムの一方が、デューティサイクル値のジェネレータと相互作用し、第1のシステムおよび第2のシステムの他方が、インバータおよび電動モータを備える電気回路と相互作用する。

例えば、第1のシステムがマスタであって、例えば電気回路と相互作用し、例えば、第2のシステムがスレーブであって、デューティサイクル値のジェネレータと相互作用する。

一変形形態では、スレーブであるシステムが電気回路と相互作用し、マスタであるシステムがデューティサイクル値のジェネレータと相互作用する。

本発明の別の主題は、別の態様によれば、少なくとも1つの第1のシステムと少なくとも1つの第2のシステムとの間での全二重同期シリアルリンクであり、このリンクは、
前記システム間に敷設され、第1のシステムから第2のシステムへの単数または複数のメッセージの伝送を可能にする、第1のワイヤと、
前記システム間に敷設され、第2のシステムから第1のシステムへの単数または複数のメッセージの伝送を可能にする、第2のワイヤと、
前記システム間に敷設され、第1のシステムによって生成されるクロック信号の第2のシステムへの伝送を可能にする、第3のワイヤと
を備え、
このリンクはさらに、第3のワイヤの1つの領域と第1のシステムを連結する第4のワイヤを備える。

第4のワイヤは特に、第1のシステムから送信され、リンクによって遅延されて第2のシステムに受信されるクロック信号が、第1のシステムに返送されることを可能にし、このことにより、上記の利点を獲得できるようになる。

通信方法に関する上記の特徴のすべてまたは一部、特に、第3のワイヤの、第4のワイヤの起点となる領域の位置に関する特徴は、上記のリンクの定義と組み合わせ得る。

本発明の別の主題は、別の態様によれば、1つの第1のシステムと1つの第2のシステムとの間でガルバニック絶縁された通信システムであり、このシステムは、
上記に定義されたリンクと、
リンクによって経由されるガルバニック絶縁であって、リンクが第1のシステムから第2のシステムに向かってたどられる場合、第3のワイヤの前記領域が絶縁の下流に配置されるガルバニック絶縁と
を備える。

第1のシステムによって第2のシステムに送信されるメッセージと同じ遅延が、絶縁を経由することによって、生じることになるクロック信号が、第1のシステムに返送されることが第4のワイヤによって可能になり、したがって、このクロック信号には第2のシステムによって第1のシステムに送信されるメッセージが伴う。このメッセージおよびこのクロック信号は、第1のシステムから第2のシステムに送信されるデータにリンクがもたらす遅延と等しいかそれ以外の、同一の遅延分だけ遅延されて、第1のシステムによって同位相で受信されるのが有利である。

本発明の別の主題は、別の態様によれば、
上記に定義された通信システムと、
特に、プログラマブル論理回路(FPGA)を備える、第1のマスタシステムと、
第2のスレーブシステムと
を備え、
リンクに、第1のワイヤ、第2のワイヤ、第3のワイヤおよび第4のワイヤ以外のいかなるワイヤもない、
アセンブリである。

本発明の別の主題は、別の態様によれば、
上記に定義された通信システムと、
特に、マイクロコントローラまたはマイクロプロセッサを備える、第1のスレーブシステムと、
第2のマスタシステムと
を備え、
第1のシステムと第2のシステムを連結してガルバニック絶縁を経由する第5のワイヤをリンクが備える、
アセンブリである。

ガルバニック絶縁は、5つのチャネルを備えるアイソレータを使用して作成し得、この場合、同一のアイソレータが5本のワイヤによって経由される。

一変形形態では、ガルバニック絶縁は平行に配置された2つの部分を備え、第1の部分は、第1、第2、第3および第4のワイヤに経由され、第2の部分は、第5のワイヤに経由される。

一変形形態では、この場合も、第1および第3のワイヤが絶縁の第1の部分を経由し、この部分は第1の遅延を生じさせる。第2および第4のワイヤは絶縁の第2の部分を経由し、第1の遅延とは異なる第2の遅延を生じさせる。第5のワイヤは、絶縁のこれら2つの部分のどちらか片方、または第1および第2の部分とは別の、絶縁の第3の部分を経由し得る。

本発明は、下記の非限定的な本発明の例示的実施形態の説明を読むこと、および添付図面について考察することにより、よりよく理解されるであろう。添付図面の内容は次のとおりである。

上記の従来技術の全二重同期シリアルリンクを示す図である。 上記の従来技術の全二重同期シリアルリンクを示す図である。 本発明の第1の実施形態による、アセンブリを示す図である。 図3のアセンブリとの通信のシーケンスを示す図である。 本発明の第2の実施形態による、アセンブリを示す図である。 図5のアセンブリとの通信のシーケンスを示す図である。

図3は、本発明の例示的実施形態による方法を実行することが可能なアセンブリを示す。

図3の例で、アセンブリ1は、全二重同期シリアルリンク4を介してデータを交換する、1つの第1のシステム2および1つの第2のシステム3を備える。

考察に基づいた一例において、アセンブリ1は、電動モータ6、バッテリ、およびバッテリと電動モータとの間に挿置されたインバータを含む電気回路を備える車両に組み込まれる。電気回路は、電力網を介してバッテリの充電を可能にするコネクタを備え得る。

考察に基づいた一例において、アセンブリ1は、インバータのスイッチを駆動するためのデバイスの一部である。

第1のシステム2は、例えば、インバータと相互作用してインバータのスイッチを制御し、また、特に多相、例えば三相の電動モータ6と相互作用して、モータ6のステータの各位相を通って流れる電流を測定する、周辺機器である。

第1のシステム2は、例えばインバータのスイッチにデューティサイクル値を送信し、モータ6のステータの各位相で測定された電流の値を、アナログ/デジタル変換器7を通過した後に受信する。

第2のシステム3は、考察に基づいた一例において、デューティサイクル値を電流値の関数としてジェネレータ8に伝える。このジェネレータ8は、例えばソフトウェア処理を利用する。

図3および図4の例では、第1のシステム2はマスタであり、この例では、プログラマブル論理回路(FPGA)を使用して作成される。マスタシステム2は、この例では、リンク4と関連する2つのモジュールを備え、各モジュールは半二重モジュールである。第1のモジュール10は、第2のシステム3へのメッセージ12の送信を担当し、この例ではスレーブである第2のシステム3は、メッセージ12が同期されるクロック信号13の送信を担当する。

第2のモジュール14は、後述するように、第2のシステム3が送信するメッセージ16、およびクロック信号17の受信を担当する。

リンク4はSPIタイプであり得、その場合、各モジュール10および14は、半二重SPIコントローラである。

第2のシステム3は、考察に基づいた一例において、リンク4と関連する単一のモジュール18を備える。このモジュール18は全二重モジュールであり、第1のシステム2にメッセージ16を送信し、第1のシステムが送信するメッセージ12を受信する。このモジュールはまた、第1のシステム2が生成するクロック信号13も受信する。通信がPSIタイプのリンク4上で実行される場合は、モジュール18は全二重SPIコントローラである。

考察に基づいた一例においては、リンク4により、第1のシステム2が第2のシステム3に電流値を送信すること、および、これらの電流値に基づいてジェネレータ8が生成するデューティサイクル値を第2のシステム3が送信することが可能である。

図3の例では、リンク4は4本のワイヤ30〜33から成る。ワイヤ30は、第1のシステム2から第2のシステム3へのメッセージ12の送信を担当する。ワイヤ31は、第1のシステム2が生成するクロック信号を第2のシステム3に送ることを担当する。ワイヤ32は、第2のシステム3から第1のシステム2へのメッセージ16の送信を担当する。第4のワイヤ33が提供され、このワイヤ33は、ワイヤ31の領域35と第1のシステム2を連結する。第4のワイヤ33は、ワイヤ31へのリターンの役割を担う。

図3の例では、第1のシステム2は、第2のシステム3に対してガルバニック絶縁されている。このガルバニック絶縁22は、この例では、トランスを手段として作成されるが、本発明は、ガルバニック絶縁の特定の作成方法に制限されない。この例では、ガルバニック絶縁22はマルチチャネル絶縁であり、各ワイヤ30〜33は絶縁22の特定のチャネルに受けられる。

図3に示されるように、リンク4が第1のシステム2から第2のシステム3に向かってたどられる場合、ワイヤ31の、第4のワイヤ33の起点となる領域35は、絶縁22の下流に配置され得る。この領域35は、例えば、第1のシステム2に、第2のシステム3により受信されたクロック信号と実質的に同一のクロック信号を返送できるように、第2のシステム3にできる限り近く配置される。

次に、図4に示される、図3のアセンブリを使用した通信のシーケンスについて記載する。

この例ではマスタである第1のシステム2によって、メッセージ12が、モジュール10を通じて、この例ではスレーブである第2のシステム3に送信される。このメッセージ12は、クロック信号13と同期される。ガルバニック絶縁22を経由することにより、遅延dが生成され、この遅延は、メッセージ12とクロック信号13について実質的に同じである。記載の例では、リンク4が送るデータには、送信の方向に関わらず同一の遅延dがリンク4によってもたらされる。ここに示されていない変形形態では、第1のシステム2から第2のシステム3に送信されるデータ、つまりメッセージ12と、クロック信号13とに、同一の遅延d1がリンク4によってもたらされ、第2のシステム3から第1のシステム2に送信されるデータ、つまりメッセージ16と、クロック信号17とに、第1の遅延d1とは異なる第2の遅延d2がもたらされる。この差異は、送信の1つの方向と他の方向で異なる絶縁体を使用することに起因し得る。

次に、メッセージ12およびクロック信号13は、同位相で第2のシステム3に到着する。次に、モジュール18は、クロック信号13を基準としてメッセージ12を読み取る。

第2のシステム3が、メッセージ16を第1のシステム2に返送する。リンク4に第4のワイヤ33があることにより、考察に基づいた一例において、実際にはモジュール18が受信するクロック信号13に対応するクロック信号17が、第1のシステム2に送信される。このクロック信号17は、第2のシステム3が送信するメッセージ16と同位相である。ガルバニック絶縁22を経由することにより、メッセージ16およびクロック信号17に遅延dが生じ、この遅延はこれらの2つのデータについて実質的に等しく、考察に基づいた一例においては、第1のシステム2から第2のシステム3へのメッセージ12の送信およびクロック信号13の送信の間にガルバニック絶縁22によって生じる遅延と実質的に等しい。

クロック信号17およびメッセージ16は、次に、同位相で第1のシステム2に到着する。次に、モジュール14は、クロック信号17を基準としてメッセージ16の読み取りに進む。

図4に示されるように、クロック信号17は、記載の例では、最初にモジュール10が送信したクロック信号13を基準としてモジュール14により受信される場合は、リンク4により生じる遅延の2倍だけ遅延するが、この遅延は、モジュール14によるメッセージ16の読み取りを妨害しない。

次に、図5および図6を参照して、本発明の第2の実施形態によるアセンブリ1について記載する。

このアセンブリ1は、クロック信号を生成する第1のシステム2がスレーブであり、第2のシステム3がマスタであるという点で、図3に示されるアセンブリとは異なる。さらに、第1のシステム2はデューティサイクル値のジェネレータ8と相互作用し、第2のシステム3は電動モータ6およびアナログ-デジタル変換器7と相互作用する。

第1のシステム2は、この例では、2つの半二重モジュール40および41を含むマイクロコントローラを備え、第1の半二重モジュール40は、第2のシステム3へのメッセージ43およびクロック信号44の送信を担当し、第2の半二重モジュール41は、第2のスレーブシステムが送信するメッセージ45と、クロック信号46との受信を担当する。

第2のシステム3は、図5の例では、リンク4上の通信を担当する単一の全二重モジュール48を含む、FPGAを備える。

図5に示されるように、この例では、各システム2または3は同期モジュール50を備える。この例では、さらに、リンクは第5のワイヤ51を備えており、ガルバニック絶縁は2つの部分にある。第1のマルチチャネル部分52は図3の絶縁22と同様であり、ワイヤ30〜33に経由されるが、第2の絶縁53は第5のワイヤ51の絶縁専用である。この第5のワイヤ51およびモジュール50により、この例ではマスタである第2のシステム3が、通信にクロックを供給することが可能になる。

図6に示されるように、図4を参照して記載した例と同様に、第1のシステム2がメッセージ43およびクロック信号44を送信し、これらの信号は、実質的に等しい遅延dだけ遅延して、同位相で第2のシステム3に受信される。第2のシステム3は、第4のワイヤ33により形成されるリターンを使用して生成されるクロック信号46と共に、メッセージ45を返送する。第1のシステム2は、次に、第2のモジュール41を通じて、この例では遅延dに等しい同一の遅延が再びもたらされたメッセージ45およびクロック信号46を受信し、クロック信号46を基準としてメッセージ45を読み取り得る。

本発明は、ここまでに記載した例に限定されるものではない。

特に、上記のとおり、本発明は、リンクが、第2のシステムから第1のシステムへ送信されるデータにリンクが施す遅延と等しい遅延を第1のシステムから第2のシステムへ送信されるデータに施すことを、必ずしも暗示するものではない。

「含む」または「備える」という表現は、相反する意味が指定される場合を除き、「少なくとも1つを含む」または「少なくとも1つを備える」という意味に解釈されなければならない。

1 アセンブリ
2 第1のシステム
3 第2のシステム
4 全二重シリアルリンク
6 電動モータ
7 アナログ/デジタル変換器
8 ジェネレータ
10 第1のモジュール
12 メッセージ
13 クロック信号
14 第2のモジュール
16 メッセージ
17 クロック信号
18 モジュール
22 絶縁
30 ワイヤ
31 ワイヤ
32 ワイヤ
33 第4のワイヤ
35 第4のワイヤの起点となる領域
40 第1の半二重モジュール
41 第2の半二重モジュール
43 メッセージ
44 クロック信号
45 メッセージ
46 クロック信号
48 全二重モジュール
50 同期モジュール
51 第5のワイヤ
52 ガルバニック絶縁
53 ガルバニック絶縁
100 第1のシステム
101 第2のシステム
104 第1のワイヤ
105 第2のワイヤ
106 第3のワイヤ
107 第4のワイヤ
109 ガルバニック絶縁
110 メッセージ
111 メッセージ
112 クロック信号

Claims (14)

1. 少なくとも1つの第1のシステム（2）と少なくとも1つの第2のシステム（3）との間における、前記第1のシステム（2）から前記第2のシステム（3）への少なくとも1つのメッセージ（12；43）、前記第2のシステム（3）から前記第1のシステム（2）への少なくとも1つのメッセージ（16；45）、およびクロック信号（13；44）を含むデータを前記システム（2，3）間で同時に送ることができる全二重同期シリアルリンク（4）を介した通信方法であって、
   前記第2のシステム（3）が、前記第1のシステム（2）によって送信され、遅延され、かつ実質的に同位相であるメッセージ（12；43）とクロック信号（13；44）とを受信するステップと、
   前記第2のシステム（3）が前記第1のシステム（2）にメッセージ（16；45）を送信するステップと、
   前記第2のシステム（3）によって受信されたクロック信号（13；44）が、前記第2のシステム（3）によって送信された前記メッセージ（16；45）と共に、前記第1のシステム（2）に返送される（17；46）ステップと、
   前記第1のシステム（2）が、前記第2のシステム（3）によって送信され、遅延され、かつ実質的に同位相である前記メッセージ（16；45）と前記返送クロック信号（17；46）とを受信するステップと
   を含む、通信方法において、
   前記第1のシステム（2）と前記第2のシステム（3）との間にガルバニック絶縁（22；52，53）が挿置され、このガルバニック絶縁を前記全二重同期シリアルリンク（4）が経由し、
   前記返送クロック信号は、前記ガルバニック絶縁と前記第2のシステムのリンク側の入力との間の領域または入力を起点として返送される
   ことを特徴とする通信方法。
2. 前記リンク（4）が、シリアルペリフェラルインターフェース（SPI）タイプのリンクである、請求項1に記載の方法。
3. 前記第1のシステム（2）がマスタであり、前記第2のシステム（3）がスレーブである、請求項1または2に記載の方法。
4. 前記全二重同期シリアルリンク（4）の速度が、5Mビット／秒以上、特に10Mビット／秒、特に20Mビット／秒程度である、請求項1から3のいずれか一項に記載の方法。
5. 前記第1のシステム（2）が、前記リンク（4）上でのデータの送信を担当する第1の半二重モジュール（10；40）および、前記リンク（4）上を送信されるデータの受信を担当する第2の半二重モジュール（14；41）を備える、請求項1から4のいずれか一項に記載の方法。
6. 前記第2のシステム（3）が、前記マスタシステム（2）との通信を担当する全二重モジュール（18；48）を備える、請求項1から5のいずれか一項に記載の方法。
7. 前記第1のシステム（2）がマスタであって、プログラマブル論理回路（FPGA）を備える、請求項1から6のいずれか一項に記載の方法。
8. 前記第1のシステム（2）がスレーブであって、マイクロコントローラまたはマイクロプロセッサを備える、請求項1から6のいずれか一項に記載の方法。
9. 前記リンク（4）上を送信される前記データが、インバータのスイッチへの適用を目的とするデューティサイクル値および電流の測定値を含む、請求項1から8のいずれか一項に記載の方法。
10. 前記第1のシステム（2）および前記第2のシステム（3）の一方が、デューティサイクル値のジェネレータ（8）と相互作用し、前記第1のシステム（2）および前記第2のシステム（3）の他方が、インバータおよび電動モータ（6）を備える電気回路と相互作用する、請求項9に記載の方法。
11. 少なくとも1つの第1のシステム（2）と少なくとも1つの第2のシステム（3）との間での全二重同期シリアルリンク（4）であって、
    前記システム（2，3）間に敷設され、前記第1のシステム（2）から前記第2のシステム（3）への単数または複数のメッセージ（12；43）の伝送を可能にする、第1のワイヤ（30）と、
    前記システム（2，3）間に敷設され、前記第2のシステム（3）から前記第1のシステム（2）への単数または複数のメッセージ（16；45）の伝送を可能にする、第2のワイヤ（32）と、
    前記システム（2，3）間に敷設され、前記第1のシステム（2）によって生成されるクロック信号（13；44）の前記第2のシステム（3）への伝送を可能にする、第3のワイヤ（31）と
    を備え、
    さらに、前記第3のワイヤ（31）の1つの領域（35）と前記第1のシステム（2）を連結する第4のワイヤ（33）を備える、全二重同期シリアルリンク（4）と、
    前記リンク（4）によって経由されるガルバニック絶縁（22；52，53）であって、前記第3のワイヤ（31）の前記領域（35）が、前記第1のシステム（2）から前記第2のシステム（3）に向かう場合のガルバニック絶縁（22；52，53）の下流に配置される、ガルバニック絶縁（22；52，53）と
    を備える通信システム。
12. 前記第3のワイヤ（31）の前記領域（35）が、前記第2のシステム（3）により受信されたクロック信号と実質的に同一のクロック信号を前記第1のシステム（2）に返送できるように、前記第3のワイヤ（31）上に配置される、請求項11に記載の通信システム。
13. 請求項11に記載の前記通信システムと、
    特に、プログラマブル論理回路（FPGA）を備える、第1のマスタシステム（2）と、
    第2のスレーブシステム（3）と
    を備え、
    前記リンク（4）に、前記第1のワイヤ（30）、第2のワイヤ（32）、第3のワイヤ（31）および第4（33）のワイヤ以外のいかなるワイヤもない、
    アセンブリ（1）。
14. 請求項11に記載の前記通信システムと、
    特に、マイクロコントローラまたはマイクロプロセッサを備える、第1のスレーブシステム（2）と、
    第2のマスタシステム（3）と
    を備え、
    前記リンク（4）が、前記第1のシステム（2）と連結してガルバニック絶縁を経由する第5のワイヤ（51）を備える、
    アセンブリ（1）。

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