JP2011192042A - 共通クロック方式の同期型シリアル転送回路 - Google Patents

Abstract

【課題】シリアルクロックの動作周波数が上限に達していても、新たなシリアルデータ信号線路を追加することなく、転送速度のさらなる高速化が可能な、共通クロック方式のシリアル転送回路を提供する。
【解決手段】シリアルデータ信号を伝送する線路として、従来のシリアルデータ信号線路に加えて、シリアルクロック信号を伝送する線路をも利用する。このとき、シリアルクロック信号を伝送する線路のインピーダンスを制御することによって、シリアルデータ信号の一部を表現する。
【選択図】図７

Description

本発明は、シリアルインタフェース回路に係り、特に、共通クロック方式のシリアル転送回路に係る。

共通クロック方式の同期型シリアルインタフェース回路、特に不揮発性メモリに用いられる共通クロック方式の同期型シリアルインタフェース回路においては、不揮発性メモリの大容量化と低価格化による普及に伴い、高速な転送速度への要求が高まっている。

例えば、デジタルカメラや携帯電話で使用されるメモリカードにおいては、総容量が４Ｇバイト以上に達している。また、メモリカードに格納される個々のデータ・サイズも、デジタル写真や動画ファイルの高画質化に伴い、数Ｍバイト〜数百Ｍバイトまで巨大化が進んでいる。このようなデータの巨大化は、転送処理の待ち合わせ時間を生み、ユーザインタフェースの悪化を招くことから、高速な転送速度が必要とされる。

例えば、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の様なソース・シンクロナス方式やエンベデッドクロック方式のシリアル転送方式を用いれば、より高い周波数でのシリアル転送を行うことで前述の問題を回避できる。しかし、これらのシリアル転送方式では、回路規模拡大や信号線数増加によるコスト上昇を招いてしまう。そのため、価格競争が厳しい分野では、共通クロック方式の同期型シリアル転送が採用される。特許文献１（特開２００４−１９２４８８号公報）には、共通クロック方式の同期型シリアルインタフェースのシリアル転送の速度を向上する回路に関する記載が開示されている。

図１は、特許文献１に記載のデータプロセッサ１の構成を示す回路図である。図１に示されるデータプロセッサ１は、例えば、ＣＭＯＳ集積回路製造技術によって単結晶シリコンのような１個の半導体基板（半導体チップ）として形成される。

データプロセッサ１は、代表的に示されたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：中央処理装置）２と、ＭＣＩＦＣ（Ｍｅｍｏｒｙ Ｃａｒｄ ＩｎｔｅｒＦａｃｅ Ｃｏｎｔｒｏｌｌｅｒ：メモリカードインタフェースコントローラ）３と、外部ＩＦ（ＩｎｔｅｒＦａｃｅ：インタフェース）回路４と、バス５と、フラッシュメモリ６と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）７とを有する。

ＣＰＵ２と、ＭＣＩＦＣ３と、フラッシュメモリ６と、ＲＡＭ７とは、バス５に接続されている。

ＭＣＩＦＣ３は、ＣＰＵ２によって制御される。フラッシュメモリ６は、電気的に消去及び書き込み可能な不揮発メモリである。ＲＡＭ７は、ＣＰＵ２のワーク領域として使用される。

ＭＣＩＦＣ３は、例えば、メモリカードとしてＭＭＣ（ＭｕｌｔｉＭｅｄｉａ Ｃａｒｄ：マルチメディアカード、登録商標、以下単に「Ｍカード」とも記す）１０に接続される。このとき、ＭＣＩＦＣ３は、転送クロック信号ＭＣＣＬＫに同期して、Ｍカード１０とのインタフェース制御を行う。

その詳細は後述するが、ＭＣＩＦＣ３は、転送クロック信号ＭＣＣＬＫに同期するＭカード１０からの読み出しデータの取り込みを行うにあたって、転送クロック信号ＭＣＣＬＫの立ち上り同期で行なうか、立ち下がり同期で行うかを選択可能である。さらに、ＭＣＩＦＣ３は、転送クロック信号ＭＣＣＬＫの周波数を切り換え可能である。

ＭＣＩＦＣ３は、信号インタフェース部１１、取り込みタイミングの切り換え回路１２、周波数制御回路１３、制御レジスタ１４、制御レジスタ１５およびデータ送受信制御回路１６を具備する。

信号インタフェース部１１は、Ｍカード１０に接続される。ここで、Ｍカード１０に関するコマンド、端子機能、カードサイズなどの基本仕様はＭＭＣアソシエーションによって既に策定されている。この仕様によれば、Ｍカード１０は第１乃至第７外部端子を有し、ＭＭＣモードとＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）モードを有する。Ｍカード１０は、バスを共有することができる。要するに、Ｍカード１０は、一つのメモリカードホスト装置に対して多数接続可能にされる。データプロセッサ１は、メモリカードホスト装置に利用されることになる。ＭＭＣモードとＳＰＩモードとの相違は外部とのインタフェース仕様と、Ｍカードの選択手法である。

外部インタフェース仕様という点において、ＭＭＣモードでは、第１外部端子Ｐ１はリザーブ端子（オープン又は論理値“１”に固定）ＮＣとして機能し、第２外部端子Ｐ２はコマンド端子（コマンド入力及び応答信号出力を行う）ＣＭＤとして機能し、第３及び第６外部端子は回路の接地電圧（グランド）端子Ｖｓｓ１、Ｖｓｓ２としてそれぞれ機能し、第４外部端子Ｐ４は電源電圧供給端子Ｖｃｃとして機能し、第５外部端子Ｐ５はクロック入力端子ＣＬＫとして機能し、第７外部端子Ｐ７はデータの入出力端子ＤＡＴとして機能する。

図２は、特許文献１に記載のデータプロセッサ１の、ＭＭＣモードにおけるＭＣＩＦＣ３およびＭカード１０の信号インタフェースを示すブロック図である。図２において、ＭＣＣＬＫは転送クロック信号であり、ＭＣＣＭＤはＭＣＩＦＣ３からＭカード１０へのコマンド送信信号及びＭカード１０からＭＣＩＦＣ３へのレスポンス信号であり、ＭＣＤＡＴはＭＣＩＦＣ３からＭカード１０へのデータ信号及びＭカード１０からＭＣＩＦＣ３へのデータ信号である。

図３は、特許文献１に記載のデータプロセッサ１の、ＳＰＩモードにおけるＭＣＩＦＣ３とＭカード１０の信号インタフェースを示すブロック図である。ＳＰＩモードでは、第１外部端子Ｐ１はチップセレクト端子（負論理）ＣＳとして機能し、第２外部端子Ｐ２はデータ入力端子（カードホストからＭカード１０へのデータ及びコマンド入力用）ＤＩとして機能し、第３及び第６外部端子Ｐ３、Ｐ４は回路の接地電圧（グランド）端子Ｖｓｓ１、Ｖｓｓ２としてそれぞれ機能し、図示しない第４外部端子Ｐ４は電源電圧供給端子Ｖｃｃとして機能し、第５外部端子Ｐ５はクロック入力端子ＣＬＫとして機能し、第７外部端子Ｐ７はデータ出力端子（Ｍカード１０からカードホストへのデータ及びステータス出力）ＤＯとして機能する。図３にはＳＰＩモードにおけるＭＣＩＦＣ３とＭカード１０の信号インタフェースの様子が示される。ＭＣＣＬＫは転送クロック信号、ＭＣＴｘＤはＭＣＩＦＣ３からＭカード１０へのコマンド送信及びデータ送信信号、ＭＣＲｘＤはＭカード１０からＭＣＩＦＣ３へのコマンドレスポンス信号及びデータ受信信号、ＭＣＣＳはＭＣＩＦＣ３からＭカード１０へのチップ選択信号である。

Ｍカード１０の選択手法という点において、ＭＭＣモードは複数枚のメモリカードの中からアクセスするカードを選択するのに、カード認識フローの中で夫々のカードに固有のＲＣＡ（Ｒｅｌａｔｉｖｅ Ｃａｒｄ Ａｄｄｒｅｓｓ：相対アドレス）を一枚一枚に割り振っておき、この相対アドレスを指定することでカードを選択する。カード認識は以下の動作で行われる。バスに「共通接続された複数のＭカードにＭＭＣモードが指定されているとき、Ｍカードのメモリカードホスト装置（単にＭカードホストとも記す）からコマンドライン（コマンド端子ＣＭＤが接続する信号線）に所定のコマンドが発行されると、レディー状態のＭカードは同じタイミングで一斉にＣＩＤ（Ｃａｒｄ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｎｕｍｂｅｒ：カード識別情報）を１ビットずつコマンドラインに出力する。コマンドラインはオープンドレインアーキテクチャとなっており、コマンドラインに対する出力は例えばローレベル又は高出力インピーダンスになる。夫々のＭカードは１ビット出力毎にコマンドラインの状態と自分自身のカード識別情報の対応ビットの値とを比較し、異なる場合はそこでＣＩＤの送信動作を中止してレディー状態に戻る。この結果、最終的にはＣＩＤ値の一番小さな一枚のメモリカードが最後まで自身のＣＩＤ値の送信を完了させることができ、アイデンティフィケーション状態に遷移する。アイデンティフィケーション状態に遷移したメモリカードに対してＲＣＡを設定する。この認識操作を何回も繰返して全てのメモリカードにＲＣＡを設定する。

ＳＰＩモードでは、複数枚のカードのそれぞれに対してチップセレクト信号ＭＣＣＳがチップ選択端子ＣＳに接続してある。アクセスしたいカードのチップセレクト信号ＭＣＣＳを選択レベルにアサートしてＭカード１０を選択すればよい。

Ｍカード１０に対するモード設定は、ＭＣＩＦＣ３によるカード認識処理において、端子Ｐ１に所定タイミングで供給する信号ＭＣＣＳに応じて行われる。すなわち、信号ＭＣＣＳがローレベルであればＭカード１０はＳＰＩモードに設定され、信号ＭＣＣＳがハイレベルであればＭＭＣモードに設定される。

信号インタフェース部１１は、クロックバッファ２０、入力バッファ２１、２３、出力バッファ２２、２４及びセレクタ２５、２６を有している。クロックバッファ２０は、Ｍカード１０の端子Ｐ５に接続されている。入力バッファ２１および出力バッファ２２は、Ｍカード１０の端子Ｐ２に接続されている。入力バッファ２３および出力バッファ２４は、Ｍカード１０の端子Ｐ７に接続されている。信号インタフェース部１１は、Ｐ１にも接続される。

セレクタ２５、２６に対する入力選択制御ならびに入力バッファ２１、２３および出力バッファ２２、２４に対する動作制御は、データ送受信制御回路１６が、Ｍカード１０に設定した動作モード及び入出力動作に応じて行う。

Ｍカード１０にＭＭＣモードが設定されたときは、コマンド出力には出力バッファ２２が用いられ、コマンドレスポンス入力には入力バッファ２１が用いられ、セレクタ２５は入力バッファ２１の出力を選択する。また、データ出力には出力バッファ２４が用いられ、データ入力には入力バッファ２３が用いられ、セレクタ２６は入力バッファ２３の出力を選択する。

Ｍカード１０にＳＰＩモードが設定されたときは、コマンド出力及びデータ出力には出力バッファ２２が用いられ、コマンドレスポンス入力及びデータ入力には入力バッファ２３が用いられ、コマンドレスポンス入力はセレクタ２５経由で後段に伝達され、データ入力はセレクタ２６経由で後段に伝達される。

取り込みタイミングの切り換え回路１２は、セレクタ２５の出力段にラッチ回路（ＦＦ）３０、３１とセレクタ３２を有し、セレクタ２６の出力段にラッチ回路（ＦＦ）３３、３４とセレクタ３５を有する。ラッチ回路３０、３３は転送クロック信号ＭＣＣＬＫの立ち上りに同期して入力をラッチする。ラッチ回路３１、３４は転送クロック信号ＭＣＣＬＫの立ち下がりに同期して入力をラッチする。セレクタ３２はラッチ回路３０又はラッチ回路３１の出力を選択する。セレクタ３５はラッチ回路３３又はラッチ回路３４の出力を選択する。

セレクタ３２、３５による選択動作は制御レジスタ１５に設定される制御データＤ１の論理値で決まる。制御レジスタ１５の制御データＤ１が論理値“１”のときは、ラッチ回路３０、３３の出力が選択される。これにより、データ送受信制御回路１６は、転送クロック信号ＭＣＣＬＫの立ち上がりに同期して、セレクタ２５から出力されるコマンドレスポンスを認識し、また、セレクタ２６から出力される受信データ（Ｍカードからのリードデータ）を認識することができる。一方、レジスタ１５の制御データＤ１が論理値“０”のときは、ラッチ回路３１、３４の出力が選択される。これにより、データ送受信制御回路１６は、転送クロック信号ＭＣＣＬＫの立ち下がりに同期して、セレクタ２５から出力されるコマンドレスポンスを認識し、また、セレクタ２６から出力される受信データ（Ｍカードからのリードデータ）を認識することができる。

周波数制御回路１３は、システムクロック信号ＣＬＫに基づいて、転送クロック信号ＭＣＣＬＫを生成する。周波数制御回路１３は、制御レジスタ１４に設定される制御データＤ２に従って、転送クロック信号ＭＣＣＬＫの周波数を制御する。例えば、制御データＤ２が論理値“１”のときは、転送クロック信号ＭＣＣＬＫの周波数は、２０ＭＨｚ（Ｍｅｇａ Ｈｅｒｔｚ：メガヘルツ）などの、相対的に高い周波数（高周波）とされる。また、制御データＤ２が論理値“０”のときは、転送クロック信号ＭＣＣＬＫの周波数は、１５ＭＨｚなどの、相対的に低い周波数（低周波）とされる。

データ送受信制御回路１６は、ＣＰＵ２からのセットアップコマンドなどに応答してＭカード１０の認識及びモード設定を行い、ＣＰＵ２からのアクセスコマンドに応答してＭカード１０に対するアクセス制御を行う。ＭＣＩＦＣ３は、Ｍカード１０からのリードデータをバス５に出力し、Ｍカード１０へのライトデータをバス５から入力する。

制御レジスタ１４、１５はＣＰＵ２のアドレス空間に配置され、ＣＰＵ２による制御プログラムの実行により制御データＤ１、Ｄ２の設定が行われる。

図４は、特許文献１に記載のデータプロセッサ１における、ＳＰＩモードのＭカード１０に対するリードアクセスの動作タイミングの一例を示す図群である。図４（ａ）は、特許文献１に記載のデータプロセッサ１と、ＳＰＩモードのＭカード１０との接続関係を示すブロック図である。図４（ｂ）は、特許文献１に記載のデータプロセッサ１と、ＳＰＩモードのＭカード１０との間で伝送される信号の変化を示すタイムチャートである。

ここでは、クロック信号ＭＣＣＬＫの周波数を２０ＭＨｚとする。転送クロック信号ＭＣＣＬＫは、送信基端側のノード（Ａ）に対して受信端ではクロック伝播遅延を生ずる。Ｍカード１０は例えば転送クロック信号ＭＣＣＬＫの立ち下がりに同期してノード（Ｃ）からバスにリードデータＭＣＲｘＤを出力する。この出力までにはデータ出力遅延を生じ、更にバス上でのデータ伝播遅延を生じ、ＭＣＩＦＣ３の入力ノード（Ｄ）到達する。図４の例では、ＭＣＩＦＣ３の入力ノード（Ｄ）にリードデータが到達するタイミングは、ノード（Ａ）における転送クロック信号ＭＣＣＬＫ波形の立ち上りエッジの近傍とされる。この状態で、ＭＣＩＦＣ３がリードデータを転送クロック信号ＭＣＣＬＫの立ち上り同期で取り込むと（時刻ｔｍ）、リードデータは未だ不確定な状態でラッチ回路にラッチされてデータエラーを生ずる虞がある。このとき、ＭＣＩＦＣ３はリードデータを転送クロック信号ＭＣＣＬＫの立ち下がり同期で取り込めば（時刻ｔｎ）、確定後のリードデータをラッチ回路にラッチすることができる。ラッチタイミングの変更はクロック信号ＭＣＣＬＫの周波数変更によっても同様に達成することができる。周波数の変更は必ずしも高周波から低周波への変更に限定されず逆であってもよい。

図５は、特許文献１に記載されたメモリカードの一例であるＭカード６１の構成を示すブロック図である。Ｍカード６１の外部インタフェース機能及びコマンド応答機能は基本的にＭカード１０と同じである。

先ず、Ｍカード６１の基本構成を説明する。Ｍカード６１は、厚さが１．４ｍｍ、平面寸法が２４ｍｍ×３２ｍｍのカード基板サイズを有し、その端子面には、外部端子Ｐ０〜Ｐ６が等間隔で７個配置される。外部端子Ｐ０〜Ｐ６はインタフェース部６２に接続され、インタフェース部６２には消去及び書き込み可能な不揮発性メモリとしてフラッシュメモリ６３が接続される。

インタフェース部６２は、Ｍカード６１のホストインタフェース制御部６４、フラッシュメモリインタフェース制御部６５、バッファメモリ６６、それらを制御する制御部６７を有する。制御部６７は例えばシングルチップマイクロコンピュータによって構成することができる。ホストインタフェース制御部６４と外部端子Ｐ０〜Ｐ６との間には、その端子機能にしたがって入力バッファＩＢＵＦ１〜ＩＢＵＦ４、出力バッファＯＢＵＦ１、ＯＢＵＦ２が配置される。入力バッファＩＢＵＦ３、ＩＢＵＦ２の後段には信号取り込みタイミングの切り換え回路７０、７１が設けられ、出力バッファＯＢＵＦ１、ＯＢＵＦ２の前段には送信タイミングの切り換え回路７２、７３が配置される。Ｍカード６１は前述の通りであり、ＭＭＣモードとＳＰＩモードを有する。

特開２００４−１９２４８８号公報

従来技術は、クロックの周波数と転送データの取り込みタイミングを切り替え、転送データを安定して取り込むことができるタイミングを探り当てることにより、シリアルクロック信号やシリアルデータ信号の伝播遅延の影響を回避し、相対的に高い周波数で高速なシリアル転送を得ようとするものである。

しかしながら、図４中に出力バッファや伝送線路の遅延が最小値と最大値の範囲で示されているように、出力バッファの遅延や伝送線路の遅延はデバイスや基板の製造上のばらつきに加え温度や電源電圧等の動作環境に左右され変動するため、転送速度の高速化ができないという問題が存在する。

その理由としては、出力バッファや伝送線路の遅延のばらつきがシリアル転送速度に与える影響を、図４の回路の動作を示す図６のタイミングチャートを用いて説明する。

図６は、特許文献１に記載のデータプロセッサ１と、ＳＰＩモードのＭカード１０との間で伝送される信号の変化を示す別のタイムチャートである。図６において、Ｄ１２０とＤ１２４はＭＣＣＬＫに関するバッファ部遅延の最小値とプリント基板配線遅延の最小値の和であり、Ｄ１２１とＤ１２５はＭＣＣＬＫに関するバッファ部遅延の最大値とプリント基板配線遅延の最大値の和であり、Ｄ１２２とＤ１２６はＭＣＲｘＤに関するバッファ部遅延の最小値とプリント基板配線遅延の最小値の和であり、Ｄ１２３とＤ１２７はＭＣＲｘＤに関するバッファ部遅延の最大値とプリント基板配線遅延の最大値の和であり、Ｔ１２０はシリアルクロック周期であり、Ｔ１２１はノード（Ｄ）におけるＭＣＲｘＤ入力信号の安定期間である。

ここで図４のメモリカードインタフェース３がノード（Ｄ）のＭＣＲｘＤ入力信号を確実に捕らえるためには、転送データを安定して取り込むことができるタイミングが存在しなければならない。すなわちノード（Ｄ）におけるＭＣＲｘＤ入力信号の安定期間Ｔ１２１が０よりも大きいことが必要であることから、以下の式１が成り立つ。
ノード（Ｄ）におけるＭＣＲｘＤ入力信号の安定期間Ｔ１２１
＝（シリアルクロック周期Ｔ１２０
−バッファ部遅延の最大値とプリント基板配線遅延の最大値の和Ｄ１２１
−バッファ部遅延の最大値とプリント基板配線遅延の最大値の和Ｄ１２３
＋バッファ部遅延の最小値とプリント基板配線遅延の最小値の和Ｄ１２４
＋バッファ部遅延の最小値とプリント基板配線遅延の最小値の和Ｄ１２６）
＞０ ……式１

例えば、図４に示されている以下の遅延値を用いて計算すると、シリアルクロック周期Ｔ１２０の最小値は１２ｎｓとなり、シリアルクロック周波数の上限として８３．３ＭＨｚが導き出される。
バッファ部遅延の最大値＝５ｎｓ
バッファ部遅延の最小値＝１ｎｓ
プリント配線遅延の最大値＝３ｎｓ
プリント配線遅延の最小値＝１ｎｓ

以上示した通り、シリアルクロックの動作周波数には出力バッファや伝送線路の遅延に起因する上限（上記の例では８３．３ＭＨ）が存在する。

ここで、従来技術による最大データ転送速度は以下の式２で表される。
従来技術による最大データ転送速度
＝シリアルクロック周波数上限×シリアルデータ信号線数 ……式２

従来技術には、シリアルクロックの周波数が上限に達すると、新たなシリアルデータ信号線を追加しない限り、転送速度の高速化ができないという問題が存在する。

本発明によるシリアル転送回路は、マスタデバイスと、スレーブデバイスと、シリアルクロック用伝送線路と、シリアルデータ用伝送線路とを具備する。ここで、マスタデバイスは、シリアルクロック信号を生成する。スレーブデバイスは、シリアルクロック信号に同期して、マスタデバイスに向けてデータを送信する。シリアルクロック用伝送線路は、マスタデバイスからスレーブデバイスに向けて、シリアルクロック信号を伝送する。シリアルデータ用伝送線路は、スレーブデバイスからマスタデバイスに向けて、データの一部に対応する第１のシリアルデータ信号を伝送する。スレーブデバイスは、インピーダンス制御部を具備する。ここで、インピーダンス制御部は、データの他の部分に対応する第２のシリアルデータ信号を、シリアルクロック用伝送線路におけるインピーダンスの時間変化に変換する。マスタデバイスは、インピーダンス判定機能付き出力バッファを具備する。ここで、インピーダンス判定機能付き出力バッファは、インピーダンスの時間変化を、第２のシリアルデータ信号に変換する。

本発明によるシリアル転送回路では、従来のシリアルデータ信号線に加え、シリアルクロック信号線上でもデータ転送を行うことにより、シリアルクロックあたりのデータ転送量が増加し、シリアルクロックの周波数が上限に達しても、新たな信号線の追加を行うことなく、転送速度の高速化を行うことができる。

図１は、特許文献１に記載のデータプロセッサの構成を示す回路図である。 図２は、特許文献１に記載のデータプロセッサの、ＭＭＣモードにおけるＭＣＩＦＣおよびＭカードの信号インタフェースを示すブロック図である。 図３は、特許文献１に記載のデータプロセッサの、ＳＰＩモードにおけるＭＣＩＦＣとＭカードの信号インタフェースを示すブロック図である。 図４は、特許文献１に記載のデータプロセッサにおける、ＳＰＩモードのＭカードに対するリードアクセスの動作タイミングの一例を示す図群である。図４（ａ）は、特許文献１に記載のデータプロセッサと、ＳＰＩモードのＭカードとの接続関係を示すブロック図である。図４（ｂ）は、特許文献１に記載のデータプロセッサと、ＳＰＩモードのＭカードとの間で伝送される信号の変化を示すタイムチャートである。 図５は、特許文献１に記載されたメモリカードの一例であるＭカードの構成を示すブロック図である。 図６は、特許文献１に記載のデータプロセッサと、ＳＰＩモードのＭカードとの間で伝送される信号の変化を示す別のタイムチャートである。 図７は、本発明の第１の実施形態によるシリアル転送回路の構成を示すブロック回路図である。 図８は、本発明の第１の実施形態による入力インピーダンス制御回路Ｂ１２３の構成例を示す回路図である。 図９は、本発明の第１の実施形態によるインピーダンス判定機能付き出力バッファＢ１１０の構成例を示す回路図である。 図１０は、本発明の第１の実施形態によるシリアル転送回路の動作を示すタイムチャートである。 図１１は、本発明の第２の実施形態によるインピーダンス判定機能付き出力バッファＢ１１０の構成を示す回路図である。 図１２は、本発明の第２の実施形態によるシリアル転送回路の動作を示すタイムチャートである。

以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明によるシリアル転送回路は、マスタデバイス（Ｂ１０１）と、スレーブデバイス（Ｂ１０２）と、シリアルクロック用伝送線路（Ｂ１１５）と、シリアルデータ用伝送線路（Ｂ１１７）とを具備する。ここで、マスタデバイス（Ｂ１０１）は、シリアルクロック信号（Ｎ１１３）を生成する。スレーブデバイス（Ｂ１０２）は、シリアルクロック信号（Ｎ１１３、Ｎ１１７）に同期して、マスタデバイス（Ｂ１０１）に向けてデータを送信する。シリアルクロック用伝送線路（Ｂ１１５）は、マスタデバイス（Ｂ１０１）からスレーブデバイス（Ｂ１０２）に向けて、シリアルクロック信号（Ｎ１１３、Ｎ１１７）を伝送する。シリアルデータ用伝送線路（Ｂ１１７）は、スレーブデバイス（Ｂ１０２）からマスタデバイス（Ｂ１０１）に向けて、データの一部に対応する第１のシリアルデータ信号（Ｎ１１９、Ｎ１１５）を伝送する。スレーブデバイス（Ｂ１０２）は、インピーダンス制御部（Ｂ１２３）を具備する。ここで、インピーダンス制御部（Ｂ１２３）は、データの他の部分に対応する第２のシリアルデータ信号（Ｎ１２６）を、シリアルクロック用伝送線路（Ｂ１１５）におけるインピーダンスの時間変化に変換する。マスタデバイス（Ｂ１０１）は、インピーダンス判定機能付き出力バッファ（Ｂ１１０）を具備する。ここで、インピーダンス判定機能付き出力バッファ（Ｂ１１０）は、インピーダンスの時間変化を、第２のシリアルデータ信号（Ｎ１１１）に変換する。

添付図面を参照して、本発明によるシリアル転送回路を実施するための形態を以下に説明する。

（第１の実施形態）
図７は、本発明の第１の実施形態によるシリアル転送回路の構成を示すブロック回路図である。

図７のシリアル転送回路が具備する構成要素について説明する。図７のシリアル転送回路は、マスタデバイスＢ１０１と、スレーブデバイスＢ１０２と、伝送線路Ｂ１１５と、伝送線路Ｂ１１６と、伝送線路Ｂ１１７と、伝送線路Ｂ１１８とを具備している。

マスタデバイスＢ１０１は、クロック生成回路Ｂ１０３と、中央処理装置（ＣＰＵ）Ｂ１０４と、メモリＢ１２９と、Ｉ／ＯブロックＢ１３０と、シリアル転送機能ブロックＢ１０５と、内部バスＮ１０２とを具備している。

シリアル転送機能ブロックＢ１０５は、シリアルクロック生成回路Ｂ１０６と、シリアル送受信制御回路Ｂ１０７と、パラレル・シリアル変換回路Ｂ１０８と、シリアル・パラレル変換回路Ｂ１０９と、インピーダンス判定機能付き出力バッファＢ１１０と、出力バッファＢ１１１と、入力バッファＢ１１２と、出力バッファＢ１１３とを具備している。

スレーブデバイスＢ１０２は、入力バッファＢ１１９と、シリアルデータ信号用の入力バッファＢ１２０と、シリアルデータ信号用の出力バッファＢ１２１と、シリアル・デバイス選択信号用の入力バッファＢ１２２と、入力インピーダンス制御回路Ｂ１２３と、シリアル・パラレル変換回路Ｂ１２４と、パラレル・シリアル変換回路Ｂ１２５と、命令コード保持回路Ｂ１２６と、初期アドレス保持回路Ｂ１２７と、シリアル送受信制御回路Ｂ１２８と、メモリＢ１２９とを具備している。

図７のシリアル転送回路における構成要素同士の接続関係について説明する。伝送線路Ｂ１１５は、マスタデバイスＢ１０１が出力するシリアルクロック出力信号Ｎ１１３を、スレーブデバイスＢ１０２に向けて、シリアルクロック入力信号Ｎ１１７として供給する。伝送線路Ｂ１１６は、マスタデバイスＢ１０１が出力するシリアルデータ出力信号Ｎ１１４を、スレーブデバイスＢ１０２に向けて、シリアルデータ入力信号Ｎ１１８として供給する。伝送線路Ｂ１１７は、スレーブデバイスＢ１０２が出力するシリアルデータ出力信号Ｎ１１９を、マスタデバイスＢ１０１に向けて、シリアルデータ入力信号Ｎ１１５として供給する。伝送線路Ｂ１１８は、マスタデバイスＢ１０１が出力するデバイス選択信号Ｎ１１６を、スレーブデバイスＢ１０２に向けて、デバイス選択信号Ｎ１２０として供給する。

シリアル転送機能ブロックＢ１０５は、内部バスＮ１０２に接続されている。シリアル転送機能ブロックＢ１０５は、クロック生成回路Ｂ１０３が出力するクロック信号Ｎ１０１と、シリアルデータ入力信号Ｎ１１５とを入力し、シリアルクロック出力信号Ｎ１１３と、シリアルデータ出力信号Ｎ１１４と、デバイス選択信号Ｎ１１６とを出力する。

クロック生成回路Ｂ１０３はクロック信号Ｎ１０１を出力する。中央処理装置Ｂ１０４は、クロック信号Ｎ１０１を入力し、内部バスＮ１０２に接続されている。メモリＢ１２９は、内部バスＮ１０２に接続されている。Ｉ／ＯブロックＢ１３０は、内部バスＮ１０２に接続されている。

シリアルクロック生成回路Ｂ１０６は、クロック信号Ｎ１０１と、シリアル送受信制御回路Ｂ１０７から出力されるシリアルクロック生成制御信号Ｎ１０３とを入力し、シリアルクロック信号Ｎ１０４を出力する。

シリアル送受信制御回路Ｂ１０７は、内部バスＮ１０２に接続されている。シリアル送受信制御回路Ｂ１０７は、クロック信号Ｎ１０１と、シリアルクロック信号Ｎ１０４と、シリアル・パラレル変換回路Ｂ１０９から出力されるパラレル受信データＮ１０８とを入力し、シリアルクロック生成制御信号Ｎ１０３と、パラレル送信データＮ１０５と、パラレル・シリアル変換制御信号Ｎ１０６と、シリアルデータ出力許可信号Ｎ１０７と、デバイス選択信号Ｎ１０９とを出力する。

パラレル・シリアル変換回路Ｂ１０８は、シリアルクロック信号Ｎ１０４と、パラレル送信データＮ１０５と、パラレル・シリアル変換制御信号Ｎ１０６とを入力し、シリアルデータ出力信号Ｎ１１２を出力する。

シリアル・パラレル変換回路Ｂ１０９は、シリアルクロック信号Ｎ１０４と、入力バッファＢ１１２が出力するシリアルデータ入力信号Ｎ１１０と、インピーダンス判定機能付き出力バッファＢ１１０が出力するインピーダンス判定結果信号Ｎ１１１とを入力し、パラレル受信データＮ１０８を出力する。

インピーダンス判定機能付き出力バッファＢ１１０は、シリアルクロック信号Ｎ１０４を入力し、シリアルクロック出力信号Ｎ１１３と、インピーダンス判定結果信号Ｎ１１１とを出力する。

出力バッファＢ１１１は、シリアルデータ出力信号Ｎ１１２と、シリアルデータ出力許可信号Ｎ１０７とを入力し、シリアルデータ出力信号Ｎ１１４を出力する。

入力バッファＢ１１２は、シリアルデータ入力信号Ｎ１１５を入力し、シリアルデータ入力信号Ｎ１１０を出力する。

出力バッファＢ１１３は、デバイス選択信号Ｎ１０９を入力し、デバイス選択信号Ｎ１１６を出力する。

入力バッファＢ１１９は、シリアルクロック入力信号Ｎ１１７を入力し、シリアルクロック信号Ｎ１２１を出力する。

入力バッファＢ１２０は、シリアルデータ入力信号Ｎ１１８を入力し、シリアルデータ入力信号Ｎ１２２を出力する。

出力バッファＢ１２１は、シリアル送受信制御回路Ｂ１２８が出力するシリアルデータ出力許可信号Ｎ１２３と、パラレル・シリアル変換回路Ｂ１２５が出力するシリアルデータ出力信号Ｎ１２４とを入力し、シリアルデータ出力信号Ｎ１１９を出力する。

入力バッファＢ１２２は、デバイス選択信号Ｎ１２０を入力し、デバイス選択信号Ｎ１２５を出力する。

入力インピーダンス制御回路Ｂ１２３は、パラレル・シリアル変換回路Ｂ１２５が出力するシリアルデータ出力信号Ｎ１２６およびシリアル送受信制御回路Ｂ１２８が出力する入力インピーダンス制御信号Ｎ１２７を入力し、またシリアルクロック入力信号Ｎ１１７を伝送する線路に接続されている。

シリアル・パラレル変換回路Ｂ１２４は、シリアルクロック信号Ｎ１２１と、シリアルデータ入力信号Ｎ１２２とを入力し、パラレル受信データＮ１２８を出力する。

パラレル・シリアル変換回路Ｂ１２５は、シリアルクロック信号Ｎ１２１と、シリアル送受信制御回路Ｂ１２８が出力するパラレル送信データＮ１２９およびパラレル・シリアル変換制御信号Ｎ１３０とを入力し、シリアルデータ出力信号Ｎ１２４と、シリアルデータ出力信号Ｎ１２６とを出力する。

命令コード保持回路Ｂ１２６は、シリアルクロック信号Ｎ１２１と、パラレル受信データＮ１２８と、シリアル送受信制御回路Ｂ１２８が出力する命令コード保持制御信号Ｎ１３１とを入力し、命令コードＮ１３２を出力する。

初期アドレス保持回路Ｂ１２７は、シリアルクロック信号Ｎ１２１と、パラレル受信データＮ１２８と、シリアル送受信制御回路Ｂ１２８が出力する初期アドレス保持制御信号Ｎ１３３とを入力し、初期アドレスＮ１３４を出力する。

シリアル送受信制御回路Ｂ１２８は、シリアルクロック信号Ｎ１２１と、デバイス選択信号Ｎ１２５と、命令コードＮ１３２と、初期アドレスＮ１３４と、メモリＢ１２９が出力するメモリデータＮ１３６とを入力し、シリアルデータ出力許可信号Ｎ１２３と、入力インピーダンス制御信号Ｎ１２７と、パラレル送信データＮ１２９と、パラレル・シリアル変換制御信号Ｎ１３０と、命令コード保持制御信号Ｎ１３１と、初期アドレス保持制御信号Ｎ１３３と、メモリアドレスＮ１３５とを出力する。

メモリＢ１２９は、メモリアドレスＮ１３５を入力し、メモリデータＮ１３６を出力する。

図８は、本発明の第１の実施形態による入力インピーダンス制御回路Ｂ１２３の構成例を示す回路図である。

図８の入力インピーダンス制御回路Ｂ１２３の構成要素について説明する。図８の入力インピーダンス制御回路Ｂ１２３は、ＮチャネルトランジスタＢ２０１と、抵抗Ｂ２０２と、ＡＮＤゲートＢ２０３と、インバータＢ２０４とを具備している。

図８の入力インピーダンス制御回路Ｂ１２３の構成要素同士の接続関係について説明する。インバータＢ２０４は、シリアルデータ出力信号Ｎ１２６を入力し、シリアル送信データの反転信号Ｎ２０１を出力する。ＡＮＤゲートＢ２０３は、入力インピーダンス制御信号Ｎ１２７と、シリアル送信データの反転信号Ｎ２０１とを入力し、ゲート信号Ｎ２０２を出力する。ＮチャネルトランジスタＢ２０１において、ゲートはゲート信号Ｎ２０２を入力し、ソースはインピーダンス調整用の抵抗Ｂ２０２を介してグランドに接続されており、ドレインはシリアルクロック入力信号Ｎ１１７を伝達する線路に接続されている。

図９は、本発明の第１の実施形態によるインピーダンス判定機能付き出力バッファＢ１１０の構成例を示す回路図である。

図９のインピーダンス判定機能付き出力バッファＢ１１０の構成要素について説明する。図９のインピーダンス判定機能付き出力バッファＢ１１０は、出力バッファＢ３０１と、分圧抵抗Ｂ３０２と、分圧抵抗Ｂ３０３と、電圧比較器Ｂ３０４とを具備している。

図９のインピーダンス判定機能付き出力バッファＢ１１０の構成要素同士の接続関係について説明する。出力バッファＢ３０１は、シリアルクロック信号Ｎ１０４を入力し、シリアルクロック出力信号Ｎ１１３を出力する。分圧抵抗Ｂ３０２において、一方の端部は電源に接続され、他方の端部は基準電圧信号Ｎ３０１を伝達する線路に接続されている。分圧抵抗Ｂ３０３において、一方の端部はグランドに接続され、他方の端部は基準電圧信号Ｎ３０１を伝達する線路に接続されている。電圧比較器Ｂ３０４は、非反転側入力部にシリアルクロック出力信号Ｎ１１３を入力し、反転側入力部に基準電圧信号Ｎ３０１を入力し、インピーダンス判定結果信号Ｎ１１１を出力する。

図７を用いて、本発明の第１の実施形態によるシリアル転送回路の動作について説明する。

クロック生成回路Ｂ１０３は、水晶発振やＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期回路）等を用いてクロック生成を行い、クロック信号Ｎ１０１としてクロック信号を供給する。

電源が投入されると、中央処理装置Ｂ１０４は、クロック信号Ｎ１０１に同期する。中央処理装置Ｂ１０４は、内部バスＮ１０２を介してメモリＢ１２９に格納されているプログラム・コードを読み出す。中央処理装置Ｂ１０４は、マスタデバイスＢ１０１内部のＩ／ＯブロックＢ１３０およびシリアル転送機能ブロックＢ１０５の初期設定を行う。この初期設定において、マスタデバイスＢ１０１とスレーブデバイスＢ１０２との間のシリアル転送で用いるプロトコルが選択される。

この説明に用いる転送プロトコルを、次に様に想定する。すなわち、先ず、マスタデバイスＢ１０１が、１バイトの命令コードと、３バイトのアドレス情報と、スレーブデバイスＢ１０２内部のメモリＢ１２９のアクセス時間を確保するための１バイト分のダミービットとを、スレーブデバイスＢ１０２に向けて送信する。引き続き、スレーブデバイスＢ１０２が、指定されたアドレスから始まる任意バイト長のデータをマスタデバイスＢ１０１に向かって送信する。

初期化が終了した状態において、ローアクティブのデバイス選択信号Ｎ１０９およびＮ１１６はハイレベルに保たれ、入力インピーダンス制御信号Ｎ１２７はローレベルに保たれている。

中央処理装置Ｂ１０４が内部バスＮ１０２を介してシリアル転送機能ブロックＢ１０５に転送を要求する。この要求に応じて、マスタデバイスＢ１０１と、スレーブデバイスＢ１０２との間で、シリアル転送が開始される。

シリアル転送が始まると、シリアル送受信制御回路Ｂ１０７はデバイス選択信号Ｎ１０９をローレベルに設定して出力する。デバイス選択信号Ｎ１０９の値は出力バッファＢ１１３を介してデバイス選択信号Ｎ１１６として伝達される。デバイス選択信号Ｎ１１６の値は伝送線路Ｂ１１８を介してデバイス選択信号Ｎ１２０として伝達される。デバイス選択信号Ｎ１２０の値は入力バッファＢ１２２を介してデバイス選択信号Ｎ１２５として伝達される。デバイス選択信号Ｎ１２５の値はスレーブデバイスＢ１０２内部のシリアル送受信制御回路Ｂ１２８に伝えられる。

次に、シリアル送受信制御回路Ｂ１０７は、シリアルクロック生成制御信号Ｎ１０３を介してシリアルクロック生成回路Ｂ１０６にシリアルクロックの生成を要求する。このとき、シリアル送受信制御回路Ｂ１０７は、シリアル転送プロトコルに対応した１バイトの命令コードをパラレル送信データＮ１０５としてパラレル・シリアル変換回路Ｂ１０８に向けて出力する。同時に、シリアル送受信制御回路Ｂ１０７は、パラレル・シリアル変換制御信号Ｎ１０６を介してパラレル・シリアル変換回路Ｂ１０８にパラレル・シリアル変換の要求を行う。さらに、シリアル送受信制御回路Ｂ１０７は、シリアルデータ出力許可信号Ｎ１０７を介して出力バッファＢ１１１の出力を許可する。

シリアルクロックの生成を要求されたシリアルクロック生成回路Ｂ１０６は、シリアルクロック信号Ｎ１０４を出力する。シリアルクロック信号Ｎ１０４は、インピーダンス判定機能付き出力バッファＢ１１０を介してシリアルクロック出力信号Ｎ１１３として伝達される。シリアルクロック出力信号Ｎ１１３は、伝送線路Ｂ１１５を介してシリアルクロック入力信号Ｎ１１７として伝達される。シリアルクロック入力信号Ｎ１１７は、入力バッファＢ１１９を介して、シリアルクロック信号Ｎ１２１として伝えられる。

ここで、伝送線路Ｂ１１５の特性インピーダンスと、インピーダンス判定機能付き出力バッファＢ１１０の出力インピーダンスとは、等しく５０Ωであると仮定する。

パラレル・シリアル変換を要求されたパラレル・シリアル変換回路Ｂ１０８は、シリアルクロック信号Ｎ１０４に同期して、パラレル送信データＮ１０５から入力された命令コードのパラレル・シリアル変換を行い、シリアルデータ出力信号Ｎ１１２をＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｙｔｅ：上位ビット）ファースト形式で出力する。シリアルデータ出力信号Ｎ１１２の値は、出力バッファＢ１１１を介してシリアルデータ出力信号Ｎ１１４として伝達される。シリアルデータ出力信号Ｎ１１４は、伝送線路Ｂ１１６を介してシリアルデータ入力信号Ｎ１１８として伝達される。シリアルデータ入力信号Ｎ１１８は、入力バッファＢ１２０を介してシリアルデータ入力信号Ｎ１２２として伝達される。シリアル・パラレル変換回路Ｂ１２４は、シリアルクロック信号Ｎ１２１に同期して、シリアルデータ入力信号Ｎ１２２のシリアル・パラレル変換を行う。その結果、シリアル・パラレル変換回路Ｂ１２４は、パラレル受信データＮ１２８として、受信した命令コードを出力する。

シリアル送受信制御回路Ｂ１２８は、シリアルクロック信号Ｎ１２１のトグル回数を監視している。シリアル送受信制御回路Ｂ１２８は、受信データの最初の１バイトがパラレル受信データＮ１２８に出力されるタイミングで、命令コード保持制御信号Ｎ１３１を出力する。命令コード保持回路Ｂ１２６は、パラレル受信データＮ１２８として入力した命令コードを記憶する。

１バイトの命令コードの転送が終わると、引き続き３バイトのアドレス情報の転送が行われる。アドレス情報も、命令コードと同様に、ＭＳＢファースト形式で転送される。

シリアル送受信制御回路Ｂ１０７はアドレス情報の最上位バイトをパラレル送信データＮ１０５として出力する。このとき、シリアル送受信制御回路Ｂ１０７は、パラレル・シリアル変換制御信号Ｎ１０６を出力することによって、パラレル・シリアル変換回路Ｂ１０８にパラレル・シリアル変換の要求を行う。

パラレル・シリアル変換を要求されたパラレル・シリアル変換回路Ｂ１０８は、シリアルクロック信号Ｎ１０４に同期してパラレル送信データＮ１０５として入力したアドレス情報のパラレル・シリアル変換を行う。パラレル・シリアル変換回路Ｂ１０８は、パラレル・シリアル変換の結果として得られたシリアル信号を、ＭＳＢファースト形式で、シリアルデータ出力信号Ｎ１１２として出力する。シリアルデータ出力信号Ｎ１１２の値は、出力バッファＢ１１１を介してシリアルデータ出力信号Ｎ１１４として伝達される。シリアルデータ出力信号Ｎ１１４の値は、伝送線路Ｂ１１６を介してシリアルデータ入力信号Ｎ１１８として伝達される。シリアルデータ入力信号Ｎ１１８の値は、入力バッファＢ１２０を介してシリアルデータ入力信号Ｎ１２２として伝達される。シリアル・パラレル変換回路Ｂ１２４は、シリアルデータ入力信号Ｎ１２２を入力する。

シリアル送受信制御回路Ｂ１２８は、シリアルクロック信号Ｎ１２１のシリアルクロック信号のトグル回数を監視している。シリアル送受信制御回路Ｂ１２８は、アドレス情報の最初の１バイトがパラレル受信データＮ１２８として出力されるタイミングで、初期アドレス情報保持制御信号Ｎ１３３をアクティブにする。このとき、初期アドレス保持回路Ｂ１２７は、パラレル受信データＮ１２８として入力するアドレス情報の最上位バイトを記憶する。

引き続き、残り２バイトのアドレス情報に対しても同様の転送が行われ、初期アドレス保持回路Ｂ１２７に３バイトのアドレス情報が記憶される。

アドレス情報の転送が終わると、引き続き１バイト分のダミービットの転送が行われる。

シリアル送受信制御回路Ｂ１０７は任意のデータをパラレル送信データＮ１０５として出力する。このとき、シリアル送受信制御回路Ｂ１０７は、パラレル・シリアル変換制御信号Ｎ１０６を出力することで、パラレル・シリアル変換回路Ｂ１０８にパラレル・シリアル変換の要求を行う。

パラレル・シリアル変換を要求されたパラレル・シリアル変換回路Ｂ１０８は、シリアルクロック信号Ｎ１０４に同期して入力したパラレル送信データＮ１０５のパラレル・シリアル変換を行い、ＭＳＢファースト形式でシリアルデータ出力信号Ｎ１１２として出力する。シリアルデータ出力信号Ｎ１１２の値は、出力バッファＢ１１１を介してシリアルデータ出力信号Ｎ１１４として伝達される。シリアルデータ出力信号Ｎ１１４の値は、伝送線路Ｂ１１６を介してシリアルデータ入力信号Ｎ１１８として伝達される。シリアルデータ入力信号Ｎ１１８の値は、入力バッファＢ１２０を介してシリアルデータ入力信号Ｎ１２２として伝達される。シリアル・パラレル変換回路Ｂ１２４は、シリアルデータ入力信号Ｎ１２２を入力する。

シリアル送受信制御回路Ｂ１２８は、シリアルクロック信号Ｎ１２１のトグル回数から、アドレス情報の転送終了を検出する。シリアル送受信制御回路Ｂ１２８は、その後のダミービットの転送に並行して、メモリアドレスＮ１３５としてアドレスを出力し、メモリＢ１２９へのアクセスを行う。

ダミービットの転送が終わると、引き続き任意バイト長のメモリデータの転送が行われる。

シリアル送受信制御回路Ｂ１２８は、メモリＢ１２９から出力されるメモリデータＮ１３６の値を記憶する。シリアル送受信制御回路Ｂ１２８は、メモリデータＮ１３６の内容をパラレル送信データＮ１２９として出力する。このとき、シリアル送受信制御回路Ｂ１２８は、パラレル・シリアル変換制御信号Ｎ１３０を出力することでパラレル・シリアル変換回路Ｂ１２５にパラレル・シリアル変換の要求を行う。さらに、シリアル送受信制御回路Ｂ１２８は、入力インピーダンス制御信号Ｎ１２７を出力する。シリアル送受信制御回路Ｂ１２８は、次のメモリデータ取得に備えてメモリアドレスＮ１３５のインクリメントを行う。

パラレル・シリアル変換を要求されたパラレル・シリアル変換回路Ｂ１２５は、シリアルクロック信号Ｎ１２１に同期してパラレル送信データＮ１２９として供給されたメモリデータに対し２ビット単位のパラレル・シリアル変換を行い、ＭＳＢファースト形式でシリアルデータ出力信号Ｎ１２４およびＮ１２６として出力する。シリアルデータ出力信号Ｎ１２４の値は、出力バッファＢ１２１を介してシリアルデータ出力信号Ｎ１１９として伝達される。シリアルデータ出力信号Ｎ１１９の値は、伝送線路Ｂ１１７を介してシリアルデータ入力信号Ｎ１１５として伝達される。シリアルデータ入力信号Ｎ１１５の値は、入力バッファＢ１１２を介してシリアルデータ入力信号Ｎ１１０として伝達される。シリアル・パラレル変換回路Ｂ１０９は、シリアルデータ入力信号Ｎ１１０を入力する。

メモリデータを転送する期間では、入力インピーダンス制御回路Ｂ１２３は、入力インピーダンス制御信号Ｎ１２７としてハイレベル信号が供給される。このとき、シリアルデータ出力信号Ｎ１２６の値が１の場合には、シリアルクロック入力信号Ｎ１１７の入力インピーダンスを無限大（Ｈｉ−ｚ状態）になるように、入力インピーダンス制御回路Ｂ１２３内部の回路が切り替わる。反対に、シリアルデータ出力信号Ｎ１２６の値が０の場合には、シリアルクロック入力信号Ｎ１１７の入力インピーダンスを、伝送線路Ｂ１１５の特性インピーダンス（本例では５０Ω）と一致するように、入力インピーダンス制御回路Ｂ１２３内部の回路が切り替わる。

メモリデータの転送が行われない期間では、入力インピーダンス制御回路Ｂ１２３は、入力インピーダンス制御信号Ｎ１２７として、ローレベルが供給される。このとき、シリアルデータ出力信号Ｎ１２６の値にかかわらず、シリアルクロック入力信号Ｎ１１７の入力インピーダンスは無限大（Ｈｉ−ｚ状態）に保たれる。

次に、図８の入力インピーダンス制御回路Ｂ１２３の動作について説明する。

ここで、抵抗Ｂ２０２の抵抗値は、ＮチャネルトランジスタＢ２０１のオン抵抗の値との合計値が、シリアルクロック入力信号Ｎ１１７が伝達される線路に接続されている伝送線路（図７のＢ１１５）の特性インピーダンス（例えば５０Ω）に一致するように設定される。

入力インピーダンス制御信号Ｎ１２７がローレベルの場合について考える。このとき、ゲート信号Ｎ２０２はローレベルとなり、ＮチャネルトランジスタＢ２０１はオフ状態となる。したがって、シリアルクロック入力信号Ｎ１１７の入力インピーダンスはほぼ無限大（Ｈｉ−ｚ状態）となる。

入力インピーダンス制御信号Ｎ１２７がハイレベルであり、かつ、シリアルデータ出力信号Ｎ１２６がハイレベルである場合について考える。このとき、ゲート信号Ｎ２０２はローレベルとなり、ＮチャネルトランジスタＢ２０１はオフ状態となる。したがって、シリアルクロック入力信号Ｎ１１７の入力インピーダンスはほぼ無限大（Ｈｉ−ｚ状態）となる。

入力インピーダンス制御信号Ｎ１２７がハイレベルであり、かつ、シリアルデータ出力信号Ｎ１２６がローレベルである場合について考える。このとき、ゲート信号Ｎ２０２はハイレベルとなり、ＮチャネルトランジスタＢ２０１はオン状態となる。したがって、シリアルクロック入力信号Ｎ１１７の入力インピーダンスは、ＮチャネルトランジスタＢ２０１のオン抵抗の値および抵抗Ｂ２０２の抵抗値の合計値と等しくなる。すなわち、シリアルクロック入力信号Ｎ１１７の入力インピーダンスは、シリアルクロック入力信号Ｎ１１７が接続されている伝送線路の特性インピーダンスと等しくなる。

次に、図９のインピーダンス判定機能付き出力バッファＢ１１０の動作について説明する。

基準電圧信号Ｎ３０１の電圧は、分圧抵抗Ｂ３０２および分圧抵抗Ｂ３０３における抵抗値の比率によって決まる。また、基準電圧信号Ｎ３０１の電圧は、シリアルクロック出力信号Ｎ１１３の電圧を判定するための基準電圧としても使用される。

例えば、シリアルクロック出力信号Ｎ１１３の電圧判定基準を電源電圧の７５％とする場合には、分圧抵抗Ｂ３０２と分圧抵抗Ｂ３０３の抵抗値の比率を１対３の割合とする。

電圧比較器Ｂ３０４は、基準電圧信号Ｎ３０１の電圧と、シリアルクロック出力信号Ｎ１１３の電圧とを比較して、その結果を出力する。すなわち、シリアルクロック出力信号Ｎ１１３の電圧が基準電圧信号Ｎ３０１の電圧よりも高ければ、電圧比較器Ｂ３０４はインピーダンス判定結果信号Ｎ１１１としてハイレベルを出力する。また、シリアルクロック出力信号Ｎ１１３の電圧が基準電圧信号Ｎ３０１の電圧よりも低ければ、電圧比較器Ｂ３０４はインピーダンス判定結果信号Ｎ１１１としてローレベルを出力する。

ダミービットの転送が終了した後の、任意バイト長のメモリデータの転送動作について、図１０のタイミングチャートを用いて説明する。図１０は、本発明の第１の実施形態によるシリアル転送回路の動作を示すタイムチャートである。図１０のタイムチャートは、上から順に、シリアルクロック信号Ｎ１０４と、シリアルクロック出力信号Ｎ１１３と、インピーダンス判定結果信号Ｎ１１１と、シリアルクロック入力信号Ｎ１１７と、シリアルクロック信号Ｎ１２１と、入力インピーダンス制御信号Ｎ１２７と、シリアルデータ出力信号Ｎ１２６と、ゲート信号Ｎ２０２とを示している。図１０のタイムチャートにおいて、縦軸は信号電圧を、横軸は時間を、それぞれ示している。

図１０のタイムチャートは、タイミングＴ４０１から、先頭３ビットが「１０１」で始まるデータを転送する場合を示している。タイミングＴ４０１と、タイミングＴ４０５と、タイミングＴ４０８とは、シリアルクロック信号Ｎ１０４の立下りタイミングを示す。タイミングＴ４０２は、シリアルクロック出力信号Ｎ１１３へのハイレベル出力タイミングを示す。タイミングＴ４０３は、シリアルクロック入力信号Ｎ１１７へのハイレベル到着タイミングを示す。タイミングＴ４０４は、シリアルクロック出力信号Ｎ１１３へのハイレベルの反射波到着タイミングを示す。タイミングＴ４０６は、シリアルクロック出力信号Ｎ１１３へのハイレベル出力タイミングを示す。タイミングＴ４０７は、シリアルクロック入力信号Ｎ１１７へのハイレベル到着タイミングを示す。時間Ｄ４０１と、時間Ｄ４０３とは、シリアルクロック出力信号Ｎ１１３からシリアルクロック入力信号Ｎ１１７までの伝送線路Ｂ１１５の進行波遅延を示す。時間Ｄ４０２は、シリアルクロック入力信号Ｎ１１７からシリアルクロック出力信号Ｎ１１３までの伝送線路Ｂ１１５の反射波遅延を示す。

先ず、タイミングＴ４０１でシリアルクロック信号Ｎ１０４が立下る。次に、シリアルクロック信号Ｎ１２１の立下りのタイミングに遅延を伴いつつも同期して、入力インピーダンス制御信号Ｎ１２７がハイレベルに変化する。入力インピーダンス制御信号Ｎ１２７がハイレベルになったことで、以降のインピーダンス制御が許可される。また、タイミングＴ４０１でシリアルクロック信号Ｎ１０４が立下るので、シリアルクロック信号Ｎ１２１の立下りのタイミングに遅延を伴いつつも同期して、シリアルデータ出力信号Ｎ１２６がハイレベルに変化する。入力インピーダンス制御信号Ｎ１２７およびシリアルデータ出力信号Ｎ１２６が同時にハイレベルになったことで、ゲート信号Ｎ２０２はローレベルであり続ける。その結果、ＮチャネルトランジスタＢ２０１がオフ状態になり、シリアルクロック入力信号Ｎ１１７の入力インピーダンスは無限大（Ｈｉ−ｚ状態）となる。

タイミングＴ４０２において、シリアルクロック出力信号Ｎ１１３はハイレベルになる。シリアルクロック出力信号Ｎ１１３の信号電圧は、シリアルクロック出力信号Ｎ１１３をドライブするインピーダンス判定機能付き出力バッファＢ１１０の出力インピーダンスと、伝送線路Ｂ１１５の特性インピーダンスで分圧された電圧に遷移する。例えば、インピーダンス判定機能付き出力バッファＢ１１０の出力インピーダンスと、伝送線路Ｂ１１５の特性インピーダンスとが等しい場合に、シリアルクロック出力信号Ｎ１１３の信号電圧は電源電圧の５０％の電圧となる。

タイミングＴ４０２から伝送線路の進行波遅延Ｄ４０１が経過した後のタイミングＴ４０３において、シリアルクロック入力信号Ｎ１１７がハイレベルに到着する。このとき、シリアルクロック入力信号Ｎ１１７の入力インピーダンスが無限大であることから、伝送線路Ｂ１１５は直列終端の伝送線路と同様に振舞う。ハイレベルに到着したシリアルクロック入力信号Ｎ１１７は反射して、伝送線路Ｂ１１５に向かって折り返す。このとき、反射の影響でシリアルクロック入力信号Ｎ１１７の信号電圧は電源電圧と等しくなる。

タイミングＴ４０３から伝送線路の反射波遅延Ｄ４０２が経過した後のタイミングＴ４０４において、シリアルクロック出力信号Ｎ１１３を伝達する線路にハイレベルの反射波が到着する。その結果、シリアルクロック出力信号Ｎ１１３の信号電圧は、電源電圧と同レベルに遷移する。電圧比較器Ｂ３０４の入力部において、シリアルクロック出力信号Ｎ１１３の信号電圧は、基準電圧信号Ｎ３０１の電圧（電源電圧の７５％）より高い。したがって、電圧比較器Ｂ３０４は、インピーダンス判定結果出力信号Ｎ１１１としてシリアルデータ出力信号Ｎ１２６と同じハイレベルを出力する。

タイミングＴ４０５において、シリアルクロック信号Ｎ１０４が立ち下るので、インピーダンス判定結果出力信号Ｎ１１１は、シリアル受信データの一部としてシリアル・パラレル変換回路Ｂ１０９に取り込まれる。

また、タイミングＴ４０５においてシリアルクロック信号Ｎ１０４が立下るので、シリアルデータ出力信号Ｎ１２６が、シリアルクロック信号Ｎ１２１の立ち下りに遅延を伴いつつも同期して、ローレベルに変化する。その結果、ゲート信号Ｎ２０２はハイレベルとなり、ＮチャネルトランジスタＢ２０１はオン状態になる。すなわち、シリアルクロック入力信号Ｎ１１７の入力インピーダンスが、伝送線路Ｂ１１５の特性インピーダンスに等しくなる。

タイミングＴ４０６において、シリアルクロック出力信号Ｎ１１３としてハイレベルが出力される。シリアルクロック出力信号Ｎ１１３の信号電圧は、シリアルクロック出力信号Ｎ１１３をドライブするインピーダンス判定機能付き出力バッファＢ１１０の出力インピーダンスと、伝送線路Ｂ１１５の特性インピーダンスとで分圧されて、電源電圧の５０％の電圧となる。

タイミングＴ４０６から伝送線路の進行波遅延Ｄ４０３が経過した後のタイミングＴ４０７において、シリアルクロック入力信号Ｎ１１７がハイレベルに到達する。シリアルクロック入力信号Ｎ１１７を伝達する線路の入力インピーダンスが伝送線路Ｂ１１５の特性インピーダンスと等しいので、伝送線路Ｂ１１５は並列終端の伝送線路と同様に振舞う。したがって、ハイレベルに到達したシリアルクロック入力信号Ｎ１１７に反射は起らない。このとき、シリアルクロック入力信号Ｎ１１７の信号電圧は、電源電圧の５０％に留まる。

シリアルクロック出力信号Ｎ１１３の信号電圧が基準電圧信号Ｎ３０１の電圧（電源電圧の７５％）より低いので、電圧比較器Ｂ３０４は、インピーダンス判定結果出力信号Ｎ１１１として、シリアルデータ出力信号Ｎ１２６と同じローレベルを出力する。

タイミングＴ４０８において、シリアルクロック信号Ｎ１０４が立ち下る。このとき、インピーダンス判定結果出力信号Ｎ１１１は、シリアル受信データの一部としてシリアル・パラレル変換回路Ｂ１０９に取り込まれる。

シリアル・パラレル変換回路Ｂ１０９は、シリアルデータ入力信号Ｎ１１０およびインピーダンス判定結果信号Ｎ１１１として、併せて２ビット分のシリアルデータを、シリアルクロック信号Ｎ１０４の立下り毎に受け取る。シリアル・パラレル変換回路Ｂ１０９は、これら２ビット分のシリアルデータにシリアル・パラレル変換を行った結果をパラレル受信データＮ１０８として出力する。

シリアル送受信制御回路Ｂ１０７はパラレル受信データＮ１０８の値を記憶し、内部バスＮ１０２に出力する。

任意バイト長のメモリデータの受信は、マスタデバイスＢ１０１からデバイス選択信号Ｎ１１６とシリアルクロック出力信号Ｎ１１３が供給される期間で継続される。

なお、図８に示されるように、入力インピーダンス制御信号Ｎ１２７およびシリアルデータ出力信号Ｎ１２６の値に応じて入力インピーダンス制御回路Ｂ１２３の状態が変化する。その結果、ハイレベル状態におけるシリアルクロック入力信号Ｎ１１７の電圧が変動する。しかし、入力バッファＢ１１９の入力閾値を低めに選択しておく、もしくは、図に示してはいないが入力バッファＢ１１９の入力閾値を入力インピーダンス制御信号Ｎ１２７の値に応じて変更する、等の方法により、ハイレベル状態におけるシリアルクロック入力信号Ｎ１１７の電圧変動に影響されることなくシリアルクロック信号Ｎ１２１を生成することが可能である。

上記の説明をまとめると、本発明による共通クロック方式のシリアル転送回路は、マスタデバイスと、スレーブデバイスとを具備する。ここで、マスタデバイスは、シリアルクロックを出力するシリアルクロック出力端子を有する。スレーブデバイスは、シリアルクロックが接続されるシリアルクロック入力端子を有しシリアルクロックに同期してシリアルデータを転送する。また、スレーブデバイスは、その内部に、パラレル・シリアル変換回路と、入力インピーダンス制御回路とを具備する。ここで、パラレル・シリアル変換回路は、シリアルクロックに同期してシリアルデータを生成する。入力インピーダンス制御回路は、パラレル・シリアル変換回路の出力に応じてシリアルクロック入力端子の入力インピーダンスを切り替える。さらに、マスタデバイスは、その内部に、インピーダンス判定機能付き出力バッファと、シリアル・パラレル変換回路とを具備する。ここで、インピーダンス判定機能付き出力バッファは、シリアルクロックを出力すると共に接続されたスレーブデバイスのシリアルクロック入力端子のインピーダンス状態を判定する。シリアル・パラレル変換回路は、インピーダンス判定機能付き出力バッファから出力されるインピーダンス判定結果を入力としてシリアル・パラレル変換を行う。なお、スレーブデバイスは、転送データに応じてシリアルクロック入力端子の入力インピーダンスを切り替える。マスタデバイスは、シリアルクロック信号のインピーダンス状態を検出する。その結果、シリアルクロック信号線上でマスタデバイスからスレーブデバイスへシリアルクロックを送信すると同時に、スレーブデバイスからマスタデバイスへデータを送信することが可能である。

このように、本発明によれば、シリアルクロック信号線上でもシリアルデータの転送を行うことができることから、最大データ転送速度は以下の式３で表される。
本発明による最大データ転送速度
＝シリアルクロック周波数上限×（シリアルデータ信号線数＋１） ……式３

例えば、シリアルデータ信号線数が１本であった場合、本発明によるシリアル転送回路は、従来技術のシリアル転送回路に対して、同一シリアルクロック周波数において２倍のデータ転送速度を実現できる。

従って、従来技術の問題点であるシリアルクロックの周波数が上限に達すると、新たなシリアルデータ信号線を追加しない限り、転送速度の高速化ができないという問題を解決できる。

（第２の実施形態）
図１１は、本発明の第２の実施形態によるインピーダンス判定機能付き出力バッファＢ１１０の構成を示す回路図である。

本発明の第２の実施形態によるインピーダンス判定機能付き出力バッファＢ１１０は、出力バッファＢ５０１と、抵抗Ｂ５０２と、分圧抵抗Ｂ５０３と、分圧抵抗Ｂ５０４と、電圧比較器Ｂ５０５を具備している。

出力バッファＢ５０１は、シリアルクロック信号Ｎ１０４を入力し、シリアルクロック出力信号Ｎ１１３を出力する。また、出力バッファＢ５０１の電源として、一方では電源供給線Ｎ５０１が、他方ではグランドが、それぞれ接続されている。

抵抗Ｂ５０２において、一方の端部は電源に接続されており、他方の端部は電源供給線Ｎ５０１に接続されている。分圧抵抗Ｂ５０３において、一方の端部は電源に接続されており、他方の端部は基準電圧信号Ｎ５０２を伝達する線路に接続されている。分圧抵抗Ｂ５０４において、一方の端部はグランドに接続されており、他方の端部は基準電圧信号Ｎ５０２に接続される。電圧比較器Ｂ５０５において、非反転側入力部には電源供給線Ｎ５０１が接続されており、反転側入力部には基準電圧信号Ｎ５０２を伝達する線路が接続されており、出力部にはインピーダンス判定結果信号Ｎ１１１を伝達する線路が接続されている。

本発明の第２の実施形態によるインピーダンス判定機能付き出力バッファＢ１１０の動作について説明する。第２の実施形態によるインピーダンス判定機能付き出力バッファＢ１１０は、電源から抵抗Ｂ５０２と出力バッファＢ５０１を通してシリアルクロック出力信号Ｎ１１３へ流れ出る電流を、抵抗Ｂ５０２の電圧降下と基準電圧信号Ｎ５０２との電圧比較によって検出している。

抵抗Ｂ５０２の抵抗値は、抵抗Ｂ５０２の抵抗値と、出力バッファの電源供給線Ｎ５０１およびシリアルクロック出力信号Ｎ１１３の間の出力インピーダンスの値との合計が、シリアルクロック出力信号Ｎ１１３に接続される伝送線路Ｂ１１５の特性インピーダンスと等しくなるように設定されているものとする。また、分圧抵抗Ｂ５０４と分圧抵抗Ｂ５０３の抵抗値比率は、以下の関係式４を保つように設定する。
（Ｂ５０４の抵抗値÷（Ｂ５０４の抵抗値＋Ｂ５０３の抵抗値））
＞（（伝送線路Ｂ１１５の特性インピーダンス
＋出力バッファＢ５０１の出力インピーダンス）
÷（抵抗Ｂ５０２の抵抗値
＋伝送線路Ｂ１１５の特性インピーダンス
＋出力バッファＢ５０１の出力インピーダンス）） ……式４

例として、ここでは、出力バッファＢ５０１の出力インピーダンスを３０Ω、抵抗Ｂ５０２の抵抗値を２０Ω、伝送線路Ｂ１１５の特性インピーダンスを５０Ωであるとする。そうすると、分圧抵抗Ｂ５０４には９０ＫΩ、分圧抵抗Ｂ５０３には１０ＫΩを設定する。この場合の基準電圧信号Ｎ５０２は電源電圧の９０％の電圧となる。

以降の動作について図１２のタイミングチャートを用いて説明する。図１２は、本発明の第２の実施形態によるシリアル転送回路の動作を示すタイムチャートである。図１２のタイムチャートは、上から順に、シリアルクロック信号Ｎ１０４と、シリアルクロック出力信号Ｎ１１３と、インピーダンス判定結果信号Ｎ１１１と、シリアルクロック入力信号Ｎ１１７と、シリアルクロック信号Ｎ１２１と、入力インピーダンス制御信号Ｎ１２７と、シリアルデータ出力信号Ｎ１２６と、ゲート信号Ｎ２０２とを示している。図１２のタイムチャートにおいて、縦軸は信号電圧を、横軸は時間を、それぞれ示している。

図１２のタイムチャートは、タイミングＴ６０１から、先頭３ビットが「１０１」で始まるデータを転送する場合を示している。タイミングＴ６０１と、タンミングＴ６０５と、タイミングＴ６０８とは、シリアルクロック信号Ｎ１０４の立下りタイミングを示す。タイミングＴ６０２は、シリアルクロック出力信号Ｎ１１３へのハイレベル出力タイミングを示す。タイミングＴ６０３は、シリアルクロック入力信号Ｎ１１７へのハイレベル到着タイミングを示す。タイミングＴ６０４は、シリアルクロック出力信号Ｎ１１３へのハイレベルの反射波到着タイミングを示す。タイミングＴ６０６は、シリアルクロック出力信号Ｎ１１３へのハイレベル出力タイミングを示す。タイミングＴ６０７は、シリアルクロック入力信号Ｎ１１７へのハイレベル到着タイミングを示す。時間Ｄ６０１と、時間Ｄ６０３とは、シリアルクロック出力信号Ｎ１１３からシリアルクロック入力信号Ｎ１１７までの伝送線路Ｂ１１５の進行波遅延を示す。時間Ｄ６０２は、シリアルクロック入力信号Ｎ１１７からシリアルクロック出力信号Ｎ１１３までの伝送線路Ｂ１１５の反射波遅延を示す。

先ず、タイミングＴ６０１でシリアルクロック信号Ｎ１０４が立下る。次に、シリアルクロック信号Ｎ１２１の立下りのタイミングに遅延を伴いつつも同期して、入力インピーダンス制御信号Ｎ１２７がハイレベルに変化する。入力インピーダンス制御信号Ｎ１２７がハイレベルになったことで、以降のインピーダンス制御が許可される。また、タイミングＴ６０１でシリアルクロック信号Ｎ１０４が立下るので、シリアルクロック信号Ｎ１２１の立下りのタイミングに遅延を伴いつつも同期して、シリアルデータ出力信号Ｎ１２６がハイレベルに変化する。入力インピーダンス制御信号Ｎ１２７およびシリアルデータ出力信号Ｎ１２６が同時にハイレベルになったことで、ゲート信号Ｎ２０２はローレベルであり続ける。その結果、ＮチャネルトランジスタＢ２０１がオフ状態になり、シリアルクロック入力信号Ｎ１１７の入力インピーダンスが無限大（Ｈｉ−ｚ状態）となる。

タイミングＴ６０２において、シリアルクロック出力信号Ｎ１１３はハイレベルになる。電源供給線Ｎ５０１の信号電圧は、出力バッファＢ５０１の電源入力部および出力信号部の間の出力インピーダンスならびに伝送線路Ｂ１１５の特性インピーダンスの和と、抵抗Ｂ５０２とで分圧されて、電源電圧の８０％の値に遷移する。また、シリアルクロック出力信号Ｎ１１３の信号電圧は、出力バッファＢ５０１の電源入力部および出力信号部の間の出力インピーダンスならびに抵抗Ｂ５０２の和と、伝送線路Ｂ１１５の特性インピーダンスとで分圧されて、電源電圧の５０％の値に遷移する。

タイミングＴ６０２から伝送線路の進行波遅延Ｄ６０１および反射波遅延Ｄ６０２が経過した後のタイミングＴ６０４において、シリアルクロック出力信号Ｎ１１３を伝達する線路にハイレベルな反射波が到着する。その結果、電源供給線Ｎ５０１の信号電圧とシリアルクロック出力信号Ｎ１１３の信号電圧は電源電圧と同レベルに遷移する。電圧比較器Ｂ５０５は、電源供給線Ｎ５０１の電圧が基準電圧信号Ｎ５０２電圧（電源電圧の９０％）より高い。したがって、インピーダンス判定結果出力信号Ｎ１１１としてシリアルデータ出力信号Ｎ１２６と同じハイレベルを出力する。

タイミングＴ６０５において、シリアルクロック信号Ｎ１０４が立ち下るので、インピーダンス判定結果出力信号Ｎ１１１は、シリアル受信データの一部としてシリアル・パラレル変換回路Ｂ１０９に取り込まれる。

また、タイミングＴ６０５においてシリアルクロック信号Ｎ１０４が立下るので、シリアルデータ出力信号Ｎ１２６が、シリアルクロック信号Ｎ１２１の立ち下りに遅延を伴いつつも同期して、ローレベルに変化する。その結果、ゲート信号Ｎ２０２はハイレベルとなり、ＮチャネルトランジスタＢ２０１はオン状態になる。すなわち、シリアルクロック入力信号Ｎ１１７の入力インピーダンスが、伝送線路Ｂ１１５の特性インピーダンスと等しくなる。

タイミングＴ６０６において、シリアルクロック出力信号Ｎ１１３としてハイレベルが出力される。電源供給線Ｎ５０１の信号電圧は、出力バッファＢ５０１の電源入力部および出力信号部の間の出力インピーダンスならびに伝送線路Ｂ１１５の特性インピーダンスの和と、抵抗Ｂ５０２とで分圧されて、電源電圧の８０％に遷移する。また、シリアルクロック出力信号Ｎ１１３の信号電圧は、出力バッファＢ５０１の電源入力部および出力信号部の間の出力インピーダンスならびに抵抗Ｂ５０２の和と、伝送線路Ｂ１１５の特性インピーダンスとで分圧されて、電源電圧の５０％に遷移する。

タイミングＴ６０６から伝送線路の進行波遅延Ｄ６０３が経過した後のタイミングＴ６０７においても、シリアルクロック入力信号Ｎ１１７の入力インピーダンスが伝送線路Ｂ１１５の特性インピーダンスと等しいことから、シリアルクロック入力信号Ｎ１１７に到着したハイレベルには反射は起きない。その結果、電源供給線Ｎ５０１の信号電圧は電源電圧の８０％に留まり、シリアルクロック出力信号Ｎ１１３の信号電圧は電源電圧の５０％に留まる。

電源供給線Ｎ５０１の信号電圧は、基準電圧信号Ｎ５０２の電圧（電源電圧の９０％）より低い。したがって、電圧比較器Ｂ５０５は、インピーダンス判定結果出力信号Ｎ１１１として、シリアルデータ出力信号Ｎ１２６と同じローレベルを出力する。

タイミングＴ６０８において、シリアルクロック信号Ｎ１０４が立ち下るので、インピーダンス判定結果出力信号Ｎ１１１は、シリアル受信データの一部としてシリアル・パラレル変換回路Ｂ１０９に取り込まれる。

本発明の第１の実施形態の説明において前述した様に、図１１の第２の実施例においても、スレーブデバイスＢ１０２が転送データに応じてシリアルクロック入力端子の入力インピーダンスを切り替えた上でシリアルクロック信号のインピーダンス状態を検出することにより、インピーダンス判定結果出力信号Ｎ１１１としてシリアルデータ出力信号Ｎ１２６と同じレベルを出力する事ができる。

一般的には、次のような手法で、伝送線路とのインピーダンス整合を図ることが出来る。すなわち、マスタデバイスのシリアルクロック用の出力バッファには伝送線路の特性インピーダンスよりも出力インピーダンスが低めの出力バッファを選択しておく。そして、マスタデバイスのシリアルクロック出力端子近辺に外部抵抗を直列に接続する。例えば、伝送線路の特性インピーダンスが５０Ωであって、出力バッファの出力インピーダンスが１７Ωであれば、３３Ωの外部抵抗を出力端子近傍に直列に挿入する。

上記のインピーダンス整合手法を用いる場合、シリアルクロック出力端子の信号電圧は、出力バッファの出力インピーダンスと、外部抵抗と、伝送線路の特性インピーダンスとの分圧となる。このため、出力バッファの出力インピーダンスと、外部抵抗の抵抗値との比率に応じて、インピーダンス判定機能付き出力バッファ内部の基準電圧を設定しておく必要がある。

しかし、本発明の第２の実施形態によるシリアル転送回路においては、出力バッファを通して流れ出る電流量が、出力バッファの出力インピーダンスと、外部抵抗の抵抗値と、伝送線路の特性インピーダンスとの総和によって決まる。このため、伝送線路の特性インピーダンスが決まれば、出力バッファの出力インピーダンスおよび外部抵抗の比率の影響を受けることなく、インピーダンス判定機能付き出力バッファ内部の基準電圧を定めることができる。

以上に説明したように、本発明の効果は、シリアルクロックの周波数を上げずに、また新たな信号線の追加を行うことなく、シリアル転送速度を高速化することにある。その理由は、従来のシリアルデータ信号線に加え、シリアルクロック信号線上でもデータ転送を行うことにより、シリアルクロックあたりのデータ転送量が増加するからである。

以上の説明に用いたシリアル転送回路は、本発明の権利範囲を限定するものではなく、本発明の作用効果に技術的に矛盾しない範囲で、一部の回路を別の形態に置き換え可能であることは言うまでも無い。

Ｂ１０１ マスタデバイス
Ｂ１０２ スレーブデバイス
Ｂ１０３ クロック生成（回路）
Ｂ１０４ 中央処理装置（ＣＰＵ）
Ｂ１０５ シリアル転送機能ブロック
Ｂ１０６ シリアルクロック生成（回路）
Ｂ１０７ シリアル送受信制御（送受信制御）
Ｂ１０８、Ｂ１２５ パラレル・シリアル変換回路（Ｐ／Ｓ変換）
Ｂ１０９、Ｂ１２４ シリアル・パラレル変換回路（Ｓ／Ｐ変換）
Ｂ１１０ インピーダンス判定機能付き出力バッファ
Ｂ１１１ 出力バッファ
Ｂ１１２ 入力バッファ
Ｂ１１３ 出力バッファ
Ｂ１１５ 伝送線路
Ｂ１１６ 伝送線路
Ｂ１１７ 伝送線路
Ｂ１１８ 伝送線路
Ｂ１１９ 入力バッファ
Ｂ１２０ 入力バッファ
Ｂ１２１ 出力バッファ
Ｂ１２２ 入力バッファ
Ｂ１２３ 入力インピーダンス制御（回路）
Ｂ１２６ 命令コード保持回路（命令保持）
Ｂ１２７ 初期アドレス保持回路（アドレス保持）
Ｂ１２８ シリアル送受信制御回路（送受信制御）
Ｂ１２９ メモリ
Ｂ１３０ Ｉ／Ｏブロック
Ｎ１０１ クロック信号
Ｎ１０２ 内部バス
Ｎ１０３ シリアルクロック生成制御信号
Ｎ１０４ シリアルクロック信号
Ｎ１０５ パラレル送信データ
Ｎ１０６ パラレル・シリアル変換制御信号
Ｎ１０７ シリアルデータ出力許可信号
Ｎ１０８ パラレル受信データ
Ｎ１０９ デバイス選択信号
Ｎ１１０ シリアルデータ入力信号
Ｎ１１１ インピーダンス判定結果信号
Ｎ１１２ シリアルデータ出力信号
Ｎ１１３ シリアルクロック出力信号
Ｎ１１４ シリアルデータ出力信号
Ｎ１１５ シリアルデータ入力信号
Ｎ１１６、Ｎ１２０ デバイス選択信号
Ｎ１１７ シリアルクロック入力信号
Ｎ１１８ シリアルデータ入力信号
Ｎ１１９ シリアルデータ出力信号
Ｎ１２１ シリアルクロック信号
Ｎ１２２ シリアルデータ入力信号
Ｎ１２３ シリアルデータ出力許可信号
Ｎ１２４ シリアルデータ出力信号
Ｎ１２５ デバイス選択信号
Ｎ１２６ シリアルデータ出力信号
Ｎ１２７ 入力インピーダンス制御信号
Ｎ１２８ パラレル受信データ
Ｎ１２９ パラレル送信データ
Ｎ１３０ パラレル・シリアル変換制御信号
Ｎ１３１ 命令コード保持制御信号
Ｎ１３２ 命令コード
Ｎ１３３ 初期アドレス保持制御信号
Ｎ１３４ 初期アドレス
Ｎ１３５ メモリアドレス
Ｎ１３６ メモリデータ
Ｂ２０１ Ｎチャネルトランジスタ
Ｂ２０２ 抵抗
Ｂ２０３ ＡＮＤゲート
Ｂ２０４ インバータ
Ｎ２０１ シリアル送信データの反転信号
Ｎ２０２ ゲート信号
Ｂ３０１ 出力バッファ
Ｂ３０２、Ｂ３０３ 分圧抵抗
Ｂ３０４ 電圧比較器
Ｎ３０１ 基準電圧信号
Ｂ５０１ 出力バッファ
Ｂ５０２ 抵抗
Ｂ５０３、Ｂ５０４ 分圧抵抗
Ｂ５０５ 電圧比較器
Ｎ５０１ 電源供給線
Ｎ５０２ 基準電圧信号
１３ 周波数制御回路
１ データプロセッサ
２ ＣＰＵ
３、３Ａ メモリカードインタフェースコントローラ
６ フラッシュメモリ
７ ＲＡＭ
１０ メモリカード（Ｍカード）
１１ 信号インタフェース部
１２、１２Ａ 取り込みタイミングの切り換え回路
１３ 周波数制御回路
１４、１５ 制御レジスタ
Ｄ１、Ｄ２ 制御データ
３０、３１、３３、３４ ラッチ回路
３２、３５ セレクタ
７０、７１ 信号取り込みタイミングの切り換え回路
７２、７３ 送信タイミングの切り換え回路

Claims (5)

1. シリアルクロック信号を生成するマスタデバイスと、
   前記シリアルクロック信号に同期して、前記マスタデバイスに向けてデータを送信するスレーブデバイスと、
   前記マスタデバイスから前記スレーブデバイスに向けて、前記シリアルクロック信号を伝送するシリアルクロック用伝送線路と、
   前記スレーブデバイスから前記マスタデバイスに向けて、前記データの一部に対応する第１のシリアルデータ信号を伝送するシリアルデータ用伝送線路と
   を具備し、
   前記スレーブデバイスは、
   前記データの他の部分に対応する第２のシリアルデータ信号を、前記シリアルクロック用伝送線路におけるインピーダンスの時間変化に変換するインピーダンス制御部
   を具備し、
   前記マスタデバイスは、
   前記インピーダンスの時間変化を、前記第２のシリアルデータ信号に変換するインピーダンス判定機能付き出力バッファ
   を具備する
   シリアル転送回路。
2. 請求項１に記載のシリアル転送回路において、
   前記インピーダンス判定機能付き出力バッファは、
   前記シリアルクロック用伝送線路の電圧と、所定の規準電圧とを比較する比較器
   を具備し、
   前記シリアルクロック用伝送線路の電圧は、前記シリアルクロック用伝送線路のインピーダンスの時間変化に応じて変化し、
   前記所定の規準電圧は、前記第２のシリアルデータ信号における第１または第２のレベルを判定するための閾値として設定されている
   シリアル転送回路。
3. 請求項１に記載のシリアル転送回路において、
   前記インピーダンス判定機能付き出力バッファは、
   前記シリアルクロック信号を出力する出力バッファと、
   前記出力バッファの電源電圧と、所定の規準電圧とを比較する比較器と
   を具備し、
   前記出力バッファの電源電圧は、前記シリアルクロック用伝送線路のインピーダンスの時間変化に応じて変化し、
   前記所定の規準電圧は、前記第２のシリアルデータ信号における第１または第２のレベルを判定するための閾値として設定されている
   シリアル転送回路。
4. 請求項１〜３のいずれかに記載のシリアル転送回路において、
   前記スレーブデバイスは、
   前記データに基づいて、前記第１および前記第２のシリアルデータ信号を生成するパラレル・シリアル変換回路
   をさらに具備し、
   前記マスタデバイスは、
   前記第１および前記第２のシリアルデータ信号に基づいて、前記データを復元するシリアル・パラレル変換回路
   をさらに具備する
   シリアル転送回路。
5. 請求項１〜４のいずれかに記載のシリアル転送回路において、
   前記シリアルデータ用伝送線路群は、
   前記第１のシリアルデータ信号を分散して伝送する複数のシリアルデータ用伝送線路
   を具備する
   シリアル転送回路。

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