JP6220818B2 - 識別キーを生成する装置及び方法 - Google Patents

Description

本出願は、２０１１年１月２８日に出願された国際出願ＰＣＴ／ＫＲ２０１１／０００６０５号の米国国内段階出願であり、２０１０年１２月９日に出願された韓国特許出願第１０−２０１０−０１２５６３３号の優先権の利益を主張するものであり、当該出願の開示は参照によって本明細書中に援用される。

例示的実施形態は、デジタルセキュリティの分野に関し、特に、電子機器のセキュリティ、組み込みシステムセキュリティ、システムオンチップ（ＳｏＣ）セキュリティ、スマートカードセキュリティ、汎用加入者識別モジュール（ＵＳＩＭ）セキュリティなどのために必要な可能性がある、符号化及び復号化方法、デジタル署名などのために使用される、識別キーを生成する装置及び方法に関する。

情報化社会が進展するにつれて、個人のプライバシーの保護に対する必要性が増加してきた。従って、情報の暗号化及び解読を使用して情報を機密に伝送することが可能な、セキュリティシステムを構築する技術は、本質的に必要とされる、顕著な技術である。

進展した情報化社会において、高性能コンピュータと共に、組み込みシステム、又はシステムオンチップ（ＳｏＣ）の形態でのコンピューティング装置の使用が急速に増加してきた。例えば、無線周波数識別（ＲＦＩＤ）、スマートカード、汎用加入者識別モジュール（ＵＳＩＭ）、ワンタイムパスワード（ＯＴＰ）などの、コンピューティング装置が、広く使用されている。

コンピューティング装置内にセキュリティシステムを構築するために、暗号化及び解読アルゴリズムのために使用される暗号化キー、又は固有の識別情報が使用される場合がある。暗号化キー、又は固有の識別情報は、以下、識別キーと呼ぶ。識別キーは、主として、暗号的に機密保障されてよい疑似乱数（ＰＲＮ）を外部で生成し、ＰＲＮを、フラッシュメモリ、電気的消去可能プログラム可能読み取り専用メモリ（ＥＥＰＲＯＭ）などの、不揮発性メモリ内に記憶する方法に依存する。

コンピューティング装置内に記憶された識別キーに対して、サイドチャネル攻撃、リバースエンジニアリング攻撃などの、様々な攻撃が、最近、行われている。これらの攻撃に対応して、物理的複製不可能関数（Ｐｈｙｓｉｃａｌ Ｕｎｃｌｏｎａｂｌｅ Ｆｕｎｃｔｉｏｎ、ＰＵＦ）技術が、識別キーを機密に生成し、記憶する方法として開発されている。

ＰＵＦは、電子システム内に存在する微妙な物理的特性の差を使用して、識別キーを生成し、識別キーを、生成された通りに維持、又は記憶する技術であり、これは、ハードウェア指紋とも呼ばれる。

ＰＵＦを識別キーとして使用するためには、第１に、生成された識別キーのランダム性が十分でなければならず、第２に、生成された識別キーの値が、時間の流れ、又は使用環境の変化に対して、不変でなければならない。

しかし、十分なランダム性を得るのが困難であること、及び、生成された識別キーが、時間の流れによる物理的特性の変化に起因して、又は、使用環境の変化に起因して、変化することなどの、まだ解決されていない、従来技術についての問題が存在する。

１つの一般的態様では、半導体製造プロセスを介して真の乱数値を生成すること、更に、一旦生成されたら時間変化しない可能性がある値を提供する物理的複製不可能関数（ＰＵＦ）技術を開発し、ＰＵＦ技術を識別キーとして使用すること、という目的のための、識別キーを生成する装置及び方法が提供される。

本発明の一態様は、デジタル値の形態における識別キー内の、デジタル値０とデジタル値１との間の均衡化を確率的に保証することが可能な、識別キーを、生成する装置及び方法を更に提供する。

本発明の一態様は、比較的低コストで製造されることが可能な、簡単に製造されることが可能な、物理的に複製不可能であることが可能な、従って、外部からの攻撃の影響を受けない可能性がある、ＰＵＦを構成するための識別キーを、生成する装置及び方法を更に提供する。

一態様によれば、半導体製造プロセス中に提供される設計規則に意図的に違反することによる、回路を構成するノード間に短絡が発生するかどうかの確率的決定によって、識別キーを生成する、装置が提供される。

一態様によれば、半導体チップ内の導電層を電気的に接続するために使用される接点又はバイアが、導電層を短絡させるかどうかに基づいて、識別キーを生成するための、識別キージェネレータと、接点又はバイアが導電層を短絡させるかどうかを読み出すことによって、識別キーを読み出すための、識別キーリーダとを含む、識別キーを生成する装置が提供される。

識別キージェネレータは、半導体製造プロセス中に提供される設計規則によって決定されるサイズ以下であるように意図的に設計されてもよい接点又はバイアを含む、回路を含んでもよい。意図的に小型であるように設計された接点又はバイアは、導電層間の短絡を確率的に決定してもよい。

接点又はバイアが導電層を短絡させるかどうかの決定が確立された後、時間の流れによって、又は使用環境によって不変の特性を有する、決定された結果の値が、一度生成されてもよい。

識別ジェネレータは、接点又はバイアが導電層を短絡させる確率と、接点又はバイアが導電層を短絡させない確率とが等しくてもよいように、接点のサイズ、又はバイアのサイズを設定してもよい。ここで、識別キージェネレータによって生成されるデジタル値が０に一致する確率と、識別キージェネレータによって生成されるデジタル値が１に一致する確率とは、均等に、１／２に一致してもよく、ここで、１／２の確率は、以下では、５０％と同等である。

識別キージェネレータは、単一対の導電層を接続する単一の接点又は単一のバイアを使用して１ビットのデジタル値を生成するための回路を含んでもよく、そして、Ｎビットの識別キーを、Ｎ個の回路を使用して生成してもよい。

識別キージェネレータによって生成されるＮビットの識別キーを構成するデジタル値が０に一致する確率と、識別キージェネレータによって生成されるＮビットの識別キーを構成するデジタル値が１に一致する確率とが、１／２に近いこととは異なる場合、生成される識別キーのランダム性は減少する可能性がある。

本発明の一態様によれば、生成される識別キーのランダム性を保証するために識別キーを処理するための、識別キー処理ユニットが、更に含まれてもよい。

識別キーを生成する装置は、識別キーリーダによって読み出された識別キーの入力を受信することによって、そして、識別キーを構成するデジタル値を、ｋビットに基づいてグループ化し、複数のデジタル値グループを生成することによって、そして、複数のデジタル値グループの中の、第１のグループと第２のグループとを比較することによって、そして、第１のグループ内に含まれるｋ個のデジタルビットを含む値が、第２のグループ内に含まれるｋ個のデジタルビットを含む値より大きい場合、デジタル値が１であると判定する（このデジタル値は、第１のグループと第２のグループとを代表する）ことによって、識別キーを処理するための、識別キー処理ユニットを含んでもよい。

理想的には、０が生成される確率と、１が生成される確率とが、均等に、１／２に一致する場合、生成される識別キーのランダム性は、最大限保証されてもよく、これは、しかし、実際に達成するのは極めて困難な可能性がある。次に、ｋビットに基づいてグループ化されることによって、２つのグループが比較される場合、０が生成される確率と、１が生成される確率とが、均等に、１／２に一致することとは異なるにもかかわらず、２つのグループは等しい条件下にあってもよく、従って、第１のグループが第２のグループより大きな値を有する確率と、第１のグループが第２のグループより低い値を有する確率とは、等しくなってもよい。

第１のグループと第２のグループとは、等しい値を有する可能性があり、この場合、第１のグループと第２のグループとを代表するデジタル値は、１又は０のうちの一方であると判定されてもよく、又は、判定されなくてもよい。従って、識別キーを生成する装置内で、０が生成される確率と、１が生成される確率とが、均等に、１／２に一致することとは異なる場合でさえ、０が生成される確率と、１が生成される確率とは、識別処理ユニットを介して、最終的に等しくなってもよく、これにより、ランダム性が保証されてもよい。

識別キー処理ユニットを含む、識別キーを生成する装置において、Ｍビットの識別キーを生成するためには、グループ化がｋビットに基づいて行われる場合、Ｍ×ｋビットが生成される必要がある可能性がある。しかし、第１のグループ及び第２のグループの値が等しい場合、代表値は、ｔ回、判定されなくてもよく、従って、回路は、Ｍ×ｋビットより更に十分な数のビットを生成するように構成されてもよい。

本発明の一態様によれば、識別キーを生成する装置が提供され、この装置は、半導体の導電層間の間隔を有する、識別キージェネレータと（この識別キージェネレータは、半導体の導電層間に短絡が発生するかどうかに基づいて、識別キーを生成し）、導電層間に短絡が発生するかどうかを読み出すことによって、識別キーを読み出すための、識別キーリーダとを含み、ここで、半導体の導電層間の間隔は、半導体製造プロセス中に提供される設計規則に違反するサイズに設定されてもよい。

識別キージェネレータは、半導体の導電層間に短絡が発生する確率と、半導体の導電層間に短絡が発生しない確率との間の差を、所定の誤差範囲内であるようにさせる、半導体の導電層間の間隔を有してもよい。

本発明の一態様によれば、識別キーを生成する方法が更に提供され、この方法は、半導体製造プロセス中に提供される設計規則に意図的に違反することによる、回路を構成するノード間に短絡が発生するかどうかの確率的決定によって、識別キーを生成し、回路を構成するノード間に短絡が発生するかどうかを読み出すことによって、識別キーを読み出すことを含む。

本発明の一態様によれば、識別キーを生成する方法が更に提供され、この方法は、半導体の導電層間の間隔を有する、かつ、半導体の導電層間に短絡が発生するかどうかに基づく、識別キーを生成し、導電層間に短絡が発生するかどうかを読み出すことによって、識別キーを読み出すことを含み、ここで、半導体の導電層間の間隔は、半導体製造プロセス中に提供される設計規則に違反するサイズに設定される。

例示的実施形態によれば、識別キーが半導体製造プロセスを介してランダムに生成される故に、かつ、識別キーの値は一旦生成されたら不変である故に、高い信頼性を有することが可能な、識別キーを、生成する装置及び方法が提供される。

例示的実施形態によれば、デジタル値の形態における識別キー内の、デジタル値０とデジタル値１との間の均衡化を確率的に保証することが可能な、かつ、これにより、ランダム性が保証されることが可能な、識別キーを、生成する装置及び方法が提供される。

例示的実施形態によれば、比較的低コストで製造されることが可能な、簡単に製造されることが可能な、物理的に複製不可能であることが可能な、従って、外部からの攻撃の影響を受けない可能性がある、識別キーを、生成する装置及び方法が提供される。

本発明の、これら、及び／又は、その他の態様、特徴、及び利点は、例示的実施形態の以下の説明を、添付の図面と組み合わせて参照することによって、明白になり、かつ、より容易に理解されるようになるであろう。

例示的実施形態による、識別キーを生成する装置を示す図である。 例示的実施形態による、識別キージェネレータの構成を説明する図である。 例示的実施形態による、識別キージェネレータの構成を説明するグラフである。 例示的実施形態による、識別キージェネレータの構成を説明する図である。 例示的実施形態による、識別キージェネレータによって識別キーを生成することを可能にしてもよい、接点アレイ又はバイアアレイを示す図である。 例示的実施形態による、図５の接点アレイ又はバイアアレイを使用して識別キーを生成してもよい、識別キージェネレータの構成を示す図である。 例示的実施形態による、識別キー処理ユニットによって識別キーを処理するプロセスを説明する図である。 例示的実施形態による、識別キーを生成する方法を示す図である。

ここで、本発明の例示的実施形態について詳細に説明する（この例は、添付の図面に示されており、ここで、全体を通して、同様の参照番号は、同様の要素に言及する）。本発明を説明するために、図面を参照することによって、例示的実施形態について以下で説明する。

図１は、一例示的実施形態による、識別キーを生成する装置１００を示す図である。

識別キージェネレータ１１０は、半導体プロセスを介して、時間の流れに対して不変であってもよい識別キーを生成してもよく、識別キーは、ランダムに生成されてもよく、しかし、時間の流れに対して不変であってもよい。

識別キージェネレータ１１０によって生成される識別キーは、例えば、Ｎビットのデジタル値（Ｎは自然数）に一致してもよい。

生成される識別キーの信頼性における最も重要な要因は、生成される識別キーのランダム性、及び、時間の流れに対して不変であってもよい識別キーの不変性であってもよい。

識別キージェネレータ１１０は、半導体製造プロセスにおいて生成されるノード間に短絡が発生するかどうかに依存する、ランダム性を有するように構成されてもよく、また、ノード間に短絡が発生するかどうかは、時間の流れ又は使用環境に対して不変であってもよく、従って、識別キーは、一旦生成されたら不変であってもよい。

識別キージェネレータ１１０は、導電層（例えば、金属層）が、半導体製造プロセス中に生成される導電層の間に形成されてもよい接点又はバイアによって、短絡させられるかどうかに基づいて、識別キーを生成してもよい。

接点又はバイアは、導電層を接続するように設計されてもよく、接点のサイズ、又はバイアのサイズは、導電層を短絡させるために共通に決定されてもよい。共通の設計規則が、導電層間の短絡を保証するための、接点又はバイアの最小サイズを決定してもよい。

しかし、一例示的実施形態による識別キージェネレータ１１０の構成では、接点のサイズ、又はバイアのサイズは、設計規則によって決定されたサイズより小さいように意図的に決定されてもよく、これにより、接点のうちの一部、又はバイアのうちの一部は、導電層を短絡させてもよく、接点のうちのその他の部分、又はバイアのうちのその他の部分は、導電層を短絡させなくてもよい。ここで、短絡が発生するかどうかは、確率的に決定されてもよい。

従来の半導体プロセスでは、接点又はバイアが導電層を短絡させない場合、プロセスは失敗したと見なされてもよく、これは、しかし、ランダム性を有する識別キーを生成するために使用されてもよい。

上述の実施形態による、接点のサイズ、又はバイアのサイズを設定することについては、図２及び図３を参照して更に説明する。

本発明の別の実施形態によれば、識別キージェネレータ１１０は、半導体製造プロセス中に、導電線間の間隔が設計規則によって決定されたサイズ未満であるように意図的に決定することによる、導電線間に短絡が発生するかどうかの確率的決定によって、ランダム性を有する識別キーを生成してもよい。

上述の実施形態は、設計規則（これは、従来の半導体製造プロセス中の、導電線間の開放、すなわち、所定のレベルより大きな間隔を保証する）に、意図的に違反することによって、ランダムな識別キーを生成するために使用されてもよい。

導電線間の間隔の設定については、図４を参照して更に説明する。

識別キージェネレータ１１０は、本発明の上述の実施形態に従って、生成される識別キーを電気的に生成してもよい。接点又はバイアが導電層を短絡させるかどうか、又は、導電線間に短絡が発生するかどうかは、読み出しトランジスタを使用して識別されてもよく、この構成については、図６を参照して更に説明する。

接点又はバイアのサイズ調節を使用する一実施形態では、接点又はバイアのサイズを調節することによる、導電層を短絡させる接点又はバイアの比率、及び、導電層を短絡させない接点又はバイアの比率が、１／２に一致する等しい確率を有するように調節される場合でさえ、短絡が発生するケース（例えば、デジタル値０）と、反対のケース（例えば、デジタル値１）との、完全に等しい比率は、保証されることが確率的に困難な可能性がある。

すなわち、接点又はバイアのサイズが、設計規則によって決定された値に、より近くなるにつれて、短絡が発生する確率は、より大きくなる可能性があり、逆に、接点又はバイアのサイズが、設計規則によって決定された値より小さくなるにつれて、短絡が発生しない確率は、より大きくなる可能性がある。短絡が発生する確率と、短絡が発生しない確率とのうちの、一方がより大きくなった場合、生成される識別キーのランダム性は減少する可能性がある。

同じ問題が、上述の、導電線間の間隔の調節の例示的実施形態において発生する。

従って、識別キーを生成する装置１００は、識別キージェネレータ１１０によって生成された識別キーを処理し、これによりランダム性を増加させる、識別キー処理ユニット１３０を更に含んでもよい。

識別キー処理ユニット１３０の動作については、図７を参照して更に説明する。

図２は、一例示的実施形態による、識別キージェネレータの構成を説明する図である。

図２では、半導体製造プロセス中に、金属１層２０２と、金属２層２０１との間に形成されるバイアの構成が示されている。

バイアが、設計規則によって決定された十分大きなサイズに設定される、グループ２１０では、バイアのうちの全てが、金属１層２０２と、金属２層２０１とを短絡させてもよく、短絡が発生するかどうかは、デジタル値０として示されてもよい。

バイアが小型サイズに設定される、グループ２３０では、バイアのうちの全てが、金属１層２０２と、金属２層２０１とを短絡させなくてもよい。ここで、短絡が発生するかどうかは、デジタル値１として示されてもよい。

バイアが、グループ２１０のサイズと、グループ２３０のサイズとの間の、中くらいのサイズに設定される、グループ２２０では、バイアのうちの一部が、金属１層２０２と、金属２層２０１とを短絡させてもよく、バイアのうちのその他の部分が、金属１層２０２と、金属２層２０１とを短絡させなくてもよい。

グループ２２０と同様に、識別キージェネレータ１１０は、バイアのうちの一部が、金属１層２０２と、金属２層２０１とを短絡させてもよく、バイアのうちのその他の部分が、金属１層２０２と、金属２層２０１とを短絡させなくてもよいように、バイアのサイズを設定することによって構成されてもよい。

バイアのサイズに関する設計規則は、半導体製造プロセスによって異なってもよい。例えば、０．１８μｍの相補型金属酸化膜半導体（ＣＭＯＳ）プロセス中の、バイアの設計規則が０．２５μｍに設定された場合、識別キージェネレータ１１０は、バイアのサイズを０．１９μｍに設定し、これにより、金属層間に短絡が発生するかどうかを確率的に決定することを可能にしてもよい。

短絡が発生するかどうかの確率分布に関する、短絡が発生することの理想的な確率は、５０％の確率に一致してもよい。識別キージェネレータ１１０は、５０％の確率分布にできるだけ近く、バイアのサイズを設定することによって構成されてもよい。バイアのサイズの設定において、バイアのサイズは、プロセスに基づく実験によって決定されてもよい。

図３は、一例示的実施形態による、識別キージェネレータの構成を説明するグラフである。

グラフにおいて確認されるように、バイアのサイズが大きくなるにつれて、金属層間に短絡が発生する確率は、１に近付いてもよい。設計規則によって決定される、バイアのサイズは、Ｓｄに一致してもよく、これは、金属層間の短絡を十分に保証する値であってもよい。

Ｓｍは、金属層間に短絡が発生するかどうかの確率が理論的に０．５に一致してもよい、バイアのサイズであってもよい。Ｓｍは、プロセスに基づいて異なる値を有してもよく、同様の値が実験によって見い出されてもよく、しかし、正確なＳｍは、見い出すのが困難な可能性がある。

識別キージェネレータ１１０では、金属層間に短絡が発生するかどうかは、特定の実験に基づいて、所定の許容誤差を有してもよいＳｘ１（図示せず）とＳｘ２（図示せず）との間の範囲内で、０．５に設定されてもよい。ここで、Ｓｘ１及びＳｘ２は、図示されているＳｘに近くてもよく、所定のマージンを有するサイズに一致してもよい。

図４は、本発明の一実施形態による、識別キージェネレータの構成を説明する図である。

本発明の別の実施形態によれば、金属線間に短絡が発生するかどうかが、金属線間の間隔を調節することによって、確率的に決定されてもよい。

金属線間の短絡を回避するために、金属線間の間隔が比較的狭く設定される、グループ４１０では、全てのケースにおいて、金属線間に短絡が発生してもよい。

金属線間の間隔が非常に大きく設定される、グループ４３０では、全てのケースにおいて、金属線間に短絡が発生しなくてもよい。

グループ４２０と同様に、識別キージェネレータ１１０は、金属線のうちの一部が短絡させられてもよく、金属線のうちのその他の部分が短絡させられなくてもよいように、金属線間に短絡が確率的に発生する間隔を設定してもよい。

図５は、一例示的実施形態による、識別キージェネレータ１１０によって識別キーを生成するために、半導体層上に形成されてもよい、接点アレイ又はバイアアレイを示す図である。

図５では、半導体基板上に積層される金属層間に形成される、バイア（このバイアは、幅（又は水平アライメント）の中にＭ個のバイア、縦（又は垂直アライメント）の中にＮ個のバイア、すなわち、合計Ｎ×Ｍ個のバイアを含む）の構成が示されており、Ｍ及びＮは自然数である。

識別キージェネレータ１１０は、Ｎ×Ｍビットの識別キーを、Ｎ×Ｍ個のバイアのそれぞれが、金属層を短絡させる（デジタル値０）か、又は金属層を短絡させない（デジタル値１）かに基づいて生成してもよい。

生成されたＮ×Ｍビットの識別キーは、識別キーリーダ１２０によって読み出されてもよい。

図６は、一例示的実施形態による、識別キージェネレータ１２０の回路の構成を示す図である。

識別キージェネレータ１２０は、基準電圧ＶＤＤとグラウンドとの間の読み出しトランジスタを使用して、デジタル論理値を識別してもよい。

プルダウン回路を含む図６の例では、識別キージェネレータ１１０内の個別のバイアが金属層を短絡させる場合、出力値は０に一致してもよく、個別のバイアが金属層を短絡させない場合、出力値は１に一致し、このようにして、識別キージェネレータ１１０は、識別キーを生成してもよい。プルダウン回路に関する説明は、明らかに、プルアップ回路を含む構成の例に拡張され、従って、ここでは詳細な説明は省略する。

識別キーは、金属線間の短絡を使用する一例示的実施形態において、同様に生成されてもよい。

図６の、識別キージェネレータ１２０の構成の単一の例示的実施形態が、図示され、説明されたが、本開示は、部分的例示的実施形態に限定されるものと解釈されるべきではない。

従って、識別キージェネレータ１１０内で、金属層間、又は金属線間に短絡が発生するかどうかを判定することによって、デジタル値を生成してもよい構成のケースにおいて、様々な修正及び変形が、本開示の精神、又は本開示の範囲から逸脱することなく行われることが可能である。

識別キージェネレータ１１０によって生成された識別キーは、識別キーリーダ１２０内に伝送され、記憶されてもよい。識別キーリーダ１２０は、生成された識別キーの入力を受信してもよい、かつ、生成された識別キーを記憶してもよい、レジスタ又はフリップフロップ（図示せず）に一致してもよい。

更なる説明がない場合、生成された識別キーを読み出し及び記憶することが可能な、レジスタ又はフリップフロップ、及び、レジスタ又はフリップフロップに類似したその他の構成が、以下では、識別キーリーダ１２０として解釈されてもよい。

図７は、一例示的実施形態による、識別キー処理ユニットによって識別キーを処理するプロセスを説明する図である。

識別キー処理ユニット１３０は、所定の数に基づいて、識別キージェネレータ１１０によって生成されたＮ×Ｍビットのデジタル値をグループ化してもよい。

デジタル値の概念的グループ化が、図７を参照して説明されているが、本発明は、説明される例示的実施形態に限定されない。レジスタ又はフリップフロップを含む識別キーリーダ１２０が、レジスタ又はフリップフロップをグループ化してもよい。これらの例示的実施形態は、当業者が容易に適用することが可能であり、従って、本発明の範囲から逸脱するものと解釈されるべきではない。

図７では、４つのデジタル値が、単一のグループにグループ化されている。

識別処理ユニット１３０は、グループ７１０、及びグループ７２０のそれぞれによって生成される、４ビットのデジタル値を比較してもよい。グループ７１０の４ビットのデジタル値が、グループ７２０の４ビットのデジタル値より大きい場合、グループ７１０及びグループ７２０を代表するデジタル値は、１であると判定されてもよい。

逆に、グループ７１０の４ビットのデジタル値が、グループ７２０の４ビットのデジタル値未満である場合、グループ７１０及びグループ７２０を代表するデジタル値は、０であると判定されてもよい。

また、グループ７２０の４ビットのデジタル値が、グループ７１０の４ビットのデジタル値より大きい場合、代表的デジタル値は、１であると判定されてもよい。

グループ７１０の４ビットのデジタル値と、グループ７２０の４ビットのデジタル値とが等しい場合、代表的デジタル値は、１及び０のうちの１つであると判定されてもよく、又は、判定されなくてもよい。

この手法を使用して、グループ７３０とグループ７４０との比較を使用して代表的デジタル値を生成することによって、及び同様のことによって、生成された識別キーを使用して、識別キーが最終的に決定されてもよい。

上記の説明は、識別キーのランダム性を増加させるために識別キーを処理するプロセスと解釈されてもよい。

識別キージェネレータ１１０では、時には、短絡が発生する比率（デジタル値０）と、短絡が発生しない比率（デジタル値１）とが異なる場合、０と１との間の均衡化が行われない可能性がある。ここで、各ビットに関する、１が生成される確率、及び、０が生成される確率は、５０％とは異なる可能性がある。しかし、２つのグループは同等であるため、２つのグループのうちの一方が、２つのグループのうちの他方より大きなデジタル値を有してもよい確率は、５０％に一致してもよい。従って、０と１との間の確率的均衡化が、上述のプロセスを介して行われてもよい。

最初に生成される識別キーがＮ×Ｍビットに一致する場合、識別キー処理ユニット１３０によって最終的に決定されてもよい識別キーは、Ｎ×Ｍ／８ビットに一致してもよく、なぜなら、新たな１ビットのデジタル値は、８ビットのデジタル値を使用して決定されてもよいからである。

識別キー処理ユニット１３０によって識別キーをグループ化するプロセス、又は処理するプロセスに関する、上記の説明は、例示的実施形態に限定されず、デジタル値０とデジタル値１との間の均衡化を維持するために識別キーを処理するプロセスに対する、様々な修正及び変形が、本開示の精神、又は本開示の範囲から逸脱することなく行われることが可能である。

識別キージェネレータ１１０によって生成された、かつ、識別キー処理ユニット１３０によって決定された、新たな識別キーは、ランダム性を有してもよく、かつ、理論的には一旦生成されたら継続的に不変であってもよい、信頼性のある値となってもよい。

本発明の実施形態によれば、時間の流れによって不変であってもよい、乱数の特性を有する、信頼性のある識別キーが、比較的低い製造コストで容易に製造されることが可能である。

ランダムな識別キーが、半導体製造プロセス中に生成されてもよく、識別キーは、製造プロセスが完了した後、不変であってもよく、従って、従来の手法における、識別キーを不揮発性メモリに外部から入力するプロセスは、不要であってもよい。従って、識別キーを外部から入力する、及び出力するプロセスは存在せず、半導体チップの設計図が漏洩した場合、識別キーは、製造プロセス中の、物理的特性の差に基づいて生成されてもよく、複製不可能であり、非常に優れたセキュリティを有する。また、不揮発性メモリの製造プロセスが不要であるため、製造コストが減少する可能性がある。

図８は、一例示的実施形態による、識別キーを生成する方法を示す図である。

動作８１０において、識別キージェネレータ１１０は、識別キーを生成してもよい。

識別キージェネレータ１１０は、半導体製造プロセス中に生成されるノード間に短絡が発生するかどうかにおける、ランダム性を有するように構成されてもよく、また、ノード間に短絡が発生するかどうかの特性は、物理的に不変であってもよく、従って、識別キーは、一旦生成されたら不変であってもよい。

識別キージェネレータ１１０は、半導体製造プロセス中に生成される導電層の間に形成されてもよい接点又はバイアの間に、短絡が発生するかどうかに基づいて、識別キーを生成してもよい。接点のサイズ、又はバイアのサイズの設定は、図２及び図３を参照して上述した通りである。

識別キージェネレータ１１０は、導電線のうちの一部が短絡し、導電線のうちのその他の部分が短絡しないように、半導体製造プロセス中に、導電線間の間隔を調節してもよく、これにより、ランダム性を有する識別キーを生成する。この実施形態は、図４〜図６を参照して上述した通りである。

動作８２０において、識別キーリーダ１２０は、生成された識別キーを、レジスタ又はフリップフロップを使用して記憶してもよい。識別キーの生成、及び識別キーの読み出しにおいて、接点又はバイアが導電層又は導電線を短絡させるかどうかは、読み出しトランジスタを使用して識別されてもよく、これは、図６を参照して説明した通りである。

動作８３０において、識別キー処理ユニット１３０は、識別キージェネレータ１１０によって生成された識別キーを処理し、このようにして、ランダム性を保証してもよい。

識別キーを処理するプロセスは、図７を参照して上述した通りである。

本発明の上述の例示的実施形態は、コンピュータによって実施される様々な動作を実行するためのプログラム命令を含む、非一時的な（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ）コンピュータ読み取り可能媒体内に記録されてもよい。媒体は、また、データファイル、データ構造などを、単独で、又はプログラム命令と組み合わせて含んでもよい。非一時的なコンピュータ読み取り可能媒体の例は、磁気媒体（ハードディスク、フロッピーディスク、及び磁気テープなど）、光媒体（ＣＤ ＲＯＭディスク、及びＤＶＤなど）、光磁気媒体（光ディスクなど）、及びプログラム命令を記憶及び実行するように特に構成されたハードウェア装置（読み取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリなど）を含む。プログラム命令の例は、コンパイラによって生成されるものなどの、機械コード、及び、コンピュータによってインタープリタを使用して実行されてもよい高水準コードを含む、ファイルの、両方を含む。説明されたハードウェア装置は、本発明の上述の例示的実施形態の動作を実行するための、１つ以上のソフトウェアモジュールとして働くように構成されてもよく、又は、その逆であってもよい。

本発明のいくつかの例示的実施形態について図示し、説明したが、本開示は、説明された例示的実施形態に限定されない。代わりに、これらの例示的実施形態に対して、本発明の原理及び精神から逸脱することなく、変更が行われてもよく、本発明の範囲は、特許請求の範囲、及びその均等物によって規定される、ということが、当業者によって理解されるであろう。

Claims (19)

1. 識別キーを生成する装置であって、前記装置は、
   半導体製造プロセス中に提供される設計規則に意図的に違反することによる、回路を構成するノード間に発生する短絡の確率的決定によって、識別キーを生成するための、識別キージェネレータであって、Ｎユニット構成のそれぞれのユニットが、一対の導電層を接続する単一の接点又は単一のバイアを使用して１ビットのデジタル値を生成することにより、Ｎビットの識別キーを生成する、前記識別キージェネレータと、
   前記回路を構成する前記ノード間に短絡が発生するかどうかを読み出すことによって、前記識別キーを読み出すための、識別キーリーダと、
   前記識別キーリーダによって読み出されたＮビットのデジタル値の入力を受信し、Ｎビットのデジタル値を、ｋビットに基づいてグループ化し、複数のグループ化されたグループの中の、第１のグループと第２のグループとを比較し、前記第１のグループ内に含まれるｋ個のデジタルビットを含む値が、前記第２のグループ内に含まれるｋ個のデジタルビットを含む値より大きい場合、前記第１のグループと前記第２のグループとを代表するデジタル値が１であると判定することによって、前記識別キーを処理する識別キー処理ユニットと、を備え、
   ｋ及びＮは自然数である、装置。
2. 前記回路を構成する前記ノードは、半導体の前記導電層に一致し、
   前記識別キージェネレータは、前記半導体の前記導電層間に形成される前記接点又は前記バイアが、前記導電層を短絡させるかどうかに基づいて、前記識別キーを生成する、請求項１に記載の装置。
3. 前記識別キーリーダは、前記接点又は前記バイアが前記導電層を短絡させるかどうかを読み出すことによって、前記識別キーを読み出す、請求項２に記載の装置。
4. 前記半導体の前記導電層間に形成される前記接点又は前記バイアは、半導体製造プロセス中に提供される設計規則によって決定されるサイズより小さいように構成される、請求項２に記載の装置。
5. 前記識別キージェネレータは、前記半導体の前記導電層間に形成される前記接点又は前記バイアが前記導電層を短絡させる確率と、前記接点又は前記バイアが前記導電層を短絡させない確率との間の差を、所定の誤差範囲内であるようにさせる、前記接点又は前記バイアのサイズを有する、請求項２に記載の装置。
6. 前記第１のグループ内に含まれる前記ｋ個のデジタルビットを含む前記値が、前記第２のグループ内に含まれる前記ｋ個のデジタルビットを含む前記値と等しい場合、前記識別キー処理ユニットは、設定に基づいて選択的に、前記第１のグループと前記第２のグループとを代表する前記デジタル値を、１及び０のうちの一方であると判定する、あるいは、前記第１のグループ又は前記第２のグループを代表する前記デジタル値を判定しない、請求項１に記載の装置。
7. 識別キーを生成する装置であって、前記装置は、
   半導体の導電層間の間隔を有する、前記半導体の前記導電層間に発生する短絡の確率に基づいて、識別キーを生成する、識別キージェネレータであって、同じ間隔を有するＮ対の導電層を有し、前記導電層の前記Ｎ対のそれぞれが、前記導電層間に短絡が発生するかどうかに基づいて１ビットのデジタル値を生成することにより、Ｎビットの識別キーを生成する、前記識別キージェネレータと、
   前記導電層間に短絡が発生するかどうかを読み出すことによって、前記識別キーを読み出すための、識別キーリーダと、
   前記識別キーリーダによって読み出されたＮビットのデジタル値の入力を受信し、Ｎビットのデジタル値を、ｋユニットに基づいてグループ化し、複数のグループ化されたグループの中の、第１のグループと第２のグループとを比較し、前記第１のグループ内に含まれるｋ個のデジタルビットを含む値が、前記第２のグループ内に含まれるｋ個のデジタルビットを含む値より大きい場合、前記第１のグループと前記第２のグループとを代表するデジタル値が１であると判定することによって、前記識別キーを処理する識別キー処理ユニットと、
   を備え、ここで、ｋ及びＮは自然数であり、前記半導体の前記導電層間の前記間隔は、半導体製造プロセス中に提供される設計規則に違反するサイズに設定される、装置。
8. 前記識別キージェネレータは、前記半導体の前記導電層間に短絡が発生する確率と、前記半導体の前記導電層間に短絡が発生しない確率との間の差を、所定の誤差範囲内であるようにさせる、前記半導体の前記導電層間の前記間隔を有する、請求項７に記載の装置。
9. 前記第１のグループ内に含まれる前記ｋ個のデジタルビットを含む前記値が、前記第２のグループ内に含まれる前記ｋ個のデジタルビットを含む前記値と等しい場合、前記識別キー処理ユニットは、設定に基づいて選択的に、前記第１のグループと前記第２のグループとを代表する前記デジタル値を、１及び０のうちの一方であると判定する、あるいは、前記第１のグループ又は前記第２のグループを代表する前記デジタル値を判定しない、請求項７に記載の装置。
10. 識別キーを生成する方法であって、前記方法は、
    半導体プロセス中に提供される設計規則に意図的に反することによる、回路を構成するノード間に発生する短絡の確率の確率的決定によって、識別キーを生成することであって、前記識別キーの生成は、Ｎユニット構成のそれぞれのユニットが、単一対の導電層を接続するための単一の接点又は単一のバイアを使用して１ビットのデジタル値を生成することにより、Ｎビットの識別キーを生成することと、
    前記回路を構成する前記ノード間に短絡が発生するかどうかを読み出すことによって、前記識別キーを読み出すことと、
    前記識別キーの読み出しにおいて読み出されたＮビットのデジタル値の入力を受信し、Ｎビットのデジタル値を、ｋユニットに基づいてグループ化し、複数のグループ化されたグループの中の、第１のグループと第２のグループとを比較し、前記第１のグループ内に含まれるｋ個のデジタルビットを含む値が、前記第２のグループ内に含まれるｋ個のデジタルビットを含む値より大きい場合、前記第１のグループと前記第２のグループとを代表するデジタル値が１であると判定することによって、前記識別キーを処理することと
    を含み、ｋ及びＮは自然数である、方法。
11. 前記回路を構成する前記ノードは、半導体の前記導電層に一致し、
    前記識別キーの生成は、前記半導体の前記導電層間に形成される前記接点又は前記バイアが、前記導電層を短絡させるかどうかに基づいて、前記識別キーを生成する、請求項１０に記載の方法。
12. 前記識別キーの読み出しは、前記接点又は前記バイアが前記導電層を短絡させるかどうかを読み出すことを含む、請求項１１に記載の方法。
13. 前記半導体の前記導電層間に形成される前記接点又は前記バイアは、半導体製造プロセス中に提供される設計規則によって決定されるサイズ未満であるように構成される、請求項１１に記載の方法。
14. 前記識別キーの前記生成は、前記半導体の前記導電層間に形成される前記接点又は前記バイアが前記導電層を短絡させる確率と、前記接点又は前記バイアが前記導電層を短絡させない確率との間の差を、所定の誤差範囲内であるようにさせる、前記接点又は前記バイアのサイズを設定する、請求項１１に記載の方法。
15. 前記第１のグループ内に含まれる前記ｋ個のデジタルビットを含む前記値が、前記第２のグループ内に含まれる前記ｋ個のデジタルビットを含む前記値と等しい場合、前記識別キーの処理は、設定に基づいて選択的に、前記第１のグループと前記第２のグループとを代表する前記デジタル値を、１及び０のうちの一方であると判定する、あるいは、前記第１のグループ又は前記第２のグループを代表する前記デジタル値を判定しない、請求項１０に記載の方法。
16. 識別キーを生成する方法であって、前記方法は、
    半導体の導電層間の間隔を有する、かつ、前記半導体の前記導電層間に発生する短絡の確率に基づく、識別キーを生成することであって、同じ間隔を有するＮ対の導電層を使用し、前記導電層の前記Ｎ対のそれぞれが、短絡が発生するかどうかに基づいて１ビットのデジタル値を生成することにより、Ｎビットの識別キーを生成することと、
    前記導電層間に短絡が発生するかどうかを読み出すことによって、識別キーを読み出すことと、
    前記識別キーの読み出しにおいて読み出されたＮビットのデジタル値の入力を受信し、Ｎビットのデジタル値を、ｋユニットに基づいてグループ化し、複数のグループ化されたグループの中の、第１のグループと第２のグループとを比較し、前記第１のグループ内に含まれるｋ個のデジタルビットを含む値が、前記第２のグループ内に含まれるｋ個のデジタルビットを含む値より大きい場合、前記第１のグループと前記第２のグループとを代表するデジタル値が１であると判定することによって、前記識別キーを処理することと
    を含み、ここで、ｋ及びＮは自然数であり、前記半導体の前記導電層間の前記間隔は、半導体製造プロセス中に提供される設計規則に反するサイズに設定される、方法。
17. 前記識別キーの生成は、前記半導体の前記導電層間に短絡が発生する確率と、前記半導体の前記導電層間に短絡が発生しない確率との間の差を、所定の誤差範囲内であるようにさせる、前記半導体の前記導電層間の前記間隔を設定する、請求項１６に記載の方法。
18. 前記第１のグループ内に含まれる前記ｋ個のデジタルビットを含む前記値が、前記第２のグループ内に含まれる前記ｋ個のデジタルビットを含む前記値と等しい場合、前記識別キーの処理は、設定に基づいて選択的に、前記第１のグループと前記第２のグループとを代表する前記デジタル値を、１及び０のうちの一方であると判定する、あるいは、前記第１のグループ又は前記第２のグループを代表する前記デジタル値を判定しない、請求項１６に記載の方法。
19. コンピュータを、請求項１〜９のいずれか一項に記載の装置の前記識別キー処理ユニットとして機能させるプログラム。