JP2017139757A - 半導体チップの冗長アドレスを用いたチップ認証の物理的な複製防止機能（ｐｃｉｄ） - Google Patents

半導体チップの冗長アドレスを用いたチップ認証の物理的な複製防止機能（ｐｃｉｄ） Download PDF

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Abstract

【課題】半導体チップ間のＰＣＩＤ通信機能において、より偽造やネットワークへの介入リスクの少ない認証方法を提案する。また、従来技術における、個体差が小さく、不安定で、温度変化に弱いなどの難しさや、ＰＣＩＤ用のセルや回路の追加による追加費用が発生するなどの問題をすべて解決する。
【解決手段】半導体チップはモジュラー領域およびテスト回路を含み、前記モジュラー領域はそれぞれ冗長ビット線を含むメモリセルアレイと少なくとも冗長アドレスを記録する周辺メモリからなる複数のモジュラーエリアを含む。テスト回路は半導体チップに固有の冗長アドレスを取得する。冗長アドレスの分布はモジュラー領域内のモジュラーエリアの一部あるいは全部に関連してランダムに形成される。テスト回路は物理チップ認証計測装置から受け取る指定コードに応じて半導体チップに固有な物理的特徴から生成した乱数を出力する。
【選択図】図１

Description

本発明は、一般に半導体装置に関するものであり、より正確には物理的チップ認証測定装置を使った半導体装置に関するものである。
個人情報や、企業や政府の機密情報等を扱う情報管理システム、無数の産業機器を運用する生産設備の管理システム、軍事施設内部の情報通信システムなどのシステムを保守するには高度なセキュリティーが要求される。このような場合、ネットワークを外部から遮断することがある。しかしながら、施設内部で使用されている装置やその装置の制御プログラム（ＰＬＣ）の更新や、一連のメンテナンス作業などが必要なことから、外部との接触を完全に遮断することは不可能である。高度な暗号技術を利用したセキュリティー技術の強化はもちろん必要であるが、一番難しいのは施設内のすべての設備を常に最新のセキュリティー技術で管理することである。それができていないため、いつバックドアを開かれ、いつ情報が漏洩したのかさえ気がつかない場合が多々あると考えられている。実際にこのような施設内部からの情報漏洩や、施設内部でのウイルス感染例が報告されている。
閉ざされたネットワークにおいては、セキュリティーのために外部接触させないことが逆にシステムの更新を遅らせ、セキュリティーに対して脆弱になるケースが往々に発生している。また特殊な装置などにおいては、システムの更新が出来なくなってしまっているケースも多い。さらに施設内のすべての設備・機器に完全に対応するためには人的作業が膨大になり、対策費用が高騰する原因にもなる。
装置間のネットワークの基本単位は、ＩＣチップ（半導体チップ）である。そこで人が指紋や網膜などの生体情報を用いて個人認証を行うのと同様に、半導体チップにおいても一つ一つ異なる物理特性を用いて偽造を防止しようという技術が数多く提案されている。これらは物理的なチップ認証（Physical-Chip-Identification）（以下、ＰＣＩＤと云う）と呼ばれている。従来からセキュリティーに用いられているＩＤや暗号鍵などのデジタルデータは、複製防止機能が破られればコピーされるという危険性を常に伴っていたが、ＰＣＩＤを用いればデジタルデータのコピーを極めて困難にすることが出来る。一般にＰＣＩＤはネットワークの攻撃者に対し、ネットワークの保守者に十分なアドバンテージを与えるために非常に有効であると考えられる。
半導体チップを認証するＰＣＩＤ計測装置の活用方法が数多く提案されている。しかしながら、そのほとんどが半導体チップの物理特性をモニターして乱数を発生することを主眼としたものである。本来はネットワーク上での使用方法を鑑みてセキュリティシステムを構築するものでなければならない。例えば、ある半導体チップが他のチップの認証を偽造した場合、この偽造チップがネットワーク上のチップ間に介在すれば、半導体チップ固有の物理乱数を用いたとしても複製防止機能は破られる。
半導体チップの物理特性でＰＣＩＤのための乱数を発生させる方法は、大きく分けて２種類存在する。一方は回路のばらつきを利用した回路ＰＣＩＤであり、もう一方は回路以外の微細構造のばらつきを応用したもの（製造ＰＣＩＤ）（特許文献１参照）である。回路ＰＣＩＤは、更に、回路の配線遅延を利用するもの（遅延ＰＣＩＤ）（特許文献２参照）と、回路のメタスタビリティを利用するもの（メタスタビリティＰＣＩＤ）（特許文献３参照）に分かれる。遅延ＰＣＩＤとは、ＩＣ内で同様の設計仕様で集積化された複数の回路の動作時間に関する制御不能なばらつきを利用するものである。利用される回路の代表例は、アービター回路、グリッチ回路、リング発振回路などである。メタスタビリティＰＣＩＤで使用される回路は、主にスタティックランダムアクセスメモリ（以下、ＳＲＡＭと云う）とラッチ回路（バタフライＰＣＩＤ）である。回路ＰＣＩＤの共通の弱点は、出力が不安定であり、温度などの外部環境に影響されやすく、フォールト攻撃に弱いことである。さらに、遅延ＰＵＦでは個体差が小さいことも付け加えられる。いずれにしろ、増幅回路や温度センサー回路などを追加する必要があり、設計への負荷が高くなる。よってＰＣＩＤデータの長さへの制限が大きくなり、ＰＣＩＤデータそのものが短くなる。こうして、たとえ出力がランダムであっても、認証付けられるチップの数が制限される。これは、すべての物がネット接続するインターネット・オブ・シングス（Internet-of-Things）（以下、ＩｏＴと云う）では使えないことを意味している。製造ＰＣＩＤは、意図的に集積化された層間ビアの製造ばらつきに起因するランダムな断線などが利用される。しかしながら、従来の半導体製品に含まれない特殊な構造を集積化する必要があり、製造工程への負荷が大きく、やはりＩｏＴ全般に向けて普及するにはハードルが高いと言える。良く似たものに、あらかじめチップに増設するヒューズなどのメモリセル領域に、半導体チップ固有の物理乱数データを書き込んで置くもの（特許文献４参照）がある。やはり、チップ上に余計なメモリセル領域を増設しなければならないので、チップコストが上昇するという問題がある。
特開２０１５−２０１８８４号公報 国際公開ＷＯ２０１１１１８５４８Ａ１ 特開２０１３−１３１８６８号公報 特表２０１４−５２２１３４
http://www.nikkei.com/article/DGXMZO96095160U6A110C1000000/ Fatemeh Tehranipoor, "DRAM based Intrinsic Physical Unclonable Functions for System Level Security", in IEEE 2015
本発明は、半導体チップ間のＰＣＩＤ通信機能において、より偽造やネットワークへの介入リスクの少ない認証方法を提案することを目的とする。
本発明はまた、従来のＰＣＩＤ技術における、個体差が小さく、不安定で、温度変化に弱いなどの難しさや、ＰＣＩＤ用のセルや回路の追加による追加費用が発生するなどの問題をすべて解決することを目的とする。
本発明の一実施態様として、半導体チップを含む半導体装置を考える。前記半導体チップは、モジュラー領域とテスト回路を含む。前記モジュラー領域は、冗長ビット線を含むメモリセルアレイの一つと少なくとも冗長アドレスを記録する周辺メモリとをそれぞれ含む複数のモジュラーエリアに細分化される。前記テスト回路は、前記半導体チップに固有の冗長アドレスを取得するための回路である。前記冗長アドレスは、ＰＣＩＤ計測装置から受け取る指定コードに従って、前記モジュラー領域の前記モジュラーエリアの一部、あるいは、すべてに関して乱雑に形成される。前記テスト回路は、前記半導体チップに固有の物理的乱雑さから生成された乱数を出力する。
前記半導体チップは、更に、デジタルコード生成回路を含む。前記デジタルコード生成回路は、特定の方法に従って前記乱数を使うことによって、認証コードを出力する。
前記テスト回路は、デジタルコード生成回路が出力認証コードを生成するために、前記乱数と入力認証コードを合成する。前記入力認証コードは、前記ＰＣＩＤ計測装置から受信する。
前記デジタルコード生成回路は、前記半導体チップ内部の組み込み回路であり、プログラム可変である。
前記デジタルコード生成回路は、前記乱数に従って、前記出力認証コードを生成する。前記出力認証コードは、前記ＰＣＩＤ計測装置に送付される。
前記モジュラーエリアは、一つの半導体メモリエリアである。
前記乱数を生成する前記モジュラーエリアは、一つの半導体メモリエリアである。
本発明の別の実施態様は、前記半導体チップを含む半導体装置に関する。前記半導体チップは、通常パッケージ化されている。前記出力認証コードは、前記パッケージの出力認証として使用される。
本発明の更に別の実施態様は、ＰＣＩＤ計測装置を用いる半導体チップの認証方法に関する。前記認証方法では、まず前記ＰＣＩＤ計測装置が前記半導体チップに指定コードを送付し、前記半導体チップが出力認証コードを出力し、前記ＰＣＩＤ計測装置が前記出力認証コードを受信して前記半導体チップを認証する。
本発明のまた更に別の実施態様は、ＰＣＩＤ計測装置を用いる半導体チップの認証方法に関する。前記認証方法では、まず前記ＰＣＩＤ計測装置が前記半導体チップに指定コードと入力コードを送付し、前記半導体チップが出力認証コードを出力し、前記ＰＣＩＤ計測装置が前記出力認証コードを受信して前記半導体チップを認証する。
本願発明は、以下図面を用いて詳細に説明することによってよりよく理解されるであろう。ただし、下記図面は単に説明するためのものであり、本願発明の範囲を制限するものではない。
図１は、本発明のＰＣＩＤ計測装置と被認証チップに関して、入力認証コードから出力認証コードを生成する方法の一例を示す図である。 図２は、本発明のＰＣＩＤ計測装置と被認証チップに関して、入力認証コードから出力認証コードを生成する方法の一例を示す図である。 図３は、本発明のＰＣＩＤ計測装置と被認証チップに関して、入力認証コードから出力認証コードを生成する方法の一例を示す図である。 図４は、本発明のＰＣＩＤ計測装置と被認証チップに関して、入力認証コードから出力認証コードを生成する方法の一例を示す図である。 図５は、本発明のＰＣＩＤ計測装置と被認証チップに関して、入力認証コードから出力認証コードを生成する方法の一例を示す図である。 図６は、ＰＣＩＤ計測装置とＰＣＩＤを搭載するデバイス（ＰＣＩＤデバイス）によるネットワークの一例を示す図である。 図７は、ＰＣＩＤ計測装置とＰＣＩＤを搭載するデバイス（ＰＣＩＤデバイス）によるネットワークの一例を示す図である。 図８は、ＳｉＰの一例を示す図である。 図９は、ＤＲＡＭ内蔵プロセッサの一例を示す図である。 図１０は、ＤＲＡＭ内蔵プロセッサの一例を示す図である。 図１１は、ＤＲＡＭメモリセルの全ビット線アドレスを縦に積層し、使用済みビット線の冗長アドレスを黒とした一例を示す図である。 図１２は、全冗長ビット線アドレスを縦に積層し、使用済みビット線の冗長アドレスを黒とした一例を示す図である。 図１３は、図１および式１に対応する関数の実施例を示す図である。 図１４は、図２および式２に対応する関数の実施例を示す図である。 図１５は、図３および式３に対応する関数の実施例を示す図である。 図１６は、図４および式４に対応する関数の実施例を示す図である。 図１７は、図５および式５に対応する関数の実施例を示す図である。
添付の図面において、同一番号は同じあるいは同等の部位を差す。更に、以下の説明において、「第一の」、「第二の」、「第三の」、「第四の」、「内部の」、「外部の」、「上部の」、「底部の」、「前部の」、「後部の」、あるいはこれらと同様の語句が用いられる場合、これらの語句は、図面を見る人に見えるように図面に現れる構造のみに言及するものとし、本願発明の説明に役立たせることのみを目的に使用される。
以下、本発明に係る実施例について図面を参照して説明する。なお以下において、半導体チップに固有な物理特性から発生された乱数の一例として、ＤＲＡＭのビット線の冗長アドレスを用いて説明するが、本発明はそれに限定するものでなく、ワード線や電源調整など、メモリエリアの周辺に設置されるヒューズなどを使っているもの全て、あるいは、ヒューズなどを使用している半導体全てを対象とするものである。また、本明細書の説明において開示された実施形態は１つの例であって、これに限定されるものではない。
本発明の第一の実施例について、以下、説明する。図１は、ＰＣＩＤ計測装置が被認証チップを認証する際に入力認証コードから出力認証コードを認証する認証手続きの流れを示す図である。まず、認証される半導体装置は少なくとも被認証チップを含むものとする。次に、前記被認証チップは、複数のモジュラーエリアで構成されるモジュラー領域からなる。各モジュラーエリアは、少なくとも、一つのメモリセルアレイ（ＤＲＡＭなど）と一つの周辺メモリエリア（ヒューズメモリエリア等）を含む。前記メモリセルアレイは、冗長ビット線を含む。前記周辺メモリエリアは、冗長アドレスおよびその他メモリ制御に必要なコード（電圧制御コードなど）を含む。前記周辺メモリエリアは、例えば、フューズメモリである。被認証チップは、例えば、ＤＲＡＭのビット線冗長アドレスを測定するテスト回路を有する。
また、被認証チップは、例えば、前記入力認証コード及びＤＲＡＭのビット線冗長アドレスから前記出力認証コードを出力する、「ｍｏｄｆ」と表記されるデジタルコード生成回路を含んでも良い。ＰＣＩＤ計測装置は、前記冗長アドレスを取得するために、冗長アドレス取得特殊テストモード｛Ｔ(ａ)｝と入力認証コード｛Ｃ(ｉ)｝を前記被認証チップに送る。｛Ｃ(ｉ)｝は、引数として可変チップ認識コード｛ｉ｝を持つ。｛Ｔ(ａ)｝は、ビット線冗長アドレスの読み取り領域や読み取りモードなどの指定コード｛ａ｝を引数として持つ。テスト回路は、モジュラーエリアの一部あるいは全部に関連して乱雑に生成した冗長アドレスのデータを読み取り、読み取り結果｛Ｒ(ａ)｝を前記デジタルコード生成回路（ｍｏｄｆ）へ送付する。ここで、｛Ｒ(ａ)｝は、指定コード｛ａ｝に従って被認証チップに固有の物理的特性から生成した乱数を出力するものである。前記デジタルコード生成回路（ｍｏｄｆ）は、ある特定の方法に従って出力認証コード｛Ｄ(ｉ,ａ)｝を作成する。この特定の方法とは、次式１に従って｛Ｃ(ｉ)｝と｛Ｒ(ａ)｝を合成することである。合成された｛Ｄ(ｉ,ａ)｝は、前記ＰＣＩＤ計測装置に送信される。こうして、前記ＰＣＩＤ計測装置は、｛ａ｝と｛Ｃ(ｉ)｝と｛Ｄ(ｉ,ａ)｝をチェックすることによって被認証チップの認証を行う。

Ｄ(ｉ,ａ) ＝ ｍｏｄｆ (Ｃ(ｉ) + Ｒ(ａ) ) ------- 式１
図１３は、図１における式１の実施例を示す。なおこれらの図は実施形態の一例に過ぎず、本発明の本質はこれに限定されるものではない。
次に、本発明の第二の実施例を説明する。図２は、ＰＣＩＤ計測装置が被認証チップを認証する際に入力認証コードから出力認証コードを認証する認証手続きの流れを示す図である。被認証チップは、例えば、ＤＲＡＭのビット線冗長アドレスを測定するテスト回路を有する。また被認証チップは、例えば、ＤＲＡＭのビット線冗長アドレスと入力認証コードから出力認証コードを出力するデジタルコード生成回路（ｍｏｄｖ）を有する。ただし、このデジタルコード生成回路（ｍｏｄｖ）のプログラムは変更可能である。
前記ＰＣＩＤ計測装置は、前記冗長アドレスを取得するため、冗長アドレス取得特殊テストモード｛Ｔ(ａ)｝と入力認証コード｛Ｃ(ｉ)｝を認証チップに送信する。｛Ｃ(ｉ)｝は、可変チップ認識コード｛ｉ｝を引数として持つ。｛Ｔ(ａ)｝は、ビット線冗長アドレスの読み取り領域や読み取りモードなどの指定コード｛ａ｝を引数として持つ。テスト回路は冗長アドレスのデータを読み取り、読み取り結果｛Ｒ(ａ)｝をデジタルコード生成回路（ｍｏｄｖ）へ送付する。ここで、｛Ｒ(ａ)｝は、被認証チップに固有の物理的特性から生成する乱数を、指定コード｛ａ｝に従って出力するものである。デジタルコード生成回路（ｍｏｄｖ）は、次式２に従って、｛Ｃ(ｉ)｝と｛Ｒ(ａ)｝から出力認証コード｛Ｄ(ｉ,ａ)｝を生成し、ＰＣＩＤ計測装置へ送信する。ＰＣＩＤ証測定装置は、｛ａ｝と｛Ｃ(ｉ)｝と｛Ｄ(ｉ,ａ)｝をチェックすることによって被認証チップの認証を行う。

Ｄ(ｉ,ａ) ＝ ｍｏｄｖ (Ｃ(ｉ) + Ｒ(ａ) ) ------- 式２
図１４は、図２における式２の実施例を示す。なおこれらの図面は実施形態の一例に過ぎず、本発明の本質はこれに限定されるものではない。
以下、本発明の第三の実施例を説明する。図３は、ＰＣＩＤ計測装置が被認証チップを認証する際に入力認証コードから出力認証コードを認証する認証手続きの流れを示す図である。被認証チップは、例えば、ＤＲＡＭのビット線冗長アドレスを測定するテスト回路を有する。また被認証チップは、例えば、ＤＲＡＭのビット線冗長アドレスと入力認証コードから出力認証コードを出力するデジタルコード生成回路（ｍｏｄｆ）を有する。
ＰＣＩＤ計測装置は、前記冗長アドレスを取得するために、冗長アドレス取得特殊テストモード｛Ｔ(ａ)｝を前記被認証チップに送信する。前記｛Ｔ(ａ)｝は、ビット線冗長アドレスの読み取り領域や読み取りモードなどの指定コード｛ａ｝を引数として持つ。前記指定コード｛ａ｝は入力認証コードの役割も兼ねる。前記テスト回路は冗長アドレスのデータを読み取り、読み取り結果｛Ｒ(ａ)｝を前記デジタルコード生成回路（ｍｏｄｆ）へ送付する。ここで、｛Ｒ(ａ)｝は、被認証チップに固有の物理的特性から生成する乱数を、前記指定コード｛ａ｝に従って出力するものである。前記デジタルコード生成回路（ｍｏｄｆ）は、次式３に従って、｛Ｒ(ａ)｝から出力認証コード｛Ｄ(ａ)｝を生成し、ＰＣＩＤ計測装置へ送信する。前記ＰＣＩＤ計測装置は、｛ａ｝と｛Ｄ(ａ)｝をチェックすることによって被認証チップの認証を行う。

Ｄ(ａ) ＝ ｍｏｄｆ (Ｒ(ａ) ) ------- 式３
図１５は、図３における式３の実施例を示す。なおこれらの図面は実施形態の一例に過ぎず、本発明の本質はこれに限定されるものではない。
以下、本発明の第四の実施例について説明する。図４は、ＰＣＩＤ計測装置が被認証チップを認証する際に入力認証コードから出力認証コードを認証する認証手続きの流れを示す図である。被認証チップは、例えば、ＤＲＡＭのビット線冗長アドレスを測定するテスト回路を有する。また被認証チップは、例えば、ＤＲＡＭのビット線冗長アドレスと入力認証コードから出力認証コードを出力するデジタルコード生成回路（ｍｏｄｖ）を有する。このデジタルコード生成回路（ｍｏｄｖ）のプログラムは変更可能とする。
前記ＰＣＩＤ計測装置は、前記冗長アドレスを取得するため、冗長アドレス取得特殊テストモード｛Ｔ(ａ)｝を前記被認証チップに送信する。前記｛Ｔ(ａ)｝は、ビット線冗長アドレスの読み取り領域や読み取りモードなどの指定コード｛ａ｝を引数として持つ。前記コード｛ａ｝は入力認証コードの役割も兼ねる。前記テスト回路は、冗長アドレスのデータを読み取り、読み取り結果｛Ｒ(ａ)｝を前記デジタルコード生成回路（ｍｏｄｖ）へ送付する。ここで、｛Ｒ(ａ)｝は、被認証チップに固有の物理的特性から生成する乱数を、前記指定コード｛ａ｝に従って出力するものである。前記デジタルコード生成回路（ｍｏｄｖ）は、次式４に従って、前記｛Ｒ(ａ)｝から出力認証コード｛Ｄ(ａ)｝を作成し、ＰＣＩＤ計測装置へ送信する。前記ＰＣＩＤ計測装置は、｛ａ｝と｛Ｄ(ａ)｝をチェックすることによって前記被認証チップの認証を行う。

Ｄ(ａ) ＝ ｍｏｄｖ (Ｒ(ａ) ) ------- 式４
図１６は、図４における式４の実施例を示す。なおこれらの図面は、実施形態の一例に過ぎず、本発明はこれに限定されるものではない。
以下、本発明の第五の実施例について説明する。図５は、ＰＣＩＤ計測装置が被認証チップを認証する際に入力認証コードから出力認証コードを認証する認証手続きの流れを示す図である。前記被認証チップは、例えば、ＤＲＡＭのビット線冗長アドレスを測定するテスト回路を有する。
前記ＰＣＩＤ計測装置は、前記冗長アドレスを取得するため、冗長アドレス取得特殊テストモード｛Ｔ(ａ)｝を前記被認証チップに送信する。前記｛Ｔ(ａ)｝は、ビット線冗長アドレスの読み取り領域や読み取りモードなどの指定コード｛ａ｝を引数として含む。前記指定コード｛ａ｝は入力認証コードの役割も兼ねる。前記テスト回路は冗長アドレスのデータを読み取り、次式５に従って読み取り結果｛Ｒ(ａ)｝を出力認証コード｛Ｄ(ａ)｝としてＰＣＩＤ計測装置へ送信する。前記ＰＣＩＤ計測装置は、｛ａ｝と｛Ｄ(ａ)｝をチェックすることによって、前記被認証チップの認証を行う。

Ｄ(ａ) ＝ Ｒ(ａ) ------- 式５
図１７は、図５における式５の実施例を示す。なおこれらの図面は実施形態の一例に過ぎず、本発明願の本質はこれに限定されるものではない
以下、本発明の第六の実施例について説明する。一例として、図６に示すように、本実施例は、複数の被認証チップ（ＰＣＩＤ装置含む）がＰＣＩＤ計測装置に接続することを特徴とするネットワークである。一つのＰＣＩＤ計測装置に接続する被認証チップの数は無制限である。また、ＰＣＩＤ計測装置は、特別に安全に管理運営される。
以下、本発明の第七の実施例について説明する。一例として、図７に示すように、本実施例は、複数の被認証チップが一つのＰＣＩＤ計測装置に接続するネットワークユニットを構成要素とするネットワークであり、各ネットワークユニットを構成する被認証チップの数は無制限であり、各ネットワークユニット間の接続は、各々のＰＣＩＤ計測装置同士の接続により形成されるネットワークである。また、ＰＣＩＤ計測装置は、特別に安全に管理運営される。
以下、本発明の第八の実施例について説明する。図８に示すように、一般に、複数の半導体チップをまとめてパッケージしたＳｉＰ１の中に少なくとも一つのＤＲＡＭチップ４が含まれている。したがって、ＳｉＰ内のＤＲＡＭのビット線冗長アドレスによる個体差は、ＳｉＰチップのＰＣＩＤとみなすことが可能である。更に、パッケージに含まれるチップの組み合わせは多様であり、この図面の通りに限らない。このようなＳｉＰの例として、例えば、プロセッサ２、不揮発メモリ３、ＤＲＡＭ４、アナログユニット５、高周波ユニット６、センサー７がパッケージＳｉＰ１を構成する。
以下、本発明の第九の実施例について説明する。図９に示すように、プロセッサ９以外に内蔵ＤＲＡＭ１０がパッケージ８を構成する場合、内蔵ＤＲＡＭ１０の冗長ビット線アドレスの個体差をパッケージ８内のプロセッサ９のＰＣＩＤとして適用することが可能である。更に、図１０に示すように、内蔵ＤＲＡＭ１４がプロセッサチップ１２に搭載される場合、前記内蔵ＤＲＡＭ１４の冗長アドレスの個体差がプロセッサ１３のＰＣＩＤとなることが可能である。このように前記内蔵ＤＲＡＭ１４を含むプロセッサの例であっても、更に外部ＤＲＡＭ１１を使用することが可能である。
以下、本発明の第十の実施例について説明する。通常ＤＲＡＭセルアレイには予め余分のビット線（冗長ビット線）が含まれている。これは、回復不能のエラーが生じて取り除かなければならなくなったビット線を補償するためのものである。すなわち、取り除かれるビット線のアドレスを前記冗長ビット線のアドレスに割り付け直すためのものである。ここで、再割付に使用される冗長ビット線のアドレスを冗長アドレスという。このように取り除かれたビット線にアクセスすると、対応する冗長アドレスが呼び出される。図１１では、それぞれ水平方向に配置された複数のＤＲＡＭメモリセルが連なる全ビット線１５が垂直方向に積層されている。これらのビット線のアドレスはそれぞれ各行に割り当てられる。そのうちのいくつかには回復不能のエラーが発生して取り除かれることになる。この図では、これら取り除かれるビット線（対応する冗長アドレスに再割付されている）、すなわち、再割付に利用した冗長ビット線１６を黒線で表わしている。黒線の総数は、多数の冗長アドレスが使われていることを表わしている。各メモリセルに通常のアクセスを行う通常アクセスモードではどのアドレスが冗長アドレスに再割付されているのか判別できないが、特殊テストモードを使えば冗長アドレスを判別出来るものとする。こうして図１１から、冗長アドレスの分布がＤＲＡＭチップに特徴的な物理的特性であり、そのＤＲＡＭチップを認証するＰＣＩＤとして使用できることが判る。また、アドレスの一部を人為的にアクセス不能にしたり、あるアドレスを積算したり、あるいは複数の方法を組み合わせることによって、冗長アドレスの分布をスクランブルすることも可能である。結果として、図１１のように、被認証チップに関連してバーコードのようなパターンが形成される。
以下、本発明の第１１の実施例について説明する。図１２に示すように、あるＤＲＡＭチップの全冗長ビット線１７のみが垂直方向に積層する。ただし、取り除かれたビット線への再割付に利用した冗長ビット線１６を黒く塗っている。こうして、多数の冗長ビット線が再割付に使用されていることがわかる。各メモリセルに通常のアクセスを行う通常アクセスモードではどのアドレスが冗長アドレスに再割付されているのかを判別できないが、特殊テストモードを使えば冗長アドレスを判別出来るものとする。こうして図１２から、冗長アドレスの分布がＤＲＡＭチップに特徴的な物理的特性であり、そのＤＲＡＭチップを認証するＰＣＩＤとして使用できることが判る。また、アドレスの一部を人為的にアクセス不能にしたり、あるアドレスを積算したり、あるいは複数の方法を組み合わせることによって、冗長アドレスの分布をスクランブルすることも可能である。結果として、図１２のように、被認証チップに関連してバーコードのようなパターンが形成される。
本発明は、従来の半導体メモリデバイスに存在する冗長アドレスの分布パターンを使用することによって、半導体メモリチップの個体差を判別するＰＣＩＤシステムに関する。このシステムは、半導体メモリチップの所定の領域の冗長ビット線のアドレスのデータを読むための読み出し回路、前記冗長ビット線のアドレスの読み出されたデータから出力認証コードを生成するデジタルコード生成回路等を含む。特に、典型的なメモリデバイスであるＤＲＡＭの場合、再割付されるビット線に対応する冗長アドレスはランダムに生成される。ランダムさの場合の数（情報エントロピー）は非常に大きな数になり、膨大な数に昇る半導体デバイス同士の固体差を判別するのに十分である。更に、冗長アドレスに関するデータを取得するための冗長コードが一つのＤＲＡＭチップから他のＤＲＡＭチップにコピーされる場合、コピーされた冗長コードは、コピー側チップで実際に必要とされる冗長コードとは異なる。このときコピー側ＤＲＡＭチップでは誤動作が起こる。こうして、コピープロテクションも実現できる。さらに、ＤＲＡＭはすでに広く普及しており、内蔵ＤＲＡＭとしてもＳｉＰに広く利用されており、同じパッケージあるいは同じチップにＰＣＩＤを搭載することが出来る。本発明は、低コスト・高信頼性を有するＰＣＩＤを、ヒューズを含む製品、パッケージがヒューズを含む製品、あるいはヒューズを含むデバイスを搭載するチップを含む製品に提供できる。例えば、ＤＲＡＭ、内蔵ＤＲＡＭを含むプロセッサ、ＳｉＰ、ＳＲＡＭ、内蔵ＳＲＡＭ、電界書込み可能ゲートアレイ（ＦＰＧＡ）不揮発性メモリなどである。
本発明では、半導体チップに固有な物理的性質から乱数を生成する半導体チップの物理的性質を読み出すテスト回路が半導体チップあるいはパッケージに組み込まれる。
動作方法を読み出すために、入力認証コード（チャレンジ）に対応してチップに固有の物理的性質から生成した乱数から出力認証コード（レスポンス）を生成するデジタルコード生成回路が、前記テスト回路と共に前記チップあるいはパッケージに組み込まれる。
前記テスト回路およびデジタルコード生成回路をまとめてＰＣＩＤデバイスと呼ぶ。半導体デバイスに既存する冗長アドレスは、半導体チップの固体差を認証するために利用される。
本発明によれば、半導体チップに固有な物理的性質から乱数を読み出すためにチップあるいはパッケージに組み込まれる回路は、チップ内部からデータを読み出すために特別に必要な特殊コマンドがなければきちんと動かない。これも結果としてセキュリティーを強化する。また、出力される乱数は、チップ固有の物理的性質を読み出す領域やパターンを規定することによって特定されない。更に、前記組み込み回路は読み出しのみのために設計されており、その回路領域はメモリセルアレイに比べて無視できるほど小さい。
出力認証コードを生成するために半導体チップあるいはパッケージに組み込まれた回路は、入力認証コード（チャレンジ）に対応してチップに固有の物理的性質から生成する乱数から不特定の出力認証コード（レスポンス）を生成する。出力認証コードを生成するプログラムは、変更可能である。その上、前記組み込み回路は乱数コードを生成するためにのみ設計され、その回路領域はメモリセルエリアに比べて無視できるほど小さい。
例えば、４ＧｂのＤＲＡＭ製品の例では、１５３，０００本のビット線が冗長ビット線として確保されている。一方、全ビット線数は６５５，０００，０００本である。こうして、その順列は、１０の１，０４２，１０２乗の更に５倍以上である。言い換えると、このチップ固有の物理的乱雑さは、現実的に無限と考えてよい。この乱雑さは、ＩｏＴのような巨大なネットワークで活用される半導体チップに固有な物理的性質によってその固体差すべてを認証するのに十分である。
例えば、従来のＤＲＡＭチップの場合、少なくとも冗長アドレスを記録するために使用されるヒューズメモリは、そのＤＲＡＭチップに内蔵されている。こうして、すでにコマーシャル製品に活用されてきているため、ヒューズメモリの信頼性は量産品としてすでに確立されている。
例えば、従来のＤＲＡＭチップの場合、少なくとも冗長アドレスを記録するために使用されるヒューズメモリは、そのＤＲＡＭチップに内蔵されている。こうして、このようなヒューズメモリを改めてメモリエリアに追加する必要はない。したがって、メモリセルも、デコーダーも、センスアンプも、新たにチップに追加する必要はない。本発明によるコスト増はほとんど無視できるほど小さい。
例えば、ほぼすべての従来のＤＲＡＭチップにおいて、チップ製造主は製造したチップをテストするために、少なくとも、特殊テストモードを使って冗長アドレスを読むための回路を組み込んでいる。こうして、読み出し回路に関して余分な回路を一切追加することなく、本発明を立ち上げることが可能となる。
例えば、ほぼすべての従来のＤＲＡＭチップにおいて、冗長アドレスに関するデータを取得するためのコード（冗長コード）は、乱雑さを失わずに圧縮され、全ビット線数より少ないヒューズセルからなるヒューズメモリに記録される。こうして、実際にはヒューズセルの数より大きなビット線アドレスデータを活用することが出来る。
例えば、従来のＤＲＡＭチップにおいて、もし冗長コードをあるＤＲＡＭチップから他のＤＲＡＭチップにコピーすると、コピー側のチップでコピーされた冗長コードと実際に必要な冗長コードがミスマッチを起こし、コピー側のチップが誤動作を起こすことになる。こうして、冗長コードをコピーされたチップはＤＲＡＭ製品としてきちんと動かないのでコピープロテクションも実現できる。
従来のＤＲＡＭチップの一例として、スタンド・アローンＤＲＡＭとパッケージ内システム（以下、ＳｉＰと云う）の内蔵ＤＲＡＭが、パーソナル・コンピュータ、スマートフォン、携帯電話、プリンター、コピー機、テレビ、通信機器・装置・設備などの消費者製品や工業製品として広く利用されている。こうして、ＰＣＩＤの応用範囲は、これらの製品の広い領域に拡張して行くことが可能である。
本発明は、現時点で好ましい実施形態に関して詳細に説明してきたが、当該分野で通常の技量を持つものによって、添付の請求の範囲で規定する本発明の概念および範囲を逸脱せずに様々な改良が可能であることは容易に理解されよう。
１ システムインパッケージ（ＳｉＰ）の一例
２ プロセッサ
３ 不揮発メモリ
４ ＤＲＡＭ
５ アナログユニット
６ 高周波ユニット
７ センサー
８ ＤＲＡＭ内蔵プロセッサの第一の例
９ パッケージ内にＤＲＡＭを内蔵しているプロセッサ
１０ パッケージ内の内蔵ＤＲＡＭ
１１ 外部ＤＲＡＭ
１２ ＤＲＡＭ内蔵プロセッサの第二の例
１３ チップ内にＤＲＡＭを内蔵しているプロセッサ
１４ チップ内の内蔵ＤＲＡＭ
１５ 全ビット線
１６ 再割付に利用した冗長ビット線
１７ 全冗長ビット線

Claims (12)

  1. 半導体チップから構成され、
    前記半導体チップは、複数のモジュラーエリアからなるモジュラー領域および前記チップに固有の冗長アドレスを取得するテスト回路から構成され、
    前記冗長アドレスは、前記モジュラー領域のモジュラーエリアの一部あるいは全部に関してランダムに生成され、
    前記複数のモジュラーエリアは、それぞれ、冗長ビット線を含むメモリセルアレイと、少なくとも前記冗長アドレスを記録する周辺メモリとから構成され、
    前記テスト回路が、物理チップ認証計測装置から受信する指定コードに応じて、前記半導体チップに固有の物理的性質から生成した乱数を出力する
    ことを特徴とする半導体装置。
  2. 前記半導体チップは、更に、デジタルコード生成回路を構成要素とし、前記デジタルコード生成回路は、特定の方法に応じて前記乱数を用いて出力認証コードを生成することを特徴とする請求項１記載の半導体装置。
  3. 前記テスト回路は、前記デジタルコード生成回路に前記出力認証コードを生成させるため、前記乱数を入力認証コードに合成し、前記物理チップ認証計測装置は前記入力認証コードを受信することを特徴とする請求項２記載の半導体装置。
  4. 前記デジタルコード生成回路は前記半導体チップ内の組み込み回路であり、プログラム可変であることを特徴とする請求項２記載の半導体装置。
  5. 前記デジタルコード生成回路は前記乱数に応じて前記出力認証コードを生成し、前記出力認証コードは前記物理チップ認証計測装置に送られることを特徴とする請求項１記載の半導体装置。
  6. 前記デジタルコード生成回路は前記乱数に応じて前記出力認証コードを生成し、前記出力認証コードは前記物理チップ認証計測装置に送られることを特徴とする請求項２記載の半導体装置。
  7. 前記モジュラーエリアが半導体メモリエリアであることを特徴とする請求項１記載の半導体装置。
  8. 前記乱数を生成する前記モジュラーエリアが半導体メモリエリアであることを特徴とする請求項２記載の半導体装置。
  9. 前記半導体チップがパッケージ内に同梱され、前記出力認証コードが前記パッケージの出力認証コードとして使用されることを特徴とする請求項５記載の半導体装置。
  10. 前記半導体チップがパッケージ内に同梱され、前記出力認証コードが前記パッケージの出力認証コードとして使用されることを特徴とする請求項６記載の半導体装置。
  11. 物理チップ認証計測装置が、指定コードを半導体チップに送り、前記半導体チップから出力認証コードを出力させ、前記出力認証コードを受け取り、前記半導体チップを認証することを特徴とする半導体チップの認証方法。
  12. 物理チップ認証計測装置が、指定コードおよび入力認証コードを半導体チップに送り、前記半導体チップから出力認証コードを出力させ、前記出力認証コードを受け取り、前記半導体チップを認証することを特徴とする半導体チップの認証方法。
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