JP6217137B2 - 光半導体装置及びその製造方法 - Google Patents
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Description
本発明は、光半導体装置及びその製造方法に関する。
近年では、光通信の大容量化により、高速で多チャンネルの光を送受信可能な小型の光デバイスが求められている。具体的には、微小で高効率な面発光・受光型の光素子、例えばナノワイヤ型の光素子を、プレナー型の光導波路を介して集積した光デバイスが期待されている。
従来では、光導波路に光素子が設けられた光デバイスとして、例えば特許文献１の技術がある。これは、光導波路の表面側に４５°に傾斜したミラー部を形成するものである。ところがこの場合、薄膜成長により光素子部分を含むレーザが基板全面に形成されるため、光素子部分を独立に動作させることができるアレイを作製するには、光導波路部分よりも下方に形成された光素子部分を光導波路部分ごとに分割しなければならない。そのため、極めて複雑な工程が必要となる、また、相異なる特性を有するレーザを集積したアレイの形成は困難である。
他の光デバイスとして、光導波路に光素子を別個に貼り合せて形成する構成が考えられる。ところがこの場合、光導波路に光素子を貼付する際の位置制御が極めて困難であり、や歩留りの低下を来たすという問題がある。
本発明は、上記の諸課題に鑑みてなされたものであり、光導波路の所期の位置に容易且つ確実に一体形成された良好な光結合を有する光素子を備え、光導波路及び光素子をアレイ状に複数形成することも可能な、信頼性の高い光半導体装置及びその製造方法を提供することを目的とする。
光半導体装置の一態様は、光を導波するコア層を持つ半導体積層構造と、前記半導体積層構造を覆う半導体膜とを有する光導波路と、前記光導波路上に形成された光素子とを含み、前記光導波路は、前記半導体積層構造の一端面が順テーパ状の斜面とされ、前記半導体膜が前記半導体積層構造をその上面から前記斜面に架けて連続的に覆っており、前記光素子は、前記半導体膜の表面に垂直な光軸を持つナノワイヤを有し、前記半導体膜を介した前記斜面の上方に位置しており、前記半導体積層構造の一端面のうち前記コア層の端面が、前記ナノワイヤの下面と位置整合している。
光半導体装置の製造方法の一態様は、半導体積層構造及びこれを覆う半導体膜を形成する工程と、前記半導体膜上に光素子を形成する工程と、前記半導体積層構造の前記光素子の下方に相当する部分を、前記半導体積層構造の一端面が順テーパ状の斜面となるように除去し、前記半導体膜の前記光素子の形成された部分を前記斜面に沿って屈曲させる工程とを含む。
上記の諸態様によれば、光導波路の所期の位置に容易且つ確実に一体形成された良好な光結合を有する光素子を備え、光導波路及び光素子をアレイ状に複数形成することも可能な、信頼性の高い光半導体装置が実現する。
以下、光半導体装置の諸実施形態について、図面を参照しながら詳細に説明する。
なお、以下の実施形態では、光半導体装置の構成をその製造方法と共に説明する。
なお、以下の実施形態では、光半導体装置の構成をその製造方法と共に説明する。
（第１の実施形態）
図１〜図６は、第１の実施形態による光半導体装置の製造方法を工程順に示す概略断面図である。ここで、図２〜図５の各図では、図１（ｃ）の破線枠Ａ内の様子を拡大して示している。
図１〜図６は、第１の実施形態による光半導体装置の製造方法を工程順に示す概略断面図である。ここで、図２〜図５の各図では、図１（ｃ）の破線枠Ａ内の様子を拡大して示している。
図１（ａ），（ｂ）に示すように、ＩｎＰ基板１上に半導体積層構造２を形成する。
半導体積層構造２は、第１の半導体層２ａ、第２の半導体層２ｂ、及び第３の半導体層２ｃが順次積層されてなる。半導体積層構造２では、第２の半導体層２ｂは、第１の半導体層２ａよりも屈折率が高く、且つ第３の半導体層２ｃよりも屈折率が高い。
半導体積層構造２は、例えば有機金属気相成長（Metal Organic Vapor Phase Epitaxy：ＭＯＶＰＥ）法により、５００℃〜６５０℃程度の成長温度で各層を順次エピタキシャル成長して形成される。ＭＯＶＰＥの原料としては、トリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）、トリメチルアルミニウム（ＴＭＡｌ）、アルシン（ＡｓＨ3）、及びホスフィン（ＰＨ3）を用いる。
半導体積層構造２は、第１の半導体層２ａ、第２の半導体層２ｂ、及び第３の半導体層２ｃが順次積層されてなる。半導体積層構造２では、第２の半導体層２ｂは、第１の半導体層２ａよりも屈折率が高く、且つ第３の半導体層２ｃよりも屈折率が高い。
半導体積層構造２は、例えば有機金属気相成長（Metal Organic Vapor Phase Epitaxy：ＭＯＶＰＥ）法により、５００℃〜６５０℃程度の成長温度で各層を順次エピタキシャル成長して形成される。ＭＯＶＰＥの原料としては、トリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）、トリメチルアルミニウム（ＴＭＡｌ）、アルシン（ＡｓＨ3）、及びホスフィン（ＰＨ3）を用いる。
詳細には、図１（ａ）のように、ＩｎＰ基板１を用意し、ＩｎＰ基板１上に第１の半導体層２ａ及び第２の半導体層２ｂを形成する。第１の半導体層２ａは例えばＩｎＧａＡｓＰ層であり、ここではＩｎ0.932Ｇａ0.068Ａｓ0.148Ｐ0.852で５００ｎｍ〜１０００ｎｍ程度の厚みに形成される。第２の半導体層２ｂはＩｎＧａＡｓＰ層であり、ここではＩｎ0.756Ｇａ0.244Ａｓ0.527Ｐ0.471で２００ｎｍ〜４００ｎｍ程度の厚みに形成される。
次に、図１（ｂ）のように、第２の半導体層２ｂ上に第３の半導体層２ｃを形成する。第３の半導体層２ｃは例えばＩｎＡｌＡｓ層であり、ここではＩｎ0.53Ａｌ0.47Ａｓで５００ｎｍ〜１０００ｎｍ程度の厚みに形成される。
次に、図１（ｂ）のように、第２の半導体層２ｂ上に第３の半導体層２ｃを形成する。第３の半導体層２ｃは例えばＩｎＡｌＡｓ層であり、ここではＩｎ0.53Ａｌ0.47Ａｓで５００ｎｍ〜１０００ｎｍ程度の厚みに形成される。
半導体積層構造２において、第１の半導体層２ａがＩｎ0.932Ｇａ0.068Ａｓ0.148Ｐ0.852、第２の半導体層２ｂがＩｎ0.756Ｇａ0.244Ａｓ0.527Ｐ0.471、第３の半導体層２ｃがＩｎ0.53Ａｌ0.47Ａｓの組み合わせであれば、ＩｎＰ基板１のＩｎＰにほぼ格子整合した材料であるため、良好な結晶成長が可能となる。第１〜第３の半導体層２ａ，２ｂ，２ｃの各屈折率は、波長１．３μｍにおいて、３．２６７、３．４４３、３．２４１となり、第２の半導体層２ｂが光を導波するコアとして機能する。
半導体積層構造２を構成する第１〜第３の半導体層２ａ〜２ｃの好適な他の組み合わせも考えられる。例えば、第１の半導体層２ａをＩｎ0.932Ｇａ0.068Ａｓ0.148Ｐ0.852、第２の半導体層２ｂをＩｎ0.605Ｇａ0.395Ａｓ0.847Ｐ0.153、第３の半導体層２ｃをＩｎ0.53Ａｌ0.47Ａｓとしても良い。この場合も、ＩｎＰ基板１のＩｎＰにほぼ格子整合した材料であるため、良好な結晶成長が可能となる。第１〜第３の半導体層２ａ，２ｂ，２ｃの各屈折率は、波長１．５５μｍにおいて、３．２１８８５、３．８６２、３．２０８５となり、第２の半導体層２ｂが光を導波するコアとして機能する。
また、例えば、第１の半導体層２ａをＩｎ0.8Ｇａ0.2Ａｓ0.28Ｐ0.72、第２の半導体層２ｂをＩｎ0.87Ｇａ0.13Ａｓ0.44Ｐ0。56、第３の半導体層２ｃをＩｎ0.597Ａｌ0.403Ａｓとしても良い。この場合、ＩｎＰ基板１のＩｎＰとの不整合が０．５％程度となる材料であるため、結晶性を維持して積層が可能となる。第１〜第３の半導体層２ａ，２ｂ，２ｃの各屈折率は、波長１．３μｍにおいて、３．３１６５５、３．４１８８８、３．２９１３７となり、第２の半導体層２ｂが光を導波するコアとして機能する。
続いて、図１（ｃ）に示すように、半導体積層構造２上に半導体膜３を形成する。
半導体膜３は、ＭＯＶＰＥ法により、５００℃〜６５０℃程度の成長温度で成長して形成される。ＭＯＶＰＥの原料としては、トリメチルインジウム（ＴＭＩｎ）、ホスフィン（ＰＨ3）、及び硫化水素（Ｈ2Ｓ）を用いる。
半導体膜３は、例えばｎ型のＩｎＰ層であり、例えば２０ｎｍ〜８０ｎｍ程度の厚みに形成される。この範囲の厚みに設定することにより、電極層として十分な電流量を得られつつ、後の工程で斜面へ屈曲させるために十分な柔軟性を有する層として用いることができる。
半導体膜３は、ＭＯＶＰＥ法により、５００℃〜６５０℃程度の成長温度で成長して形成される。ＭＯＶＰＥの原料としては、トリメチルインジウム（ＴＭＩｎ）、ホスフィン（ＰＨ3）、及び硫化水素（Ｈ2Ｓ）を用いる。
半導体膜３は、例えばｎ型のＩｎＰ層であり、例えば２０ｎｍ〜８０ｎｍ程度の厚みに形成される。この範囲の厚みに設定することにより、電極層として十分な電流量を得られつつ、後の工程で斜面へ屈曲させるために十分な柔軟性を有する層として用いることができる。
続いて、図２（ａ）に示すように、半導体膜３上に金属微粒子１１を形成する。
詳細には、半導体膜３上にＣＶＤ法等により、例えばシリコン酸化膜を膜厚５０ｎｍ程度に堆積する。シリコン酸化膜の光素子を形成する部分をリソグラフィー及びドライエッチングで加工する。以上により、直径１００ｎｍ程度〜１５０ｎｍ程度の開口４ａを有する絶縁膜４が形成される。
次に、上記のドライエッチングで用いたレジストが絶縁膜４上に形成された状態で、例えばスパッタ法により、開口４ａ内を含むレジストの全面に膜厚３０ｎｍ程度〜７０ｎｍ程度の厚みに金属、例えば金（Ａｕ）を堆積する。リフトオフによりレジスト及びその上の金属を除去する。以上により、開口４ａに金属微粒子１１が形成される。
詳細には、半導体膜３上にＣＶＤ法等により、例えばシリコン酸化膜を膜厚５０ｎｍ程度に堆積する。シリコン酸化膜の光素子を形成する部分をリソグラフィー及びドライエッチングで加工する。以上により、直径１００ｎｍ程度〜１５０ｎｍ程度の開口４ａを有する絶縁膜４が形成される。
次に、上記のドライエッチングで用いたレジストが絶縁膜４上に形成された状態で、例えばスパッタ法により、開口４ａ内を含むレジストの全面に膜厚３０ｎｍ程度〜７０ｎｍ程度の厚みに金属、例えば金（Ａｕ）を堆積する。リフトオフによりレジスト及びその上の金属を除去する。以上により、開口４ａに金属微粒子１１が形成される。
続いて、図２（ｂ）に示すように、金属微粒子１１を触媒として、ナノワイヤ１２を形成する。
詳細には、金属微粒子１１を触媒として、ＭＯＶＰＥ法により例えばｎ-型のＩｎＰを例えば３８０℃程度〜４５０℃程度で成長する。ｎ型のドーパントとしては、例えばＳを用い、不純物濃度を１×１０18程度〜１×１０19／ｃｍ3程度とすれば良い。以上により、開口４ａから突出するナノワイヤ１２が形成される。ナノワイヤ１２は、光素子のコア部となる。
詳細には、金属微粒子１１を触媒として、ＭＯＶＰＥ法により例えばｎ-型のＩｎＰを例えば３８０℃程度〜４５０℃程度で成長する。ｎ型のドーパントとしては、例えばＳを用い、不純物濃度を１×１０18程度〜１×１０19／ｃｍ3程度とすれば良い。以上により、開口４ａから突出するナノワイヤ１２が形成される。ナノワイヤ１２は、光素子のコア部となる。
続いて、図２（ｃ）に示すように、ナノワイヤ１２の側面を覆う量子井戸層１３及びシェル層１４を順次形成する。
詳細には、ナノワイヤ１２上の金属微粒子１１を除去した後、ナノワイヤ１２の側面を覆うように、ＭＯＶＰＥ法により例えばＩｎＰ／ＩｎＡｓＰを成長する。これにより、量子井戸層１３が形成される。量子井戸層１３は、光素子の活性層となるものであり、単層でも多層でも良く、量子井戸の代わりに量子ドット等を埋め込んでも良い。
次に、量子井戸層１３を覆うように、ＭＯＶＰＥ法により例えばｐ-型のＩｎＰを成長する。ｐ型のドーパントとしては、例えばジエチル亜鉛（ＤＥＺ)を用い、不純物濃度を５×１０17程度〜２×１０18／ｃｍ3程度とすれば良い。以上により、シェル層１４が形成される。
以上により、ナノワイヤ１２、量子井戸層１３、及びシェル層１４からなるｐ−ｉ−ｎ構造体９が構成される。
詳細には、ナノワイヤ１２上の金属微粒子１１を除去した後、ナノワイヤ１２の側面を覆うように、ＭＯＶＰＥ法により例えばＩｎＰ／ＩｎＡｓＰを成長する。これにより、量子井戸層１３が形成される。量子井戸層１３は、光素子の活性層となるものであり、単層でも多層でも良く、量子井戸の代わりに量子ドット等を埋め込んでも良い。
次に、量子井戸層１３を覆うように、ＭＯＶＰＥ法により例えばｐ-型のＩｎＰを成長する。ｐ型のドーパントとしては、例えばジエチル亜鉛（ＤＥＺ)を用い、不純物濃度を５×１０17程度〜２×１０18／ｃｍ3程度とすれば良い。以上により、シェル層１４が形成される。
以上により、ナノワイヤ１２、量子井戸層１３、及びシェル層１４からなるｐ−ｉ−ｎ構造体９が構成される。
続いて、図３（ａ）に示すように、ｎ電極５を形成する。
詳細には、半導体膜３の後の工程で斜面部分とならない平坦面部分における絶縁膜４をリソグラフィー及びドライエッチングで加工し、絶縁膜４に開口４ｂを形成する。
次に、上記のドライエッチングで用いたレジストが絶縁膜４上に形成された状態で、スパッタ法又は蒸着法等により、開口４ｂ内を含むレジスト上の全面に電極材料として例えば金−ゲルマニウム（Ａｕ−Ｇｅ）を堆積する。リフトオフによりレジスト及びその上のＡｕ−Ｇｅを除去する。以上により、開口４ｂ内をＡｕ−Ｇｅで埋め込むｎ電極５が形成される。
詳細には、半導体膜３の後の工程で斜面部分とならない平坦面部分における絶縁膜４をリソグラフィー及びドライエッチングで加工し、絶縁膜４に開口４ｂを形成する。
次に、上記のドライエッチングで用いたレジストが絶縁膜４上に形成された状態で、スパッタ法又は蒸着法等により、開口４ｂ内を含むレジスト上の全面に電極材料として例えば金−ゲルマニウム（Ａｕ−Ｇｅ）を堆積する。リフトオフによりレジスト及びその上のＡｕ−Ｇｅを除去する。以上により、開口４ｂ内をＡｕ−Ｇｅで埋め込むｎ電極５が形成される。
続いて、図３（ｂ）に示すように、全面に絶縁膜６を形成する。
詳細には、ｐ−ｉ−ｎ構造体９及びｎ電極５を覆うように、ＣＶＤ法等により絶縁膜４上に例えばシリコン酸化膜を堆積する。以上により、絶縁膜６が形成される。
詳細には、ｐ−ｉ−ｎ構造体９及びｎ電極５を覆うように、ＣＶＤ法等により絶縁膜４上に例えばシリコン酸化膜を堆積する。以上により、絶縁膜６が形成される。
続いて、図３（ｃ）に示すように、開口１５ａを有するレジストマスク１５を形成する。
詳細には、絶縁膜６の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、絶縁膜６のナノワイヤ１２、量子井戸層１３及びシェル層１４の上面及び側面に相当する部分を露出する開口１５ａを有するレジストマスク１５が形成される。
詳細には、絶縁膜６の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、絶縁膜６のナノワイヤ１２、量子井戸層１３及びシェル層１４の上面及び側面に相当する部分を露出する開口１５ａを有するレジストマスク１５が形成される。
続いて、図４（ａ）に示すように、レジストマスク１５を用いて絶縁膜６をドライエッチングし、シェル層１４の側面を露出させる。
続いて、図４（ｂ）に示すように、ｐ電極７を形成する。
詳細には、レジストマスク１５をアッシング処理又はウェット処理により除去した後、スパッタ法又は蒸着法等により、ｐ−ｉ−ｎ構造体９の側面に、電極材料として例えば、チタン（Ｔｉ）、白金（Ｐｔ）、金（Ａｕ）を順次積層する。これにより、ｐ電極７が形成される。ｐ電極７は、ｐ−ｉ−ｎ構造体９の側面でシェル層１４と電気的に接続される。
詳細には、レジストマスク１５をアッシング処理又はウェット処理により除去した後、スパッタ法又は蒸着法等により、ｐ−ｉ−ｎ構造体９の側面に、電極材料として例えば、チタン（Ｔｉ）、白金（Ｐｔ）、金（Ａｕ）を順次積層する。これにより、ｐ電極７が形成される。ｐ電極７は、ｐ−ｉ−ｎ構造体９の側面でシェル層１４と電気的に接続される。
続いて、図５（ａ）に示すように、ｐ−ｉ−ｎ構造体９上にコンタクト層８を形成する。
詳細には、ｐ−ｉ−ｎ構造体９上に、ＭＯＶＰＥ法により例えばｐ型のＩｎＧａＡｓを５ｎｍ程度〜２０ｎｍ程度の厚みに成長する。これにより、コンタクト層８が形成される。コンタクト層８は、低抵抗のｐ型電極として機能する。
詳細には、ｐ−ｉ−ｎ構造体９上に、ＭＯＶＰＥ法により例えばｐ型のＩｎＧａＡｓを５ｎｍ程度〜２０ｎｍ程度の厚みに成長する。これにより、コンタクト層８が形成される。コンタクト層８は、低抵抗のｐ型電極として機能する。
続いて、図５（ｂ）に示すように、ｎ電極５を露出させる。
詳細には、絶縁膜４，６のｎ電極５を覆う部分をリソグラフィー及びドライエッチングにより除去し、ｎ電極５を露出させる。後の工程では、半導体膜３は、図中、破線Ｂで示す半導体膜３の光素子１０とｎ電極５との間の部位で屈曲される。半導体膜３の構造物のない部位（図５（ｂ）中、破線Ｂで示す部位）を屈曲部とすることにより、半導体膜３を容易に屈曲させることができる。
光素子１０の横方向のサイズＳは、５００ｎｍ程度〜１０００ｎｍ程度であり、後の工程で形成される半導体膜３の斜面部分の長さよりも短い。そのため、光素子１０を斜面上に良好に接触させることができる。
詳細には、絶縁膜４，６のｎ電極５を覆う部分をリソグラフィー及びドライエッチングにより除去し、ｎ電極５を露出させる。後の工程では、半導体膜３は、図中、破線Ｂで示す半導体膜３の光素子１０とｎ電極５との間の部位で屈曲される。半導体膜３の構造物のない部位（図５（ｂ）中、破線Ｂで示す部位）を屈曲部とすることにより、半導体膜３を容易に屈曲させることができる。
光素子１０の横方向のサイズＳは、５００ｎｍ程度〜１０００ｎｍ程度であり、後の工程で形成される半導体膜３の斜面部分の長さよりも短い。そのため、光素子１０を斜面上に良好に接触させることができる。
以上により、ｐ−ｉ−ｎ構造体９と、その側面のｐ電極７及び上面のコンタクト層８と、ｎ電極５とを備えた光素子１０が半導体膜３上に形成される。光素子１０は、面発光型光素子或いは面受光型光素子として機能する。
続いて、図６（ａ）に示すように、光素子１０のｎ電極５を除く部分を覆う保護膜１６を形成する。
詳細には、ＣＶＤ法等により、光素子１０を覆うように半導体膜３上に例えばシリコン酸化膜を堆積する。このシリコン酸化膜をリソグラフィー及びドライエッチングにより加工する。以上により、光素子１０のｎ電極５を除く部分を覆う保護膜１６が形成される。保護膜１６は、以下のウェットエッチングにおけるエッチングマスクとして機能する。
詳細には、ＣＶＤ法等により、光素子１０を覆うように半導体膜３上に例えばシリコン酸化膜を堆積する。このシリコン酸化膜をリソグラフィー及びドライエッチングにより加工する。以上により、光素子１０のｎ電極５を除く部分を覆う保護膜１６が形成される。保護膜１６は、以下のウェットエッチングにおけるエッチングマスクとして機能する。
続いて、図６（ｂ）に示すように、半導体積層構造２の一端に斜面２Ａを形成する。
詳細には、光素子１０が保護膜１６で覆われた状態で、半導体積層構造２の一端をウェットエッチングする。エッチング液には、第１の半導体層２ａのエッチング速度をＲ1、第２の半導体層２ｂのエッチング速度をＲ2、第３の半導体層２ｃのエッチング速度をＲ3として、Ｒ1＜Ｒ2＜Ｒ3の条件を満たす溶液を用いる。具体的には、硫酸（Ｈ2ＳＯ4）、過酸化水素水（Ｈ2Ｏ2）、水（Ｈ2Ｏ）でＨ2ＳＯ4：Ｈ2Ｏ2：Ｈ2Ｏ＝９０：５：５とされた混合液をエッチング液として用い、半導体積層構造２の一端を例えば２分間程度ウェットエッチングする。これにより、半導体積層構造２の一端がＲ1＜Ｒ2＜Ｒ3の条件を満たしてエッチングされ、順テーパ状の斜面２Ａが形成される。斜面２Ａは、第２の半導体層２ｂに着目すれば、その膜厚中央部分で長さ８００ｎｍ程度に亘ってエッチングされて形成される。
詳細には、光素子１０が保護膜１６で覆われた状態で、半導体積層構造２の一端をウェットエッチングする。エッチング液には、第１の半導体層２ａのエッチング速度をＲ1、第２の半導体層２ｂのエッチング速度をＲ2、第３の半導体層２ｃのエッチング速度をＲ3として、Ｒ1＜Ｒ2＜Ｒ3の条件を満たす溶液を用いる。具体的には、硫酸（Ｈ2ＳＯ4）、過酸化水素水（Ｈ2Ｏ2）、水（Ｈ2Ｏ）でＨ2ＳＯ4：Ｈ2Ｏ2：Ｈ2Ｏ＝９０：５：５とされた混合液をエッチング液として用い、半導体積層構造２の一端を例えば２分間程度ウェットエッチングする。これにより、半導体積層構造２の一端がＲ1＜Ｒ2＜Ｒ3の条件を満たしてエッチングされ、順テーパ状の斜面２Ａが形成される。斜面２Ａは、第２の半導体層２ｂに着目すれば、その膜厚中央部分で長さ８００ｎｍ程度に亘ってエッチングされて形成される。
続いて、図６（ｃ）に示すように、半導体膜３が半導体積層構造２の斜面２Ａに沿って屈曲する。
詳細には、例えば、光素子１０を覆う保護膜１６の形成時に、その重量を適切に制御しておく。図６（ｂ）のウェットエッチングの進行に伴って、光素子１０及び保護膜１６の自重により半導体膜３が屈曲して斜面２Ａに接触する。これにより、半導体積層構造２及びその上面（平坦面）から斜面２Ａに架けて連続的に覆う半導体膜３を備えた光導波路が構成されると共に、光導波路の斜面上に光素子１０が位置することになる。
保護膜１６を軽量に形成しておいて、保護膜１６上から圧力を印加することにより、半導体膜３を屈曲させて斜面２Ａに接触させるようにしても良い。
詳細には、例えば、光素子１０を覆う保護膜１６の形成時に、その重量を適切に制御しておく。図６（ｂ）のウェットエッチングの進行に伴って、光素子１０及び保護膜１６の自重により半導体膜３が屈曲して斜面２Ａに接触する。これにより、半導体積層構造２及びその上面（平坦面）から斜面２Ａに架けて連続的に覆う半導体膜３を備えた光導波路が構成されると共に、光導波路の斜面上に光素子１０が位置することになる。
保護膜１６を軽量に形成しておいて、保護膜１６上から圧力を印加することにより、半導体膜３を屈曲させて斜面２Ａに接触させるようにしても良い。
半導体膜３の斜面２Ａへの接触後に、３００℃程度〜４００℃程度の加熱処理を行い、半導体膜３と斜面２Ａとの密着性を高めるようにしても良い。
必要に応じて、半導体膜３の斜面２Ａ上から平坦面上に架けて絶縁膜を形成し、ｐ電極の金属を追加しても良い。
保護膜１６をウェット処理等により除去することにより、本実施形態による光半導体装置が形成される。
必要に応じて、半導体膜３の斜面２Ａ上から平坦面上に架けて絶縁膜を形成し、ｐ電極の金属を追加しても良い。
保護膜１６をウェット処理等により除去することにより、本実施形態による光半導体装置が形成される。
本実施形態による光半導体装置では、光導波路の斜面上に光素子１０が位置しており、傾斜ミラーが不要で光導波路への良好な光結合が実現する。
第１〜第３の半導体層２ａ〜２ｃにおいて、第２の半導体層２ｂが、第１の半導体層２ａよりも屈折率が高く、且つ第３の半導体層２ｃよりも屈折率が高いという屈折率条件とされている。これにより、第２の半導体層２ｂに光を導波することが可能となっている。
半導体膜３が導電性であり、光素子１０の光路を妨げない平坦面上に光素子１０のｎ電極５が形成され、且つ光素子１０の横方向サイズが斜面２Ａの長さよりも短い。この構成により、光素子１０が斜面２Ａに沿うように傾斜して配置された構成を採ることができ、光素子１０と光導波路への良好な光結合が可能となる。
第１〜第３の半導体層２ａ〜２ｃにおいて、第２の半導体層２ｂが、第１の半導体層２ａよりも屈折率が高く、且つ第３の半導体層２ｃよりも屈折率が高いという屈折率条件とされている。これにより、第２の半導体層２ｂに光を導波することが可能となっている。
半導体膜３が導電性であり、光素子１０の光路を妨げない平坦面上に光素子１０のｎ電極５が形成され、且つ光素子１０の横方向サイズが斜面２Ａの長さよりも短い。この構成により、光素子１０が斜面２Ａに沿うように傾斜して配置された構成を採ることができ、光素子１０と光導波路への良好な光結合が可能となる。
ここで、光素子１０の光軸と、第１の半導体層２ａと第２の半導体層の２ｂとの界面とのなす角度が全反射条件を満たすときに、より良好な光結合が得られる。全反射条件は、臨界値以上の角度であれば良く、臨界値は例えば約７１°となる。
本実施形態では、半導体膜３上の光素子１０を、斜面２Ａの形成に先立って選択成長等の位置決め成長技術との組み合わせによりエピタキシャルに形成しておき、その形成時に用いた位置座標を基準にして斜面２Ａを形成する手順を採る。これにより、光導波路に斜面を形成した後に、当該斜面上に光素子を貼付する場合に発生する、光導波路と光素子の光軸との間に生じる位置ずれの問題が解決される。
以上説明したように、本実施形態によれば、光導波路の所期の位置に容易且つ確実に一体形成された良好な光結合を有する光素子１０を備えた信頼性の高い光半導体装置が実現する。
（第２の実施形態）
本実施形態では、第１の実施形態による光導波路が複数並列して形成され、各光導波路にそれぞれ光素子が形成されたアレイ状の光半導体装置を開示する。
図７〜図１０は、第２の実施形態による光半導体装置の製造方法を工程順に示す概略平面図である。なお、第１の実施形態で説明した構成部材等については、同符号を付して詳しい説明を省略する。
本実施形態では、第１の実施形態による光導波路が複数並列して形成され、各光導波路にそれぞれ光素子が形成されたアレイ状の光半導体装置を開示する。
図７〜図１０は、第２の実施形態による光半導体装置の製造方法を工程順に示す概略平面図である。なお、第１の実施形態で説明した構成部材等については、同符号を付して詳しい説明を省略する。
先ず、第１の実施形態と同様に、図１（ａ）〜図１（ｃ）の各工程を実行する。
続いて、図７（ａ）に示すように、各光導波路の形成予定部分を覆うマスク２１を形成する。
詳細には、半導体膜３の全面に絶縁膜、例えばシリコン酸化膜を堆積する。このシリコン酸化膜をリソグラフィー及びドライエッチングにより加工する。これにより、各光導波路の形成予定部分を覆うマスク２１が形成される。
続いて、図７（ａ）に示すように、各光導波路の形成予定部分を覆うマスク２１を形成する。
詳細には、半導体膜３の全面に絶縁膜、例えばシリコン酸化膜を堆積する。このシリコン酸化膜をリソグラフィー及びドライエッチングにより加工する。これにより、各光導波路の形成予定部分を覆うマスク２１が形成される。
続いて、図７（ｂ）に示すように、マスク２１を用いて、半導体積層構造２及び半導体膜３をドライエッチングする。これにより、各光導波路となるストライプ状に半導体積層構造２及びその上の半導体膜３が残存する。この残存部分をストライプ状構造２２とする。
続いて、図８（ａ）に示すように、ＩｎＰ及びｎ型ＩｎＰの積層体２３を結晶成長する。
詳細には、レジストマスク２１をアッシング処理又はウェット処理により除去した後、露出するＩｎＰ基板１上にＭＯＶＰＥ法によりＩｎＰ及びｎ型ＩｎＰを成長する。これにより、半導体積層構造２及び半導体膜３のドライエッチングで除去された部分をＩｎＰ及びｎ型ＩｎＰで埋め戻す積層体２３が形成される。
マスク２１は、ウェット処理等により除去される。
詳細には、レジストマスク２１をアッシング処理又はウェット処理により除去した後、露出するＩｎＰ基板１上にＭＯＶＰＥ法によりＩｎＰ及びｎ型ＩｎＰを成長する。これにより、半導体積層構造２及び半導体膜３のドライエッチングで除去された部分をＩｎＰ及びｎ型ＩｎＰで埋め戻す積層体２３が形成される。
マスク２１は、ウェット処理等により除去される。
続いて、図８（ｂ）に示すように、ストライプ状構造２２ごとに光素子１０を形成する。
詳細には、各ストライプ状構造２２について、第１の実施形態の図２（ａ）〜図５（ｂ）の各工程を実行する。これにより、ｐ−ｉ−ｎ構造体９と、その側面のｐ電極７及び上面のコンタクト層８と、ｎ電極５とを備えた各光素子１０が、各ストライプ状構造２２に対応した半導体膜３上に形成される。なお、図示の便宜上、各光素子１０を簡略化してドット状に示す。
ここで、各光素子１０は、全て同じ構成（同じ特性）に形成しても、或いは例えば各光素子１０の量子井戸層１３の膜厚について意図的に分布を付与し、特性の相異なる多波長の光素子１０を形成しても良い。
詳細には、各ストライプ状構造２２について、第１の実施形態の図２（ａ）〜図５（ｂ）の各工程を実行する。これにより、ｐ−ｉ−ｎ構造体９と、その側面のｐ電極７及び上面のコンタクト層８と、ｎ電極５とを備えた各光素子１０が、各ストライプ状構造２２に対応した半導体膜３上に形成される。なお、図示の便宜上、各光素子１０を簡略化してドット状に示す。
ここで、各光素子１０は、全て同じ構成（同じ特性）に形成しても、或いは例えば各光素子１０の量子井戸層１３の膜厚について意図的に分布を付与し、特性の相異なる多波長の光素子１０を形成しても良い。
続いて、図９（ａ）に示すように、ストライプ状構造２２及び光素子１０ごとに覆うマスク２４を形成する。
詳細には、ＣＶＤ法等により、全面に絶縁膜、例えばシリコン酸化膜を堆積する。このシリコン酸化膜をリソグラフィー及びドライエッチングにより加工する。これにより、ストライプ状構造２２及び光素子１０ごとに覆うように、それぞれ略コ字形状の開口２４ａを有するマスク２４が形成される。
詳細には、ＣＶＤ法等により、全面に絶縁膜、例えばシリコン酸化膜を堆積する。このシリコン酸化膜をリソグラフィー及びドライエッチングにより加工する。これにより、ストライプ状構造２２及び光素子１０ごとに覆うように、それぞれ略コ字形状の開口２４ａを有するマスク２４が形成される。
続いて、図９（ｂ）に示すように、マスク２４を用いて、半導体積層構造２、半導体膜３、及び積層体２３をドライエッチングする。これにより、それぞれ帯状に、ストライプ状構造２２及び光素子１０及びその周囲の積層体２３が残存する。この残存部分を帯状構造２５とする。
次に、帯状構造２５ごとにマスク２４を加工し、各光素子１０を覆うようにシリコン酸化膜を残す。これにより、各光素子１０を覆う保護膜１６が形成される。
次に、帯状構造２５ごとにマスク２４を加工し、各光素子１０を覆うようにシリコン酸化膜を残す。これにより、各光素子１０を覆う保護膜１６が形成される。
続いて、第１の実施形態の図６（ｂ）及び図６（ｃ）の各工程を実行する。以上により、帯状構造２５の半導体積層構造２ごとに一端に斜面２Ａが形成され、半導体膜３が斜面２Ａに沿って屈曲する。
以上により、図１０に示すように、帯状構造２５ごとに、半導体積層構造２及びその上面（平坦面）から斜面２Ａに架けて連続的に覆う半導体膜３を備えた光導波路が構成されると共に、光導波路の斜面上に光素子１０が位置することになる。
以上により、本実施形態による光半導体装置が形成される。
以上により、図１０に示すように、帯状構造２５ごとに、半導体積層構造２及びその上面（平坦面）から斜面２Ａに架けて連続的に覆う半導体膜３を備えた光導波路が構成されると共に、光導波路の斜面上に光素子１０が位置することになる。
以上により、本実施形態による光半導体装置が形成される。
光導波路の所期の位置に容易且つ確実に一体形成された良好な光結合を有する光素子１０を備え、光導波路及び光素子１０がアレイ状に複数並列形成された信頼性の高い光半導体装置が実現する。
以下、光半導体装置及びその製造方法の諸態様を付記としてまとめて記載する。
（付記１）半導体積層構造及びこれを覆う半導体膜を有する光導波路と、
前記光導波路上に形成された光素子と
を含み、
前記光導波路は、前記半導体積層構造の一端面が順テーパ状の斜面とされ、前記半導体膜が前記半導体積層構造をその上面から前記斜面に架けて連続的に覆っており、
前記光素子は、前記半導体膜を介した前記斜面の上方に位置することを特徴とする光半導体装置。
前記光導波路上に形成された光素子と
を含み、
前記光導波路は、前記半導体積層構造の一端面が順テーパ状の斜面とされ、前記半導体膜が前記半導体積層構造をその上面から前記斜面に架けて連続的に覆っており、
前記光素子は、前記半導体膜を介した前記斜面の上方に位置することを特徴とする光半導体装置。
（付記２）前記半導体積層構造は、第１の半導体層、第２の半導体層、及び第３の半導体層が順次積層された構成を有しており、
前記第２の半導体層は、前記第１の半導体層よりも屈折率が高く、且つ前記第３の半導体層よりも屈折率が高いことを特徴とする付記１に記載の光半導体装置。
前記第２の半導体層は、前記第１の半導体層よりも屈折率が高く、且つ前記第３の半導体層よりも屈折率が高いことを特徴とする付記１に記載の光半導体装置。
（付記３）前記光素子は、前記半導体膜の表面に垂直な光軸を有する面出入射型の光素子であり、
前記積層構造は、前記光素子の光軸と前記第１の半導体層と前記第２の半導体層との界面とのなす角度が全反射条件を満たす臨界値以上とされていることを特徴とする付記２に記載の光半導体装置。
前記積層構造は、前記光素子の光軸と前記第１の半導体層と前記第２の半導体層との界面とのなす角度が全反射条件を満たす臨界値以上とされていることを特徴とする付記２に記載の光半導体装置。
（付記４）前記光素子は、エピタキシャルに形成されていることを特徴とする付記１〜３のいずれか１項に記載の光半導体装置。
（付記５）半導体基板上に複数の前記光導波路が並列して形成されており、
前記光導波路ごとに前記光素子が設けられていることを特徴とする付記１〜４のいずれか１項に記載の光半導体装置。
前記光導波路ごとに前記光素子が設けられていることを特徴とする付記１〜４のいずれか１項に記載の光半導体装置。
（付記６）半導体積層構造及びこれを覆う半導体膜を形成する工程と、
前記半導体膜上に光素子を形成する工程と、
前記半導体積層構造の前記光素子の下方に相当する部分を、前記半導体積層構造の一端面が順テーパ状の斜面となるように除去し、前記半導体膜の前記光素子の形成された部分を前記斜面に沿って屈曲させる工程と
を含むことを特徴とする光半導体装置の製造方法。
前記半導体膜上に光素子を形成する工程と、
前記半導体積層構造の前記光素子の下方に相当する部分を、前記半導体積層構造の一端面が順テーパ状の斜面となるように除去し、前記半導体膜の前記光素子の形成された部分を前記斜面に沿って屈曲させる工程と
を含むことを特徴とする光半導体装置の製造方法。
（付記７）前記光素子は、エピタキシャル成長で形成されることを特徴とする付記６に記載の光半導体装置の製造方法。
（付記８）前記半導体積層構造は、第１の半導体層、第２の半導体層、及び第３の半導体層が順次積層された構成に形成され、
前記第２の半導体層は、前記第１の半導体層よりも屈折率が高く、且つ前記第３の半導体層よりも屈折率が高いことを特徴とする付記７に記載の光半導体装置の製造方法。
前記第２の半導体層は、前記第１の半導体層よりも屈折率が高く、且つ前記第３の半導体層よりも屈折率が高いことを特徴とする付記７に記載の光半導体装置の製造方法。
（付記９）前記光素子は、前記半導体膜の表面に垂直な光軸を有する面出入射型の光素子であり、
前記積層構造は、前記光素子の光軸と前記第１の半導体層と前記第２の半導体層との界面とのなす角度が全反射条件を満たす臨界値以上とされることを特徴とする付記８に記載の光半導体装置の製造方法。
前記積層構造は、前記光素子の光軸と前記第１の半導体層と前記第２の半導体層との界面とのなす角度が全反射条件を満たす臨界値以上とされることを特徴とする付記８に記載の光半導体装置の製造方法。
（付記１０）前記斜面を形成する工程は、前記第１の半導体層のエッチング速度をＲ1、前記第２の半導体層のエッチング速度をＲ2、前記第３の半導体層のエッチング速度をＲ3として、Ｒ1＜Ｒ2＜Ｒ3の条件を満たすエッチング液を用いて、前記半導体積層構造をウェットエッチングすることを特徴とする付記６〜９のいずれか１項に記載の光半導体装置の製造方法。
（付記１１）半導体基板上に複数の前記光導波路を並列形成し、前記光導波路ごとに前記光素子を形成することを特徴とする付記６〜１０のいずれか１項に記載の光半導体装置の製造方法。
１ ＩｎＰ基板
２ 半導体積層構造
２ａ 第１の半導体層
２ｂ 第２の半導体層
２ｃ 第３の半導体層
２Ａ 斜面
３ 半導体膜
４，６ 絶縁膜
４ａ，４ｂ，１５ａ，２４ａ 開口
５ ｎ電極
７ ｐ電極
８ コンタクト層
９ ｐ−ｉ−ｎ構造体
１０ 光素子
１１ 金属微粒子
１２ ナノワイヤ
１３ 量子井戸層
１４ シェル層
１５ レジストマスク
１６ 保護膜
２１，２４ マスク
２２ ストライプ状構造
２３ 積層体
２５ 帯状構造
２ 半導体積層構造
２ａ 第１の半導体層
２ｂ 第２の半導体層
２ｃ 第３の半導体層
２Ａ 斜面
３ 半導体膜
４，６ 絶縁膜
４ａ，４ｂ，１５ａ，２４ａ 開口
５ ｎ電極
７ ｐ電極
８ コンタクト層
９ ｐ−ｉ−ｎ構造体
１０ 光素子
１１ 金属微粒子
１２ ナノワイヤ
１３ 量子井戸層
１４ シェル層
１５ レジストマスク
１６ 保護膜
２１，２４ マスク
２２ ストライプ状構造
２３ 積層体
２５ 帯状構造
Claims (8)
- 光を導波するコア層を持つ半導体積層構造と、前記半導体積層構造を覆う半導体膜とを有する光導波路と、
前記光導波路上に形成された光素子と
を含み、
前記光導波路は、前記半導体積層構造の一端面が順テーパ状の斜面とされ、前記半導体膜が前記半導体積層構造をその上面から前記斜面に架けて連続的に覆っており、
前記光素子は、前記半導体膜の表面に垂直な光軸を持つナノワイヤを有し、前記半導体膜を介した前記斜面の上方に位置しており、
前記半導体積層構造の一端面のうち前記コア層の端面が、前記ナノワイヤの下面と位置整合していることを特徴とする光半導体装置。 - 前記半導体積層構造は、第１の半導体層、前記コア層である第２の半導体層、及び第３の半導体層が順次積層された構成を有しており、
前記第２の半導体層は、前記第１の半導体層よりも屈折率が高く、且つ前記第３の半導体層よりも屈折率が高いことを特徴とする請求項１に記載の光半導体装置。 - 前記積層構造は、前記光軸と前記第１の半導体層と前記第２の半導体層との界面とのなす角度が全反射条件を満たす臨界値以上とされていることを特徴とする請求項２に記載の光半導体装置。
- 前記光素子は、エピタキシャルに形成されていることを特徴とする請求項１〜３のいずれか１項に記載の光半導体装置。
- 半導体基板上に複数の前記光導波路が並列して形成されており、
前記光導波路ごとに前記光素子が設けられていることを特徴とする請求項１〜４のいずれか１項に記載の光半導体装置。 - 半導体積層構造及びこれを覆う半導体膜を形成する工程と、
前記半導体膜上に光素子を形成する工程と、
前記半導体積層構造の前記光素子の下方に相当する部分を、前記半導体積層構造の一端面が順テーパ状の斜面となるように除去し、前記半導体膜の前記光素子の形成された部分を前記斜面に沿って屈曲させる工程と
を含むことを特徴とする光半導体装置の製造方法。 - 前記光素子は、エピタキシャル成長で形成されることを特徴とする請求項６に記載の光半導体装置の製造方法。
- 前記半導体積層構造は、第１の半導体層、第２の半導体層、及び第３の半導体層が順次積層された構成を有しており、
前記斜面を形成する工程は、前記第１の半導体層のエッチング速度をＲ1、前記第２の半導体層のエッチング速度をＲ2、前記第３の半導体層のエッチング速度をＲ3として、Ｒ1＜Ｒ2＜Ｒ3の条件を満たすエッチング液を用いて、前記半導体積層構造をウェットエッチングすることを特徴とする請求項６又は７に記載の光半導体装置の製造方法。
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