JP6215816B2 - 通信端末 - Google Patents

Description

本発明は、基地局と無線通信を行う通信端末に関する。

近年、携帯電話などの通信端末は、通信機能だけでなく、カメラやＬＣＤなどの各種機能を実現するアプリケーションを管理するアプリケーション用のプロセッサ（以下、ＣＰＵ）を備えている。

特許文献１には、ＣＰＵと、ＣＰＵに接続されたベースバンドＩＣ（Base Band IC）を備えた通信端末が記載されている。この通信端末では、ＣＰＵがベースバンドＩＣを制御し、通信時に、ベースバンドＩＣがデータを変調してベースバンド信号を生成し、また、ベースバンド信号を復調して元のデータに復元する、としている。

特開２０１３−０８１１７９号公報

特許文献１に記載の通信端末では、ベースバンドＩＣは、待受時に、基地局からの無線信号を間欠受信してＣＰＵに割込要求を送信することになる。このため、ＣＰＵは、ベースバンドＩＣからの割込要求を受け付けると、その都度起動され、各種処理を実行する。

しかしＣＰＵは、各種機能を実現するアプリケーションを管理するために高速で動作するものが多く、消費電力が非常に大きくなっている。よって、特許文献１に記載の技術では、待受時に割込要求を受け付けると、消費電力の大きいＣＰＵをその都度起動するため、待受時の消費電力が大きくなってしまう。

本発明は、待受時での消費電力を低減できる通信端末を提供することを目的とする。

上記課題を解決するために本発明にかかる通信端末の代表的な構成は、基地局と無線通信を行う通信端末であって、ベースバンドＩＣと、アプリケーション用のＣＰＵと、ベースバンドＩＣとＣＰＵとの間に接続され、待受時にベースバンドＩＣからの割込要求を受け付けるロジックＩＣとを備え、ベースバンドＩＣは、待受時に基地局からの無線信号を間欠受信してロジックＩＣに割込要求を送信し、ロジックＩＣは、割込要求について実体的な通信処理が必要であるか否かの割込判定処理を行い、実体的な通信処理が必要である場合にＣＰＵを起動させることを特徴とする。

上記ロジックＩＣは、割込判定処理を実行する割込判定処理部と、割込要求を受け付けると、割込判定処理部を起動するトリガ部とを備え、割込判定処理部は、割込判定処理が完了するとトリガ部に通知し、この通知を受けるとトリガ部は割込判定処理部の動作を停止するとよい。

上記通信端末は、ベースバンドＩＣおよびロジックＩＣに入力されるクロック信号を生成する発振回路と、ベースバンドＩＣ、ロジックＩＣおよびＣＰＵのうち、少なくとも１つが稼動しているとき発振回路をＯＮとし、いずれも停止しているとき発振回路をＯＦＦとするＯＲ回路とをさらに備えるとよい。

本発明によれば、待受時での消費電力を低減できる通信端末を提供することができる。

本実施形態にかかる通信端末の概略構成を示す図である。 図１に示す通信端末のロジックＩＣの構成を示す図である。 図１に示す通信端末の待受時の動作を示すフローチャートである。 図１に示す通信端末の待受時の起動および停止のタイミングを示す図である。 比較例の通信端末の概略構成を示す図である。 本実施形態と比較例との待受時の消費電力を比較した図である。 不在着信表示用のＬＥＤ点灯回路である。

以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。かかる実施形態に示す寸法、材料、その他具体的な数値などは、発明の理解を容易とするための例示にすぎず、特に断る場合を除き、本発明を限定するものではない。なお、本明細書および図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、また本発明に直接関係のない要素は図示を省略する。

図１は、本実施形態にかかる通信端末の概略構成を示す図である。かかる通信端末１００は、図示のように基地局１１０と無線通信を行う。通信端末１００は、例えばＢＢＩＣ（ベースバンドＩＣ１２０）と、アプリケーション用のプロセッサ（ＣＰＵ１２２）と、ＡＳＩＣ（ロジックＩＣ１２４）と、メモリ１２６と、ＴＣＸＯ（発振回路１２８）とを備える。

ベースバンドＩＣ１２０は、図中点線で示す伝送路１３０を介して、通信時にＣＰＵ１２２によって制御される。一方、待受時には、ベースバンドＩＣ１２０は、通信アンテナ１３２を介して基地局１１０からの無線信号を間欠受信して、ロジックＩＣ１２４に割込要求（ＢＢ ＩＮＴ）を送信する。

ＣＰＵ１２２は、通信機能だけでなく、メーラーやブラウザ、音楽や動画再生、カメラ撮影、その他各種アプリケーションを実行する総合的なプロセッサであって、ロジックＩＣ１２４よりも高速で動作し消費電力が大きい。メモリ１２６は、ＲＯＭ、ＲＡＭ、ＥＥＰＲＯＭ、不揮発性ＲＡＭ、フラッシュメモリ、ＨＤＤ等で構成され、ＣＰＵ１２２で管理されるアプリケーション等を記憶する。

ロジックＩＣ１２４は、図示のように、ベースバンドＩＣ１２０とＣＰＵ１２２との間に接続されていて、待受時にベースバンドＩＣ１２０からの割込要求を受け付ける。ロジックＩＣ１２４は、ＣＰＵ１２２よりも低速で動作し消費電力が低い。ロジックＩＣ１２４は、例えばトリガ部１３２、制御部１３４およびＯＲ回路１３６を含む。トリガ部１３２および制御部１３４には、図示のように割込要求が入力される。なおＯＲ回路１３６は、ロジックＩＣ１２４の一部として示しているが、通信端末１００内の所定箇所に適宜設けてよい。

発振回路１２８は、クロック信号（Ｓｙｓｔｅｍ ＣＬＫ）を生成する。クロック信号は、ベースバンドＩＣ１２０、およびロジックＩＣ１２４のトリガ部１３２に入力される。また発振回路１２８は、ＯＲ回路１３６の出力に応じてＯＮまたはＯＦＦとされる。ＯＲ回路１３６は、図示のようにベースバンドＩＣ１２０、ＣＰＵ１２２およびロジックＩＣ１２４に接続されているため、これらのうち少なくとも１つが稼動しているとき発振回路１２８をＯＮとし、いずれも停止しているとき発振回路１２８をＯＦＦとする。

図２は、図１に示す通信端末１００のロジックＩＣ１２４の構成を示す図である。ロジックＩＣ１２４のトリガ部１３２は、フリップフロップ１３８とＡＮＤ回路１４０とを備える。ロジックＩＣ１２４の制御部１３４は、クロック制御部１４２、割込判定処理部１４４および割込通知部１４６を備える。

フリップフロップ１３８は、割込要求を受け付けて信号が「Ｌ」から「Ｈ」に変化すると、ＡＮＤ回路１４０に「１」を出力し、制御部１３４の割込判定処理部１４４からリセット信号（ｒｅｓｅｔ）が入力されると、ＡＮＤ回路１４０に「０」を出力する。ＡＮＤ回路１４０には、図示のように、クロック信号が入力される。ＡＮＤ回路１４０は、フリップフロップ１３８からの信号が「１」、クロック信号が「Ｈ」であれば、割込判定処理部１４４に「１」を出力し、割込判定処理部１４４を起動する。

よって割込判定処理部１４４は、トリガ部１３２が受け付けた割込要求に連動して起動し、割込判定処理（後述）を行う。さらに割込判定処理部１４４は、割込判定処理が完了すると、その旨を示すリセット信号をトリガ部１３２に出力し、トリガ部１３２によって動作が停止される。

なお割込判定処理とは、基地局１１０からの制御信号（ＣＣＨ：Control Channel）を受信した際に自機あてであるか否かを判定する処理などであり、例えばＵＷ判定、ＣＲＣ判定、着信群判定、着信判定、通話判定、通話品質判定などを含む。そして、割込判定処理では、割込要求について実体的な通信処理（音声通話またはデータ通信）が必要であるか否かが判定される。

割込通知部１４６は、割込判定処理により実体的な通信処理が必要であれば、その旨をＣＰＵ１２２に割込通知する。クロック制御部１４２は、ロジックＩＣ１２４が稼動するときＯＲ回路１３６に「１」を出力し、停止するとき「０」を出力する。

図３は、図１に示す通信端末１００の待受時の動作を示すフローチャートである。図４は、図１に示す通信端末１００の待受時の起動および停止のタイミングを示す図である。まず、ベースバンドＩＣ１２０およびロジックＩＣ１２４は、待受時に、図４に例示するように所定間隔（１．２ｓ間隔）で間欠起動する（ステップＳ１００）。このときロジックＩＣ１２４は、ベースバンドＩＣ１２０に連動して起動し、さらにＯＲ回路１３６を介して発振回路１２８も動作する。

つぎに、ロジックＩＣ１２４は、ベースバンドＩＣ１２０から割込要求が送信されると（ステップＳ１０２、Ｙｅｓ）、割込要求を受け付けて割込判定処理部１４４を起動し、割込判定処理を行う（ステップＳ１０４）。一方、ステップＳ１０２で割込要求が送信されていない場合（Ｎｏ）、再びステップＳ１００に戻り、ベースバンドＩＣ１２０およびロジックＩＣ１２４を間欠起動する。

ステップＳ１０４での割込判定処理の結果、割込要求について実体的な通信処理が必要であれば（Ｙｅｓ）、割込通知部１４６は、ＣＰＵ１２２に割込通知を行う（ステップＳ１０６）。ＣＰＵ１２２は、割込通知を受けて起動する（ステップＳ１０８）。なおステップＳ１０８は、図４に示す矢印Ａのタイミングに対応する。

ＣＰＵ１２２は、起動後、実体的な通信処理を行う（ステップＳ１１０）。このとき、ＣＰＵ１２２は、図４に示すように稼動状態となり、例えばメモリ１２６からアプリケーションを読み出し立ち上げるなどして処理を実行する。そして、ＣＰＵ１２２は、実体的な通信処理を完了すると動作を停止し、稼動状態からスリープ状態に移行する（ステップＳ１１２）。

ここで、ＣＰＵ１２２は、実体的な通信処理を行う際、伝送路１３０を介してベースバンドＩＣ１２０を制御する場合もある。このため、発振回路１２８は、ＣＰＵ１２２が稼動状態の間はＯＮとされていて、図４に示す矢印Ｂのタイミング、すなわち稼動状態からスリープ状態に移行するタイミングでＯＦＦとされる。なお発振回路１２８は、図４に示すように、ベースバンドＩＣ１２０、ＣＰＵ１２２およびロジックＩＣ１２４のうち少なくとも１つが稼動しているときＯＮであり、いずれも停止しているときＯＦＦとなっている。

一方、ステップＳ１０４での割込判定処理により、実体的な通信処理が不要であれば（Ｎｏ）、ロジックＩＣ１２４は、割込判定処理の完了後に動作を停止する（ステップＳ１１４）。ステップＳ１１４では、ロジックＩＣ１２４は、割込判定処理部１４４が割込判定処理の完了を示すリセット信号をトリガ部１３２に出力し、トリガ部１３２によって割込判定処理部１４４の動作が停止される。つまり、ロジックＩＣ１２４は、ベースバンドＩＣ１２０からの割込要求に連動して起動し、割込判定処理の完了後に自己完結式に停止する。またステップＳ１１４では、ロジックＩＣ１２４がＣＰＵ１２２に割込通知しないため、ＣＰＵ１２２は起動せずスリープ状態となっている。

図５は、比較例の通信端末２００の概略構成を示す図である。比較例の通信端末２００は、ベースバンドＩＣ２０２とＣＰＵ２０４とが接続されていて、上記のロジックＩＣ１２４を備えていない点で本実施形態の通信端末１００と異なる。

比較例の通信端末２００では、待受時にベースバンドＩＣ２０２からの割込要求をＣＰＵ２０４が受け付ける。このため、ＣＰＵ２０４は、割込要求に連動してその都度起動され、実体的な通信処理だけでなく、割込判定処理も実行する必要がある。なお発振回路２０６は、ＯＲ回路２０８によって、ベースバンドＩＣ２０２、ＣＰＵ２０４および周辺デバイス２１０のうち少なくとも１つが稼動しているときＯＮとされ、いずれも停止しているときＯＦＦとされる。

したがって、比較例の通信端末２００では、待受時に割込要求を受け付けると、消費電力の大きいＣＰＵ２０４をその都度起動するため、待受時の消費電力が大きくなってしまう。またＣＰＵ２０４は、アプリケーションをメモリ２１０から読み出し立ち上げるなどして割込判定処理を実行する際、アプリケーションを立ち上げる間や、スリープ状態から稼動状態に移行する間にも電流が流れるため、より消費電力が大きくなってしまう。

図６は、本実施形態と比較例との待受時の消費電力を比較した図である。図中の上段に示す「ＣＰＵ」は、上記のロジックＩＣ１２４を備えていない比較例（図５参照）において、１００ｍｓ毎に１回起動し、その稼働時間が５ｍｓである旨を示している。ＣＰＵは、稼動状態で２００ｍＡの電流が流れている。このため、比較例では、電流に稼動時間を乗じた値である電気量１ｍＡｓを消費していることが分かる。

これに対して図中の中段に示す「ＡＳＩＣ」は、本実施形態において、ロジックＩＣ１２４が例えばトリガ部１３２を有さず、割込判定処理の完了後に自己完結式に停止しない場合を例示している。この場合、ＡＳＩＣは、ＣＰＵと同様に１００ｍｓ毎に１回起動するものの、その稼働時間が１ｍｓであり、さらに稼動状態では２０ｍＡの電流しか流れない。このため、消費される電気量は２０μＡｓとなり、比較例よりも低くなっている。

さらに図中の下段に示す「ＡＳＩＣ」は、本実施形態において、ロジックＩＣ１２４が割込判定処理の完了後に自己完結式に停止する場合を例示している。この場合、ＡＳＩＣは、稼働時間が短縮されて、０．６２５ｍｓとなっている。このため、消費される電気量は１２．５μＡｓとなり、さらに低くなっている。なお本実施形態では、ロジックＩＣ１２４がＣＰＵ１２２に代行して割込判定処理を実行するため、自機宛の音声通話またはデータ通信がない限り、ＣＰＵ１２２は起動しないことになる。しかし近年の通信端末では、スリープ時（待受時）の処理が必要なアプリケーションも多くなっている。そのためベースバンドＩＣ１２０からの割込要求とは別にＣＰＵ１２２を間欠起動させる必要があるが、この場合においても従来に比べより起動間隔を広げることが可能である。一例として、ＣＰＵ１２２を６０ｓ毎に１回起動し、アプリケーションによる各種処理を行うように設定してよい。比較例では１００ｍｓごとにＣＰＵ１２２を起動させていたことと比較すれば、飛躍的に稼働時間を短縮できることがわかる。

このように通信端末１００では、割込判定処理をロジックＩＣ１２４で行う。ＣＰＵ１２２は、割込判定処理の際には停止していて、自機が実体的な通信を開始しない場合には起動されず、実体的な通信を行うときのみ起動して通信処理を実行する。すなわち本実施形態によれば、ロジックＩＣ１２４がＣＰＵ１２２に代行して割込判定処理を実行するため、待受時での消費電力を低減できる。

また通信端末１００では、ロジックＩＣ１２４がベースバンドＩＣ１２０からの割込要求に連動して起動し、割込判定処理の完了後に自己完結式に停止する。したがって、本実施形態によれば、ロジックＩＣ１２４の稼動時間を短縮でき、待受時の消費電力をより低減できる。

さらに通信端末１００では、発振回路１２８がベースバンドＩＣ１２０、ＣＰＵ１２２およびロジックＩＣ１２４のうち少なくとも１つが稼動しているときＯＮとされ、いずれも停止しているときＯＦＦとされる。したがって、本実施形態によれば、ベースバンドＩＣ１２０のための発振回路１２８の動作を最小限にすることができ、待受時の消費電力をより低減できる。

図７は不在着信表示用のＬＥＤ点灯回路である。なお、図７ではＧＰＩＯ端子とＲＥＳＥＴ端子間の接続線以外のＣＰＵ１２２周辺のインターフェースは省略している。従来は、ＣＰＵ１２２とＬＥＤドライバ１５０との間をＩ２Ｃと呼ばれるインターフェースを用いて接続し、このインターフェースを通じＣＰＵ１２２からのソフトウェア制御でＬＥＤ１５１をドライブしていた。そのため、ＣＰＵ１２２の消費電力が大きくなっていた。

これに対し、本実施例では、具体的には、ＬＥＤドライバ１５０のＩ２ＣインターフェースをＬＥＤ ＯＮの設定のままとし、発振回路１２８と同様の機能を持つ別の発振回路１５２が生成する約３２ｋＨｚのクロック信号（矩形波）を分周回路１５３を経由してＬＥＤドライバ１５０のＳＴＡＮＢＹ／ＡＣＴＩＶＥ端子に常に入力しておく。この状態からＬＥＤドライバ１５０のＲＥＳＥＴ端子をインアクティブ（Ｈレベル）にすることで分周されたクロック信号の周期でＬＥＤ１５１が点灯する。

通信端末１００が基地局１１０から着信を受け、その着信をユーザーが応答できずに不在着信となった場合は、不在着信表示をするためにＬＥＤ１５１を点灯するタイミングのみ、ＣＰＵ１２２がＬＥＤドライバ１５０のＲＥＳＥＴ端子をインアクティブにする。ＣＰＵ１２２が不在着信表示を行わせる周期はおよそ６０Ｓｅｃとしている。また、不在着信表示期間はおよそ１から５Ｓｅｃ程度に設定され、この間前述のように、ＬＥＤ１５１は分周されたクロック信号の周期で点灯する。したがって、ＣＰＵ１２２は６０ｓｅｃごとに動作するだけでよく、不在着信表示をしない期間は、ＣＰＵ１２２の消費電流はおよそ５０μＡであり、大幅な消費電力の低減が実現できる。また、ＬＥＤ１５１の点灯パターンの変化はクロック信号の分周パターンをたとえば分周回路内に内蔵するレジスタを用いて変化させることで可能としている。

このように、ＬＥＤの点灯／非点灯のたびに消費電流の大きいＣＰＵを稼働させる方法を取らずに、ロジック回路を用いてＣＰＵの動作を代替したことにより、大きな電流削減効果を発揮することができる。

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

本発明は、基地局と無線通信を行う通信端末に利用することができる。

１００…通信端末、１１０…基地局、１２０…ベースバンドＩＣ、１２２…ＣＰＵ、１２４…ロジックＩＣ、１２６…メモリ、１２８…発振回路、１３０…伝送路、１３２…トリガ部、１３４…制御部、１３６…ＯＲ回路、１３８…フリップフロップ、１４０…ＡＮＤ回路、１４２…クロック制御部、１４４…割込判定処理部、１４６…割込通知部、１５０…ＬＥＤドライバ、１５１…ＬＥＤ、１５２…発振回路、１５３…分周回路

Claims (2)

1. 基地局と無線通信を行う通信端末であって、
   ベースバンドＩＣと、
   アプリケーション用のＣＰＵと、
   前記ベースバンドＩＣと前記ＣＰＵとの間に接続され、待受時に該ベースバンドＩＣからの割込要求を受け付けるロジックＩＣとを備え、
   前記ベースバンドＩＣは、待受時に基地局からの無線信号を間欠受信して前記ロジックＩＣに前記割込要求を送信し、
   前記ロジックＩＣは、前記割込要求について実体的な通信処理が必要であるか否かの割込判定処理を行い、実体的な通信処理が必要である場合に前記ＣＰＵを起動させ、
   前記ロジックＩＣは、
   前記割込判定処理を実行する割込判定処理部と、
   前記割込要求を受け付けると、前記割込判定処理部を起動するトリガ部とを備え、
   前記割込判定処理部は、前記割込判定処理が完了すると前記トリガ部に通知し、この通知を受けると前記トリガ部は前記割込判定処理部の動作を停止することを特徴とする通信端末。
2. 当該通信端末は、
   前記ベースバンドＩＣおよび前記ロジックＩＣに入力されるクロック信号を生成する発振回路と、
   前記ベースバンドＩＣ、前記ロジックＩＣおよび前記ＣＰＵのうち、少なくとも１つが稼動しているとき前記発振回路をＯＮとし、いずれも停止しているとき該発振回路をＯＦＦとするＯＲ回路とをさらに備えることを特徴とする請求項１に記載の通信端末。
   
   
   

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