JP6211726B1 - スイッチング電源回路 - Google Patents

Abstract

【課題】 昇降圧動作により出力電圧を高精度に一定に保持するスイッチング電源回路を提供する。【解決手段】クロック信号ＣＬＫに基づき所定のタイミングでスイッチング素子ＳＷ１〜ＳＷ４が切替えられるスイッチング回路８と、基準電圧Vrefと出力端子ＶＯからのフィードバック電圧と差である誤差電圧を生成する誤差増幅回路１と、コイルＬに流れるコイル電流ILを検出するコイル電流検出回路４と、コイル電流ILに基づく電圧を前記誤差電圧に加算する加算回路３と、基準電圧Vrefと加算回路３の加算出力電圧とを比較してコイル電流ILが最小となるバレーを検出するバレー検出用の比較回路５と、比較回路５が出力するバレー検出信号に基づきスイッチング素子ＳＷ１〜ＳＷ４の切替制御することによりスイッチング回路８を介して所定の昇降圧動作を行わせるスイッチ制御部６とを有する。【選択図】 図１

Description

本発明はスイッチング電源回路に関し、特に昇降圧のＤＣ／ＤＣコンバータ回路に適用して有用なものである。

バレー検出トポロジのスイッチングレギュレータで、セラミックコンデンサ等の低ＥＳＲのコンデンサを負荷容量に利用でき、しかも数MHz以上の発振周波数においても安定動作が可能で、かつ高い負荷安定度が得られ、レイアウト面積も小さくすることができるスイッチング電源回路として特許文献１が公知である。

しかしながら特許文献１に開示するスイッチング電源回路は、降圧変換専用のため、出力電圧より入力電圧が高くなったり低くなったりする条件下では使用できないといった課題がある。

これに対し昇降圧のスイッチング電源回路でもセラミックコンデンサ等の低ＥＳＲのコンデンサを負荷容量に利用でき、しかも数MHz以上の発振周波数においても安定動作が可能なスイッチング電源回路として特許文献２が公知となっている。

しかしながら、特許文献２に開示するスイッチング電源回路は、電流のピークを検出してスイッチング素子のスイッチング制御を行うようになっているため、降圧動作時に入出力電圧差が大きく、かつ発振周波数が高くなると動作が不安定になるという課題を有している。特に、入力電圧が大きく変動する場合に、大きな変動範囲のすべての入力電圧に対し安定的に昇降圧動作を行わせることが困難であるという課題がある。

特許５９９７３４８号公報

特開２０１４−３９４７２号公報

本発明は、上記従来技術に鑑み、低ＥＳＲのコンデンサを負荷容量に利用でき、しかも数MHz以上の発振周波数においても安定動作が可能で、かつ高い負荷安定度が得られ、昇降圧動作により出力電圧を高精度に一定に保持することができるスイッチング電源回路を提供することを目的とする。

上記目的を達成する本発明の第１の態様は、
入力電圧が印加される入力端子とコイルの一方の端子との間に接続された第1のスイッチング素子と、接地電位と前記一方の端子との間に接続された第2のスイッチング素子または第1のダイオードと、前記接地電位と前記コイルの他方の端子との間に接続された第3のスイッチング素子と、出力端子と前記他方の端子との間に接続された第4のスイッチング素子または第2のダイオードとを有するスイッチング回路と、
所定の基準電圧と、前記出力端子の電圧である出力電圧を表わすフィードバック電圧とを比較して両者の差を表わす誤差を増幅して誤差電圧を生成する誤差増幅回路と、
前記コイルに流れるコイル電流に基づく電圧を検出するコイル電流検出回路と、
前記コイル電流に基づく電圧、前記誤差電圧および前記基準電圧に基づき前記コイル電流が最小となるバレーを検出するバレー検出回路と、
前記バレー検出回路が出力するバレー検出信号と、あらかじめ設定しておいたタイミングで前記スイッチング素子の切替制御を行うためのスイッチング信号を、制御周期を規定するクロック信号に基づき生成して前記スイッチング回路を介して所定の昇降圧動作を行わせるスイッチ制御部とを有するとともに、
前記コイル電流検出回路は、
ＣＲ積分回路を有するとともに、前記ＣＲ積分回路を構成するコンデンサおよび抵抗の間を出力端子とし、
さらに前記ＣＲ積分回路の一方の端子には、スイッチ手段のオン／オフ動作に伴う選択により３種類の電圧の一つが印加され、前記ＣＲ積分回路の他方の端子には前記出力電圧に比例する電圧が印加されるとともに、
前記３種類の電圧は、入力電圧に比例する電圧、接地電圧、入力電圧と出力電圧との和に比例する電圧であり、前記スイッチ手段のオン／オフ制御は、前記コイルの前記一方の端子および前記他方の端子の状態に応じて前記スイッチ制御部が出力する制御信号により行うことにより、前記ＣＲ積分回路の前記出力端子に前記コイル電流に相似な出力電圧を生成して、前記コイル電流に基づく電圧を、前記コイル電流と相似の前記ＣＲ積分回路の出力端子の電圧で生成することを特徴とする。

第２の態様は、
第１の態様に記載するスイッチング電源回路において、
前記バレー検出回路は、
前記コイル電流に基づく電圧を前記誤差電圧に加算して加算出力電圧を生成する加算回路と、
前記加算出力電圧と前記基準電圧とを比較して前記バレーを検出するバレー検出用の比較回路、または前記コイル電流に基づく電圧を前記基準電圧に加算して加算出力電圧を生成する加算回路と、前記加算出力電圧と前記誤差電圧とを比較して前記バレーを検出するバレー検出用の比較回路とを有することを特徴とする。

本発明の第３の態様は、
第1または第２の態様に記載するスイッチング電源回路において、
前記タイミングは、前記出力電圧、前記入力電圧または前記基準電圧のいずれかに基づき規定することを特徴とする。

本発明によればスイッチング素子の切替に伴う昇降圧モード切替をコイル電流のバレー検出に基づき行うようにしたので、モード切替時の出力電圧の変動を抑制または防止することができ、同時に特許文献１と同様に、低ＥＳＲのコンデンサを負荷容量に利用でき、しかも数MHz以上の発振周波数においても安定動作が可能で、かつ高い負荷安定度が得られる。

本発明の実施の形態に係るスイッチング電源回路を示すブロック図である。 図１に示すスイッチング電源回路における降圧動作のタイミングを示す説明図である。 図１に示すスイッチング電源回路における昇降圧動作のタイミングを示す説明図である。 図１に示すスイッチング電源回路における昇降圧動作のタイミングを示す説明図である。 図１に示すスイッチング電源回路における昇降圧動作のタイミングを示す説明図である。 図１に示すスイッチング電源回路における昇圧動作のタイミングを示す説明図である。 コイル電流検出回路の具体例であるコイル電流エミュレーション回路を示す回路図である。 コイル電流エミュレーション回路を含むスイッチング電源回路における降圧動作のタイミングを示す説明図である。 コイル電流エミュレーション回路を含むスイッチング電源回路における昇降圧動作のタイミングを示す説明図である。 コイル電流エミュレーション回路を含むスイッチング電源回路における昇降圧動作のタイミングを示す説明図である。 コイル電流エミュレーション回路を含むスイッチング電源回路における昇降圧動作のタイミングを示す説明図である。 コイル電流エミュレーション回路を含むスイッチング電源回路における昇圧動作のタイミングを示す説明図である。 図１に示すスイッチング電源回路におけるフルブリッジ動作時の態様を示す模式図である。

以下、本発明の実施の形態を図面に基づき詳細に説明する。

図１は本発明の実施の形態に係るスイッチング電源回路を示すブロック図である。同図に示すように、出力電圧ＶＯは帰還抵抗ＦＲ１，ＦＲ２で分圧して誤差増幅回路１の非反転入力端子に入力される。誤差増幅回路１の反転入力端子には、基準電圧発生回路２で生成され、あらかじめ設定した基準電圧Vrefが入力される。かくして誤差増幅回路１では基準電圧Vrefと、帰還抵抗ＦＲ１，ＦＲ２で分圧した出力電圧ＶＯとを比較して両者の差である誤差を増幅し、誤差電圧Verrとして出力する。

バレー検出回路Ｉには、コイルＬを流れるコイル電流ILに基づく電圧VL、誤差電圧Verrおよび基準電圧Vrefが供給される。そして、これら電圧VL、誤差電圧Verrおよび基準電圧Vrefに基づきコイル電流ILが最小となるバレーを検出してバレー検出信号Comp_outを生成する。

ここで、本形態における電圧VLは、コイル電流検出回路４で実測するコイル電流ILに基づき生成される。また、本形態におけるバレー検出回路Ｉは、加算回路３と比較回路５からなる。加算回路３では、コイル電流ILを表わす電圧VLを誤差増幅回路１の出力である誤差電圧Verrに加算して加算出力電圧Vaddを生成する。

比較回路５の非反転入力端子には基準電圧発生回路２の出力である基準電圧Vrefが入力されるとともに、その反転入力端子には加算回路３の出力である加算出力電圧Vaddが入力される。この結果、比較回路５では、加算回路３の加算出力電圧Vaddが基準電圧Vrefを下回った時点、すなわちコイル電流ILが最も小さな値となる時点を表すバレー検出信号Comp_outを生成し、このバレー検出信号Comp_outをスイッチ制御部６に出力する。バレー検出信号Comp_outは、HiおよびLoの二つの状態を表す状態信号である。

なお、上述の如く本形態では、上記バレー検出回路Ｉを、加算回路３と比較回路５との組み合わせにより形成したが、これに限るものではない。コイル電流ILに基づく電圧VLと、誤差電圧Verrと、基準電圧Vrefに基づいてコイル電流ILが最小となるバレーを検出するようになっていれば、それ以上の特別な限定はない。また、本形態では、加算回路３で、誤差電圧Verrに電圧VLを加算するとともに、加算回路３の加算出力電圧Vaddと基準電圧Vrefとを比較するように形成したが、これに限定するものではない。加算回路３で、基準電圧Vrefに電圧VLを加算するとともに、加算回路３の加算出力電圧Vaddと誤差電圧Verrとを比較するように形成しても良い。

スイッチ制御部６は、発振回路７が生成する一定周波数のクロック信号CLKに基づきあらかじめ設定された経過時間（後に詳述する）の経過を表すタイミングおよびバレー検出信号Comp_outの状態変化によりスイッチング回路８のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４のＯＮ／ＯＦＦを制御する。このことにより適宜降圧モード、昇降圧モードおよび昇圧モードが切替わり、出力電圧ＶＯが一定（基準電圧Vref）になるように制御する。スイッチ制御部６によるスイッチング制御の具体的な内容は後に詳述する。なお、比較回路５の出力であるバレー検出信号Comp_outは、通常Loであり、バレーポイントの検出によりHiとなる。

スイッチング回路８は、４個のスイッチング素子ＳＷ１〜ＳＷ４とコイルＬとをＨ型に組み合わせて形成してある。さらに詳言すると、スイッチング素子ＳＷ１は電源電圧である入力電圧VINが印加される入力端子INとコイルＬの一方の端子LX1との間に接続され、スイッチング素子ＳＷ２は接地電位と一方の端子との間に接続され、スイッチング素子ＳＷ３は接地電位とコイルＬの他方の端子LX２との間に接続され、スイッチング素子ＳＷ４は出力端子OUTと他方の端子LX2との間に接続されている。ここで、出力端子OUTには平滑用のコンデンサＣが接続されている。本形態ではコンデンサＣとしてセラミックコンデンサ等の低ＥＳＲのコンデンサを利用できる。

図２〜図６の波形図に基づき降圧モード、昇降圧モードおよび昇圧モードの各モードにおけるスイッチ制御部６の制御動作を説明する。なお、図2〜図6において、（ａ）はクロック信号、（ｂ）はバレー検出信号Comp_out、（ｃ）は一方の端子LX1の電圧、（ｄ）は他方の端子の電圧、（ｅ）はコイル電流ILの波形をそれぞれ示す。

＜降圧モード＞
図２は、降圧モードにおける波形図である。同図に示すように、まず発振回路７のクロック信号CLKによりバレー検出用の比較回路５の出力であるバレー検出信号Comp_outをリセットする。この結果バレー検出信号Comp_outはLoとなる。

次に、スイッチ制御部６の内部で入力電圧VIN、出力電圧VOまたは基準電圧Vrefに応じてあらかじめ設定された２つのタイミングの内、第１のタイミングt1でコイルＬの一方の端子LX1をHiレベルからLoレベルに切り替える（スイッチング素子ＳＷ１をOFFする）。このとき端子LX2はHiレベルのまま（スイッチング素子ＳＷ４はONのまま）である。端子LX1がLoレベルになったことでコイル電流ILが徐々に減少するオフ期間となる。

ここで、誤差増幅回路１の出力電圧には、コイル電流検出回路４の出力電圧が加算されている。したがって、バレー検出用の比較回路５では、コイル電流ILに基づく加算回路３の加算出力と基準電圧Vrefとを比較する。この結果、コイル電流ILが最小となるバレーポイントを検出すると、バレー検出信号Comp_outの出力レベルをHiに切り替えてラッチし、一方の端子LX1をHiレベルに切り替える（スイッチング素子ＳＷ１をONに切替える）。この結果コイル電流ILが徐々に増加するオン期間になる。

次に、クロック信号CLKによりバレー検出信号Comp_outがリセットされ、新たな周期となる。ここで、タイミングt2はバレー検出信号Comp_outの切替わりより速いため無効となる。かかる一連の動作を繰り返し、降圧コンバータとして動作することで出力電圧VOを安定化する。

図３〜図５は、昇降圧モードにおける波形図である。いずれも昇降圧モードではあるが、図３は入力電圧VINが出力電圧ＶＯよりも高い状態を、図４は入力電圧VINと出力電圧VOとが等しい状態を、図５は入力電圧VINが出力電圧VOよりも低い状態をそれぞれ示している。

＜昇降圧モード＞
図３〜図５に示すように昇降圧モードでは、降圧モードと同様にクロック信号CLKによりバレー検出信号Comp_outがリセットされ、タイミングt1で一方の端子LX1をHiレベルからLoレベルに切り替え、オフ期間とする（スイッチング素子ＳＷ１をOFFにする）。この結果、コイル電流ILは減少する動作となる。しかしながら、降圧モードとは異なり、タイミングt2より先に比較回路５がバレーポイントを検出するので、一方の端子LX1をHiレベルに切替える（スイッチング素子ＳＷ１をONにする）と同時に、他方の端子LX2をLoレベルに切り替える（スイッチング素子ＳＷ３をONにする）。

次にタイミングt2で他方の端子ＬＸ２をHiレベルに戻す動作をする（スイッチング素子ＳＷ３をOFFにする）。この動作を繰り返し、昇降圧コンバータとして機能させ、出力電圧ＶＯを安定化する。

本形態では、一方の端子LX1がスイッチングする降圧動作と、他方の端子LX2がスイッチングする昇圧動作とを組み合わせて昇降圧動作を実現しているが、一方の端子LX1と他方の端子LX2が共にHiレベルになる期間を設けることで、フルブリッジ動作によるコイル電流ILの変化を小さく抑えることができる。このため当該スイッチンング電源回路の変換効率の改善に寄与できている。また、降圧モードと昇降圧モードの境界では他方の端子LX2において極細かいパルスの有無により動作モードが移行するため、モード差によるコイル電流の大きな変化は発生せず連続性を維持できる。したがって、安定動作に寄与できる。この点を図１３に基づき詳細に説明する。図１３（ａ）には本形態と同様のスイッチング回路８を示す。スイッチング回路８において、スイッチング素子ＳＷ１，ＳＷ３のＯＮ状態とスイッチング素子ＳＷ２，ＳＷ４のＯＮ状態とが交互に繰り返すフルブリッジ動作で駆動した場合、コイル電流ILは図１３（ｂ）に示すように大きくなり、その分損出も大きくなる。そこで、本形態では、図１３（ｃ）に示すように、スイッチング素子ＳＷ１，ＳＷ３のＯＮ状態において、コイル電流ILが所定の出力電流ＩＯを超えた後の所定のタイミングから、スイッチング素子ＳＷ２，ＳＷ４のＯＮ状態において、コイル電流ILが出力電流IOを下回る前の所定のタイミングまでの間、スイッチング素子ＳＷ１，ＳＷ３をＯＮ状態とする期間を設けている。このことにより、スイッチング素子ＳＷ１，ＳＷ３をＯＮ状態とする期間におけるコイル電流ILを一定の小さな値に抑制することができる。この結果、損失を大幅に減少させることができる。

＜昇圧モード＞
図６は昇圧モードにおける波形図である。クロック信号CLKによるバレー検出信号Comp_outのリセット後、タイミングt1よりも先にバレー検出信号Comp_outがHiに変化するので、他方の端子LX2をLoに切り替える（スイッチング素子ＳＷ３をONにする）。この期間はコイルの電流ILが徐々に増加するオン期間である。次にタイミングt2で他方の端子LX2をHiレベルに切り替え（スイッチング素子ＳＷ３をOFFに切替え）、オフ期間としている。ここで、タイミングt1は、バレー検出信号Comp_outの切り替わり、すなわちコイル電流ILのバレー検出時点より遅いため無効となる。この動作を繰り返すことで昇圧コンバータとして動作し、出力電圧を安定化する。

ここで、降圧モード時のオフ時間と昇圧モード時のオン時間と、タイミングt1，t2の時間差で、モードが切り替わる入力電圧条件を決めることができる。

降圧モード時のオフ時間toffは、toff=｛（VIN−VO）／VIN｝・（１／fsw）（ここで、fswは、スイッチング周波数＝クロック信号CLKの周波数である）、昇圧モード時のオン時間tonは、ton＝｛（VO−VIN）／VO｝・（１／fsw）であるので、ＶＯ＝３．３Ｖ,fsw＝１MHz時に、t2−t1=０．１８μｓに設定すると、降圧モードと昇降圧モードが切り替わる入力電圧ＶＩＮは、約４．０Ｖ、昇圧モードと昇降圧モードが切り替わる入力電圧ＶＩＮは、約２．７Ｖとなる。

以上説明してきた動作により、本形態に係るスイッチング電源回路は、昇降圧スイッチングレギュレータとして動作する。特に、昇圧モード時に負荷が急に重くなり出力電圧が低下すると、バレー検出信号Comp_outの検出はより速いタイミングになり、結果としてオン期間を延ばし、コイル電流ILを増加させ、出力電圧VOを急峻に戻す方向に働く。また、昇降圧モードや降圧モード時に負荷が急に重くなり出力電圧VOが低下すると、同様にバレー検出信号Comp_outの検出は、より速いタイミングになり、タイミングt1より先に検出すると昇圧モードとして動作するため、より急峻に出力を上昇させる方向に働く。このことは、本形態に係るスイッチング電源回路の負荷急変による出力安定化効果が大きいことを意味している。

次に、コイル電流ILの検出について説明する。本形態におけるコイル電流検出回路４は、例えばコイルＬと直列にセンス抵抗を挿入し、その両端を電流アンプで増幅し、電流アンプの出力を誤差増幅器の出力にカップリングコンデンサを介して接続することで形成し得る。この場合、構成は簡単だが、出力電圧変換効率への影響を低減するためにセンス抵抗は可及的に抵抗値が小さなものを選択しなければならない。この結果、電流アンプは小さな入力電圧に対応したオフセット電圧の小さなアンプを使用しなければならず、入力差動対のトランジスタを大きくしたり、複数個配置したり、トリミングなどで調整が必要になる。このため、レイアウトパターンへの影響が大きい。

そこで、上述の如き課題が残るコイル電流センス回路を使用しないコイル電流エミュレーション回路でコイル電流検出回路４を形成するのが望ましい。このコイル電流エミュレーション回路を図７に示す。同図に示すように、本形態におけるコイル電流エミュレーション回路４Ａは、コンデンサＣ１および抵抗Ｒ１を直列に接続したＣＲ積分回路９を有するとともに、コンデンサＣ１および抵抗Ｒ１の間を出力端子ＶＣとする。ここで、ＣＲ積分回路９の一方の端子V1には３種類の電圧の一つがスイッチ手段Ｓ１，Ｓ２，Ｓ３の選択により印加され、ＣＲ積分回路の他方の端子V2には出力電圧VO（図1参照：以下同じ）に比例する電圧（A×VO）が印加される。また、３種類の電圧は、入力電圧VINに比例する電圧（A×ＶＩＮ）、接地電圧、入力電圧VIN（図1参照：以下同じ）と出力電圧VOと和に比例する電圧（A×（VIN＋VO））である。

コイル電流エミュレーション回路４Ａにおいて、スイッチング回路８（図1参照：以下同じ）の一方の端子ＬＸ１（図1参照：以下同じ）および他方の端子ＬＸ２（図1参照：以下同じ）の両方がHiレベル時にはスイッチ手段Ｓ１をONして積分回路９の一端には入力電圧VINに比例した電圧（Ａ×VIN）を印加する。一方の端子LX1がLoレベルで他方の端子Lx2がHiレベルの時にはスイッチ手段Ｓ２をONして積分回路９の一端にはＧＮＤ電圧を印加する。さらに、一方の端部LX1がHiレベルで、他方の端部LX2がLoレベルの時にはスイッチ手段Ｓ３をONして積分回路９の一端には入力電圧ＶＩＮおよび出力電圧ＶＯの和に比例した電圧｛Ａ×（VIN＋VO）｝を印加する。ここで、それぞれの比例係数Ａは同じ値に設定する。

コイル電流エミュレーション回路４Ａの各スイッチ手段Ｓ１〜Ｓ３は、コイル１の一方の端子LX1および他方の端子LX2の状態に応じてスイッチ制御部6（図1参照：以下同じ）からの制御信号によりON／OFF制御される。

ここで、抵抗R1の一端の電圧をＶ１、コンデンサＣ１の他端の電圧をＶ２とし、ＣＲ積分回路９の時定数よりスイッチング周期が十分に短い場合、コンデンサＣ１の両端の電位差ΔＶＣは次式（１）で表される。

同様にコイル電流ΔｉＬは次式（２）で表される。

具体的に、一方の端子LX1および他方の端子LX2の両方がHiレベルとなった時はスイッチ手段Ｓ１がＯＮするので、電位差ΔVCは次式（３）で、コイル電流ΔｉＬは次式（４）でそれぞれ表される。

次に、一方の端子LX1がLoレベルで、他方の端子LX2がHiレベルとなった時はスイッチ手段Ｓ２がＯＮするので、Loレベルを０Ｖとすると、電位差ΔVCは次式（５）で、コイル電流ΔｉＬは次式（６）でそれぞれ表される。

次に、一方の端子LX1がHiレベルで、他方の端子LX2がLoレベルとなった時はスイッチ手段Ｓ３がＯＮするので、Loレベルを０Ｖとすると、電位差ΔVCは次式（７）で、コイル電流ΔｉＬは次式（８）でそれぞれ表される。

上述のコイル電流エミュレーション回路４Ａにおいて、一方の端子LX1のHiレベルは入力電圧VINとほぼ等しく、他方の端子LX2のHiレベルは出力電圧ＶＯとほぼ等しい。また、比例係数Ａ、抵抗Ｒ１の抵抗値、コンデンサＣ１の容量、コイルＬのインダクタンスは定数である。したがって、コイル電流エミュレーション回路４Ａの出力端子VCからはコイル電流ΔｉＬと相似な電位差ΔＶＣが得られることがわかる。

図８〜図１２に、本形態に係るスイッチング電源回路のコイル電流エミュレーション回路４Ａを含む降圧、昇降圧、昇圧動作の波形図を示す。これらの図は図８〜図１２の各図が図２〜図６にそれぞれ対応している。また、各図の（ｆ）は一方の端子Ｖ１（図７参照）の電圧、（ｇ）は他方の端子V２（図７参照）の電圧、（ｈ）は出力電圧VC（図７参照）の波形を示す波形図である。

１ 誤差増幅回路
２ 基準電圧発生回路
３ 加算回路
４ コイル電流検出回路
４Ａ コイル電流エミュレーション回路
５ 比較回路
６ スイッチ制御部
７ 発振回路
８ スイッチング回路
９ 積分回路

Claims (3)

1. 入力電圧が印加される入力端子とコイルの一方の端子との間に接続された第1のスイッチング素子と、接地電位と前記一方の端子との間に接続された第2のスイッチング素子または第1のダイオードと、前記接地電位と前記コイルの他方の端子との間に接続された第3のスイッチング素子と、出力端子と前記他方の端子との間に接続された第4のスイッチング素子または第2のダイオードとを有するスイッチング回路と、
   所定の基準電圧と、前記出力端子の電圧である出力電圧を表わすフィードバック電圧とを比較して両者の差を表わす誤差を増幅して誤差電圧を生成する誤差増幅回路と、
   前記コイルに流れるコイル電流に基づく電圧を検出するコイル電流検出回路と、
   前記コイル電流に基づく電圧、前記誤差電圧および前記基準電圧に基づき前記コイル電流が最小となるバレーを検出するバレー検出回路と、
   前記バレー検出回路が出力するバレー検出信号と、あらかじめ設定しておいたタイミングで前記スイッチング素子の切替制御を行うためのスイッチング信号を、制御周期を規定するクロック信号に基づき生成して前記スイッチング回路を介して所定の昇降圧動作を行わせるスイッチ制御部とを有するとともに、
   前記コイル電流検出回路は、
   ＣＲ積分回路を有するとともに、前記ＣＲ積分回路を構成するコンデンサおよび抵抗の間を出力端子とし、
   さらに前記ＣＲ積分回路の一方の端子には、スイッチ手段のオン／オフ動作に伴う選択により３種類の電圧の一つが印加され、前記ＣＲ積分回路の他方の端子には前記出力電圧に比例する電圧が印加されるとともに、
   前記３種類の電圧は、入力電圧に比例する電圧、接地電圧、入力電圧と出力電圧との和に比例する電圧であり、前記スイッチ手段のオン／オフ制御は、前記コイルの前記一方の端子および前記他方の端子の状態に応じて前記スイッチ制御部が出力する制御信号により行うことにより、前記ＣＲ積分回路の前記出力端子に前記コイル電流に相似な出力電圧を生成して、前記コイル電流に基づく電圧を、前記コイル電流と相似の前記ＣＲ積分回路の出力端子の電圧で生成することを特徴とするスイッチング電源回路。
2. 請求項１に記載するスイッチング電源回路において、
   前記バレー検出回路は、
   前記コイル電流に基づく電圧を前記誤差電圧に加算して加算出力電圧を生成する加算回路と、
   前記加算出力電圧と前記基準電圧とを比較して前記バレーを検出するバレー検出用の比較回路、または前記コイル電流に基づく電圧を前記基準電圧に加算して加算出力電圧を生成する加算回路と、前記加算出力電圧と前記誤差電圧とを比較して前記バレーを検出するバレー検出用の比較回路とを有することを特徴とするスイッチング電源回路。
3. 請求項１または請求項２に記載するスイッチング電源回路において、
   前記タイミングは、前記出力電圧、前記入力電圧または前記基準電圧のいずれかに基づき規定することを特徴とするスイッチング電源回路。

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