JP6197055B2 - 電流検出回路 - Google Patents

Description

本発明の一態様は、電流検出回路に関する。

近年、少なくとも２つの素子又は回路などの間に流れる電流量を検出する電流検出回路が
知られている。

例えば、光電変換装置から、負荷となり且つ特定の機能を有する回路（機能回路ともいう
）に電力を供給する場合、最大電力点追従回路を設けて機能回路に供給する電力が最大に
なるように調整することが好ましい。このとき、最大電力点追従回路は、電流検出回路、
電圧検出回路、及び演算回路を備え、電流検出回路及び電圧検出回路により光電変換装置
から供給される電流及び電圧の値を検出し、検出結果に応じて演算回路により機能回路に
供給する電力が最大になるように調整する。

また、例えばリチウムイオン電池における、過充電によるサイクル特性の低下又は破損を
防止するために、電流検出回路を設ける場合もある。

上記電流検出回路としては、例えば差動増幅回路を備える構成が知られている（例えば特
許文献１）。従来の電流検出回路における差動増幅回路としては、例えば電界効果トラン
ジスタを用いた差動増幅回路が用いられる。電界効果トランジスタを用いた差動増幅回路
を電流検出回路に用いることにより、例えばバイポーラトランジスタを用いた増幅回路を
用いる場合と比較して、製造工程を簡略にすることができ、製造コストを低減することが
できる。

特開２００７−２４１４１１号公報

従来の電界効果トランジスタを用いた差動増幅回路を備える電流検出回路は、検出可能な
電流の範囲が低いといった問題があった。

例えば、従来の電界効果トランジスタを用いた差動増幅回路を備える電流検出回路は、検
出する電流を電圧に変換し、変換した電圧を入力信号として差動増幅回路における差動対
である電界効果トランジスタのゲートに入力する構成であった。このため、出力信号の電
圧値の範囲は、入力信号の電圧の値によらず、ソースに入力される電圧値の範囲内である
。よって、差動対であるトランジスタのゲートに入力される電圧の値が電源電圧以上又は
基準電位以下であっても、出力電圧が一定の値に収束してしまい、２つの素子の間に流れ
る電流を正確に検出できなかった。

本発明の一態様では、検出可能な電流の範囲を拡大させることを課題の一つとする。

本発明の一態様では、電流検出回路に備えられた差動増幅回路において、トランジスタの
ゲートではなく、ソースに信号を入力することにより、ソースに入力される電圧が電源電
圧以上又は基準電位以下であっても、電流の検出を可能にする。

本発明の一態様は、第１の接続端子と、第２の接続端子と、一方の端子が第１の接続端子
に接続され、他方の端子が第２の接続端子に接続される第１の抵抗素子と、一方の端子が
第１の抵抗素子の一方の端子に接続される第２の抵抗素子と、一方の端子が第１の抵抗素
子の他方の端子に接続される第３の抵抗素子と、第１の電流源と、第２の電流源と、ソー
スが第２の抵抗素子の他方の端子に接続され、ドレインが第１の電流源に接続され、ドレ
インの電圧が第１の電流源に流れる電流に応じた値に設定される第１の電界効果トランジ
スタと、第１の電界効果トランジスタと同じ導電型であり、ソースが第３の抵抗素子の他
方の端子に接続され、ドレイン及びゲートが第１の電界効果トランジスタのゲート及び第
２の電流源に接続され、ゲート及びドレインの電圧が第２の電流源に流れる電流に応じた
値に設定される第２の電界効果トランジスタと、第１の電界効果トランジスタと同じ導電
型であり、ソースが第２の電界効果トランジスタのソースに接続され、ゲートが第１の電
界効果トランジスタのドレインに接続され、ドレインの電圧が信号として出力される第３
の電界効果トランジスタと、一方の端子が第３の電界効果トランジスタのドレインに接続
され、他方の端子には、単位電圧が入力される第４の抵抗素子と、を備える電流検出回路
である。

本発明の一態様により、検出可能な電流の範囲を拡大させることができる。

実施の形態１における電流検出回路の構成例を示す図。 実施の形態２における電流源の例を示す回路図。 実施の形態３におけるトランジスタの構造例を示す図。 実施の形態４における電流検出回路の例を示す図。 図４に示す電流検出回路の動作検証の結果を示す図。 実施の形態５における電流検出回路の例を示す図。 図６に示す電流検出回路の動作検証の結果を示す図。 実施の形態６における電子機器の構成例を示すブロック図。

本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。但し
、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくそ
の形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本
発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。

なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態
の内容を互いに置き換えることができる。

また、第１、第２などの序数を用いた用語は、構成要素の混同を避けるために付しており
、各構成要素は、序数に限定されない。

（実施の形態１）
本実施の形態では、電流検出回路の例について説明する。

まず、本実施の形態における電流検出回路の構成例について、図１を用いて説明する。図
１は、本実施の形態における電流検出回路の構成例を示す図である。

図１に示す電流検出回路は、抵抗素子１１１と、抵抗素子１１２と、抵抗素子１１３と、
トランジスタ１１４と、トランジスタ１１５と、電流源（ＣＳともいう）１１６と、電流
源１１７と、トランジスタ１１８と、抵抗素子１１９と、を備える。

なお、電流検出回路において、トランジスタは、２つの端子と、印加される電圧により該
２つの端子の間に流れる電流を制御する電流制御端子と、を有する。なお、トランジスタ
に限らず、素子において、互いの間に流れる電流が制御される端子を電流端子ともいい、
２つの電流端子のそれぞれを第１の電流端子及び第２の電流端子ともいう。

また、電流検出回路において、トランジスタとしては、電界効果トランジスタを用いるこ
とができる。電界効果トランジスタの場合、第１の電流端子は、ソース及びドレインの一
方であり、第２の電流端子は、ソース及びドレインの他方であり、電流制御端子は、ゲー
トである。

また、電流検出回路において、抵抗素子は、２つの端子の間に電流が流れる。そこで抵抗
素子が有する２つの端子のうち、一方の端子を第１の抵抗端子ともいい、他方の端子を第
２の抵抗端子ともいう。

抵抗素子１１１の第１の抵抗端子は、接続端子Ｔ１１に接続され、抵抗素子１１１の第２
の抵抗端子は、接続端子Ｔ１２に接続される。抵抗素子１１１は、第１の抵抗端子及び第
２の抵抗端子の間に電流が流れると、該電流を電圧に変換する機能を有する。抵抗素子１
１１をシャント抵抗ともいう。抵抗素子１１１の抵抗値は、抵抗素子１１２、抵抗素子１
１３、及び抵抗素子１１９のそれぞれの抵抗値より小さいことが好ましい。

なお、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう
。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されるこ
とがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、あ
る一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として
用いる場合がある。

抵抗素子１１２の第１の抵抗端子は、抵抗素子１１１の第１の抵抗端子に接続される。な
お、抵抗素子１１２の第１の抵抗端子及び抵抗素子１１１の第１の抵抗端子の接続箇所を
ノードＮ１１ともいう。

抵抗素子１１３の第１の抵抗端子は、抵抗素子１１１の第２の抵抗端子に接続される。な
お、抵抗素子１１３の第１の抵抗端子及び抵抗素子１１１の第２の抵抗端子の接続箇所を
ノードＮ１２ともいう。

電流源１１６及び電流源１１７は、例えばトランジスタを用いて構成される。例えば、参
照電流源と、トランジスタを用いたカレントミラー回路と、を用いて電流源１１６及び電
流源１１７を構成することができる。

トランジスタ１１４のソースは、抵抗素子１１２の第２の抵抗端子に接続され、トランジ
スタ１１４のドレインは、電流源１１６に接続される。なお、トランジスタ１１４のソー
スと抵抗素子１１２の第２の抵抗端子の接続箇所をノードＮ１３ともいう。また、トラン
ジスタ１１４のドレインの電圧の値は、電流源１１６に流れる電流に応じて設定される。

トランジスタ１１５のソースは、抵抗素子１１３の第２の抵抗端子に接続され、トランジ
スタ１１５のドレインは、トランジスタ１１４のゲート、トランジスタ１１５のゲート、
及び電流源１１７に接続される。トランジスタ１１５のドレインの電圧の値は、電流源１
１７に流れる電流に応じて設定される。

トランジスタ１１８のソースは、トランジスタ１１５のソースに接続され、トランジスタ
１１８のゲートは、トランジスタ１１４のドレインに接続される。なお、トランジスタ１
１８のソースと、抵抗素子１１３の第２の抵抗端子及びトランジスタ１１５のソースの接
続箇所をノードＮ１４ともいう。また、トランジスタ１１８のドレインの電圧は、電流検
出回路における出力信号の電圧（電圧Ｖｏｕｔともいう）となり、出力信号として出力さ
れる。

なお、トランジスタ１１４、トランジスタ１１５、及びトランジスタ１１８の極性は、同
じである。

また、トランジスタ１１４、トランジスタ１１５、及びトランジスタ１１８としては、チ
ャネルが形成され、例えば非晶質半導体、微結晶半導体、多結晶半導体、又は単結晶半導
体を含む層を含むトランジスタを用いることができる。チャネルが形成される半導体層と
しては、例えば元素周期表における第１４族の半導体（シリコンなど）を含有する半導体
層を用いることができる。

また、電流検出回路において、Ｎ型トランジスタを用いて電流検出回路を構成する場合に
は、該Ｎ型トランジスタとして、チャネルが形成される酸化物半導体層を含むトランジス
タを用いることができる。Ｎ型トランジスタとしては、例えば高純度化することにより、
真性（Ｉ型ともいう）、又は実質的に真性にさせた酸化物半導体層を有するトランジスタ
を用いることができる。

抵抗素子１１９の第１の抵抗端子は、トランジスタ１１８のドレインに接続され、抵抗素
子１１９の第２の抵抗端子には、電圧Ｖｃが入力される。電圧Ｖｃの値は、例えばトラン
ジスタ１１４、トランジスタ１１５、及びトランジスタ１１８の極性に応じて適宜設定さ
れる。

図１に示す電流検出回路では、トランジスタ１１４及びトランジスタ１１５を用いて差動
増幅回路が構成される。

次に、図１に示す電流検出回路の駆動方法例について説明する。なお、ここでは、トラン
ジスタ１１４、トランジスタ１１５、及びトランジスタ１１８をＰ型トランジスタとし、
電圧Ｖｃを低電源電圧Ｖｓｓとして説明する。トランジスタ１１４、トランジスタ１１５
、及びトランジスタ１１８をＰ型トランジスタとし、電圧Ｖｃを低電源電圧Ｖｓｓにする
ことにより、電流検出回路における差動増幅回路に電源電圧以上の電圧が入力される場合
であっても、電流を検出することができる。また、ここでは、トランジスタの特性ばらつ
きは無いとする。

高電源電圧Ｖｄｄは、相対的に低電源電圧Ｖｓｓより高い値の電圧であり、低電源電圧Ｖ
ｓｓは、相対的に高電源電圧Ｖｄｄより低い値の電圧である。

図１に示す電流検出回路では、接続端子Ｔ１２から接続端子Ｔ１１に電流が流れる。する
と、抵抗素子１１１における第２の抵抗端子から第１の抵抗端子に電流が流れる。このと
き、ノードＮ１１の電圧を電圧ＶＡとし、ノードＮ１２の電圧を電圧ＶＢとすると、電圧
ＶＡは、抵抗素子１１１による電圧降下により電圧ＶＢが変化した値になる。

さらに、ノードＮ１３の電圧（電圧Ｖ_Ｎ１３ともいう）は、電圧ＶＡと、抵抗素子１１２
の抵抗（抵抗Ｒ_１１２ともいう）と、トランジスタ１１４のソース及びドレイン、並びに
電流源１１６を介して流れる電流（電流Ｉａともいう）と、に応じた値になる。すなわち
、Ｖ_Ｎ１３＝ＶＡ−（Ｒ_１１２×Ｉａ）になる。

また、ノードＮ１４の電圧（電圧Ｖ_Ｎ１４ともいう）は、電圧ＶＢと、抵抗素子１１３の
抵抗（抵抗Ｒ_１１３ともいう）と、トランジスタ１１５のソース及びドレイン、並びに電
流源１１７を介して流れる電流（電流Ｉｂともいう）と、トランジスタ１１８のソース及
びドレイン、並びに抵抗素子１１９を介して流れる電流（Ｉｃともいう）と、に応じた値
になる。すなわち、Ｖ_Ｎ１４＝ＶＢ−Ｒ_１１３（Ｉｂ＋Ｉｃ）になる。

図１に示す電流検出回路において、トランジスタ１１４、トランジスタ１１５、電流源１
１６、及び電流源１１７を用いて構成される差動増幅回路は、１つの入力であるノードＮ
１４と出力（トランジスタ１１８のドレイン）がトランジスタ１１８のソース及びドレイ
ンを介して導通状態になることにより、負帰還を形成する。よって、上記差動増幅回路の
入力であるノードＮ１３及びノードＮ１４は、仮想短絡が成り立ち、ノードＮ１３の電圧
及びノードＮ１４の電圧は等しく、ＶＡ−（Ｒ_１１２×Ｉａ）＝ＶＢ−Ｒ_１１３（Ｉｂ＋
Ｉｃ）になる。

従って、Ｉｃ＝（１／Ｒ_１１３）（ＶＢ−ＶＡ−Ｖｘ）となる。このとき、電圧Ｖｘは、
抵抗Ｒ_１１２及び電流Ｉａの積及び抵抗値Ｒ_１１３及び電流Ｉｂの積に差がある場合に生
じるオフセット電圧であり、Ｖｘ＝（Ｒ_１１３×Ｉｂ）−（Ｒ_１１２×Ｉａ）で表すこと
ができる。さらに、電圧Ｖｏｕｔは、抵抗素子１１９の抵抗（抵抗Ｒ_１１９ともいう）及
び電流Ｉｃにより設定される。すなわち、Ｖｏｕｔ＝（Ｒ_１１９／Ｒ_１１３）（ＶＢ−Ｖ
Ａ−Ｖｘ）になる。よって、電圧Ｖｏｕｔは、抵抗素子１１１に流れる電流の値に応じた
値になるため、電圧Ｖｏｕｔの値から抵抗素子１１１に流れる電流を検出することができ
る。

次に、図１に示す電流検出回路の他の駆動方法例について説明する。なお、ここでは、ト
ランジスタ１１４、トランジスタ１１５、及びトランジスタ１１８をＮ型トランジスタと
し、電圧Ｖｃを高電源電圧Ｖｄｄとして説明する。トランジスタ１１４、トランジスタ１
１５、及びトランジスタ１１８をＮ型トランジスタとし、電圧Ｖｃを高電源電圧Ｖｄｄに
することにより、電流検出回路における差動増幅回路に基準電位以下の電圧が入力される
場合であっても、電流を検出することができる。また、ここでは、トランジスタの特性ば
らつきは無いとする。

図１に示す電流検出回路では、接続端子Ｔ１１から接続端子Ｔ１２に電流が流れる。する
と、抵抗素子１１１の第１の抵抗端子から第２の抵抗端子に電流が流れる。ノードＮ１１
の電圧を電圧ＶＡとし、ノードＮ１２の電圧を電圧ＶＢとすると、電圧ＶＢは、抵抗素子
１１１による電圧降下により電圧ＶＡが変化した値になる。

さらに、電圧Ｖ_Ｎ１３は、電圧ＶＡと、抵抗Ｒ_１１２と、電流Ｉａと、に応じた値になる
。すなわち、Ｖ_Ｎ１３＝ＶＡ＋（Ｒ_１１２×Ｉａ）になる。

また、電圧Ｖ_Ｎ１４は、電圧ＶＢと、抵抗Ｒ_１１３と、電流Ｉｂと、電流Ｉｃと、に応じ
た値になる。すなわち、Ｖ_Ｎ１４＝ＶＢ＋Ｒ_１１３（Ｉｂ＋Ｉｃ）になる。

図１に示す電流検出回路において、トランジスタ１１４、トランジスタ１１５、電流源１
１６、及び電流源１１７を用いて構成される差動増幅回路は、１つの入力であるノードＮ
１４と出力（トランジスタ１１８のドレイン）がトランジスタ１１８のソース及びドレイ
ンを介して導通状態になることにより、負帰還を形成する。よって、上記差動増幅回路の
入力であるノードＮ１３及びノードＮ１４は、仮想短絡が成り立ち、ノードＮ１３の電圧
及びノードＮ１４の電圧は等しく、ＶＡ＋（Ｒ_１１２×Ｉａ）＝ＶＢ＋Ｒ_１１３（Ｉｂ＋
Ｉｃ）になる。

さらに、Ｉｃ＝（１／Ｒ_１１３）（ＶＡ−ＶＢ−Ｖｘ）となる。このとき、電圧Ｖｘは、
抵抗Ｒ_１１２及び電流Ｉａの積及び抵抗Ｒ_１１３及び電流Ｉｂの積に差がある場合に生じ
るオフセット電圧であり、Ｖｘ＝（Ｒ_１１３×Ｉｂ）−（Ｒ_１１２×Ｉａ）で表すことが
できる。さらに、電圧Ｖｏｕｔは、高電源電圧Ｖｄｄから、抵抗Ｒ_１１９及び電流Ｉｃに
より設定される値を引いた値になる。すなわち、Ｖｏｕｔ＝Ｖｄｄ−（Ｒ_１１９／Ｒ_１１
３）（ＶＢ−ＶＡ−Ｖｘ）になる。よって、電圧Ｖｏｕｔは、抵抗素子１１１に流れる電
流の値に応じた値になるため、抵抗素子１１１に流れる電流を検出することができる。

図１を用いて説明したように、本実施の形態における電流検出回路の一例は、シャント抵
抗としての機能を有する抵抗素子、差動増幅回路における差動対となる２つの電界効果ト
ランジスタ、及び電流源を備え、２つの接続端子の間に流れる電流の一部を抵抗素子によ
り電圧に変換し、該電圧を信号として差動増幅回路における差動対となる電界効果トラン
ジスタのソースに入力し、該電界効果トランジスタのソースに入力される電圧に応じて出
力信号の電圧の値が設定される構成である。上記構成では、電流源により電界効果トラン
ジスタのゲートの電圧を自由に設定することができる。よって、上記構成にすることによ
り、差動増幅回路における差動対となる電界効果トランジスタのソースに入力される電圧
が例えば電源電圧以上又は接地電位以下の場合であっても、該電界効果トランジスタのソ
ースに入力される電圧に応じた出力信号の電圧の値を設定することができるため、検出可
能な電流の範囲を拡大させることができる。

（実施の形態２）
本実施の形態では、上記実施の形態における電流検出回路に適用可能な電流源の例につい
て説明する。

本実施の形態における電流源の構成例について、図２を用いて説明する。図２は、本実施
の形態における電流源の回路構成例を示す回路図である。

図２に示す電流源は、トランジスタ１２１と、トランジスタ１２２と、参照電流源１２３
と、を備える。

トランジスタ１２１は、Ｐ型トランジスタである。トランジスタ１２１のソースは、高電
源電圧Ｖｄｄが入力され、トランジスタ１２１のドレインは、トランジスタ１２１のゲー
トに接続される。トランジスタ１２１は、カレントミラー回路における参照用トランジス
タとしての機能を有する。

トランジスタ１２２は、Ｐ型トランジスタである。トランジスタ１２２のソースは、高電
源電圧Ｖｄｄが入力され、トランジスタ１２２のゲートは、トランジスタ１２１のゲート
に接続される。トランジスタ１２２は、カレントミラー回路における出力用トランジスタ
としての機能を有する。

参照電流源１２３は、第１の電流端子及び第２の電流端子を有する。参照電流源１２３の
第１の電流端子は、トランジスタ１２１のドレインに接続され、参照電流源１２３の第２
の電流端子には、低電源電圧Ｖｓｓが入力される。

なお、トランジスタ１２１及びトランジスタ１２２としては、チャネルが形成され、例え
ば非晶質半導体、微結晶半導体、多結晶半導体、又は単結晶半導体を含む層を含むトラン
ジスタを用いることができる。チャネルが形成される半導体層としては、例えば元素周期
表における第１４族の半導体（シリコンなど）を含有する半導体層を用いることができる
。

次に、図２に示す電流源の駆動方法例について説明する。

図２に示す電流源の駆動方法例では、トランジスタ１２１のソース及びドレイン、並びに
参照電流源１２３の第１の電流端子及び第２の電流端子を介して電流が流れると、トラン
ジスタ１２１のゲートの電圧とトランジスタ１２２のゲートの電圧が等しくなるため、ト
ランジスタ１２２のソース及びドレインを介して電流が流れる。トランジスタ１２２のソ
ース及びドレインを介して流れる電流は、電源電圧及び参照電流源１２３を介して流れる
電流に応じて設定される。

図２を用いて説明したように、本実施の形態における電流源は、参照電流源及びカレント
ミラー回路を備える構成である。上記構成にすることにより、所望の値の電流が流れる電
流源を構成することができる。

また、出力用トランジスタを複数段にすることにより、所望の値の電流を複数流すことが
可能な電流源を構成することもできる。

（実施の形態３）
本実施の形態では、上記実施の形態における電流検出回路に適用可能なトランジスタの例
について説明する。

上記実施の形態を用いて説明した電流検出回路において、トランジスタとしては、例えば
チャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する
半導体層を含むトランジスタを用いることができる。なお、チャネルが形成される層をチ
ャネル形成層ともいう。

なお、上記半導体層は、単結晶半導体層、多結晶半導体層、微結晶半導体層、又は非晶質
半導体層でもよい。

また、上記実施の形態を用いて説明した電流検出回路において、Ｎ型トランジスタを用い
て電流検出回路を構成する場合には、該Ｎ型トランジスタとして、チャネルが形成される
酸化物半導体層を含むトランジスタを用いることができる。Ｎ型トランジスタとしては、
例えば高純度化することにより、真性（Ｉ型ともいう）、又は実質的に真性にさせた酸化
物半導体層を有するトランジスタを用いることができる。酸化物半導体層を高純度化させ
ることにより、酸化物半導体層のキャリア濃度を１×１０^１４／ｃｍ^３未満、好ましくは
１×１０^１２／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３未満にすることがで
き、温度変化による特性変化を抑制することができる。また、上記構造にすることにより
、チャネル幅１μｍあたりのオフ電流を１０ａＡ（１×１０^−１７Ａ）以下にすること、
チャネル幅１μｍあたりのオフ電流を１ａＡ（１×１０^−１８Ａ）以下、さらにはチャネ
ル幅１μｍあたりのオフ電流を１０ｚＡ（１×１０^−２０Ａ）以下、さらにはチャネル幅
１μｍあたりのオフ電流を１ｚＡ（１×１０^−２１Ａ）以下、さらにはチャネル幅１μｍ
あたりのオフ電流を１００ｙＡ（１×１０^−２２Ａ）以下にすることができる。トランジ
スタのオフ電流は、低ければ低いほどよいが、本実施の形態におけるトランジスタのオフ
電流の下限値は、約１０^−３０Ａ／μｍであると見積もられる。

また、Ｎ型トランジスタとして、上記酸化物半導体層を含むトランジスタを用い、Ｐ型ト
ランジスタとして、元素周期表における第１４族の半導体（シリコンなど）を含有する半
導体層を含むトランジスタを用いてもよい。

上記元素周期表における第１４族の半導体を含有する半導体層を含むトランジスタの構造
例について図３を用いて説明する。図３は、本実施の形態におけるトランジスタの構造例
を示す図であり、図３（Ａ）が上面模式図であり、図３（Ｂ）が図３（Ａ）における線分
Ａ−Ｂの断面模式図である。

図３に示すトランジスタは、トップゲート構造のトランジスタの一つである。なお、上記
実施の形態の電流検出回路におけるトランジスタとしては、ボトムゲート構造のトランジ
スタを用いることもできる。

図３に示すトランジスタは、導電層５０１と、絶縁層５０２と、半導体層５０３と、導電
層５０５と、導電層５０６と、を含む。

半導体層５０３は、絶縁層５４７を介して基板５００の上に設けられる。

絶縁層５０２は、半導体層５０３を介して絶縁層５４７の上に設けられる。なお、半導体
層５０３の全てが絶縁層５０２及び絶縁層５４７に覆われる構造にしてもよい。上記構造
にすることにより、半導体層５０３への不純物の侵入を抑制することができる。

導電層５０１は、絶縁層５０２を介して半導体層５０３の一部に重畳する。

導電層５０５及び導電層５０６のそれぞれは、半導体層５０３に電気的に接続される。例
えば、絶縁層５０２と導電層５０１の上に設けられた絶縁層５０４を介して半導体層５０
３まで貫通する開口部により、導電層５０５及び導電層５０６のそれぞれは、半導体層５
０３に電気的に接続される。

さらに、図３に示す各構成要素について説明する。

基板５００としては、例えばガラス基板、石英基板、半導体基板、又はプラスチック基板
を用いることができる。

導電層５０１は、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲ
ートとしての機能を有する導電層をゲート電極又はゲート配線ともいう。

導電層５０１としては、例えばモリブデン、チタン、クロム、タンタル、タングステン、
アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成
分とする合金材料の層を用いることができる。また、導電層５０１に適用可能な材料の層
の積層により、導電層５０１を構成することもできる。

絶縁層５０２は、トランジスタのゲート絶縁層としての機能を有する。

絶縁層５０２としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、
窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム
層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁
層５０２に適用可能な材料の層の積層により絶縁層５０２を構成することもできる。

絶縁層５４７は、基板５００からの不純物元素の拡散を防止する下地層としての機能を有
する。

絶縁層５４７としては、例えば絶縁層５０２に適用可能な材料の層を用いることができる
。また、絶縁層５０２に適用可能な材料の層の積層により絶縁層５４７を構成してもよい
。

半導体層５０３は、トランジスタのチャネルが形成される層（チャネル形成層ともいう）
としての機能を有する。半導体層５０３は、一対の不純物領域が設けられ、不純物領域の
間にチャネル形成領域を含む。不純物領域は、Ｎ型の導電型を付与する不純物元素又はＰ
型の導電型を付与する不純物元素を含む領域である。また、不純物元素の濃度が異なる複
数の不純物領域を設けてもよい。このとき、相対的に不純物元素の濃度の低い領域を低濃
度不純物領域という。低濃度不純物領域を設けることにより局所的な電界の集中を抑制す
ることができる。

半導体層５０３としては、例えば非晶質半導体、微結晶半導体、多結晶半導体、又は単結
晶半導体を含む層を用いることができる。半導体層５０３としては、例えば元素周期表に
おける第１４族の半導体（シリコンなど）を含有する半導体層を用いることができる。

絶縁層５０４としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、
窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム
層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁
層５０４に適用可能な材料の層の積層により絶縁層５０４を構成することもできる。

導電層５０５及び導電層５０６は、トランジスタのソース又はドレインとしての機能を有
する。なお、トランジスタのソースとしての機能を有する導電層をソース電極又はソース
配線ともいい、トランジスタのドレインとしての機能を有する導電層をドレイン電極又は
ドレイン配線ともいう。

導電層５０５及び導電層５０６としては、例えばアルミニウム、クロム、銅、タンタル、
チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主
成分とする合金材料の層を用いることができる。また、導電層５０５及び導電層５０６に
適用可能な材料の層の積層により、導電層５０５及び導電層５０６を構成することもでき
る。

また、導電層５０５及び導電層５０６としては、導電性の金属酸化物を含む層を用いるこ
ともできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛
、酸化インジウム酸化スズ合金、又は酸化インジウム酸化亜鉛合金を用いることができる
。なお、導電層５０５及び導電層５０６に適用可能な導電性の金属酸化物は、酸化シリコ
ンを含んでいてもよい。

例えば、スパッタリング法などを用いて導電層５０５及び導電層５０６に適用可能な材料
の膜を形成し、該膜の一部をエッチングすることにより導電層５０５及び導電層５０６を
形成することができる。

絶縁層５０７としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、
窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム
層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁
層５０７に適用可能な材料の層の積層により絶縁層５０７を構成することもできる。

次に、図３に示すトランジスタの作製方法例について説明する。

まず、基板５００を準備し、基板５００の上に絶縁層５４７を形成する。

例えば、スパッタリング法又はＣＶＤ法などを用いて絶縁層５４７に適用可能な材料の膜
を形成することにより絶縁層５４７を形成することができる。

次に、絶縁層５４７の上に半導体層５０３を形成する。

例えば、スパッタリング法又はＣＶＤ法などを用いて半導体層５０３に適用可能な材料の
膜を形成し、該膜の一部をエッチングすることにより半導体層５０３を形成することがで
きる。

なお、本実施の形態のトランジスタにおいて、膜の一部をエッチングして層を形成する場
合、例えば、フォトリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レ
ジストマスクを用いて膜をエッチングすることにより、層を形成することができる。なお
、この場合、層の形成後にレジストマスクを除去する。

また、多結晶半導体膜を用いて半導体層５０３を形成する場合、例えば非晶質半導体膜を
公知の技術（固相成長法、レーザ結晶化方法、触媒金属を用いた結晶化方法など）を用い
て結晶化することにより多結晶半導体膜を形成することができる。

また、単結晶半導体層を用いて半導体層５０３を形成する場合には、例えばＳＯＩ（Ｓｉ
ｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いて半導体層５０３を形成することも
できる。ＳＯＩ基板としては、公知のＳＯＩ基板を用いればよく、その作製方法や構造は
、特に限定されない。ＳＯＩ基板としては、代表的にはＳＩＭＯＸ基板や貼り合わせ基板
が挙げられる。また、貼り合わせ基板の例として、ＥＬＴＲＡＮ（登録商標）、ＵＮＩＢ
ＯＮＤ（登録商標）、スマートカット（登録商標）等が挙げられる。

例えば、単結晶シリコン基板に酸素イオンを注入し、１３００℃以上で熱処理して埋め込
み酸化物層を形成することにより、表面にシリコン層を形成し、ＳＩＭＯＸ基板を作製す
ることができる。シリコン層は、埋め込み酸化物層により、単結晶シリコン基板と絶縁分
離されている。また、埋め込み酸化物層形成後に、さらに熱酸化するＩＴＯＸ（Ｉｎｔｅ
ｒｎａｌ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ−ＳＩＭＯＸ）と呼ばれる技術を用いて
ＳＩＭＯＸ基板を形成することもできる。

また、酸化物層を介して２枚の単結晶シリコン基板（第１単結晶シリコン基板、第２単結
晶シリコン基板）を貼り合わせ、一方の単結晶シリコン基板を貼り合わせた面ではない方
の面から単結晶シリコン基板を薄くすることにより、貼り合わせ基板を形成することがで
きる。このとき、一方の基板（ここでは第１単結晶シリコン基板）を熱酸化して酸化物層
を形成することができる。また、接着剤を用いずに２枚の単結晶シリコン基板を直接貼り
合わせることができる。また、２枚の単結晶シリコン基板を貼り合わせることに限らず、
ガラス基板などの絶縁表面を有する基板と、単結晶シリコン基板とを貼り合わせて貼り合
わせ基板を作製してもよい。

次に、半導体層５０３を介して絶縁層５４７の上に絶縁層５０２を形成する。

例えば、スパッタリング法又はＣＶＤ法などを用いて絶縁層５０２に適用可能な材料の膜
を形成することにより絶縁層５０２を形成することができる。

次に、絶縁層５０２を介して半導体層５０３に重畳するように導電層５０１を形成する。

例えば、スパッタリング法を用いて導電層５０１に適用可能な材料の膜を形成し、該膜の
一部をエッチングすることにより導電層５０１を形成することができる。

次に、半導体層５０３の一部に不純物領域を形成する。

例えば、導電層５０１をマスクとしてＮ型の導電型を付与する不純物元素又はＰ型の導電
型を付与する不純物元素を半導体層５０３に添加することにより不純物領域を形成するこ
とができる。

次に、導電層５０１の上に絶縁層５０４を形成する。

例えば、スパッタリング法又はＣＶＤ法などを用いて絶縁層５０４に適用可能な材料の膜
を形成することにより絶縁層５０４を形成することができる。

次に、絶縁層５０２及び絶縁層５０４を貫通する開口部を複数形成する。

次に、絶縁層５０４の上に、開口部を介して半導体層５０３における一対の不純物領域の
一方に接する導電層５０５を形成し、絶縁層５０４の上に、開口部を介して半導体層５０
３における一対の不純物領域の他方に接する導電層５０６を形成する。

例えば、スパッタリング法を用いて導電層５０５及び導電層５０６に適用可能な材料の膜
を形成し、該膜の一部をエッチングすることにより導電層５０５及び導電層５０６を形成
することができる。

次に、絶縁層５０４、導電層５０５、及び導電層５０６の上に絶縁層５０７を形成する。

例えば、スパッタリング法又はＣＶＤ法などを用いて絶縁層５０７に適用可能な材料の膜
を形成することにより絶縁層５０７を形成することができる。

図３を用いて説明したように、本実施の形態におけるトランジスタの一例は、チャネルが
形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を
含む構成である。上記構成のトランジスタを用いて上記実施の形態に示す電流検出回路を
構成することができる。

（実施の形態４）
本実施の形態では、電源電圧以上の電圧が入力される場合にも電流の検出が可能な電流検
出回路の例について説明する。

まず、本実施の形態における電流検出回路の構成例について図４を用いて説明する。図４
は、本実施の形態における電流検出回路の構成例を示す図である。

図４に示す電流検出回路は、給電素子２１１と、抵抗素子２１２と、抵抗素子２１３と、
抵抗素子２１４と、抵抗素子２１５と、トランジスタ２１６と、トランジスタ２１７と、
トランジスタ２１８と、抵抗素子２１９と、トランジスタ２２１と、参照電流源２２２と
、容量素子２２３と、容量素子２２４と、トランジスタ２２５と、トランジスタ２２６と
、トランジスタ２２７と、トランジスタ２２８と、トランジスタ２２９と、トランジスタ
２３１と、トランジスタ２３２と、トランジスタ２３３と、トランジスタ２３４と、トラ
ンジスタ２４１と、トランジスタ２４２と、トランジスタ２４３と、トランジスタ２４４
と、を備える。

なお、電流検出回路において、容量素子は、第１の容量電極、第２の容量電極、並びに第
１の容量電極及び第２の容量電極に重畳する誘電体層を含む。容量素子は、第１の容量電
極及び第２の容量電極の間に印加される電圧に応じて電荷が蓄積される。

給電素子２１１は、正極及び負極を有する。給電素子２１１の負極には、基準電位である
接地電位（電位ＧＮＤともいう）が入力される。給電素子２１１としては、例えば光電変
換装置などを用いることができる。

抵抗素子２１２は、可変抵抗である。抵抗素子２１２の第１の抵抗端子には、接地電位が
入力される。抵抗素子２１２の抵抗値は、抵抗素子２１３に流す電流量に応じて適宜設定
される。

抵抗素子２１３の第１の抵抗端子は、抵抗素子２１２の第２の抵抗端子に接続され、抵抗
素子２１３の第２の抵抗端子は、給電素子２１１の正極に接続される。

抵抗素子２１４の第１の抵抗端子は、抵抗素子２１３の第１の抵抗端子に接続される。

抵抗素子２１５の第１の抵抗端子は、抵抗素子２１３の第２の抵抗端子に接続される。

トランジスタ２１６は、Ｐ型トランジスタである。トランジスタ２１６のソースは、抵抗
素子２１４の第２の抵抗端子に接続される。

トランジスタ２１７は、Ｐ型トランジスタである。トランジスタ２１７のソースは、抵抗
素子２１５の第２の抵抗端子に接続され、トランジスタ２１７のゲートは、トランジスタ
２１７のドレイン及びトランジスタ２１６のゲートに接続される。

トランジスタ２１８は、Ｐ型トランジスタである。トランジスタ２１８のソースは、トラ
ンジスタ２１７のソースに接続され、トランジスタ２１８のゲートは、トランジスタ２１
６のドレインに接続される。トランジスタ２１８のドレインの電圧が電流検出回路の出力
信号の電圧になる。

抵抗素子２１９の第１の抵抗端子は、トランジスタ２１８のドレインに接続され、抵抗素
子２１９の第２の抵抗端子には、低電源電圧Ｖｓｓが入力される。

トランジスタ２２１は、Ｐ型トランジスタである。トランジスタ２２１のソースには、高
電源電圧Ｖｄｄが入力され、トランジスタ２２１のドレインは、トランジスタ２２１のゲ
ートに接続される。

参照電流源２２２は、第１の電流端子及び第２の電流端子を有し、参照電流源２２２の第
１の電流端子は、トランジスタ２２１のドレインに接続され、参照電流源２２２の第２の
電流端子には、低電源電圧Ｖｓｓが入力される。参照電流源２２２は、第１の電流端子か
ら第２の電流端子へ電流が流れる。

容量素子２２３の第１の容量電極には、高電源電圧Ｖｄｄが入力され、容量素子２２３の
第２の容量電極には、低電源電圧Ｖｓｓが入力される。なお、必ずしも容量素子２２３を
設けなくてもよいが、容量素子２２３を設けることにより、入力される電源電圧の値を安
定させることができる。

容量素子２２４の第１の容量電極には、高電源電圧Ｖｄｄが入力され、容量素子２２４の
第２の容量電極は、トランジスタ２２１のゲートに接続される。なお、必ずしも容量素子
２２４を設けなくてもよいが、容量素子２２４を設けることにより、入力される電源電圧
の値を安定させることができる。

トランジスタ２２５は、Ｐ型トランジスタである。トランジスタ２２５のソースには、高
電源電圧Ｖｄｄが入力され、トランジスタ２２５のゲートは、トランジスタ２２１のゲー
トに接続される。

トランジスタ２２６は、Ｎ型トランジスタである。トランジスタ２２６のドレインは、ト
ランジスタ２２５のドレインに接続される。

トランジスタ２２７は、Ｎ型トランジスタである。トランジスタ２２７のドレインは、ト
ランジスタ２２６のソースに接続され、トランジスタ２２７のソースには、低電源電圧Ｖ
ｓｓが入力され、トランジスタ２２７のゲートは、トランジスタ２２５のドレインに接続
される。

トランジスタ２２８は、Ｐ型トランジスタである。トランジスタ２２８のソースには、高
電源電圧Ｖｄｄが入力され、トランジスタ２２８のゲートは、トランジスタ２２１のゲー
トに接続される。

トランジスタ２２９は、Ｎ型トランジスタである。トランジスタ２２９のドレインは、ト
ランジスタ２２８のドレインに接続され、トランジスタ２２９のソースには、低電源電圧
Ｖｓｓが入力され、トランジスタ２２９のゲートは、トランジスタ２２６のソースに接続
される。

なお、トランジスタ２２６及びトランジスタ２２９を必ずしも設けなくてもよいが、トラ
ンジスタ２２６及びトランジスタ２２９を設けることにより、トランジスタ２２７のソー
ス及びドレインの間に流れる電流の値を安定させることができる。

トランジスタ２３１は、Ｐ型トランジスタである。トランジスタ２３１のソースには、高
電源電圧Ｖｄｄが入力され、トランジスタ２３１のゲートは、トランジスタ２２１のゲー
トに接続される。

トランジスタ２３２は、Ｎ型トランジスタである。トランジスタ２３２のドレインは、ト
ランジスタ２３１のドレインに接続され、トランジスタ２３２のソースには、低電源電圧
Ｖｓｓが入力される。

トランジスタ２３３は、Ｎ型トランジスタである。トランジスタ２３３のドレインは、ト
ランジスタ２１６のドレインに接続され、トランジスタ２３３のゲートは、トランジスタ
２３１のドレインに接続される。

トランジスタ２３４は、Ｎ型トランジスタである。トランジスタ２３４のドレインは、ト
ランジスタ２３２のゲート及びトランジスタ２３３のソースに接続され、トランジスタ２
３４のソースには、低電源電圧Ｖｓｓが入力され、トランジスタ２３４のゲートは、トラ
ンジスタ２２７のゲートに接続される。

なお、トランジスタ２３２及びトランジスタ２３３を必ずしも設けなくてもよいが、トラ
ンジスタ２３２及びトランジスタ２３３を設けることにより、トランジスタ２３４のソー
ス及びドレインの間に流れる電流の値を安定させることができる。

トランジスタ２４１は、Ｐ型トランジスタである。トランジスタ２４１のソースには、高
電源電圧Ｖｄｄが入力され、トランジスタ２４１のゲートは、トランジスタ２２１のゲー
トに接続される。

トランジスタ２４２は、Ｎ型トランジスタである。トランジスタ２４２のドレインは、ト
ランジスタ２４１のドレインに接続され、トランジスタ２４２のソースには、低電源電圧
Ｖｓｓが入力される。

トランジスタ２４３は、Ｎ型トランジスタである。トランジスタ２４３のドレインは、ト
ランジスタ２１７のゲート及びトランジスタ２１７のドレインに接続され、トランジスタ
２４３のソースは、トランジスタ２４２のゲートに接続され、トランジスタ２４３のゲー
トは、トランジスタ２４１のドレインに接続される。

トランジスタ２４４は、Ｎ型トランジスタである。トランジスタ２４４のドレインは、ト
ランジスタ２４３のソースに接続され、トランジスタ２４４のソースには、低電源電圧Ｖ
ｓｓが入力され、トランジスタ２４４のゲートは、トランジスタ２２７のゲートに接続さ
れる。

なお、トランジスタ２４２及びトランジスタ２４３を必ずしも設けなくてもよいが、トラ
ンジスタ２４２及びトランジスタ２４３を設けることにより、トランジスタ２４４のソー
ス及びドレインの間に流れる電流の値を安定させることができる。

図４に示す電流検出回路は、給電素子２１１から電圧が入力され、トランジスタ２１８の
ドレインの電圧を出力信号として出力する。

さらに、図４に示す電流検出回路における動作検証の結果について、図５に示す。図５は
、図４に示す電流検出回路の動作検証の結果を示す図である。なお、ここでの動作検証と
は、給電素子２１１から抵抗素子２１２に流れる電流を検出する場合の動作である。

なお、動作検証では、トランジスタ２１６、トランジスタ２１７、トランジスタ２１８、
トランジスタ２２１、トランジスタ２２５、トランジスタ２２６、トランジスタ２２７、
トランジスタ２２８、トランジスタ２２９、トランジスタ２３１、トランジスタ２３２、
トランジスタ２３３、トランジスタ２３４、トランジスタ２４１、トランジスタ２４２、
トランジスタ２４３、及びトランジスタ２４４をチャネル形成層としての機能を有する単
結晶シリコン半導体層を含むトップゲート構造のトランジスタとした。

また、動作検証では、トランジスタ２１６、トランジスタ２１７、トランジスタ２１８、
トランジスタ２２１、トランジスタ２２５、トランジスタ２２６、トランジスタ２２７、
トランジスタ２２８、トランジスタ２２９、トランジスタ２３１、トランジスタ２３２、
トランジスタ２３３、トランジスタ２３４、トランジスタ２４１、トランジスタ２４２、
トランジスタ２４３、及びトランジスタ２４４のそれぞれのチャネル長を１０μｍとした
。

また、動作検証では、トランジスタ２１６、トランジスタ２１７、及びトランジスタ２２
１のそれぞれのチャネル幅を８００μｍとし、トランジスタ２１８のチャネル幅を１６０
０μｍとし、トランジスタ２２５、トランジスタ２２８、トランジスタ２３１、及びトラ
ンジスタ２４１のそれぞれのチャネル幅を２００μｍとし、トランジスタ２２６、トラン
ジスタ２２７、トランジスタ２２９、トランジスタ２３２、トランジスタ２３３、トラン
ジスタ２３４、トランジスタ２４２、トランジスタ２４３、及びトランジスタ２４４のそ
れぞれのチャネル幅を４００μｍとした。ここでは、同じ種類のトランジスタのソース同
士及びドレイン同士を接続させて、複数のトランジスタを複数段並列に接続させることに
よりチャネル幅を設定している。例えば、チャネル幅が４００μｍのトランジスタは、チ
ャネル幅が５０μｍのトランジスタを８個並列に接続させて構成される。

また、動作検証では、Ｎ型トランジスタの移動度を４０２．３ｃｍ^２／Ｖｓとし、Ｐ型ト
ランジスタの移動度を１５６ｃｍ^２／Ｖｓとした。

また、動作検証では、容量素子２２３の容量を１４ｐＦとし、容量素子２２４の容量を８
ｐＦとした。

また、動作検証では、高電源電圧Ｖｄｄを３Ｖとし、低電源電圧Ｖｓｓを接地電位と同じ
とする。また、参照電流源の電流値を０．５μＡとした。また、抵抗素子２１３の抵抗値
を０．２５Ωとし、抵抗素子２１４及び抵抗素子２１５のそれぞれの抵抗値が同じであり
、抵抗素子２１４及び抵抗素子２１５のそれぞれの抵抗値を５ｋΩ（条件１又はＣＤ１と
もいう）、１０ｋΩ（条件２又はＣＤ２ともいう）、１５ｋΩ（条件３又はＣＤ３ともい
う）、２０ｋΩ（条件４又はＣＤ４ともいう）、及び２５ｋΩ（条件５又はＣＤ５ともい
う）の５条件とし、抵抗素子２１９の抵抗値を２００ｋΩとした。このとき、電源電圧は
３Ｖとなる。

図５（Ａ）は、給電素子２１１から４Ｖの電圧が入力される場合における、給電素子２１
１の正極から、抵抗素子２１３を介して抵抗素子２１２の第２の抵抗端子に流れる電流（
電流Ｉｓｅｎｓｅともいう）に対する電流検出回路の出力信号の電圧（電圧Ｖｏｕｔとも
いう）を示す図である。図５（Ａ）に示すように、抵抗素子２１４及び抵抗素子２１５の
抵抗値が異なる条件１乃至条件５のいずれにおいても給電素子２１１から抵抗素子２１３
及び抵抗素子２１２を介して流れる電流に応じて出力信号の電圧が変化している。よって
、出力信号の電圧の値から給電素子２１１から抵抗素子２１３及び抵抗素子２１２を介し
て流れる電流量の検出ができることがわかる。

また、図５（Ｂ）は、給電素子２１１から８Ｖの電圧が入力される場合における、給電素
子２１１の正極から、抵抗素子２１３を介して抵抗素子２１２の第２の抵抗端子に流れる
電流に対する電流検出回路の出力信号の電圧を示す図である。図５（Ａ）に示すように、
抵抗素子２１４及び抵抗素子２１５の抵抗値が異なる条件１乃至条件５のいずれにおいて
も給電素子２１１から流れる電流に応じて出力信号の電圧が変化している。よって、電源
電圧の倍以上高い電圧が入力された場合であっても、出力信号の電圧の値から給電素子２
１１から流れる電流量の検出ができることがわかる。

以上のように、本実施の形態の電流検出回路は、電源電圧以上の高い電圧が入力される場
合に、出力信号の電圧から入力される電流量を検出する構成である。このように、本実施
の形態の電流検出回路では、広い範囲で電流を検出することができる。

（実施の形態５）
本実施の形態では、接地電位以下の電圧が入力される場合にも電流の検出が可能な電流検
出回路の例について説明する。

まず、本実施の形態における電流検出回路の構成例について図６を用いて説明する。図６
は、本実施の形態における電流検出回路の構成例を示す図である。

図６に示す電流検出回路は、給電素子３１１と、抵抗素子３１２と、抵抗素子３１３と、
抵抗素子３１４と、抵抗素子３１５と、トランジスタ３１６と、トランジスタ３１７と、
トランジスタ３１８と、抵抗素子３１９と、参照電流源３２１と、トランジスタ３２２と
、容量素子３２３と、容量素子３２４と、トランジスタ３３１と、トランジスタ３４１と
、を備える。

給電素子３１１は、正極及び負極を有する。給電素子３１１としては、例えば光電変換素
子などを用いることができる。

抵抗素子３１２は、可変抵抗である。抵抗素子３１２の第１の抵抗端子は、給電素子３１
１の正極に接続され、抵抗素子３１２の第２の抵抗端子には、接地電位が入力される。

抵抗素子３１３の第１の抵抗端子は、抵抗素子３１２の第２の抵抗端子に接続され、抵抗
素子３１３の第２の抵抗端子は、給電素子３１１の負極に接続される。

抵抗素子３１４の第１の抵抗端子は、抵抗素子３１３の第１の抵抗端子に接続される。

抵抗素子３１５の第１の抵抗端子は、抵抗素子３１３の第２の抵抗端子に接続される。

トランジスタ３１６は、Ｎ型トランジスタである。トランジスタ３１６のソースは、抵抗
素子３１４の第２の抵抗端子に接続される。

トランジスタ３１７は、Ｎ型トランジスタである。トランジスタ３１７のソースは、抵抗
素子３１５の第２の抵抗端子に接続され、トランジスタ３１７のドレインは、トランジス
タ３１７のゲート及びトランジスタ３１６のゲートに接続される。

トランジスタ３１８は、Ｎ型トランジスタである。トランジスタ３１８のソースは、トラ
ンジスタ３１７のソースに接続され、トランジスタ３１８のゲートは、トランジスタ３１
６のドレインに接続される。トランジスタ３１８のドレインの電圧が電流検出回路の出力
信号の電圧になる。

抵抗素子３１９の第１の抵抗端子は、トランジスタ３１８のドレインに接続され、抵抗素
子３１９の第２の抵抗端子には、高電源電圧Ｖｄｄが入力される。

参照電流源３２１は、第１の電流端子及び第２の電流端子を有し、参照電流源３２１の第
１の電流端子には、低電源電圧Ｖｓｓが入力される。参照電流源３２１は、第２の電流端
子から第１の電流端子へ電流が流れる。

トランジスタ３２２は、Ｐ型トランジスタである。トランジスタ３２２のドレインは、参
照電流源３２１の第２の電流端子に接続され、トランジスタ３２２のソースには、高電源
電圧Ｖｄｄが入力され、トランジスタ３２２のゲートは、トランジスタ３２２のドレイン
に接続される。

容量素子３２３の第１の容量電極には、低電源電圧Ｖｓｓが入力され、容量素子３２３の
第２の容量電極には、高電源電圧Ｖｄｄが入力される。なお、必ずしも容量素子３２３を
設けなくてもよいが、容量素子３２３を設けることにより、入力される電源電圧の値を安
定させることができる。

容量素子３２４の第１の容量電極は、トランジスタ３２２のゲートに接続され、容量素子
３２４の第２の容量電極には、高電源電圧Ｖｄｄが入力される。なお、必ずしも容量素子
３２４を設けなくてもよいが、容量素子３２４を設けることにより、入力される電源電圧
の値を安定させることができる。

トランジスタ３３１は、Ｐ型トランジスタである。トランジスタ３３１のドレインは、ト
ランジスタ３１６のドレインに接続され、トランジスタ３３１のソースには、高電源電圧
Ｖｄｄが入力され、トランジスタ３３１のゲートは、トランジスタ３２２のゲートに接続
される。

トランジスタ３４１は、Ｐ型トランジスタである。トランジスタ３４１のドレインは、ト
ランジスタ３１７のドレインに接続され、トランジスタ３４１のソースには、高電源電圧
Ｖｄｄが入力され、トランジスタ３４１のゲートは、トランジスタ３２２のゲートに接続
される。

図６に示す電流検出回路は、給電素子３１１から電圧が入力され、トランジスタ３１８の
ドレインの電圧を出力信号として出力する。なお、図６に示す電流検出回路は、電流源に
おける電流源により生成される電流の値より生成される電流の値が図４に示す電流検出回
路により低くてもよいため、回路構成を簡略にすることができる。

さらに、図６に示す電流検出回路における動作検証の結果について、図７に示す。なお、
ここでの動作検証は、給電素子３１１から抵抗素子３１２に流れる電流を検出する場合の
動作である。

なお、動作検証では、トランジスタ３１６、トランジスタ３１７、トランジスタ３１８、
トランジスタ３２２、トランジスタ３３１、及びトランジスタ３４１のそれぞれをチャネ
ル形成層としての機能を有する単結晶シリコン半導体層を含むトップゲート構造のトラン
ジスタとした。

また、動作検証では、トランジスタ３１６、トランジスタ３１７、トランジスタ３１８、
トランジスタ３２２、トランジスタ３３１、及びトランジスタ３４１のそれぞれのチャネ
ル長を１０μｍとした。

また、動作検証では、トランジスタ３１６、トランジスタ３１７、トランジスタ３３１、
及びトランジスタ３４１のそれぞれのチャネル幅を４００μｍとし、トランジスタ３１８
のチャネル幅を８００μｍとし、トランジスタ３２２のチャネル幅を１６００μｍとした
。ここでは、同じ種類のトランジスタのソース同士及びドレイン同士を接続させて、複数
のトランジスタを複数段並列に接続させることによりチャネル幅を設定している。例えば
、チャネル幅が４００μｍのトランジスタは、チャネル幅が５０μｍのトランジスタを８
個並列に接続させて構成される。

また、動作検証では、Ｎ型トランジスタの移動度を４０２．３ｃｍ^２／Ｖｓとし、Ｐ型ト
ランジスタの移動度を１５６ｃｍ^２／Ｖｓとした。

また、動作検証では、容量素子３２３の容量を１４ｐＦとし、容量素子３２４の容量を８
ｐＦとした。

また、動作検証では、高電源電圧Ｖｄｄを３Ｖとし、低電源電圧Ｖｓｓを接地電位と同じ
とする。また、参照電流源の電流値を０．５μＡとした。また、抵抗素子３１３の抵抗値
を０．２５Ωとし、抵抗素子３１４及び抵抗素子３１５のそれぞれの抵抗値が同じであり
、抵抗素子３１４及び抵抗素子３１５のそれぞれの抵抗値を５ｋΩ、１０ｋΩ、１５ｋΩ
、２０ｋΩ、及び２５ｋΩの５条件（条件１（ＣＤ１）乃至条件５（ＣＤ５））とし、抵
抗素子３１９の抵抗値を２００ｋΩとする。このとき、電源電圧は３Ｖとなる。

図７は、給電素子３１１から０Ｖの電圧が入力されたときにおける、抵抗素子３１２の第
２の抵抗端子から抵抗素子３１３を介して給電素子３１１の負極に流れる電流に対する電
流検出回路の出力信号の電圧を示す図である。図７に示すように、抵抗素子３１４及び抵
抗素子３１５の抵抗値が異なる条件１乃至条件５のいずれにおいても、給電素子３１１か
ら抵抗素子３１３及び抵抗素子３１２を介して流れる電流に応じて出力信号の電圧が変化
している。よって、出力信号の電圧の値から給電素子３１１から抵抗素子３１３及び抵抗
素子３１２を介して流れる電流量を検出することができることがわかる。

以上のように、本実施の形態の電流検出回路は、基準電位以下の低い電圧が入力される場
合に、出力信号の電圧から入力される電流量を検出する構成である。このように、本実施
の形態の電流検出回路では、広い範囲で電流を検出することができる。

（実施の形態６）
本実施の形態では、上記実施の形態における電流検出回路を備えた電子機器の例について
説明する。

上記実施の形態における電流検出回路は、様々な電子機器に設けることができ、特に時間
毎に電源電圧の変動が大きい電子機器に上記実施の形態における電流検出回路を設けるこ
とが好ましい。

本実施の形態における電子機器の構成例について、図８を用いて説明する。図８は、本実
施の形態における電子機器の構成例を示すブロック図である。

図８に示す電子機器は、光電変換装置（ＰＶともいう）１１０１と、最大電力点追従回路
（ＭＰＰＴともいう）１１０２と、直流変換回路（ＤＣ−ＤＣともいう）１１０３と、機
能回路１１０４と、を備える。

光電変換装置１１０１は、電流を供給する機能を有する。

最大電力点追従回路１１０２は、電流検出回路（ＣＳＣともいう）１１２１、電圧検出回
路（ＶＳＣともいう）１１２２、及び演算回路（ＣＡＬともいう）１１２３を備える。

電流検出回路１１２１は、光電変換装置１１０１から直流変換回路１１０３に供給される
電流を検出し、検出結果に応じた電圧を信号として演算回路１１２３に出力する機能を有
する。電流検出回路１１２１としては、上記実施の形態に示す電流検出回路を用いること
ができる。

電圧検出回路１１２２は、光電変換装置１１０１から直流変換回路１１０３に供給される
電圧を検出し、検出結果に応じた電圧を信号として演算回路１１２３に出力する機能を有
する。

演算回路１１２３は、電流検出回路１１２１及び電圧検出回路１１２２のそれぞれから入
力された信号に応じて演算処理を行い、制御信号を生成して出力する機能を有する。

直流変換回路１１０３には、最大電力点追従回路１１０２から制御信号が入力される。直
流変換回路１１０３は、入力された制御信号に応じた値の電源電圧を生成する機能を有す
る。

機能回路１１０４には、直流変換回路１１０３から電源電圧が入力される。機能回路１１
０４は、電源電圧が入力されることにより所定の動作を行う。

図８に示すように、本実施の形態の電子機器の一例は、光電変換装置、電流検出回路、最
大電力点追従回路、直流変換回路、及び機能回路を備え、蓄電装置により供給された電圧
に応じて流れる電流を電流検出回路により検出し、検出結果に応じて直流変換回路により
生成する電圧の値を制御する構成である。上記構成にすることにより、光電変換装置から
直流変換回路に供給される電力を制御することができる。

なお、これに限定されず、上記実施の形態の電流検出回路を様々な電子機器に適用するこ
とができる。

１１１ 抵抗素子
１１２ 抵抗素子
１１３ 抵抗素子
１１４ トランジスタ
１１５ トランジスタ
１１６ 電流源
１１７ 電流源
１１８ トランジスタ
１１９ 抵抗素子
１２１ トランジスタ
１２２ トランジスタ
１２３ 参照電流源
２１１ 給電素子
２１２ 抵抗素子
２１３ 抵抗素子
２１４ 抵抗素子
２１５ 抵抗素子
２１６ トランジスタ
２１７ トランジスタ
２１８ トランジスタ
２１９ 抵抗素子
２２１ トランジスタ
２２２ 参照電流源
２２３ 容量素子
２２４ 容量素子
２２５ トランジスタ
２２６ トランジスタ
２２７ トランジスタ
２２８ トランジスタ
２２９ トランジスタ
２３１ トランジスタ
２３２ トランジスタ
２３３ トランジスタ
２３４ トランジスタ
２４１ トランジスタ
２４２ トランジスタ
２４３ トランジスタ
２４４ トランジスタ
３１１ 給電素子
３１２ 抵抗素子
３１３ 抵抗素子
３１４ 抵抗素子
３１５ 抵抗素子
３１６ トランジスタ
３１７ トランジスタ
３１８ トランジスタ
３１９ 抵抗素子
３２１ 参照電流源
３２２ トランジスタ
３２３ 容量素子
３２４ 容量素子
３３１ トランジスタ
３４１ トランジスタ
５００ 基板
５０１ 導電層
５０２ 絶縁層
５０３ 半導体層
５０４ 絶縁層
５０５ 導電層
５０６ 導電層
５０７ 絶縁層
５４７ 絶縁層
１１０１ 光電変換装置
１１０２ 最大電力点追従回路
１１０３ 直流変換回路
１１０４ 機能回路
１１２１ 電流検出回路
１１２２ 電圧検出回路
１１２３ 演算回路

Claims (3)

1. 第１乃至第４の抵抗素子と、第１乃至第１７のトランジスタと、第１及び第２の容量素子と、参照電流源と、を有し、
   前記第１の抵抗素子の一方の端子は、前記第２の抵抗素子の一方の端子に電気的に接続されており、
   前記第１の抵抗素子の他方の端子は、前記第３の抵抗素子の一方の端子に電気的に接続されており、
   前記第１のトランジスタのソース又はドレインの一方は、前記第２の抵抗素子の他方の端子に電気的に接続されており、
   前記第１のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと前記第１７のトランジスタのソース又はドレインの一方とに電気的に接続されており、
   前記第２のトランジスタのソース又はドレインの一方は、前記第３の抵抗素子の他方の端子と前記第３のトランジスタのソース又はドレインの一方とに電気的に接続されており、
   前記第２のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートと前記第１６のトランジスタのソース又はドレインの一方とに電気的に接続されており、
   前記第３のトランジスタのソース又はドレインの他方は、前記第４の抵抗素子の一方の端子に電気的に接続されており、
   前記第４の抵抗素子の他方の端子には、第１の電源電位が与えられ、
   前記第４乃至前記第８のトランジスタのソース又はドレインの一方と前記第１及び第２の容量素子の一方の電極とには、第２の電源電位が与えられ、
   前記第４乃至前記第８のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの他方と前記参照電流源の一方の端子と前記第１の容量素子の他方の電極とに電気的に接続され、
   前記第５のトランジスタのソース又はドレインの他方は、前記第９のトランジスタのソース又はドレインの一方と前記第１０乃至前記第１２のトランジスタのゲートとに電気的に接続され、
   前記第９のトランジスタのソース又はドレインの他方は、前記第１０のトランジスタのソース又はドレインの一方と前記第１４のトランジスタのゲートとに電気的に接続され、
   前記第６のトランジスタのソース又はドレインの他方は、前記第９のトランジスタのゲートと前記第１４のトランジスタのソース又はドレインの一方とに電気的に接続され、
   前記第７のトランジスタのソース又はドレインの他方は、前記第１７のトランジスタのゲートと前記第１３のトランジスタのソース又はドレインの一方とに電気的に接続され、
   前記第１７のトランジスタのソース又はドレインの他方は、前記第１３のトランジスタのゲートと前記第１１のトランジスタのソース又はドレインの一方とに電気的に接続され、
   前記第８のトランジスタのソース又はドレインの他方は、前記第１６のトランジスタのゲートと前記第１５のトランジスタのソース又はドレインの一方とに電気的に接続され、
   前記第１５のトランジスタのゲートは、前記第１６のトランジスタのソース又はドレインの他方と前記第１２のトランジスタのソース又はドレインの一方とに電気的に接続され、
   前記第１０乃至前記第１５のトランジスタのソース又はドレインの他方と前記第２の容量素子の他方の電極と前記参照電流源の他方の端子とには、前記第１の電源電位が与えられ、
   前記第１の抵抗素子の抵抗値は、前記第２の抵抗素子、前記第３の抵抗素子、及び前記第４の抵抗素子のそれぞれの抵抗値より小さい電流検出回路。
2. 請求項１において、前記第１乃至前記第３のトランジスタの少なくとも一つは、酸化物半導体層を有する電流検出回路。
3. 請求項２において、前記酸化物半導体層はキャリア濃度が１×１０^１４／ｃｍ^３未満である領域を含む電流検出回路。

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