JP6185091B2 - 表示装置用ドライバ - Google Patents

Description

本発明は、表示装置に係わり、特に、表示パネル表面のノイズを低減する技術に関する。

近年、モバイル機器の普及において、”人にやさしい”グラフィカルユーザインターフェースを支えるタッチパネル技術が重要となってきている。
そして、このタッチパネル基板を液晶表示パネルの表面に取り付けることで、液晶表示パネルに表示されたメニュー画面を指でタッチすることで、メニューに応じた動作を実施するタッチパネル付き液晶表示パネルも知られている。

特開２０００−２３１１２０号公報

しかながら、タッチパネル付き液晶表示パネルにおいて、液晶表示パネル表面から生じるノイズにより、タッチパネルが誤動作を起こすことが想定される。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、表示パネル表面から生じるノイズを低減することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、前記複数の画素に映像電圧を入力する複数本の映像線とを有する表示パネルと、各映像線に映像電圧を供給するドライバとを備え、前記ドライバは、外部から入力される表示データを格納するフレームメモリと、前記フレームメモリから１表示ライン分の表示データを読み出し、ラッチする複数の第１のラッチ回路と、前記複数の第１のラッチ回路毎に設けられ、前記第１のラッチ回路にラッチされた表示データを、ラッチ制御信号に基づきラッチする複数の第２のラッチ回路と、前記複数の第２のラッチ回路毎に設けられ、前記第２のラッチ回路でラッチされた表示データを映像電圧に変換する複数のデコーダ回路とを有する表示装置であって、前記複数の映像線、および、前記各映像線毎に設けられる前記第２のラッチ回路と前記デコーダ回路を複数のブロックに分割し、前記ラッチ制御信号の伝搬経路の前記ブロックの境界に遅延素子を挿入し、前記第２のラッチ回路において、前記第１のラッチ回路にラッチされた表示データをラッチするタイミングを、前記各ブロック毎に異ならせる。
（２）（１）において、前記ラッチ制御信号の伝搬経路は、前記ドライバの中央から左右両側に向かう２つの伝搬経路を有する。
（３）（１）において、前記表示パネルは、前記複数の画素に走査電圧を入力する複数本の走査線を有し、前記複数の画素で構成される画素部の左右両側に設けられる第１の走査回路と第２の走査回路とを有し、前記第１の走査回路は、複数本の走査線の中の奇数番目の走査線に走査電圧を供給し、前記第２の走査回路は、複数本の走査線の中の偶数番目の走査線に走査電圧を供給し、前記走査電圧の伝搬方向と前記ラッチ制御信号の伝搬経路とは、一致する。

（４）（１）において、前記複数のデコーダ回路毎に設けられる複数の出力アンプ回路を有し、前記各出力アンプ回路は、１水平走査期間に前記各デコーダ回路から出力される階調電圧を各映像線に出力する前に、プリチャージ電圧を各映像線に出力し、前記各出力アンプ回路が１水平走査期間に前記プリチャージ電圧を各映像線に出力するタイミングを、前記各ブロック毎に異ならせる。
（５）（１）において、前記複数のデコーダ回路毎に設けられる複数の出力アンプ回路と、前記各出力アンプ回路にバイアス電圧を供給するバイアス回路とを有し、前記バイアス回路は、それぞれ電流値が異なる複数の定電流源と、前記複数の定電流源の中のいずれか１つを選択するスイッチ素子を有し、前記バイアス回路は、前記選択された定電流源により生成されるバイアス電圧を、前記各出力アンプ回路に供給する。
（６）（１）において、前記複数のデコーダ回路毎に設けられる複数の出力アンプ回路と、前記各出力アンプ回路にバイアス電圧を供給するバイアス回路とを有し、前記複数の出力アンプ回路は、正極性の階調電圧を出力する正極性アンプ回路と、負極性の階調電圧を出力する負極性アンプ回路とを有し、前記バイアス回路は、それぞれ電流値が異なる正極性アンプ回路用の複数の定電流源と、それぞれ電流値が異なる負極性アンプ回路用の複数の定電流源と、前記正極性アンプ回路用の複数の定電流源の中のいずれか１つを選択するスイッチ素子と、前記負極性アンプ回路用の複数の定電流源の中のいずれか１つを選択するスイッチ素子とを有し、前記バイアス回路は、前記選択された正極性アンプ回路用の定電流源により生成されるバイアス電圧を前記各出力アンプ回路の正極性アンプ回路に供給するとともに、前記選択された負極性アンプ回路用の定電流源により生成されるバイアス電圧を前記各出力アンプ回路の負極性アンプ回路に供給する。

（７）（１）において、前記複数の映像線は、第１の色の複数の映像線と、第２の色の複数の映像線と、第３の色の複数の映像線とを有し、前記各出力アンプ回路から出力される階調電圧を、１水平走査期間内に第１の色ないし第３の色のそれぞれの映像線に出力するスイッチ回路を有し、前記スイッチ回路は、スイッチ制御信号により制御され、それぞれスルーレートが異なる複数のスイッチ素子を有し、前記スイッチ回路には、前記複数のスイッチング素子の中で、選択されたスイッチング素子を介して、スイッチ制御信号が入力される。
（８）（７）において、前記複数のスイッチング素子の各々は、トランスファーゲート回路で構成され、前記各々のトランスファーゲート回路は、ゲート長およびゲート幅の少なくとも一方がそれぞれ異なっている。
（９）（１）において、複数の画素と、前記複数の画素に映像電圧を入力する複数本の映像線とを有する表示パネルと、各映像線に映像電圧を供給するドライバとを備え、前記ドライバと前記各映像線との間に抵抗素子を挿入する。
（１０）（９）において、前記抵抗素子は、ポリシリコン抵抗層で構成される。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、表示パネル表面から生じるノイズを低減することが可能となる。

本発明の実施例の液晶表示装置の概略構成を示すブロック図である 図１に示すドライバ（ＤＲＶ）の内部ブロック図である。 本発明の実施例１のドライバ（ＤＲＶ）の概略構成を示すブロック図であり、最終ラッチの周辺の回路構成を示す図である。 本発明の実施例１のドライバ（ＤＲＶ）の変形例の概略構成を示すブロック図であり、最終ラッチの周辺の回路構成を示す図である。 本発明の実施例１のゲート回路による走査電圧の伝搬方向を説明する図である。 従来の液晶表示装置におけるプリチャージ回路説明する図である。 従来のドライバ（ＤＲＶ）における出力波形とノイズの関係を示す図である。 本発明の実施例２のドライバ（ＤＲＶ）の概略構成を示すブロック図であり、バイアス回路の回路構成を示す図である。 本発明の実施例２のドライバ（ＤＲＶ）における正極性アンプ回路と、負極性アンプ回路を説明する図である。 本発明の実施例３のドライバ（ＤＲＶ）のＲＧＢスイッチ回路を制御する制御信号を説明する図である。 本発明の実施例４の液晶表示パネルを説明する図である。

以下、本発明を液晶表示装置に適用した実施例を図面を参照して詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
図１は、本発明の実施例の液晶表示装置の概略構成を示すブロック図である。
液晶表示パネルには、複数の走査線（ＧＬ）と、複数の走査線（ＧＬ）にそれぞれ直交する複数の映像線（ＤＬ）が設けられる。走査線（ＧＬ）と映像線（ＤＬ）との交差する部分に画素（ＰＳ）が設けられる。複数の画素（ＰＳ）はマトリックス状に配置されて画素領域（ＡＲ）を構成する。
各画素（ＰＳ）には、画素電極（ＰＸ）と薄膜トランジスタ（ＴＦＴ）が設けられる。各画素電極（ＰＸ）に対向するように、対向電極（ＣＴ）が設けられ、各画素電極（ＰＸ）と対向電極（ＣＴ）との間には液晶容量（図示せず）と、保持容量（Ｃａｄｄ）が形成される。
各画素（ＰＳ）の薄膜トランジスタ（ＴＦＴ）は、ソースが画素電極（ＰＸ）に接続され、ドレインが映像線（ＤＬ）に接続され、ゲートが走査線（ＧＬ）に接続される。この薄膜トランジスタ（ＴＦＴ）は、画素電極（ＰＸ）に表示電圧（階調電圧）を供給するためのスイッチとして機能する。
なお、ソース、ドレインの呼び方は、バイアスの関係で逆になることもあるが、ここでは、映像線（ＤＬ）に接続される方をドレインと称する。

映像線（ＤＬ）は、ＲＧＢスイッチ回路（ＲＧＢ−ＳＷ）を介してドライバ（ＤＲＶ）に接続される。また、対向電極（ＣＴ）もドライバ（ＤＲＶ）に接続される。
ドライバ（ＤＲＶ）は、第１ガラス基板（ＳＵＢ１）上に実装された、１チップ構成の半導体集積回路（ＬＳＩ）から構成され、映像線（ＤＬ）への映像信号の出力回路と、対向電極（ＣＴ）への対向電極電圧（コモン電圧ともいう）を出力する出力回路と、ゲート回路（Ｌ−ＧＣＳ，Ｒ−ＧＣＳ）へゲート制御信号（Ｓ−ＧＡＴＥ）等を出力する回路とを有している。
走査線（ＧＬ）は、一つおきに画素領域（ＡＲ）の左右に配置されたゲート回路（Ｌ−ＧＣＳ，Ｒ−ＧＣＳ）に接続される。ゲート回路（Ｌ−ＧＣＳ，Ｒ−ＧＣＳ）は、例えば、半導体層がポリシリコンから成るポリシリコン薄膜トランジスタで構成されるＣＭＯＳ構成の回路、あるいは、単チャネル構成の回路で構成される。なお、ゲート回路（Ｌ−ＧＣＳ，Ｒ−ＧＣＳ）は、半導体層がアモルファスシリコンから成るアモルファスシリコン薄膜トランジスタで構成してもよい。
いずれの場合でも、ゲート回路（Ｌ−ＧＣＳ，Ｒ−ＧＣＳ）を構成する薄膜トランジスタは、画素（ＰＳ）の薄膜トランジスタ（ＴＦＴ）と同時に作製される。

液晶表示パネルは、画素電極（ＰＸ）、薄膜トランジスタ（ＴＦＴ）等が設けられた第１ガラス基板（ＳＵＢ１）と、カラーフィルタ等が形成される第２ガラス基板（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両ガラス基板間の周縁部近傍に枠状に設けたシール材により、両ガラス基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両ガラス基板の外側に偏光板を貼り付けて構成される。
なお、本発明は、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。例えば、縦電界方式の場合、対向電極（ＣＴ）は第２のガラス基板に形成される。横電界方式の場合、対向電極（ＣＴ）は、第１のガラス基板（ＳＵＢ１）に形成される。

ゲート回路（Ｌ−ＧＣＳ，Ｒ−ＧＣＳ）は、ドライバ（ＤＲＶ）から入力されるゲート制御信号（Ｓ−ＧＡＴＥ）に基づき、１水平走査時間毎に、順次液晶表示パネルの各走査線（ＧＬ）に“Ｈｉｇｈ”レベルの選択電圧（走査信号）を供給する。これにより、液晶表示パネルの各走査線（ＧＬ）に接続された複数の薄膜トランジスタ（ＴＦＴ）が、１水平走査期間の間、映像線（ＤＬ）と画素電極（ＰＸ）との間を電気的に導通させる。
また、ドライバ（ＤＲＶ）は、画素（ＰＳ）が表示すべき階調に対応する階調電圧を映像線（ＤＬ）に出力する。薄膜トランジスタ（ＴＦＴ）がオン状態（導通）になると、映像線（ＤＬ）から階調電圧（映像信号）が画素電極（ＰＸ）に供給される。その後、薄膜トランジスタ（ＴＦＴ）がオフ状態となることで画素（ＰＳ）が表示すべき映像に基づく階調電圧が画素電極（ＰＸ）に保持される。
本実施例では、ドライバ（ＤＲＶ）が、１水平走査時間内に、順番に赤（Ｒ）、緑（Ｇ）、青（Ｂ）の階調電圧を出力する。そして、ＲＧＢスイッチ回路（ＲＧＢ−ＳＷ）が、ドライバ（ＤＲＶ）からの制御信号（Ｓ−ＲＧＢ）に基づき、１水平走査時間内に、ドライバ（ＤＲＶ）から順番に出力される赤（Ｒ）、緑（Ｇ）、青（Ｂ）の階調電圧を、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のそれぞれの映像線（ＤＬ）に出力する。
対向電極（ＣＴ）には対向電極電圧が印加されており、液晶表示パネルは画素電極（ＰＸ）と対向電極（ＣＴ）との間の電位差により、間に挟まれた液晶分子の配向方向を変化させ、光の透過率または反射率を変化させることで画像を表示する。
本実施例では、交流化駆動法として、ドット反転を採用している。そのため、対向電極（ＣＴ）上の対向電圧（コモン電圧）は、一定の基準電圧となっており、映像線（ＤＬ）には、１水平走査時間毎に、正極性の階調電圧と負極性の階調電圧が出力される。

図２は、図１に示すドライバ（ＤＲＶ）の内部ブロック図である。
同図において、１１はタイミング生成回路であり、タイミング生成回路１１には、インターフェース回路１０を介して、本体側のマイコン、または、グラフィックコントローラから表示データと、表示コントロール信号が入力される。
図１の３１は、システムインターフェースであり、マイコン等から各種コントロール信号および画像が入力される系である。また、図１の３２は、表示データインターフェース（ＲＧＢインターフェース）のことであり、外部のグラフィックコントローラで生成された画像データと、データ取込用のクロックが連続的に入力される系である。
外部から入力された表示データは、フレームメモリ１２に格納される。
ラッチ回路１３は、タイミング生成回路１１から出力されるクロック（ＣＬ２）に同期して、各色毎８ビットの表示データを出力本数分だけラッチする。
最終ラッチ回路１４は、タイミング生成回路１１から出力される出力タイミング制御用クロック（ＣＬ１）に基づき、ラッチ回路１３内の表示データをラッチする。この最終ラッチ回路１４に取り込まれた表示データは、レベルシフト回路１５を介して、デコーダ回路１６に入力される。

デコーダ回路１６は、階調電圧生成回路１９から入力される正極性の２５６階調の階調電圧、あるいは負極性の２５６階調の階調電圧に基づき、表示データに対応した１つの階調電圧（２５６階調の中の１つの階調電圧）を選択して、出力アンプ回路１７に出力する。
出力アンプ回路１７は、階調電圧を電流増幅して各映像線（ＤＬ）に出力する、なお、出力アンプ回路１７には、バイアス回路２０からバイアス電圧が入力される。
階調電圧生成回路１９は、γ調整回路１８からの出力により、出力する階調電圧のγ特性を調整する。
タイミング生成回路１１で生成されたゲート回路を制御するゲート制御信号（Ｓ−ＧＡＴＥ）は、レベルシフト回路２２、パネルインターフェース回路２３を介して、ゲート回路（Ｌ−ＧＣＳ，Ｒ−ＧＣＳ）に出力される。なお、ゲート制御信号（Ｓ−ＧＡＴＥ）には、フレーム開始指示信号（ＦＬＭ）、シフトクロック（ＣＬ３）が含まれる。
ここで、タイミング生成回路１１で生成された、ＲＧＢスイッチ回路（ＲＧＢ−ＳＷ）を制御する制御信号（Ｓ−ＲＧＢ）も、レベルシフト回路２２、パネルインターフェース回路２３を介して、ＲＧＢスイッチ回路（ＲＧＢ−ＳＷ）に出力される。
さらに、図１の昇圧回路２１は、タイミング生成回路１１から出力されるクロックに基づき、液晶表示パネルの内部で使用される各種の駆動電圧を生成する。

前述したように、本実施例では、交流化駆動法として、ドット反転を採用している。ドット反転では、対向電圧（コモン電圧）は一定で、且つ、 映像線上の階調電圧も、正極性の階調電圧と、負極性の階調電圧が存在し、電圧変動は相殺されるためノイズは微小であると考えられていた。
しかしながら、本願の発明者らが検討した結果、液晶表示パネルの表面から生じるノイズは、映像線（ＤＬ）上の電圧変動が大きく影響していることが判明した。
本実施例は、液晶表示パネルの表面から生じるノイズのピークを低減させるために、映像線（ＤＬ）を複数のブロック（例えば、１０本の映像線（ＤＬ）毎のブロック）に分割し、映像線（ＤＬ）に出力する階調電圧の出力タイミングを、各ブロック毎に異ならせたことを特徴とする。
従来の液晶表示パネルでは、全ての映像線（ＤＬ）で、同じタイミングで電圧変動が起こるが、本実施例の液晶表示パネルでは、各ブロックの映像線（ＤＬ）毎に、電圧変動のタイミングが異なるので、液晶表示パネルの表面から生じるノイズのピークを低減することが可能となる。

図３は、本実施例のドライバ（ＤＲＶ）の概略構成を示すブロック図であり、最終ラッチ１４の周辺の回路構成を示す図である。
図３に示すように、本実施例では、タイミング生成回路１１からの出力タイミング制御用クロック（ＣＬ１）が伝搬する信号線に、最終ラッチ回路１４の内部の複数のラッチ回路１４０毎に、遅延素子（ＤＤＬ）を挿入し、各ラッチ回路１４０のラッチ動作をブロック単位で、時分割で行わせる。
これにより、ラッチ回路１４０から各映像線（ＤＬ）に出力される階調電圧も、ブロック単位（例えば、１０本の映像線（ＤＬ）単位）となるので、各ブロックの映像線（ＤＬ）毎に、電圧変動のタイミングが異なるので、液晶表示パネルの表面から生じるノイズのピークを低減することが可能となる。
なお、図３では、ラッチ回路１３を２つに分割するともに、タイミング生成回路１１からの出力タイミング制御用クロック（ＣＬ１）を、最終ラッチ回路１４の中央部から、左右両側に伝搬するようにしている。即ち、最終ラッチ回路１４の各ラッチ回路１４０に入力される出力タイミング制御用クロック（ＣＬ１）は、最終ラッチ回路１４の中央部付近のラッチ回路１４０が最も早く入力され、最終ラッチ回路１４の左右両側のラッチ回路１４０になるほど遅く入力される。

図４は、本実施例のドライバ（ＤＲＶ）の変形例の概略構成を示すブロック図であり、最終ラッチ１４の周辺の回路構成を示す図である。
図４に示すように、本実施例の変形例では、出力タイミング制御用クロック（ＣＬ１）は、ドライバ（ＤＲＶ）を構成する半導体チップの左端から右端に伝搬するもの（ＣＬ１−Ｌ）と、半導体チップの右端から左端に伝搬するもの（ＣＬ１−Ｒ）の２種類用意される。
図５に示すように、本実施例では、液晶表示パネルの画素領域（ＡＲ）の左右両側にゲート回路（Ｌ−ＧＣＳ，Ｒ−ＧＣＳ）が配置され、右から左に伝搬する走査電圧（図５のＡ）と、左から右に伝搬する走査電圧（図５のＢ）とが、１走査線毎に、交互に左右のゲート回路（Ｌ−ＧＣＳ，Ｒ−ＧＣＳ）から出力される。
走査電圧が、右から左へ伝搬する場合は、液晶表示パネルの右端では、走査電圧の波形鈍りは少なく、液晶表示パネルの左端では、走査電圧の波形鈍りは大きくなる。そこで、本実施例では、走査電圧の波形鈍りの大きい左端で、ドライバ（ＤＲＶ）の出力も遅延させるように、ドライバ内を伝搬する出力タイミング制御用クロック（ＣＬ１）も、半導体チップの右端から左端に伝搬するように制御する。
逆に、走査電圧が、左から右へ伝搬する場合は、液晶表示パネルの左端では、走査電圧の波形鈍りは少なく、液晶表示パネルの左端では、走査電圧の波形鈍りは大きくなる。この場合は、走査電圧の波形鈍りの大きい右端で、ドライバ（ＤＲＶ）の出力も遅延させるように、ドライバ内を伝搬する出力タイミング制御用クロック（ＣＬ１）も、半導体チップの左端から右端に伝搬するように制御する。

従来、各映像線（ＤＬ）に表示データに対応した階調電圧が出力されるまでの時間（以下、出力遅延時間という）を少なくするために、図６に示すように、出力アンプ回路１７内にプリチャージ回路１７１を設け、当該プリチャージ回路１７１を、出力アンプ回路１７の各アンプ回路１７２の後段に挿入している。
このプリチャージ回路１７１により、１水平走査期間毎に、各映像線（ＤＬ）に表示データに対応した階調電圧を出力する前に、スイッチング素子（ＳＷ１）により、各映像線（ＤＬ）にプリチャージ電圧（Ｖｐｒｅ；例えば、ノーマリブラックのタイプの液晶表示パネルであれば、白色と黒色との中間電位に対応する電圧）を入力し、各映像線（ＤＬ）をプリチャージ電圧（Ｖｐｒｅ）に充電することにより、出力遅延時間を少なくすることができる。
そして、前述したように、映像線（ＤＬ）を複数のブロック（例えば、１０本の映像線（ＤＬ）毎のブロック）に分割するとともに、プリチャージ回路１７１の動作も時分割で実行させて、各映像線（ＤＬ）に出力するプリチャージ電圧（Ｖｐｒｅ）の出力タイミングを、各ブロック毎に異ならせる。
この場合も、液晶表示パネルの表面から生じるノイズのピークを低減することが可能となる。

図９は、本実施例のドライバ（ＤＲＶ）における正極性アンプ回路と、負極性アンプ回路を説明する図である。
図９に示すように、図２に示すデコーダ回路１６は、最終ラッチ回路１４内の各ラッチ回路１４０から出力される表示用データに対応する正極性の階調電圧を選択する正極性デコーダ回路１６ｐと、表示用データに対応する負極性の階調電圧を選択する負極性デコーダ回路１６ｎとで構成される。
また、図６に示すアンプ回路１７２は、正極性アンプ回路１７２ｐと負極性アンプ回路１７２ｎとで構成される。正極性アンプ回路１７２ｐは、正極性の階調電圧を電流増幅して出力する。負極性アンプ回路１７２ｎは、負極性の階調電圧を電流増幅して出力する。
ドット反転法では、隣接する映像線（ＤＬ）の階調電圧は互いに逆極性となり、正極性デコーダ回路１６ｐおよび正極性アンプ回路１７２ｐと、負極性デコーダ回路１６ｎおよび負極性アンプ回路１７２ｎは、隣接して配置されるので、スイッチ部（ＣＳＷ１）により、表示データを、そのまま、あるいは入れ替えて、隣り合うラッチ回路１３に入力し、それに合わせて、正極性アンプ回路１７２ｐと負極性アンプ回路１７２ｎから出力される出力電圧をスイッチ部（ＣＳＷ２）で切り替えることにより、任意の１水平走査期間に、Ｙ１の映像線に正極性の階調電圧を、Ｙ２の映像線に負極性の階調電圧を出力し、次の１水平走査期間に、Ｙ１の映像線に負極性の階調電圧を、Ｙ２の映像線に正極性の階調電圧を出力することが可能となる。

図７は、従来のドライバ（ＤＲＶ）における出力波形とノイズの関係を示す図である。
図７において、ＶＰＷは正極性の「白色」の階調電圧であり、ＶＮＷは負極性の「白色」の階調電圧である。
図７に示すように、ドット反転法で、液晶表示パネルに「白色」を表示する場合、映像線（ＤＬ）上の電圧は、１表示期間毎に、正極性の「白色」の階調電圧（ＶＰＷ）から負極性の「白色」の階調電圧（ＶＮＷ）へ、あるいは、負極性の「白色」の階調電圧（ＶＮＷ）から正極性の「白色」の階調電圧（ＶＰＷ）へ変化することになる。
この場合、出力アンプ回路１７内の正極性アンプ回路１７２ｐと、負極性アンプ回路１７２ｎのスルーレート差（立ち上がり特性差）により、図７に示すように、ノイズ（ＮＯＩＺ）が発生する。
本発明の実施例２は、この図７に示すノイズ（ＮＯＩＺ）を低減する実施例である。
図８は、本発明の実施例２のドライバ（ＤＲＶ）の概略構成を示すブロック図であり、バイアス回路２０の回路構成を示す図である。
図８に示すように、出力アンプ回路内の１７の正極性アンプ回路１７２ｐと、負極性アンプ回路１７２ｎのスルーレート差を一致させるために、出力アンプ回路１７の正極性アンプ回路１７２ｐを流れる電流と、負極性アンプ回路１７２ｎを流れる電流を調整する。
そのため、図８に示すように、バイアス回路２０内に、電流値が異なる複数個の電流源（Ｉｏ１〜Ｉｏ３）を用意し、スイッチング素子（ＳＷ２）で切り替えることにより、選択された時の電流源により生成されるバイアス電圧を出力アンプ回路１７に出力する。
これにより、出力アンプ回路１７の正極性アンプ回路１７２ｐと、負極性アンプ回路１７２ｎから、様々なスルーレートのアンプ出力を可能とする。ここで、図８に示す回路を、出力アンプ回路１７の正極性アンプ回路１７２ｐと、負極性アンプ回路１７２ｎのそれぞれに用意する。

図１に示すように、ＲＧＢスイッチ回路（ＲＧＢ−ＳＷ）を有する液晶表示パネルでは、制御信号（Ｓ−ＲＧＢ）のＯＮ／ＯＦＦにより、ノイズ発生する。しかし、制御信号（Ｓ−ＲＧＢ）は相殺する波形が無いため、ＯＮ／ＯＦＦ波形がそのままノイズとして伝搬する。
そこで、本発明の実施例３では、図１０に示すように、図２のパネルインターフェース回路２３内の制御信号（Ｓ−ＲＧＢ）を出力するゲート回路として、チャネル幅およびチャネル長の少なくとも一方が異なる、複数のトランスファーゲート回路（ＴＧ１〜ＴＧ３）を用意する。そして、トランスファーゲート回路を選択することにより、トランスファーゲート回路のスルーレートを低減させて、制御信号（Ｓ−ＲＧＢ）ＯＮ／ＯＦＦ波形を鈍らせ、ノイズ低減させる。
通常、高精細化が進むにつれ、書き込み時間が厳しくなるため、トランスファーゲート回路のスルーレートを向上させるが、ノイズ対策のために、トランスファーゲート回路のスルーレートをむしろ悪化させる方向に調整する。

液晶表示パネルの表面から生じするノイズの発生原理が、映像線（ＤＬ）等の信号遷移のカップリングであることから、映像線（ＤＬ）上の電圧遷移がゆっくりであれば、ノイズを低減できる。
そこで、図１１に示すように、本発明の実施例４では、階調電圧の書き込み時間を満足する範囲内で、液晶表示パネルのドライバ（ＤＲＶ）のＲＧＢスイッチ回路（ＲＧＢ−ＳＷ）と、画素領域（ＡＲ）の映像線（ＤＬ）との間に、抵抗素子（Ｒ）を挿入することで、スルーレートを低減し、ノイズを低減させることができる。
本実施例では、先の実施例１のように、映像線（ＤＬ）に対する階調電圧の書き込時点は、各ブロック毎に異なることがない。
なお、各画素の薄膜トランジスタ（ＴＦＴ）が、半導体層がポリシリコンで構成される場合には、抵抗素子（Ｒ）は、ポリシリコン抵抗層で容易に形成することが可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

１０ インターフェース回路
１１ タイミング生成回路
１２ フレームメモリ
１３，１４０ ラッチ回路
１４ 最終ラッチ回路
１５，２２ レベルシフト回路
１６ デコーダ回路
１７ 出力アンプ回路
１８ γ調整回路
１９ 階調電圧生成回路
２０ バイアス回路
２１ 昇圧回路
２３ パネルインターフェース回路
１７１ プリチャージ回路
１７２ アンプ回路
１７２ｐ 正極性アンプ回路
１７２ｎ 負極性アンプ回路
ＤＬ 映像線
ＧＬ 走査線
ＣＴ 対向電極
ＰＸ 画素電極
Ｃａｄｄ 保持容量
ＰＳ 画素
ＡＲ 画素領域
ＴＦＴ 薄膜トランジスタ
ＲＧＢ−ＳＷ ＲＧＢスイッチ回路
ＣＳＷ１，ＣＳＷ２ スイッチ部
ＤＲＶ ドライバ
ＳＵＢ１ 第１ガラス基板
Ｌ−ＧＣＳ，Ｒ−ＧＣＳ ゲート回路
ＤＤＬ 遅延素子
Ｉｏ１〜Ｉｏ３ 電流源
ＴＧ１〜ＴＧ３ トランスファーゲート回路
ＳＷ１，ＳＷ２ スイッチング素子
Ｒ 抵抗素子

Claims (5)

1. 表示パネルの各映像線に映像電圧を供給する表示装置用ドライバであって、
   外部から入力される表示データを格納するフレームメモリと、
   前記フレームメモリから１表示ライン分の表示データを読み出し、ラッチする複数の第１のラッチ回路と、
   ラッチ制御信号を生成するタイミング生成回路と、
   前記複数の第１のラッチ回路毎に設けられ、前記第１のラッチ回路にラッチされた表示データを、前記ラッチ制御信号に基づきラッチする複数の第２のラッチ回路と、
   前記第２のラッチ回路内において、前記複数の映像線を複数のブロックに分割し、当該ブロックごとに設けられた複数の内部ラッチ回路と、
   前記タイミング生成回路から前記複数の内部ラッチ回路に至る前記ラッチ制御信号の伝搬経路と、
   当該伝搬経路上に設けられた前記内部ラッチ回路ごとの遅延素子と、
   前記第２のラッチ回路でラッチされた表示データを映像信号電圧に変換する複数のデコーダ回路と、
   前記複数のデコーダ回路毎に設けられる複数の出力アンプ回路と、
   前記各出力アンプ回路にバイアス電圧を供給するバイアス回路と、
   前記バイアス回路は、それぞれ電流値が異なる複数の定電流源と、
   前記複数の定電流源の中のいずれか１つを選択するスイッチ素子を有し、
   前記バイアス回路は、前記選択された定電流源により生成されるバイアス電圧を、前記各出力アンプ回路に供給し、
   前記第２のラッチ回路において、前記第１のラッチ回路にラッチされた表示データをラッチするタイミングは、前記内部ラッチ回路毎に異なるものであり、
   前記各出力アンプ回路は、１水平走査期間に前記各デコーダ回路から出力される階調電圧を各映像線に出力する前に、プリチャージ電圧を各映像線に出力し、
   前記各出力アンプ回路が１水平走査期間に前記プリチャージ電圧を各映像線に出力するタイミングは、前記各ブロック毎に異なるものであり、
   前記各出力アンプ回路から出力される階調電圧を、１水平走査期間内に第１の色ないし第３の色のそれぞれの映像線に出力するスイッチ回路を有し、
   前記スイッチ回路は、スイッチ制御信号により制御され、
   それぞれスルーレートが異なる複数のスイッチン素子を有し、
   前記スイッチ回路には、前記複数のスイッチング素子の中で、選択されたスイッチング素子を介して、スイッチ制御信号が入力されることを特徴とする表示装置用ドライバ。
   
2. 表示パネルの各映像線に映像電圧を供給する表示装置用ドライバであって、
   外部から入力される表示データを格納するフレームメモリと、
   前記フレームメモリから１表示ライン分の表示データを読み出し、ラッチする複数の第１のラッチ回路と、
   ラッチ制御信号を生成するタイミング生成回路と、
   前記複数の第１のラッチ回路毎に設けられ、前記第１のラッチ回路にラッチされた表示データを、前記ラッチ制御信号に基づきラッチする複数の第２のラッチ回路と、
   前記第２のラッチ回路内において、前記複数の映像線を複数のブロックに分割し、当該ブロックごとに設けられた複数の内部ラッチ回路と、
   前記タイミング生成回路から前記複数の内部ラッチ回路に至る前記ラッチ制御信号の伝搬経路と、
   当該伝搬経路上に設けられた前記内部ラッチ回路ごとの遅延素子と、
   前記第２のラッチ回路でラッチされた表示データを映像信号電圧に変換する複数のデコーダ回路と、
   前記複数のデコーダ回路毎に設けられる複数の出力アンプ回路と、
   前記各出力アンプ回路にバイアス電圧を供給するバイアス回路と、
   前記複数の出力アンプ回路に設けられた、正極性の階調電圧を出力する正極性アンプ回路と、負極性の階調電圧を出力する負極性アンプ回路と、
   前記バイアス回路に設けられた、それぞれ電流値が異なる正極性アンプ回路用の複数の定電流源と、それぞれ電流値が異なる負極性アンプ回路用の複数の定電流源と、前記正極性アンプ回路用の複数の定電流源の中のいずれか１つを選択するスイッチ素子と、前記負極性アンプ回路用の複数の定電流源の中のいずれか１つを選択するスイッチ素子とを有し、
   前記バイアス回路は、前記選択された正極性アンプ回路用の定電流源により生成されるバイアス電圧を前記各出力アンプ回路の正極性アンプ回路に供給するとともに、前記選択された負極性アンプ回路用の定電流源により生成されるバイアス電圧を前記各出力アンプ回路の負極性アンプ回路に供給し、
   前記第２のラッチ回路において、前記第１のラッチ回路にラッチされた表示データをラッチするタイミングは、前記内部ラッチ回路毎に異ならせるものであり、
   前記各出力アンプ回路は、１水平走査期間に前記各デコーダ回路から出力される階調電圧を各映像線に出力する前に、プリチャージ電圧を各映像線に出力し、
   前記各出力アンプ回路が１水平走査期間に前記プリチャージ電圧を各映像線に出力するタイミングは、前記各ブロック毎に異ならせるものであり、
   前記各出力アンプ回路から出力される階調電圧を、１水平走査期間内に第１の色ないし第３の色のそれぞれの映像線に出力するスイッチ回路を有し、
   前記スイッチ回路は、スイッチ制御信号により制御され、
   それぞれスルーレートが異なる複数のスイッチン素子を有し、
   前記スイッチ回路には、前記複数のスイッチング素子の中で、選択されたスイッチング素子を介して、スイッチ制御信号が入力されることを特徴とする表示装置用ドライバ。
3. 前記内部ラッチ回路は、前記第２のラッチ回路内で、中央位置を境に第１及び第２の２つのグループに分割され、
   前記ラッチ制御信号の伝搬経路は、前記第１のグループに接続される第１の伝搬経路と、前記第２のグループに接続される第２の伝搬経路とを有することを特徴とする請求項１又は２に記載の表示装置用ドライバ。
4. 前記表示パネルは、前記複数の画素に走査電圧を入力する複数本の走査線を有し、
   前記複数の画素で構成される画素部の左右両側に設けられる第１の走査回路と第２の走査回路とを有し、
   前記第１の走査回路は、複数本の走査線の中の奇数番目の走査線に走査電圧を供給し、
   前記第２の走査回路は、複数本の走査線の中の偶数番目の走査線に走査電圧を供給し、
   前記ラッチ制御信号の伝搬経路は、前記第１の走査回路に対応する第１の伝搬経路と、前記第２の走査回路に対応する第２の伝搬経路とを有することを特徴とする請求項１又は２に記載の表示装置用ドライバ。
5. 前記複数のスイッチング素子の各々は、トランスファーゲート回路で構成され、
   前記各々のトランスファーゲート回路は、ゲート長およびゲート幅の少なくとも一方がそれぞれ異なっていることを特徴とする請求項１又は２に記載の表示装置用ドライバ。

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