JP3506992B2 - 画像表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は画像表示装置及びそ
の駆動方法に関し、特にデータ信号線への映像信号の書
き込み性能を向上させる予備充電回路（プリチャージ回
路）を用いて駆動される画像表示装置に関するものであ
る。

【０００２】

【従来の技術】以下、従来の画像表示装置の一例とし
て、アクティブマトリクス型液晶表示装置に関して説明
する。この画像表示装置は図２３に示すように、画素ア
レイＡＲＹと走査信号線駆動回路（ゲートドライバ）Ｇ
Ｄとデータ信号線駆動回路（データドライバ）ＳＤと予
備充電回路（プリチャージ回路）ＰＣからなっている。

【０００３】画素アレイＡＲＹは、互いに交差する複数
の走査信号線ＧＬとデータ信号線ＳＬとを備えており、
隣接する２本の走査信号線ＧＬと隣接するデータ信号線
ＳＬとで囲まれた部分に画素ＰＩＸがマトリクス状に設
けられている。

【０００４】画素ＰＩＸは図２４に示すように、スイッ
チ素子ＳＷ、液晶容量ＣＬ、補助容量ＣＳとからなって
いる。データ信号線駆動回路ＳＤは図２５に示すよう
に、クロック信号ＣＫＳ、データスタート信号ＳＰＳ等
のタイミング信号に同期して、アナログスイッチＡＳで
入力された映像信号ＤＡＴをサンプリングし、必要に応
じて増幅して各データ信号線ＳＬに書き込む働きをす
る。Ｎ１からＮ４は、ＮＡＮＤ回路を示す。

【０００５】走査信号線駆動回路ＧＤは図２６に示すよ
うに、クロック信号ＣＫＧ、走査スタート信号ＳＰＧ等
のタイミング信号に同期して走査信号線ＧＬを順次選択
し、画素ＰＩＸ内にあるスイッチ素子ＳＷの開閉を行う
ことによって、各データ信号線ＳＬに書き込まれた映像
信号ＤＡＴを各画素に書き込み、各画素内の容量で書き
込まれた映像信号ＤＡＴを保持する。

【０００６】図２５、２６のＳＲとは、入力された信号
を別途入力されるクロック信号に同期し、出力を順次行
うシフトレジスタである。

【０００７】プリチャージ回路ＰＣは予備充電制御信号
（プリチャージ制御信号）ＰＣＣのタイミング信号に同
期して入力された予備充電基準電位（プリチャージ基準
電位）ＰＣＶをサンプリングし、各データ信号線に映像
信号ＤＡＴが書き込まれる前に、プリチャージ基準電位
を書き込む働きをする。

【０００８】以上の働きを繰り返し行うことによって、
画素アレイＡＲＹに画像を表示する。これら信号のタイ
ミングチャートを図２７に示す。

【０００９】図２７において、データ信号線駆動回路の
クロック信号ＣＫＳ、／ＣＫＳ及びデータスタート信号
ＳＰＳに同期して映像信号ＤＡＴが入力される。この例
では水平ライン反転方式の駆動方法を採用しており、走
査信号線ＧＬｊに対応するラインには負極性の映像信号
が、走査信号線ＧＬｊ＋１に対応するラインには正極性
の映像信号が書き込まれる。また、帰線期間（映像信号
が入力されない期間）において、プリチャージ制御信号
ＰＣＣが活性化され、データ信号線にプリチャージ基準
電位が予備充電される。ここで、プリチャージ基準電位
ＰＣＶの極性は、次に書き込まれる映像信号ＤＡＴの極
性と同一である。

【００１０】

【発明が解決しようとする課題】近年では画像表示装置
の高精細化されるにつれ、データ信号線駆動回路ＳＤに
おけるサンプリングレートの高速化がなされている。し
かし、それに伴いデータ信号線への映像信号ＤＡＴの書
き込みが不十分になり、画質が著しく低下してしまう問
題が発生している。そこで、プリチャージ回路ＰＣを用
いて、データ信号線ＳＬに映像信号ＤＡＴが書き込まれ
る前に、予備充電として予備充電基準電位（プリチャー
ジ基準電位）ＰＣＶを充電し、画質の低下を抑える手法
が用いられてきた。

【００１１】図２８にプリチャージ回路の具体的な構成
例を示す。予備充電回路２０１は、基準信号入力部２０
２と基準信号切替部２０３とを備えている。基準信号切
替部２０３はスイッチ素子ＰＡＳ群を備えている。すな
わち、図示するように、各データ信号線ＳＬに対して、
サンプリング用のスイッチ素子ＰＡＳ群と、各スイッチ
素子にプリチャージ基準電位ＰＣＶが接続され、各スイ
ッチ素子を制御するためのプリチャージ制御信号ＰＣＣ
が接続されている。このプリチャージ回路はプリチャー
ジ基準信号ＰＣＣのタイミングによってプリチャージ基
準電位ＰＣＶをデータ信号線に充電する。

【００１２】しかし、図２８に示すように、プリチャー
ジ基準電位を供給するラインにはデータ信号線ＳＬと同
数のスイッチ素子ＰＡＳが接続されている。図２７のタ
イミングチャートに示すように、僅かな時間でプリチャ
ージ基準電位をデータ信号線ＳＬに供給するためには、
比較的大きな能力が必要となるため、スイッチ素子ＰＡ
Ｓには大きな素子を用いらなければならない。さらに予
備充電を行うために、スイッチ素子ＰＡＳ群を一括して
制御すると、一度に大量の電荷が各データ信号線ＳＬに
移動し、プリチャージ基準電位ＰＣＶが変動してしま
う。

【００１３】プリチャージ基準電位のサンプリングが終
了するまでに変動した電位が元に戻らない場合、データ
信号線ＳＬへの予備充電のレベルが不足することにな
る。その結果、データ信号線ＳＬにデータ信号線駆動回
路ＳＤから書き込まれる映像信号ＤＡＴの電位に悪影響
を及ぼし、表示の劣化を引き起こしてしまうことが懸念
される。

【００１４】また、プリチャージ基準電位の変動を抑制
するために、外部からプリチャージ基準電位の電流量を
増やす（予備充電基準電位を供給する回路の駆動力を高
める）と消費電力が増加してしまうという新たな課題が
生じる。

【００１５】さらに近年では液晶表示装置への入力信号
の低振幅化の要求が高まりつつある。従来は図２９に示
すように、外部信号を信号振幅昇圧部２０４のような昇
圧回路（レベルシフタ）によって昇圧した後に回路に供
給されている。この際、プリチャージ制御信号の配線は
液晶表示装置の一辺に渡って伸延しており、その負荷が
大きいので、昇圧回路の後段に極めて大きなバッファ回
路２０５を配置する必要がある。大きなバッファ回路
は、消費電力が大幅に増加すると共に、駆動回路の信頼
性を低下させることが懸念される。

【００１６】本発明は上述した従来技術の問題点を解決
するためになされたものであり、データ信号線へ予備充
電として書き込まれる基準信号の電位の揺れを抑制し、
また、消費電力を増大させることのない予備充電回路を
用いて駆動される画像表示装置を提供するものである。

【００１７】

【課題を解決するための手段】本発明の画像表示装置
は、複数配列されたデータ信号線及び複数配列された走
査信号線に囲まれて配列された複数の画素と、データ信
号線に映像信号を供給するデータ信号線駆動回路と、走
査信号線に走査信号を供給する走査信号線駆動回路とを
備えた画像表示装置において、少なくとも一つ以上の予
備充電基準電位を入力する基準信号入力部と、少なくと
も一つ以上の制御信号を入力する制御信号入力部と、制
御信号入力部の出力を順次遅延させる複数の信号遅延部
と、信号遅延部の出力に応じて基準信号入力部の信号を
データ信号線へ出力するか否かを切り替える基準信号切
替部とを備えた予備充電回路を有しており、前記制御信
号入力部が前記予備充電回路の中央付近に配置され、前
記制御信号入力部から前記信号遅延部に対して前記制御
信号が入力され、前記予備充電回路の両端部に向い前記
データ信号線が予備充電されることを特徴とすることに
より、上記目的が達成される。

【００１８】また、前記予備充電回路が、前記信号遅延
部の出力とデータ信号線への前記予備充電基準電位の充
電を停止させるための充電停止信号とに応じて前記基準
信号切替部を制御する信号を出力する切替制御部とを有
し、予備充電回路内のすべての基準信号切替部が、前記
切替制御部の出力に応じて前記データ信号線への基準電
位の出力を同時に終了させてもよい。

【００１９】また、本発明の別の画像表示装置は、複数
配列されたデータ信号線及び複数配列された走査信号線
に囲まれて配列された複数の画素と、前記データ信号線
に映像信号を供給するデータ信号線駆動回路と、前記走
査信号線に走査信号を供給する走査信号線駆動回路とを
備えた画像表示装置において、少なくとも一つ以上の予
備充電基準電位を入力する基準信号入力部と、少なくと
も一つ以上の制御信号を入力する制御信号入力部と、前
記制御信号入力部の出力を順次遅延させる複数の信号遅
延部と、前記信号遅延部の出力に応じて前記基準信号入
力部の信号をデータ信号線へ出力するか否かを切り替え
る基準信号切替部とを備えた予備充電回路を有してお
り、前記予備充電回路は、前記信号遅延部の出力とデー
タ信号線への前記予備充電基準電位の充電を停止させる
ための充電停止信号とに応じて前記基準信号切替部を制
御する信号を出力する切替制御部とを有し、予備充電回
路内のすべての基準信号切替部が、前記切替制御部の出
力に応じて前記データ信号線への予備充電基準電位の出
力を同時に終了させることを特徴とすることにより、上
記目的が達成される。

【００２０】また、少なくとも一つ以上の前記制御信号
が、複数設けられた制御信号入力部に各々入力され、制
御信号入力部からの出力が、制御信号入力部に接続され
た信号遅延部に入力されていてもよい。

【００２１】また、前記制御信号入力部が予備充電回路
の両端に配置され、そこから信号遅延部に対して信号が
入力されていてもよい。

【００２２】また、前記制御信号入力部には各々複数の
信号遅延部が接続されていてもよい。

【００２３】また、前記信号遅延部には基準信号切替部
を構成する能動素子が複数接続されていてもよい。

【００２４】また、前記制御信号入力部の次段に、少な
くとも一つ以上の制御信号を増幅する機能を有する振幅
増幅部を備えていてもよい。

【００２５】また、前記信号遅延部は少なくとも一つ以
上の制御信号を遅延させると共に、少なくとも一つ以上
の制御信号の電流増幅を行ってもよい。

【００２６】また、前記信号遅延部はＣＭＯＳインバー
タ回路によって構成されており、ＣＭＯＳインバータ回
路内のｎ型トランジスタ及びｐ型トランジスタのチャネ
ル幅及びチャネル長の少なくとも一つを異ならせてもよ
い。

【００２７】また、前記信号遅延部はＣＭＯＳインバー
タ回路によって構成されており、ＣＭＯＳインバータ回
路内のｎ型トランジスタ及びｐ型トランジスタのチャネ
ル幅及びチャネル長の少なくとも一つを、他の信号遅延
部を構成するＣＭＯＳインバータ回路内のｎ型トランジ
スタまたはｐ型トランジスタと異ならせてもよい。

【００２８】また、前記信号遅延部は制御信号線の配線
容量及び配線抵抗の少なくとも一つによって構成されて
いてもよい。

【００２９】また、前記信号遅延部は制御信号線の配線
容量及び配線抵抗の少なくとも一つとＣＭＯＳインバー
タ回路によって構成されていてもよい。

【００３０】また、前記信号遅延部はフリップフロップ
回路によって構成されていてもよい。

【００３１】また、前記予備充電回路が、前記基準信号
切替部での前記基準信号入力部からの信号のデータ信号
線への充電開始または充電停止の切替動作期間を制御す
るための信号を出力する動作期間制御部を有していても
よい。

【００３２】また、前記切替制御部に入力する充電停止
信号として、前記制御信号を用いてもよい。

【００３３】また、前記予備充電回路、データ信号線駆
動回路及び走査信号駆動回路の少なくとも一つが、画素
と同一基板上に形成されていてもよい。

【００３４】また、前記予備充電回路、データ信号線駆
動回路、走査信号駆動回路及び各画素を構成する能動素
子が、多結晶シリコン薄膜トランジスタであってもよ
い。

【００３５】また、前記能動素子が、概ね６００℃以下
のプロセスで形成されていてもよい。

【００３６】以下、上記構成による作用を説明する。

【００３７】本発明の画像表示装置によれば、少なくと
も一つ以上の予備充電基準電圧（プリチャージ基準電
位）を入力する基準信号入力部と、少なくとも一つ以上
の予備充電制御信号（プリチャージ制御信号）とが入力
される制御信号入力部と、制御信号入力部の出力を順次
遅延させる複数の信号遅延部（以下、遅延回路と呼ぶ）
と、遅延回路の出力に応じてサンプリング用の能動素子
（以下、スイッチ素子と呼ぶ）を開閉させ、プリチャー
ジ基準電位をデータ信号線に書き込む基準信号切替部と
を備えた予備充電回路を設けるようにした。そのことに
より、遅延回路によって順次遅延されたプリチャージ制
御信号によってスイッチ素子を制御するため、プリチャ
ージ基準電位からデータ信号線へ電荷の移動が時間的に
分散され、一度に大きな電荷の移動がなくなる。その結
果、プリチャージ基準電位の変動を抑制し、所望の電位
をデータ信号線に充電できるようになり、画像表示装置
の画質の劣化を抑え、外部から供給されるプリチャージ
基準電位の電流量を低減し、消費電力の増加を効果的に
抑制することが可能となる。

【００３８】また、予備充電基準信号線を流れる電流の
ピーク値が時間的に分散されるのに伴い、予備充電基準
信号を供給する外部回路の負荷が軽くなるので、外部回
路の駆動能力に余裕を持たせることが可能となる。

【００３９】また、本発明の画像表示装置によれば、制
御信号入力部を複数設け、各制御信号入力部に対してプ
リチャージ制御信号を入力するようにした。そのことに
より、遅延回路によるプリチャージ制御信号の遅延量を
最適な値に設定することが極めて容易となる。

【００４０】また、本発明の画像表示装置によれば、制
御信号入力部を予備充電回路内の両端に配置し、そこか
ら遅延回路に信号を入力するようにした。これにより、
帰線期間内にすべてのデータ信号線に対して、十分な予
備充電が行える。また、画像データのデータ信号線への
データ信号線駆動回路の両端のいずれか一方から書き込
みが開始される前までに、両端のデータ信号線に対して
のプリチャージ基準電位の充電を終えていればよく、さ
らに、予備充電回路の中央部のデータ信号線への充電も
同様にデータ信号駆動回路の書き込み遅延回路によるプ
リチャージ制御信号の遅延時間が大きくなっても、プリ
チャージ充電期間が時間的に十分確保できる。

【００４１】また、本発明の画像表示装置によれば、制
御信号入力部を予備充電回路の中央付近に配置し、制御
信号入力部から信号遅延部に対して制御信号を入力する
ようにし、予備充電回路の両端部に向いデータ信号線を
予備充電するようにした。そのことにより帰線期間内に
全てのデータ信号線に対して、十分な予備充電を行うこ
とが可能となる。さらに、両端からのプリチャージ制御
信号を遅延させた場合に比べ、画面中央部のプリチャー
ジ制御信号の遅延差がなくなるので、プリチャージ制御
信号の波形やタイミングのずれに伴うプリチャージ基準
電位のレベルの変動がなくなる。これにより、もし、両
端からのプリチャージ制御信号の入力の際に、構成する
トランジスタのばらつきによって画像表示装置中央部で
双方からのプリチャージ制御信号での予備充電状態が大
きく異なってしまった場合、表示上、境界となってしま
う場合が考えられるが、画像表示装置の中央からプリチ
ャージ制御信号を入力すれば、トランジスタのばらつき
によるデータ信号の予備充電状態の違いは、画像表示装
置の両端側では生じるものの、画面中央部では予備充電
状態が異なることによる境界はでなくなり、表示品位を
低下させることがない。

【００４２】また、本発明の画像表示装置によれば、各
制御信号入力部に対して複数の遅延回路を接続するよう
し、プリチャージ制御信号を接続された各遅延回路に分
配して供給するようにした。そのことにより、プリチャ
ージ制御信号は各遅延回路によって最適な遅延量に制御
されることになる。従ってプリチャージ制御信号の遅延
量を細かく、かつ高い精度で制御することが可能とな
る。

【００４３】また、本発明の画像表示装置によれば、各
遅延回路に対して複数のスイッチ素子を接続するように
した。そのことにより、予備充電回路内の遅延回路数を
必要以上に増加させることなく、上述の効果を得ること
ができる。

【００４４】また、本発明の画像表示装置によれば、プ
リチャージ制御信号をレベルシフタ回路等の振幅増幅部
を介して入力するようにした。そのことにより、遅延回
路によって順次遅延されたプリチャージ制御信号によっ
てスイッチ素子を制御するため、プリチャージ基準電位
からデータ信号線へ電荷の移動が時間的に分散され、一
度に大きな電荷の移動がなくなる。その結果、プリチャ
ージ基準電位の変動を抑制し、所望の電位をデータ信号
線に充電できるようになり、画像表示装置の画質の劣化
を抑え、外部から供給されるプリチャージ基準電位の電
流量を低減し、消費電力の増加を効果的に抑制すること
が可能となる。さらに外部より入力されるプリチャージ
制御信号を低電圧化（低振幅化）することができ、低消
費電力化を一層助長することが可能となる。

【００４５】また、本発明の画像表示装置によれば、遅
延回路にプリチャージ制御信号を遅延させると共に、バ
ッファ回路としてのプリチャージ制御信号の電流増幅機
能を持たせるようにした。そのことにより、複数の小さ
なバッファ回路が順次動作することになるので、バッフ
ァ回路で消費される電流も時間的に分散され、電源回路
の負荷が軽くなる利点を有する。

【００４６】また、個々のバッファ回路が駆動しなけれ
ばならないスイッチ素子の数は、従来構成よりも少なく
なる。従って、個々のバッファ回路の駆動力は比較的小
さくても差し支えない。

【００４７】また、本発明の画像表示装置によれば、遅
延回路としてＣＭＯＳインバータ回路を用い、ＣＭＯＳ
インバータ回路を構成するｎ型トランジスタ及びｐ型ト
ランジスタのチャネル長またはチャネル幅の少なくとも
一つを異ならせるようにした。そのことにより、トラン
ジスタのサイズが変化することになり、それを調整する
ことにより、遅延回路による遅延時間を調整することが
可能となる。従って、予備充電に割り当てられる時間や
ピーク電流等を最適な値に設定することができる。

【００４８】また、個々のバッファ回路（ＣＭＯＳイン
バータ回路）において、トランジスタのチャネル長また
はチャネル幅の少なくとも一つを異ならせることによ
り、消費電流の分散を制御することも可能である。

【００４９】また、本発明の画像表示装置によれば、遅
延回路を回路内のプリチャージ制御信号の配線の負荷容
量及び配線抵抗の少なくとも一つによって構成にするよ
うにした。そのことにより、スイッチ素子がプリチャー
ジ制御信号の入力部に近い場合、プリチャージ制御信号
が比較的急峻に変化し、スイッチ素子が動作するが、ス
イッチ素子が入力部から離れるにつれて、配線の負荷容
量や抵抗値が大きくなり、プリチャージ制御信号の変化
が鈍化する。従って、スイッチ素子の動作に時間差が生
じ、遅延回路と同様の働きをさせることが可能となる。

【００５０】また、本発明の画像表示装置によれば、遅
延回路を回路内のプリチャージ制御信号の配線の負荷容
量及び配線抵抗の少なくとも一つと、ＣＭＯＳインバー
タ回路によって構成するようにした。そのことにより、
予備充電回路のレイアウト（信号線や電源線のクロス部
及び配線幅等）を変えることにより、プリチャージ制御
信号の遅延時間やなまり具合を調整し、バッファ回路に
よって整形されたプリチャージ制御信号を得ることが可
能となる。

【００５１】また、本発明の画像表示装置によれば、遅
延回路をフリップフロップ回路で構成するようにした。
そのことにより、フリップフロップ回路を制御する信号
（クロック信号とプリチャージ制御信号）を入力し、プ
リチャージ制御信号をクロック信号に同期して順次遅延
させることにより、遅延回路における遅延時間をクロッ
ク信号によって制御することが可能となる。

【００５２】また、本発明の画像表示装置によれば、基
準信号切替部でのプリチャージ基準電位をデータ信号へ
充電開始または充電停止の切替動作期間を制御するため
の信号を出力する動作期間制御部を設け、プリチャージ
基準電位の充電開始時において、切替動作期間を長くし
た。これにより、プリチャージ基準電位からデータ信号
線への電荷の移動時間がさらに時間的に分散されプリチ
ャージ基準電位の変動をさらに抑えられる。

【００５３】また、本発明の画像表示装置によれば、信
号遅延部の出力とデータ信号線へのプリチャージ基準電
位の充電を停止させるための充電停止信号に応じて基準
信号切替部を制御する信号を出力する切替制御部とを設
け、予備充電回路内の全ての基準信号切替部が、前記デ
ータ信号線へのプリチャージ基準電位の出力を同時に終
了させることにした。これにより、あるデータ信号線へ
のサンプリング終了時の動作に対して、他のサンプリン
グ開始に伴う電荷の引き込みによるプリチャージ基準電
位の変動を回避することが可能となり、所望の電位をデ
ータ信号線に充電できるようになる。

【００５４】また、充電停止信号をデータ信号線駆動回
路がデータ信号線に画像データをサンプリングする前に
入力することにより、確実に予備充電を完了することが
できるのでデータ信号線駆動回路の画像データサンプリ
ングを妨げることなく良好な品位の画像が表示できる。

【００５５】また、本発明の画像表示装置によれば、切
替制御部に入力する充電停止信号として、プリチャージ
制御信号を用いることにより、新たに信号を必要とせ
ず、信号遅延部の出力とプリチャージ制御信号に応じて
基準信号切替部を制御する信号を出力する切替制御部と
を設け、予備充電回路内の全ての基準信号切替部が、前
記データ信号線へのプリチャージ基準電位の出力を同時
に終了させることにした。これにより、あるデータ信号
線へのサンプリング終了時の動作に対して、他のサンプ
リング開始に伴う電荷の引き込みによるプリチャージ基
準電位の変動を回避することが可能となり、所望の電位
をデータ信号線に充電できるようになる。

【００５６】また、本発明の画像表示装置によれば、予
備充電回路、データ信号線駆動回路及び走査信号駆動回
路の少なくとも一つが、画素と同一基板上に形成される
ようにした。そのことにより、製造コストや実装に伴う
コストを低減することができると共に、信頼性の向上を
図ることができる。

【００５７】また、本発明の画像表示装置によれば、予
備充電回路、データ信号線駆動回路、走査信号駆動回路
及び画素を構成するスイッチ素子を多結晶シリコン薄膜
トランジスタで構成するようにした。そのことにより、
非結晶シリコン薄膜トランジスタに比べて大幅に（１〜
２桁）移動度を高めることができる。

【００５８】また、画素用スイッチ素子を多結晶シリコ
ン薄膜トランジスタで形成することにより、例えば点順
次駆動方式を用いた場合でも、１水平期間において、最
後に書き込まれるデータ信号線に対しても十分に書き込
みを行うことができ、高品位な表示が可能となる。

【００５９】また、本発明の画像表示装置によれば、ス
イッチ素子が、概ね６００℃以下のプロセスで形成され
るようにした。そのことにより、歪み点温度が低く、安
価であり、かつ基板サイズを大型化することが容易なガ
ラス基板を用いることができるようになり、上述の効果
に加えて、大型の画像表示装置を低コストで製造するこ
とが可能となるという利点を有する。

【００６０】データ信号線駆動回路からデータ信号線へ
映像信号が順次供給される前に、予めデータ信号線を予
備充電しておくプリチャージ回路おいて、動作時のピー
ク電流を抑えるとともに、データ信号線へ予備充電とし
て書き込まれる基準信号の電位の揺れを抑え、良好な表
示品位を実現することができる。

【００６１】

【発明の実施の形態】（実施形態１）以下、本発明の実
施形態について図を用いて説明する。図１は本発明に係
る画像表示装置の構成例を示すブロック図である。図
中、画素ＰＩＸは、データ信号線ＳＬ４本分、走査信号
線ＧＬ３本分のみを描き、残りは図示を省略している。
実際には、データ信号線ＳＬ３とデータ信号線ＳＬｘの
間、走査信号線ＧＬ２と走査信号線ＧＬｙとの間に、デ
ータ信号線ＳＬ３および走査信号線ＧＬ２にならって構
成すれば良い。このことは、他の図に示した構成におい
ても同様である。図１において、予備充電回路１１は制
御信号入力部１２と、プリチャージ制御信号を遅延させ
るために設けられた複数の遅延回路１３と、基準信号
（プリチャージ基準電位）入力部１４と、プリチャージ
基準電位をデータ信号線に供給するか否かを切り替える
基準信号切替部１５から構成されている。尚、遅延回路
１３はデータ信号線１本毎に配置されているが、複数の
データ信号線毎に遅延回路が配置されていてもよい。ま
た、遅延回路１段に対応するデータ信号線の数は不均一
であって差し支えない。

【００６２】制御信号入力部１２に入力された予備充電
制御信号（プリチャージ制御信号）ＰＣＣは、基準信号
切替部（アナログスイッチ）１５を駆動して、初段（及
び、その近傍）のデータ信号線ＳＬに予備充電基準電位
（プリチャージ基準電位）ＰＣＶを書き込むと共に、遅
延回路１３によって順次遅延され、後段のデータ信号線
ＳＬにも予備充電基準電位ＰＣＶを書き込む働きをす
る。これにより、予備充電制御信号ＰＣＣ及び予備充電
基準電位ＰＣＶのピーク電流が分散化される。

【００６３】図２から図４は本発明に係る画像表示装置
の他の構成例を示すブロック図である。図２において
は、複数設けられた制御信号入力部１２に対して各々プ
リチャージ制御信号が入力される構成となっている。ま
た、図３においては、制御信号入力部１２が予備充電回
路１１の両端に配置され、そこから遅延回路１３に対し
てプリチャージ制御信号が入力される構成となってい
る。また、図４においては、制御信号入力部１２が予備
充電回路１１の中央付近に配置され、そこから遅延回路
１３に対してプリチャージ制御信号が入力される構成と
なっている。これらの構成によれば、予備充電回路１１
の複数箇所、両端または中央付近に設けられた制御信号
入力部１２から遅延回路１３に対してプリチャージ制御
信号が入力されるため、プリチャージ制御信号の遅延量
を幾つかの単位毎に最適化することが容易に行える。ま
た、帰線期間が短い場合においても、プリチャージ制御
信号の遅延量を最適化することにより、全てのデータ信
号線に対して、帰線期間内に十分な予備充電が可能とな
る利点を有している。

【００６４】図５は本発明に係る画像表示装置の他の構
成例を示すブロック図である。図５においては、複数設
けられた制御信号入力部１２に対して複数の遅延回路１
３が接続される構成となっている。この構成によれば、
プリチャージ制御信号が制御信号入力部１２から複数の
遅延回路１３に対して並列に入力されるため、プリチャ
ージ制御信号の遅延量を幾つかの単位毎に最適化するこ
とが容易に行える。また、帰線期間が短い場合において
も、プリチャージ制御信号の遅延量を最適化することに
より、全てのデータ信号線に対して、帰線期間内に十分
な予備充電が可能となる利点を有している。

【００６５】図６は本発明に係る画像表示装置の他の構
成例を示すブロック図である。図６においては、各遅延
回路１３に対して基準信号切替部１５を構成するスイッ
チ素子ＰＡＳが複数接続される構成となっている。この
構成によれば、遅延回路１３の数を必要以上に増加させ
ることがないので、予備充電回路１１の構成を複雑にす
ることなく、プリチャージ制御信号の遅延量の最適化を
行うことができる利点を有している。

【００６６】図７は本発明に係る画像表示装置の他の構
成例を示すブロック図である。図７においては、図１に
示した構成に加えて、プリチャージ制御信号ＰＣＣが入
力される箇所に信号振幅昇圧部１８が配置されている。
この構成によれば、外部より入力されるプリチャージ制
御信号ＰＣＣの振幅が基準信号切替部１５の駆動電圧よ
りも小さい場合においても、予備充電回路１１の正常な
駆動を実現することができる。尚、本構成は図２から図
６に示した構成にも適用することが可能である。

【００６７】（実施形態２）次に本発明の画像表示装置
に係る予備充電回路における遅延回路の実施形態につい
て図面を用いて説明する。図８及び図９は本発明の予備
充電回路における遅延回路の他の例を示す構成図であ
る。図８及び図９においては、遅延回路はインバータ回
路２１で構成されている。信号振幅昇圧部は図８におい
ては、通常のレベルシフタ回路２３、図９においては、
通常のオペアンプ回路２５で構成されている。本発明に
おいて信号振幅昇圧部は何れの構成を用いることが可能
であり、これらを構成するトランジスタの性能、入力及
び出力振幅等を考慮して、適宜最適な構成を選択するこ
とが望ましい。

【００６８】また、遅延回路１３の出力は、それぞれ基
準信号切替部１５のＣＭＯＳスイッチ素子ＰＡＳに入力
されているが、インバータ回路２１を１段通過する毎
に、ｎチャネル型トランジスタとｐチャネル型トランジ
スタに交互に接続されている。これにより、遅延回路１
３は、単に遅延回路としてだけでなく、駆動力を増大さ
せる（波形整形の働きをする）バッファとしても作用す
るため、プリチャージ制御信号の波形なまりを抑制で
き、基準信号切替部１５のスイッチ素子ＰＡＳを誤動作
させることなく正確に制御することができる。尚、この
バッファ回路は必ずしもインバータ回路１段で構成され
る必要はなく、複数のインバータ回路から構成されてい
てもよい。

【００６９】従来はプリチャージ制御信号の入力直後
に、一つのバッファ回路（信号振幅昇圧部）で信号増幅
しているのに対し、本実施形態の構成では、複数のバッ
ファ回路を分散配置している。このようにバッファ回路
を分散配置する方が、大きなバッファ回路を一箇所に配
置する場合に比べてバッファ回路の総面積を小さくする
ことが可能となり、占有面積、良品率の点等で有利とな
る。

【００７０】図１０は本発明の予備充電回路１１におけ
る遅延回路１３の他の例を示す構成図である。図１０に
おいては、プリチャージ制御信号ＰＣＣの遅延回路１３
は配線容量３２及びインバータ回路３１で構成されてい
る。適宜配線容量３２の値とインバータ回路３１のサイ
ズ、即ちインバータ回路３１を構成するトランジスタの
チャネル長及びチャネル幅を変化させ、駆動力及び入力
負荷を決定することにより、最適な遅延量を設定するこ
とができる。

【００７１】ここでは、配線容量３２とは、インバータ
回路３１間の配線自身のみに生じる容量と、別途作製し
た容量（コンデンサ）を配線に付加する容量との両方を
いう。

【００７２】図１１は本発明の予備充電回路１１におけ
る遅延回路１３の他の例を示す構成図である。図１１に
おいては、プリチャージ制御信号ＰＣＣの遅延回路１３
は、配線容量３２、配線抵抗３３及びインバータ回路３
１で構成されている。適宜配線容量３２及び配線抵抗３
３の値とインバータ回路３１のサイズ、即ちインバータ
回路３１を構成するトランジスタのチャネル長及びチャ
ネル幅を変化させ、駆動力及び入力負荷を決定すること
により、最適な遅延量を設定することができる。

【００７３】図１２は本発明の予備充電回路１１におけ
る遅延回路１３の他の例を示す構成図である。図１２に
おいては、プリチャージ制御信号ＰＣＣの遅延回路１３
は、配線容量３２で構成されている。適宜配線容量の値
を選ぶことにより、最適な遅延量を設定することができ
る。

【００７４】図１３は本発明の予備充電回路１１におけ
る遅延回路１３の他の例を示す構成図である。図１３に
おいては、プリチャージ制御信号ＰＣＣの遅延回路１３
は、配線容量３２及び配線抵抗３３で構成されている。
適宜配線容量３２及び配線抵抗３３の値を選ぶことによ
り、最適な遅延量を設定することができる。

【００７５】図１４は本発明の予備充電回路１１におけ
る遅延回路１３の他の例を示す構成図である。図１４に
おいては、プリチャージ制御信号ＰＣＣの遅延回路１３
は、フリップフロップ回路３５で構成されている。この
フリップフロップ回路３５は、クロック信号ＣＫに同期
してプリチャージ制御信号ＰＣＣを転送するものであ
る。このクロック信号の周波数を適宜適当な値に選択す
ることにより、最適な遅延時間を設定することができ
る。データ信号線ＳＬ１、ＳＬｎ、ＳＬｎ＋８、ＳＬｘ
について、ここでは、８本のデータ信号線ごとに、フリ
ップフロップを設けるという意味である。８本以外に、
複数の本数でも良い。

【００７６】（実施形態３）以下、本発明の実施形態に
ついて図を用いて説明する。図１５は本発明に係る画像
表示装置の構成例を示す。

【００７７】図１５に示す回路ブロック図は、インバー
タ２段からなる複数の遅延回路１３に対応する遅延回路
（Ｄｅｌａｙ＿Ｂ）４１と、プリチャージ制御信号ＰＣ
Ｃと各遅延回路４１の出力（ＰＣＣ＿Ｄ１〜ＰＣＣ＿Ｄ
ｎ〜ＰＣＣ＿Ｄｘ）から、基準信号切替部１５のスイッ
チ素子ＰＡＳを駆動するための信号（ＰＣＣ＿１〜ＰＣ
Ｃ＿ｎ〜ＰＣＣ＿ｘ）を出力する複数のＮＡＮＤ回路
（ＮＡＮＤ＿１〜ＮＡＮＤ＿ｎ〜ＮＡＮＤ＿ｘ）４２と
基準信号切替部１５から構成されている。

【００７８】なお、これら複数のＮＡＮＤ回路は、詳細
については後に説明するが、動作期間制御部と切替制御
部の働きをする。

【００７９】また、プリチャージ制御信号ＰＣＣは予備
充電回路１１の中央部から入力され、予備充電回路１１
の両端部に向い遅延回路４１を介してデータ信号線を充
電していく。

【００８０】なお、図には示さないが、これらの構成
に、プリチャージ制御信号ＰＣＣが構成回路の電源電圧
より低い電位を持つ場合には信号振幅昇圧部を設けても
よい。また、プリチャージ制御信号ＰＣＣの入力を予備
充電回路１１の両側から入力してもよい。また、遅延回
路４１は、信号遅延させるとともに電流増幅を行う機能
や、ＣＭＯＳインバータを用いて、ＣＭＯＳインバータ
を構成するｐ型トランジスタ、ｎ型トランジスタのチャ
ネル幅やチャネル長を異ならせて、遅延量を調整できる
ものでもよく、また、配線抵抗や配線容量を用いてもよ
い。ほかに遅延回路として、フリップフロップ回路を用
いてもよい。

【００８１】ここで、本実施形態の動作について、図１
６を用いて説明する。図１６に示すタイミングチャート
には、データ信号線駆動回路のスタート信号Ｓ＿ＳＰと
予備充電回路のプリチャージ制御信号ＰＣＣと、図１５
の各遅延回路の出力ＰＣＣ＿Ｄ１〜ＰＣＣ＿Ｄｎ〜ＰＣ
Ｃ＿Ｄｘ、及び信号ＰＣＣ＿１〜ＰＣＣ＿ｎ〜ＰＣＣ＿
ｘを示している。図中、Ｔｄは遅延回路１段分の信号遅
延時間である。また、ＴＥは予備充電の終了時期であ
る。

【００８２】プリチャージ制御信号ＰＣＣは、各遅延回
路の出力と論理演算を行うためにＮＡＮＤ＿１〜ＮＡＮ
Ｄ＿ｎ〜ＮＡＮＤ＿ｘに入力されている。各遅延回路の
出力ＰＣＣ＿Ｄ１〜ＰＣＣ＿Ｄｎ〜ＰＣＣ＿Ｄｘは図１
６に示すように信号遅延時間Ｔｄに遅延回路の段数分と
の積の値の間隔をもって出力される。各遅延回路の出力
ＰＣＣ＿Ｄ１〜ＰＣＣ＿Ｄｎ〜ＰＣＣ＿Ｄｘとプリチャ
ージ制御信号ＰＣＣがＨｉｇｈの間は、ＮＡＮＤ＿１〜
ＮＡＮＤ＿ｎ〜ＮＡＮＤ＿ｘの出力の信号ＰＣＣ＿１〜
ＰＣＣ＿ｎ〜ＰＣＣ＿ｘはＬＯＷとなって、基準信号切
替部１５を構成するスイッチ素子ＰＡＳがON状態にな
り、その間データ信号線にはプリチャージ基準電位が充
電される。次にプリチャージ制御信号ＰＣＣがＬＯＷに
なると、各ＮＡＮＤ＿１〜ＮＡＮＤ＿ｎ〜ＮＡＮＤ＿ｘ
の出力の信号ＰＣＣ＿１〜ＰＣＣ＿ｎ〜ＰＣＣ＿ｘは各
遅延回路の出力ＰＣＣ＿Ｄ１〜ＰＣＣ＿Ｄｎ〜ＰＣＣ＿
Ｄｘの状態にかかわらず、Ｈｉｇｈとなって、基準信号
切替部１５を構成するスイッチ素子ＰＡＳをＯＦＦ状態
にし、データ信号線ＳＬ１〜ＳＬｎ〜ＳＬｘの充電が終
了される。なお、これら複数のＮＡＮＤの働きにより、
切替制御部を実現できる。

【００８３】これにより、各データ信号線ＳＬ１〜ＳＬ
ｎ〜ＳＬｘへの予備充電が同時に終了するので、あるデ
ータ信号線へのサンプリング終了時の動作に対して、他
のサンプリング開始に伴う電荷の引き込みによるプリチ
ャージ基準電位の変動を回避することが可能となり、所
望の電位をデータ信号線に充電できるようになる。

【００８４】また、このとき、ＮＡＮＤ＿１〜ＮＡＮＤ
＿ｎ〜ＮＡＮＤ＿ｘを構成するトランジスタのチャネル
長やチャネル幅を変えることによって、動作期間制御部
を実現することができる。ＮＡＮＤ回路は通常、図１７
に示すような２つのp型トランジスタｐｃｈ―ＴｒＡ、
ｐｃｈ―ＴｒＢと２つのｎ型トランジスタｎｃｈ―Ｔｒ
Ａ、ｎｃｈ−ＴｒＢと構成されており、本実施例の場合
では、ｎｃｈ−ＴｒＡ、ｎｃｈ―ＴｒＢのチャネル幅を
小さくした。これにより、各遅延回路の出力ＰＣＣ＿Ｄ
１〜ＰＣＣ＿Ｄｎ〜ＰＣＣ＿Ｄｘ、プリチャージ制御信
号ＰＣＣいずれもＨｉｇｈになるｎｃｈ−ＴｒＡ、ｎｃ
ｈ−ＴｒＢは導通状態になるが、チャネル幅が小さいた
め電流量が小さくなり次段のスイッチ素子やインバータ
（ＩＮＶ＿１〜ＩＮＶ＿ｎ〜ＩＮＶ＿ｘ）の切り替わり
動作が緩やかになる。これにより、図１８に示すよう
に、各ＮＡＮＤ＿１〜ＮＡＮＤ＿ｎ〜ＮＡＮＤ＿ｘの出
力の信号ＰＣＣ＿１〜ＰＣＣ＿ｎ〜ＰＣＣ＿ｘの立下り
時間を遅くして、立ち上がり時間を速くすることによっ
て、プリチャージ基準電位からデータ信号線ＳＬ１〜Ｓ
Ｌｎ〜ＳＬｘへの電荷の移動時間がさらに時間的に分散
され、プリチャージ基準電位の変動をさらに抑えられ
る。図中、ＴＳは充電開始時期である。また、ＴＥは予
備充電終了時期である。

【００８５】なお、データ信号線ＳＬ１〜ＳＬｎ〜ＳＬ
ｘへの充電する時間は、信号ＰＣＣ＿１とＰＣＣ＿ｘが
ＬＯＷになっている時間内に十分行えるように、あらか
じめ遅延回路による出力ＰＣＣ＿Ｄ１とＰＣＣ＿Ｄｘの
遅延量とプリチャージ制御信号ＰＣＣの立下りまでの時
間を制御することにより最適値を与えることができる。

【００８６】また、本実施例では充電停止信号としてプ
リチャージ制御信号ＰＣＣを用いた。これにより、デー
タ信号線ＳＬ１〜ＳＬｎ〜ＳＬｘへの充電を終了するタ
イミングをプリチャージ制御信号ＰＣＣの立下りで決定
しているが、外部からプリチャージ制御信号ＰＣＣとは
別の信号を新たに充電停止信号としてＮＡＮＤ＿１〜Ｎ
ＡＮＤ＿ｎ〜ＮＡＮＤ＿ｘに入力して制御してもよい。

【００８７】また、本実施例ではデータ信号線ＳＬ１〜
ＳＬｎ〜ＳＬｘへの充電を制御する信号ＰＣＣ＿１〜Ｐ
ＣＣ＿ｎ〜ＰＣＣ＿ｘをＮＡＮＤの出力を用いていた
が、図１９に示すような、２つのn型トランジスタｎ−
Ｔｒ１、ｎ−Ｔｒ２と１つのp型トランジスタｐ―Ｔｒ
で構成した回路４５を用いてもよい。この構成によって
も切替制御部が実現できる。

【００８８】この場合、プリチャージ制御信号ＰＣＣが
Ｈｉｇｈの時で、出力ＰＣＣ＿ＤｎがＨｉｇｈになると
信号ＰＣＣ＿ｎがＬＯＷとなり、基準信号切替部１５の
スイッチ素子ＰＡＳをON状態にする。次に、出力ＰＣＣ
＿Ｄｎの状態にかかわらず、プリチャージ制御信号ＰＣ
ＣがＬＯＷになると、信号ＰＣＣ＿ｎの出力はＨｉｇｈ
となり基準信号切替部１５のスイッチ素子ＰＡＳをＯＦ
Ｆ状態にし、データ信号線ＳＬｎへの充電を完了する。
データ信号線ＳＬ１〜ＳＬｎ―１、ＳＬｎ＋１〜ＳＬｘ
にも同回路が接続され動作についても同様である。

【００８９】これら場合でも、ＮＡＮＤを用いた場合同
様に、構成するトランジスタのチャネル長やチャネル幅
を変えることによって、動作期間制御部を構成すること
ができる。

【００９０】具体的には、図１９に記載の２つのｎ型ト
ランジスタｎ−Ｔｒ１、ｎ−Ｔｒ２のチャネル幅を小さ
くし、導通する電流量を小さくしたため、次段のスイッ
チ素子ＰＡＳやインバータ（ＩＮＶ＿１〜ＩＮＶ＿ｎ〜
ＩＮＶ＿ｘ）の切り替わり動作が緩やかになる。これに
より、プリチャージ基準電位からデータ信号線への電荷
の移動時間がさらに時間的に分散されプリチャージ基準
電位の変動をさらに抑えられる。

【００９１】（実施形態４）次に本発明の画像表示装置
の構成について図面を用いて説明する。図２０は、本発
明に係る画像表示装置の他の構成例を示した図である。
図２０示した画像表示装置においては、画素ＰＩＸ、デ
ータ信号線駆動回路ＳＤ、走査信号線駆動回路ＧＤ及び
予備充電回路ＰＣとが、同一基板ＳＵＢ上に構成されて
おり（ドライバモノリシック構造）、外部コントロール
回路ＣＴＬからの信号及び外部電源回路ＶＧＥＮからの
駆動電源とによって駆動している。

【００９２】このような構成においては、予備充電回路
及びデータ信号線駆動回路及び走査信号線駆動回路は画
面（表示領域）とほぼ同じ長さの領域に広く分散して配
置されていため、入力信号配線等の配線長は極めて長く
なっている。従って、入力信号配線などの負荷容量（配
線容量）が極めて大きくなるので、信号振幅を小さくす
ることによる低消費電力化の効果が大きい。

【００９３】また、予備充電回路及びデータ信号線駆動
回路及び走査信号線駆動回路を画素と同一基板上に形成
することにより、別々に構成して実装するよりも、駆動
回路の製造コストや実装コストの低減を図ることができ
ると共に、信頼性の向上に関しても効果がある。

【００９４】図２１は本発明に係る画像表示装置を構成
する多結晶シリコン薄膜トランジスタの構造例を示した
図である。図２１に示す多結晶シリコン薄膜トランジス
タは、絶縁性基板上の多結晶シリコン薄膜を活性層とす
る順スタガー（トップゲート）構造のものであるが、本
発明はこれに限定されるものではなく、逆スタガー構造
等の他の構造のものであってよい。

【００９５】上述の多結晶シリコン薄膜トランジスタを
用いることによって、実用的な駆動能力を有する予備充
電回路、走査信号線駆動回路及びデータ信号線駆動回路
を、画素アレイと同一基板上にほぼ同一の製造工程で構
成することができる。

【００９６】図２２は本発明に係る画像表示装置を構成
する多結晶シリコン薄膜トランジスタの製造工程を示す
構造断面図の例である。以下に製造工程中の最高温度が
概ね６００℃以下で多結晶シリコン薄膜トランジスタを
形成するときの製造プロセスについて、簡単に説明す
る。図２２（ａ）〜（ｋ）は、各工程での断面図であ
る。

【００９７】図２２（ａ）に示すように、先ずガラス等
からなる基板を用意する。（ｂ）次に基板上に非晶質シ
リコン薄膜（ａ−Ｓｉ）等を堆積する。（ｃ）次に基板
上に堆積された膜にエキシマレーザを照射して、多結晶
シリコン薄膜（ｐｏｌｙ―Ｓｉ）を形成する。（ｄ）次
にこの多結晶シリコン薄膜を所望の形状にパターニング
する。（ｅ）次に二酸化シリコンからなるゲート絶縁膜
を形成する。（ｆ）さらに、薄膜トランジスタのゲート
電極をアルミニウム等で形成する。（ｇ、ｈ）その後、
薄膜トランジスタのソース・ドレイン領域に不純物（ｎ
型領域には燐イオン、ｐ型領域には硼素イオン）を注入
する。不純物を注入しない部分には、レジストを設け
る。（ｉ）その後、二酸化シリコンまたは窒化シリコン
等からなる層間絶縁膜を堆積する。（ｊ）次に層間絶縁
膜及びゲート絶縁膜にコンタクトホールを開口する。
（ｋ）最後にアルミニウム等の金属配線を形成する。こ
の工程において、プロセスの最高温度はゲート絶縁膜形
成時の６００℃であるので、米国コーニング社の１７３
７ガラス等の高耐熱性ガラスが使用できる。

【００９８】尚、液晶表示装置においては、この後、さ
らに、別の層間絶縁膜を介して、透明電極（透過型液晶
表示装置の場合）や反射電極（反射型液晶表示装置の場
合）を形成することになる。

【００９９】図２２に示すような製造工程で多結晶シリ
コン薄膜トランジスタを、概ね６００℃以下で形成する
ことにより、安価で大面積のガラス基板を用いることが
できるようになるので、画像表示装置の低価格化と大面
積化が実現される。

【０１００】以上のように、本発明の論理回路及びこの
論理回路を画像表示装置に適用した場合について各種の
実施形態によって具体的に説明したが、本発明はこの上
述の実施形態に限定されるものではなく、その要旨を逸
脱せず、当初の作用効果を損なわない範囲において種々
の変更が可能であることは言うまでもない。

【０１０１】

【発明の効果】上述したように、本発明は駆動回路の消
費電力を低減することができる論理回路及びそれを用い
た画像表示装置を提供するものである。

【０１０２】本発明の画像表示装置によれば、回路の駆
動電圧よりも振幅の小さいプリチャージ制御信号が入力
される場合でも正常に機能する予備充電回路を構成する
ことが可能となると共に、予備充電回路を流れる電流
（予備充電基準電位及び予備充電制御信号）を時間的に
分散させてピーク値を下げることができる。

【０１０３】その結果、予備充電基準電位の変動が抑制
できるので、予備充電が充分になされて表示品位が向上
する。そして予備充電に必要な外部からの電流供給量を
削減または不要とすることができるので、消費電力を大
幅に低減する効果がある。

【０１０４】さらに、本発明の画像表示装置によれば、
大きなバッファ回路が不要であるため、画像表示装置に
おける回路の占有面積を小さくできると共に、回路の信
頼性を向上させる利点を有する。

【０１０５】以上のように本発明は画像表示装置の低消
費電力化を実現するものであり、今後の情報化社会に欠
かすことのできない画像表示装置、とりわけ駆動回路一
体型液晶表示装置あるいはそれを搭載した携帯機器等の
性能や付加価値の向上に大きな効果がある。

【図面の簡単な説明】

【図１】本発明に係る画像表示装置の構成例を示すブロ
ック図である。

【図２】本発明に係る画像表示装置の他の構成例を示す
ブロック図である。

【図３】本発明に係る画像表示装置の他の構成例を示す
ブロック図である。

【図４】本発明に係る画像表示装置の他の構成例を示す
ブロック図である。

【図５】本発明に係る画像表示装置の他の構成例を示す
ブロック図である。

【図６】本発明に係る画像表示装置の他の構成例を示す
ブロック図である。

【図７】本発明に係る画像表示装置の他の構成例を示す
ブロック図である。

【図８】本発明に係る予備充電回路における遅延回路の
構成例を示す図である。

【図９】本発明に係る予備充電回路における遅延回路の
他の構成例を示す図である。

【図１０】本発明に係る予備充電回路における遅延回路
の他の構成例を示す図である。

【図１１】本発明に係る予備充電回路における遅延回路
の他の構成例を示す図である。

【図１２】本発明に係る予備充電回路における遅延回路
の他の構成例を示す図である。

【図１３】本発明に係る予備充電回路における遅延回路
の他の構成例を示す図である。

【図１４】本発明に係る予備充電回路における遅延回路
の他の構成例を示す図である。

【図１５】本発明に係る予備充電回路における遅延回路
の他の構成例を示す図である。

【図１６】図１５の遅延回路におけるタイミングチャー
トを示す図である。

【図１７】ＮＡＮＤ回路の構成例を示す図である。

【図１８】図１５の遅延回路におけるスイッチ素子切替
動作のタイミングチャートを示す図である。

【図１９】本発明に係る予備充電回路における遅延回路
の他の構成例を示す図である。

【図２０】本発明に係る画像表示装置の他の構成例を示
す図である。

【図２１】本発明に係る画像表示装置を構成する多結晶
シリコン薄膜トランジスタの断面構造の例を示す図であ
る。

【図２２】本発明に係る画像表示装置を構成する多結晶
シリコン薄膜トランジスタの製造工程の例を示す図であ
る。

【図２３】従来の画像表示装置の構成例を示す図であ
る。

【図２４】従来の画像表示装置における画素の構成例を
示す図である。

【図２５】従来の画像表示装置におけるデータ信号線駆
動回路の構成例を示す図である。

【図２６】従来の画像表示装置における走査信号線駆動
回路の構成例を示す図である。

【図２７】従来の画像表示装置の駆動信号波形の例を示
す図である。

【図２８】従来の画像表示装置及び予備充電回路の構成
例を示すブロック図である。

【図２９】従来の画像表示装置及び予備充電回路の他の
構成例を示すブロック図である。

【符号の説明】

ＳＬ データ信号線 ＧＬ 走査信号線 ＰＩＸ 画素 ＡＲＹ 画素アレイ ＰＣＣ 予備充電制御信号（プリチャージ制御信
号） ＰＣＶ 予備充電基準電位（プリチャージ基準電
位） ＰＡＳ スイッチ素子 ＣＫ ＣＫＳ ＣＫＧ クロック信号 ＳＰＳ データスタート信号 ＳＰＧ 走査スタート信号 ＧＰＳ パルス幅制御信号 ＤＡＴ 映像信号 ＳＤ データ信号線駆動回路（データドライバ） ＧＤ 走査信号線駆動回路（ゲートドライバ） ＰＣ 予備充電回路（プリチャージ回路） ＣＬ 液晶容量 ＣＳ 補助容量 ＳＷ スイッチ素子 ＶＳＨ，ＶＧＨ，ＶＰＨ 電源端子 ＶＳＬ，ＶＧＬ，ＶＰＬ 接地端子 ＶＧＥＮ 外部電源回路 ＣＴＬ 外部コントロール回路 ＳＵＢ 基板 ＣＯＭ コモン端子 ＳＲ ラッチ回路 ＡＳ アナログスイッチ Ｄｅｌａｙ＿Ｂ 遅延回路 １１ 予備充電回路 １２ 制御信号入力部 １３ ４１ 遅延回路 １４ 基準信号（プリチャージ基準電位）入力部 １５ 基準信号切替部 １８ 信号振幅昇圧部 ２１ ３１ インバータ回路 ２３ レベルシフタ回路 ２５ オペアンプ回路 ３２ 配線容量 ３３ 配線抵抗 ３５ フリップフロップ回路 ４２ ＮＡＮＤ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 酒井 保 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 前田 和宏 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平７−295521（ＪＰ，Ａ) 特開 平８−22267（ＪＰ，Ａ) 特開 平８−22268（ＪＰ，Ａ) 特開 平10−276074（ＪＰ，Ａ) 特開 平８−286639（ＪＰ，Ａ) 特開 平10−143118（ＪＰ，Ａ) 特開 平10−143113（ＪＰ，Ａ) 特開 平９−171376（ＪＰ，Ａ) 特開 平８−146379（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 505 - 580

Claims (19)

(57)【特許請求の範囲】
1. 【請求項１】複数配列されたデータ信号線及び複数配列
   された走査信号線に囲まれて配列された複数の画素と、 前記データ信号線に映像信号を供給するデータ信号線駆
   動回路と、前記走査信号線に走査信号を供給する走査信
   号線駆動回路とを備えた画像表示装置において、 少なくとも一つ以上の予備充電基準電位を入力する基準
   信号入力部と、 少なくとも一つ以上の制御信号を入力する制御信号入力
   部と、 前記制御信号入力部の出力を順次遅延させる複数の信号
   遅延部と、 前記信号遅延部の出力に応じて前記基準信号入力部の信
   号をデータ信号線へ出力するか否かを切り替える基準信
   号切替部とを備えた予備充電回路を有しており、 前記制御信号入力部が前記予備充電回路の中央付近に配
   置され、前記制御信号入力部から前記信号遅延部に対し
   て前記制御信号が入力され、前記予備充電回路の両端部
   に向い前記データ信号線が予備充電される ことを特徴と
   する画像表示装置。
2. 【請求項２】複数配列されたデータ信号線及び複数配列
   された走査信号線に囲まれて配列された複数の画素と、 前記データ信号線に映像信号を供給するデータ信号線駆
   動回路と、前記走査信号線に走査信号を供給する走査信
   号線駆動回路とを備えた画像表示装置において、 少なくとも一つ以上の予備充電基準電位を入力する基準
   信号入力部と、 少なくとも一つ以上の制御信号を入力する制御信号入力
   部と、 前記制御信号入力部の出力を順次遅延させる複数の信号
   遅延部と、 前記信号遅延部の出力に応じて前記基準信号入力部の信
   号をデータ信号線へ出力するか否かを切り替える基準信
   号切替部とを備えた予備充電回路を有しており、 前記予備充電回路は、前記信号遅延部の出力とデータ信
   号線への前記予備充電基準電位の充電を停止させるため
   の充電停止信号とに応じて前記基準信号切替部を制御す
   る信号を出力する切替制御部とを有し、 予備充電回路内のすべての基準信号切替部が、前記切替
   制御部の出力に応じて前記データ信号線への予備充電基
   準電位の出力を同時に終了させることを特徴とする画像
   表示装置。
3. 【請求項３】少なくとも一つ以上の前記制御信号が、複
   数設けられた前記制御信号入力部に各々入力され、前記
   制御信号入力部からの出力が、前記制御信号入力部に接
   続された信号遅延部に入力されることを特徴とする請求
   項２に記載の画像表示装置。
4. 【請求項４】前記制御信号入力部が前記予備充電回路の
   両端に配置され、前記制御信号入力部から前記信号遅延
   部に対して信号が入力されることを特徴とする請求項２
   に記載の画像表示装置。
5. 【請求項５】前記制御信号入力部には各々複数の前記信
   号遅延部が接続されることを特徴とする請求項１から４
   に記載の画像表示装置。
6. 【請求項６】前記信号遅延部には前記基準信号切替部を
   構成するスイッチが複数接続されていることを特徴とす
   る請求項１から５に記載の画像表示装置。
7. 【請求項７】前記制御信号入力部の次段に、少なくとも
   一つ以上の制御信号を増幅する機能を有する振幅増幅部
   を備えることを特徴とする請求項１から６に記載の画像
   表示装置。
8. 【請求項８】前記信号遅延部は少なくとも一つ以上の制
   御信号を遅延させると共に、少なくとも一つ以上の制御
   信号の電流増幅を行うことを特徴とする請求項１から７
   に記載の画像表示装置。
9. 【請求項９】前記信号遅延部はＣＭＯＳインバータ回路
   によって構成されており、前記ＣＭＯＳインバータ回路
   内のｎ型トランジスタ及びｐ型トランジスタのチャネル
   幅及びチャネル長の少なくとも一つを異ならせることを
   特徴とする請求項１から８に記載の画像表示装置。
10. 【請求項１０】前記信号遅延部はＣＭＯＳインバータ回
    路によって構成されており、前記ＣＭＯＳインバータ回
    路内のｎ型トランジスタ及びｐ型トランジスタのチャネ
    ル幅及びチャネル長の少なくとも一つを、他の信号遅延
    部を構成するＣＭＯＳインバータ回路内のｎ型トランジ
    スタまたはｐ型トランジスタと異ならせることを特徴と
    する請求項１から８に記載の画像表示装置。
11. 【請求項１１】前記信号遅延部は制御信号線の配線容量
    及び配線抵抗の少なくとも一つによって構成されている
    ことを特徴とする請求項１から８に記載の画像表示装
    置。
12. 【請求項１２】前記信号遅延部は制御信号線の配線容量
    及び配線抵抗の少なくとも一つとＣＭＯＳインバータ回
    路によって構成されていることを特徴とする請求項１１
    に記載の画像表示装置。
13. 【請求項１３】前記信号遅延部はフリップフロップ回路
    によって構成されていることを特徴とする請求項１から
    ８に記載の画像表示装置。
14. 【請求項１４】前記予備充電回路は、前記基準信号切替
    部での前記基準信号入力部からの信号のデータ信号線へ
    の充電開始または充電停止の切替動作期間を制御するた
    めの信号を出力する動作期間制御部を有することを特徴
    とする請求項１から１３に記載の画像表示装置。
15. 【請求項１５】前記予備充電回路は、前記信号遅延部の
    出力とデータ信号線への前記予備充電基準電位の充電を
    停止させるための充電停止信号とに応じて前記基準信号
    切替部を制御する信号を出力する切替制御部とを有し、
    予備充電回路内のすべての基準信号切替部が、前記切替
    制御部の出力に応じて前記データ信号線への予備充電基
    準電位の出力を同時に終了させることを特徴とする請求
    項１に記載の画像表示装置。
16. 【請求項１６】前記切替制御部に入力する充電停止信号
    として、前記制御信号を用いることを特徴とする請求項
    ２または１５に記載の画像表示装置。
17. 【請求項１７】前記予備充電回路、前記データ信号線駆
    動回路及び前記走査信号駆動回路の少なくとも一つが、
    前記画素と同一基板上に形成されていることを特徴とす
    る請求項１から１６に記載の画像表示装置。
18. 【請求項１８】前記予備充電回路、前記データ信号線駆
    動回路、前記走査信号駆動回路及び各画素を構成する能
    動素子が、多結晶シリコン薄膜トランジスタであること
    を特徴とする請求項１から１７に記載の画像表示装置。
19. 【請求項１９】前記能動素子が、概ね６００℃以下のプ
    ロセスで形成されることを特徴とする請求項１８に記載
    の画像表示装置。