JP6174488B2 - 集積回路、パッケージ設計および検証のサイクル時間を最適化し、短縮する方法 - Google Patents
集積回路、パッケージ設計および検証のサイクル時間を最適化し、短縮する方法 Download PDFInfo
- Publication number
- JP6174488B2 JP6174488B2 JP2013530309A JP2013530309A JP6174488B2 JP 6174488 B2 JP6174488 B2 JP 6174488B2 JP 2013530309 A JP2013530309 A JP 2013530309A JP 2013530309 A JP2013530309 A JP 2013530309A JP 6174488 B2 JP6174488 B2 JP 6174488B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- chip
- package
- integrated
- connection set
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2113/00—Details relating to the application field
- G06F2113/18—Chip packaging
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
Description
22 集積回路
24 集積回路
26 集積回路
28 基板
30 接触点
32 接点
36 接点、接続
40 集積回路製品
50 完全な集積回路パッケージ
52 サブセット製品、集積回路製品
54 集積回路パッケージ、集積回路
56 集積回路パッケージ、集積回路
58 基板
60 接続点
62 接点
64 集積回路接続セット
66 集積回路接続セット
70 接続、ワイヤレス通信システム
72 遠隔ユニット
74 遠隔ユニット
76 遠隔ユニット
78 基地局
80 順方向リンク信号
82 逆方向リンク信号
Claims (15)
- 集積回路製品を製造するための方法であって、
複数の集積回路接続セットの各々が複数の集積回路におけるそれぞれ対応する集積回路に接続されるように構成される、前記複数の集積回路接続セットと前記複数の集積回路とを有する集積回路パッケージを設計するステップと、
前記集積回路パッケージの前記複数の集積回路の中から前記集積回路製品のために必要な1つ以上の集積回路を選択するステップと、
前記集積回路パッケージの前記複数の集積回路接続セットが形成された基板から、前記選択するステップにおいて選択されない集積回路に対応する集積回路接続セットの部位を切断して削除するステップと、
前記集積回路製品を選択的に形成するために、前記削除するステップが実行された前記基板において、前記選択された1つ以上の集積回路の各々を前記対応する集積回路接続セットの上に接続するステップと
を含み、
前記複数の集積回路は、第1のICチップと第2のICチップを含み、
前記第1のICチップおよび該第1のICチップに対応する集積回路接続セットは、前記第2のICチップの機能に影響を与えずに前記集積回路パッケージから削除可能に、前記設計するステップにおいて形成されており、
前記第2のICチップおよび該第2のICチップに対応する集積回路接続セットは、前記第1のICチップの機能に影響を与えずに前記集積回路パッケージから削除可能に、前記設計するステップにおいて形成されている、方法。 - 前記接続するステップが、前記選択された1つ以上の集積回路の各々を前記対応する集積回路接続セットに接続する工程と、該接続する工程の実行によって得られた集積回路パッケージを試験する工程とを含む、請求項1に記載の方法。
- 前記設計するステップが、前記複数の集積回路のすべてを、前記対応する集積回路接続セットに接続する第1の接続する工程と、該第1の接続する工程の実行によって得られた集積回路パッケージを試験する第1の試験する工程とを含む、請求項1に記載の方法。
- 前記集積回路接続セットが金属被覆パターンを含む、請求項1に記載の方法。
- 前記複数の集積回路の各々が異なる機能を有する、請求項1に記載の方法。
- 異なる集積回路製品が、どの選択された集積回路がそれに対応する集積回路接続セットに接続されたかに応じて作り出される、請求項1に記載の方法。
- 集積回路製品を製造するための方法であって、
複数の集積回路接続セットの各々が複数の集積回路におけるそれぞれ対応する集積回路に接続されるように構成される、第1の集積回路パッケージに含まれる前記複数の集積回路接続セットが形成された基板を製造するステップと、
完全な集積回路パッケージを形成するために、前記複数の集積回路の各々を前記第1の集積回路パッケージの前記基板における対応する前記集積回路接続セットに接続するステップと、
前記完全な集積回路パッケージを試験するステップと、
前記第1の集積回路パッケージに基づいて第2の集積回路パッケージを設計するステップであって、前記第2の集積回路パッケージが、前記集積回路製品を形成するために、前記複数の集積回路のうちのすべてよりも少ない前記集積回路と、該少ない集積回路の各々に対応する集積回路接続セットとを含むように設計するステップと
を含み、
前記複数の集積回路は、第1のICチップと第2のICチップを含み、
前記第1のICチップおよび該第1のICチップに対応する集積回路接続セットは、前記第2のICチップの機能に影響を与えずに前記第1の集積回路パッケージから削除可能に形成されており、
前記第2のICチップおよび該第2のICチップに対応する集積回路接続セットは、前記第1のICチップの機能に影響を与えずに前記第1の集積回路パッケージから削除可能に形成されている、方法。 - 前記設計するステップが、前記第2の集積回路パッケージを形成するために、前記集積回路接続セットの少なくとも1つの部位を、前記第1の集積回路パッケージの前記複数の集積回路接続セットが形成された基板から切断して削除する工程を含む、請求項7に記載の方法。
- 前記設計するステップで設計される前記第2の集積回路パッケージが、前記集積回路製品を形成するために、前記複数の集積回路のうちの1つの集積回路と、該1つの集積回路に対応する集積回路接続セットとを含む、請求項8に記載の方法。
- 前記複数の集積回路の各々が異なる機能を有する、請求項7に記載の方法。
- 基板と複数の集積回路とを備えた集積回路製品であって、
前記基板は、複数の集積回路接続セットを備え、前記複数の集積回路接続セットの各々が前記複数の集積回路におけるそれぞれ対応する集積回路に接続されるように個別に構成され、前記基板は、前記複数の集積回路の中から選択された集積回路に対応する集積回路接続セットのみを備えるように切断可能に構成され、
前記基板は、前記集積回路を対応する前記集積回路接続セットに接続するために、前記基板上に形成された複数の接点をさらに備え、
前記複数の集積回路は、第1のICチップと第2のICチップを含み、
前記第1のICチップおよび該第1のICチップに対応する集積回路接続セットは、前記第2のICチップの機能に影響を与えずに前記集積回路製品から削除可能に形成されており、
前記第2のICチップおよび該第2のICチップに対応する集積回路接続セットは、前記第1のICチップの機能に影響を与えずに前記集積回路製品から削除可能に形成されている、
集積回路製品。 - 前記集積回路製品の機能が、前記第1のICチップおよび前記第2のICチップのうちの一方と該一方に対応する集積回路接続セットとを前記集積回路製品から削除することによって設定される、請求項11に記載の集積回路製品。
- 前記集積回路接続セットが金属被覆トレースである、請求項11に記載の集積回路製品。
- 携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および固定ロケーションデータユニットから成る群から選択されたデバイスに組み込まれる、請求項11に記載の集積回路製品。
- 請求項1から6のいずれか一項に記載の方法を集積回路製品の製造をするための装置に実行させるための少なくとも1つの命令を含む、コンピュータ可読媒体。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/887,556 US8890143B2 (en) | 2010-09-22 | 2010-09-22 | Method to optimize and reduce integrated circuit, package design, and verification cycle time |
US12/887,556 | 2010-09-22 | ||
PCT/US2011/052744 WO2012040450A2 (en) | 2010-09-22 | 2011-09-22 | Method to optimize and reduce integrated circuit, package design, and verification cycle time |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014500607A JP2014500607A (ja) | 2014-01-09 |
JP6174488B2 true JP6174488B2 (ja) | 2017-08-02 |
Family
ID=44872587
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013530309A Expired - Fee Related JP6174488B2 (ja) | 2010-09-22 | 2011-09-22 | 集積回路、パッケージ設計および検証のサイクル時間を最適化し、短縮する方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US8890143B2 (ja) |
EP (1) | EP2619698A1 (ja) |
JP (1) | JP6174488B2 (ja) |
KR (2) | KR20130070643A (ja) |
CN (1) | CN103180854B (ja) |
WO (1) | WO2012040450A2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106126762A (zh) * | 2015-05-07 | 2016-11-16 | 飞思卡尔半导体公司 | 基于知晓封装状态的泄漏功耗减少 |
CN110967614B (zh) * | 2018-09-28 | 2021-09-24 | 长鑫存储技术有限公司 | 芯片测试方法、芯片测试设备以及芯片 |
CN109413419B (zh) * | 2018-12-13 | 2020-05-26 | 湖南国科微电子股份有限公司 | 机顶盒北斗接收性能测试装置与方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5578526A (en) * | 1992-03-06 | 1996-11-26 | Micron Technology, Inc. | Method for forming a multi chip module (MCM) |
WO1999038324A1 (en) * | 1998-01-27 | 1999-07-29 | Collaboration Properties, Inc. | Multifunction video communication service device |
US6529621B1 (en) | 1998-12-17 | 2003-03-04 | Kla-Tencor | Mechanisms for making and inspecting reticles |
US6731009B1 (en) * | 2000-03-20 | 2004-05-04 | Cypress Semiconductor Corporation | Multi-die assembly |
JP2001313350A (ja) * | 2000-04-28 | 2001-11-09 | Sony Corp | チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法 |
JP2003536163A (ja) | 2000-06-21 | 2003-12-02 | メンター・グラフィクス・コーポレーション | 集積回路設計における設計資産の再利用システム |
JP3558595B2 (ja) | 2000-12-22 | 2004-08-25 | 松下電器産業株式会社 | 半導体チップ,半導体チップ群及びマルチチップモジュール |
JP2005209239A (ja) | 2004-01-20 | 2005-08-04 | Nec Electronics Corp | 半導体集積回路装置 |
US7032191B2 (en) * | 2004-02-27 | 2006-04-18 | Rapid Bridge Llc | Method and architecture for integrated circuit design and manufacture |
US7299446B2 (en) | 2005-08-16 | 2007-11-20 | Lsi Corporation | Enabling efficient design reuse in platform ASICs |
JP2007227883A (ja) | 2006-01-27 | 2007-09-06 | Matsushita Electric Ind Co Ltd | ベース半導体チップ、半導体集積回路装置及びその製造方法 |
US7469401B2 (en) | 2006-02-22 | 2008-12-23 | International Business Machines Corporation | Method for using partitioned masks to build a chip |
JP2006332684A (ja) * | 2006-06-23 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 半導体デバイス,その機能設定方法及びその評価方法 |
US7581198B2 (en) | 2006-10-07 | 2009-08-25 | Active-Semi, Inc. | Method and system for the modular design and layout of integrated circuits |
-
2010
- 2010-09-22 US US12/887,556 patent/US8890143B2/en not_active Expired - Fee Related
-
2011
- 2011-09-22 WO PCT/US2011/052744 patent/WO2012040450A2/en active Application Filing
- 2011-09-22 JP JP2013530309A patent/JP6174488B2/ja not_active Expired - Fee Related
- 2011-09-22 EP EP11770933.7A patent/EP2619698A1/en not_active Ceased
- 2011-09-22 KR KR1020137010193A patent/KR20130070643A/ko not_active Application Discontinuation
- 2011-09-22 CN CN201180051067.2A patent/CN103180854B/zh not_active Expired - Fee Related
- 2011-09-22 KR KR1020167003733A patent/KR20160022399A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
WO2012040450A2 (en) | 2012-03-29 |
JP2014500607A (ja) | 2014-01-09 |
EP2619698A1 (en) | 2013-07-31 |
US8890143B2 (en) | 2014-11-18 |
CN103180854B (zh) | 2016-10-26 |
KR20160022399A (ko) | 2016-02-29 |
KR20130070643A (ko) | 2013-06-27 |
US20120068175A1 (en) | 2012-03-22 |
CN103180854A (zh) | 2013-06-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8640077B1 (en) | Capturing mutual coupling effects between an integrated circuit chip and chip package | |
US10418354B2 (en) | Integrated circuit and computer-implemented method of manufacturing the same | |
US8856710B2 (en) | Tool and method for modeling interposer RC couplings | |
JP2013526001A (ja) | 半導体ダイの反りを制御する装置及び方法 | |
WO2014056201A1 (en) | Layout module for printed circuit board | |
JP5689977B2 (ja) | 裏側からのアクセスを用いた集積回路チップのカスタム化 | |
JP2001313339A (ja) | フリップチップ型半導体装置の設計方法 | |
CN109388826B (zh) | 使能2.5d器件级静态时序分析的管芯接口 | |
Chiang et al. | The road to 3D EDA tool readiness | |
JP6174488B2 (ja) | 集積回路、パッケージ設計および検証のサイクル時間を最適化し、短縮する方法 | |
US7401315B2 (en) | System and method for implementing package level IP preverification for system on chip devices | |
Healy et al. | Power-supply-network design in 3D integrated systems | |
Li | SiP System-in-Package Design and Simulation: Mentor EE Flow Advanced Design Guide | |
US7491579B2 (en) | Composable system-in-package integrated circuits and process of composing the same | |
JP2013521585A (ja) | 少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続 | |
Petranovic et al. | 3D-IC system verification methodology: solutions and challenges | |
Banker et al. | Physical design tradeoffs for ASIC technologies | |
Lee et al. | 3DIC from concept to reality | |
Wang | Reliable Design of Three-Dimensional Integrated Circuits | |
US20140266286A1 (en) | Through-substrate via with a fuse structure | |
JP2005018258A (ja) | プリント基板設計装置、その方法、そのコンピュータ・プログラムおよびそのプログラムを記録した記録媒体 | |
US6985843B2 (en) | Cell modeling in the design of an integrated circuit | |
Tarter et al. | Hashing Processors: A New Challenge for Power Package Design | |
US20080229064A1 (en) | Package designs for fully functional and partially functional chips | |
CN114330199A (zh) | 一种设计文件生成方法、电路板的制作方法和相关设备 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140519 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140630 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140930 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20141007 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141226 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20150907 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151225 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20160107 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20160401 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170117 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170426 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170706 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6174488 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |