CN103180854A - 用以优化和减少集成电路、封装设计和检验周期时间的方法 - Google Patents

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Abstract

本发明提供一种用于制造集成电路IC产品的方法和由此形成的IC产品。所述方法包括设计具有多个IC连接集合的IC封装，每一IC连接集合经配置以连接到从多个IC当中选出的一个对应IC，每一IC具有不同功能性。可取决于哪个所选IC连接到其对应连接集合来产生多个IC产品，并且可在设计期间切割所述IC封装以除去对应于未被选择的IC的IC连接集合。通过测试完整IC封装，可制造所述完整IC封装的一部分，从所述完整IC封装中切割出所述部分，并且设计和测试需求显著减少。

Description

用以优化和减少集成电路、封装设计和检验周期时间的方法
本文所描述的各种实施例总的来说涉及集成电路封装的改进，且更确切地说涉及用于在可被视为不同产品的多个封装中配置集成电路芯片的方法和设备。
背景技术
集成电路(IC)产品的设计涉及到困难且复杂的工艺。举例来说，IC客户可能需要具有某些功能性的IC产品，这些功能性可以用一个或一个以上预先存在的封装IC来实现。以此情境中，有时设计新的或“组合”的IC封装，在这些IC封装上或这些IC封装中，预先存在的IC封装被组合且互连。所述新IC封装又被传递给客户以待在客户的特定应用中连接。封装设计者的总体目标是快速、有效且尽可能经济地传递具有多种电路功能性的IC封装。
但是，符合这些目标给封装设计者提出许多问题。尽管计算机辅助设计工具广泛可用，但是封装设计工艺仍然非常复杂。所述工艺通常包括设计一个封装，预先存在的IC可以安装到这个封装上，其中互连件经布置使得封装可被传递给客户以满足其自身的制造需求。为了进行此操作，必须在预先存在的IC封装就位后测试封装，这个工艺本身就会占用相当长的时间。必须单独地设计、制造和测试每一产品。但是，如果一个客户(或另一客户)需要相关产品，则必须从头单独对产品进行设计，这同样需要时间和资源来建立。这对于客户来说可能常常很麻烦。
很多时候，多个预先存在的IC封装在单个封装中连接起来；但是，如果需要将产品划分成多个封装，那么每一封装需要被视为一个新产品。这同样需要从头开始完成一个新封装设计。另外，即使旧设计中存在产品的一部分，但是仍然需要对新产品进行评估和测试以保证其在新封装中的性能。这种传统的方法需要对每一封装进行模拟和定制设计，以满足电学要求和衬底制造工艺，这可能要花费十二个月或更长时间才能完成。为了支持用于两种不同产品的集成电路芯片，需要加倍的资源，或者使得开发周期时间更长。
需要一种方法和设备来节省集成电路和集成电路封装设计中的设计和检验周期时间。
发明内容
根据一个广义实施例，揭示了一种方法来优化和减少多裸片产品和其从多裸片封装到单个裸片的衍生产品或裸片到封装的任何组合的集成电路、封装设计和检验周期时间。
因而根据本发明的广义实施例，集成电路和封装设计和布线可被再利用和应用于可使用所开发的集成电路的多个产品。
用于制造集成电路产品的方法的实施例包括：设计具有多个集成电路连接集合的集成电路封装，所述集成电路连接集合中的每一者经配置以连接到从多个集成电路当中选出的一个对应集成电路。不同集成电路产品可取决于哪个所选的集成电路连接到其对应连接集合来产生；并且可切割所述集成电路封装以除去对应于未被选择的集成电路的集成电路连接集合。所述方法还包括连接所述对应集成电路连接集合中的至少一者上的所选集成电路中的至少一者以选择性地形成所述集成电路产品。
在执行所述方法时，将多个集成电路连接到一个对应集成电路连接集合，并且对所得集成电路封装进行测试。随后，如果期望制造具有所得集成电路封装提供的功能的子集的功能的集成电路产品，则在设计阶段期间切割所得集成电路封装，以仅包括执行所述期望功能的必要的部分，和执行期望的连接的子集功能的集成电路。
用于制造集成电路产品的方法的另一实施例包括制造具有多个集成电路连接集合的第一集成电路封装。所述集成电路连接集合中的每一者经配置以连接到从多个集成电路当中选出的一个对应集成电路。多个集成电路中的对应集成电路连接到集成电路连接集合以形成完整集成电路封装，并且对完整集成电路封装进行测试。此后，基于第一集成电路封装设计第二集成电路封装，第二集成电路封装包括多个集成电路中的不到全部的对应集成电路以形成所述集成电路产品。在第二集成电路封装的设计期间，可以切割完整集成电路封装以形成第二集成电路封装。
集成电路(IC)产品的实施例包括一个封装，所述封装包含具有IC芯片触点的IC芯片和具有多个衬底触点的衬底。所述衬底承载的多个IC互连件连接到IC芯片触点和衬底触点。所述IC产品在其设计期间被切割成经过完全测试的IC封装的子集，所述经过完全测试的IC封装包括所述IC产品和至少一个其它IC产品。
制品的实施例包括一个衬底和多个集成电路连接集合。所述集成电路连接集合的集合中的每一者经独立配置以使得对应集成电路能够被选择性地连接到其上。因而，可取决于哪个对应集成电路被选择和连接而产生不同集成电路产品。
附图说明
图1是示出用于制造集成电路封装的方法的说明性实施例的流程图。
图2a是说明性完整集成电路封装的在图3a中的2a-2a上截取的切面俯视图，所述集成电路封装包含可从其形成多个集成电路产品的多个集成电路。
图2b是集成电路产品中的一者的在图3b中的2b-2b上截取的切面俯视图，所述集成电路产品是通过切割图2a的完整集成电路封装而形成的。
图3a是完整集成电路封装(也可以是集成电路产品)的在图2a中的3a-3a上截取的切面侧视图。
图3b是集成电路产品的在图2b中的3b-3b上截取的侧视图。
图4a是另一说明性完整集成电路封装的在图5a中的4a-4a上截取的切面俯视图，所述集成电路封装包含可从其形成多个集成电路产品的多个集成电路。
图4b是集成电路产品中的一者在图5b中的4b-4b上截取的切面俯视图，所述集成电路产品可通过切割图4a的完整集成电路封装而形成。
图5a是完整集成电路封装(也可为集成电路产品)的在图4a中的5a-5a上截取的切面侧视图。
图5b是集成电路产品的在图4b中的5b-5b上截取的侧视图。
图6a是图4a的集成电路封装的在图5a中的6a-6a上截取的切面俯视图，示出了完整集成电路封装的封装互连件的图解说明。
图6b是图4b的集成电路产品的在图5b中的6b-6b上截取的切面俯视图，示出了集成电路产品的封装互连件的图解说明。
在图式的各图中，使用相同的参考编号来指代相同的或类似的部件。
具体实施方式
图1的流程图10中图解说明了可以设计和制造集成电路产品的方法的一实施例，现在参考图1。如框12中所示，设计了具有多个集成电路连接集合的集成电路封装。下文配合图4-6更详细地描述一个连接集合实例。所述集成电路连接集合中的每一者经配置以连接到从多个集成电路当中选出的一个对应集成电路(每一集成电路具有不同功能性)，以使得能够取决于哪个所选集成电路连接到其对应连接集合来产生不同集成电路产品。
举例来说，所述连接集合可以是用众所周知的方式形成的金属化迹线或图案。但是，所述金属化图案是用如下的方式形成：使得所述金属化图案可在设计阶段期间被分割或分开，使得能够在需要时将所选集成电路的功能性分开，并且仍然根据产品规格执行。
如框14中所示，在封装衬底已用各种连接集合形成之后，所选集成电路中的每一者连接到其对应集成电路连接集合以形成一个完整集成电路封装。如框16中所示，接着对所得的完整集成电路封装进行测试。此时，包含各种所选集成电路封装的所得的完整集成电路封装本身本质上包含一个完整集成电路产品，并且可被传递给那些需要由此提供的功能性的客户。
但是，客户常常只需要完整集成电路封装的一个子集；举例来说，一个客户可能只需要完整集成电路封装上包含的选定集成电路中的一者的功能性。因而，如框18中所示，可切割集成电路封装以除去对应于未被选择的集成电路的集成电路连接集合。
因而，因为完整集成电路封装已被完全测试(针对具有完整集成电路封装的子集的一个封装的设计)，所以在子集封装的设计阶段期间使用所用的特定计算机设计工具来切割完整电路封装。然后，所选集成电路被连接到其对应集成电路连接集合，以选择性地形成所述集成电路产品。因为如上所述完整集成电路封装已被完全测试，所以新集成电路产品需要的额外测试极少(如果需要的话)。因而，子集产品的总设计时间实质性减少。
通过图2a、2b、3a和3b中所示的完整集成电路封装20和集成电路产品22，可以进一步了解上文所描述的方法，现在另外参考这些图。图2a是说明性完整集成电路封装20的切面俯视图，所述集成电路封装包含多个集成电路22、24和26，从其可形成多个集成电路产品。在图2a和2b的图式中，为了图解说明此实例的集成电路的相应放置，仅示出了集成电路22、24和26的覆盖面积，在图3a和3b中可以最清楚地看到集成电路触点。
如图2a和3a中所示，完整集成电路封装20包括衬底28，集成电路22、24和26承载到所述衬底上。衬底28包括多个接触点30，其连接到集成电路22、24和26(参见图3b)的触点32。在图解说明的实施例中，集成电路22、24和26是事先封装的具有触点32的芯片，通过触点32可以进行与囊封集成电路芯片的电连接。但是应注意，可用来实践本文所述的方法的集成电路芯片的特定实施例可具有符合要获得的最终封装配置的任何构造。
衬底28包括多个集成电路连接集合(未图示)，其为以下在图6中所示的实施例中描述的类型，所述连接集合将集成电路22、24和26的连接32互连到衬底28背面上的相应触点36。制造集成电路连接集合以将所选的集成电路与衬底28的对应连接36互连。此外，可以连接到其对应集成电路连接集合的所选集成电路中的每一者可以具有不同功能性。因而举例来说，在图2a和3a的实施例中，完整集成电路封装20可以为移动电话调制解调器提供完整功能性，其中集成电路24提供(举例来说)音频区段的功能性，集成电路26提供数字区段的功能性，且集成电路22提供rf区段的功能性。
一旦(举例来说)使用计算机辅助设计工具设计了完整集成电路封装，便可以在确定其恰当地操作所必要的程度上对此封装进行测试，并且此封装可以充当其本身的集成电路产品。但是，如果客户需要仅具有完整集成电路封装的子集的功能性的集成电路产品，则此产品可能很容易被设计，举例来说，通过使用计算机辅助设计工具对完整集成电路封装进行切割，使其仅包括具有期望功能性的集成电路芯片和其支持集成电路连接集合。
因而，可在计算机辅助设计工艺期间将例如集成电路产品40等集成电路封装从完整集成电路封装20中切割出来。随后，集成电路封装22可以连接到对应集成电路连接集合以完成集成电路产品40，如图2b和3b中所示。举例来说，集成电路产品40可以是具有可由客户自身使用的rf区段的功能性的集成电路产品。因为集成电路产品40是在完整集成电路封装20的设计和测试期间经过事先测试，所以仅需求执行极少测试。应注意，尽管示出和描述了集成电路产品40的制造，但是集成电路产品也可由单独的集成电路24、26或其任何组合形成。
图4a、4b、5a、5b、6a和6b中示出了完整集成电路封装50和子集产品52的另一实施例，现在另外参考这些图。在实施例50中，在完整集成电路封装中设计和制造了两个集成电路54和56。完整集成电路封装50包括衬底58，其具有多个连触点60，集成电路封装54和56用已知方式连接到所述连触点。
衬底58具有多个集成电路连接集合，集成电路封装54和56的触点62连接到所述集成电路连接集合。集成电路连接集合可以制造成例如在图6a和6b中示出的金属化物层或图案。因而，如图所示，集成电路连接集合64可以对应于所选的集成电路封装(例如集成电路封装54)所需的连接，并且集成电路连接集合66可以对应于所选的集成电路封装(例如集成电路封装56)所需的连接。集成电路连接集合64和66用来将集成电路封装54和56的触点62连接到衬底58底面上的适当连接70。因为可以选择性地切割完整集成电路封装以形成单独的集成电路产品，所以可以设计集成电路连接集合的布局，使得可在不损害切割出的集成电路产品的功能性的情况下采用此选择性切割。
一旦(举例来说)使用计算机辅助设计工具设计了完整集成电路封装50，便可以在确定此封装恰当地操作所必要的程度上对其进行测试，并且此封装可以充当其本身的集成电路产品。但是，如果客户需要仅具有完整集成电路封装的子集的功能性的集成电路产品，则此产品可能很容易地被设计，举例来说，通过使用计算机辅助设计工具对完整集成电路封装进行切割，使其仅包括具有期望功能性的集成电路芯片和其支持集成电路连接集合。
因而，可在计算机辅助设计工艺期间从完整集成电路封装50中切割出例如集成电路产品52等集成电路封装。随后，集成电路封装54可以连接到对应集成电路连接集合以完成集成电路产品52，如图4b和5b中所示。因为集成电路产品52在完整集成电路封装50的设计和测试期间经过事先测试，所以仅需求执行极少测试。应注意，尽管示出和描述了集成电路产品52的制造，但是集成电路产品也可由单独的集成电路56形成。
鉴于以上内容，应了解，上文所描述的技术可减少开发周期，并且可保证再利用的集成电路芯片在任何封装设计中的性能。也就是说，理想情况是能够在不增加开发周期时间和资源的情况下在确保在任何封装中的性能的同时再利用原先开发的集成电路、封装设计和布线并且适用于多个产品。
使用此技术可实现的益处中的至少一些是只需要一种IC设计，只需要一种封装设计，并且只需要一种电模拟来检验在使用相同封装的多个产品上的电气性能。
现在另外参考的图7示出了示范性无线通信系统70，其中可有利地采用本文所述的类型的集成电路的实施例。出于说明的目的，图7示出了远程单元72、74和76和两个基站78。当然，典型无线通信系统可以具有更多得多的远程单元和基站。远程单元72、74和76以及基站78中的任一者可包括本文所述的类型的集成电路。
图7示出了从基站78到远程单元72、74和76的前向链路信号80，以及从远程单元72、74和76到基站78的反向链路信号82。
在图7中，将远程单元72示出为移动电话，将远程单元74示出为便携式计算机，并且将远程单元76示出为无线本地环路系统(举例来说，在房子84或其它结构中)中的固定位置远程单元。举例来说，远程单元可以是手机，手持式个人通信系统(PCS)单元，例如个人数据助理等便携式数据单元，或例如仪表读取设备等固定位置数据单元。尽管图7图解说明可包括本文所述的类型的集成电路的某些示范性远程单元，但是集成电路不限于这些示范性图解说明的远程单元。可以在任何电子装置中合适地采用本文所述的类型的一个或一个以上集成电路。举例来说，所述电子装置也可为机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、计算机、便携式数据单元、固定位置数据单元等，如在图7中的框86中所示。还有许多其它合适的电子装置。
本文中使用词语“实例”或“示范性”来意味着“充当其余的例子、图解说明、性质或特点”。本文中描述为“实例”或“示范性”的任何实施例不必理解为比其它实施例优选或有利。
尽管已以某种程度的确切性描述和图解说明了本发明的实施例，但应理解，已经仅借助于实例做出了本发明，并且在不脱离如所附权利要求书所主张的本发明的精神和范围的情况下，可使用对部件的组合和布置的许多变化。

Claims (33)

1.一种用于制造集成电路产品的方法，其包含：
设计具有多个集成电路连接集合的集成电路封装，所述集成电路连接集合中的每一者经配置以连接到从多个集成电路当中选出的一个对应集成电路；
其中可切割所述集成电路封装以除去对应于未被选择的集成电路的集成电路连接集合；以及
连接所述对应集成电路连接集合中的至少一者上的所述所选的集成电路中的至少一者以选择性地形成集成电路产品。
2.根据权利要求8所述的方法，其中所述连接包含将所选的集成电路连接到每一个对应集成电路连接集合，和测试所得的集成电路封装。
3.根据权利要求8所述的方法，其中所述连接包含将所有的所述所选的集成电路连接到对应集成电路连接集合，和测试所得的集成电路封装。
4.根据权利要求11所述的方法，其进一步包含在设计阶段期间在所述所选的集成电路芯片中的所述至少一者连接之前切割所述经过测试的所得集成电路封装，其中仅将所述集成电路连接集合的对应于所述所选的集成电路中的所述至少一者的部分制造到所述集成电路产品中。
5.根据权利要求8所述的方法，其中所述集成电路连接集合包含金属化图案。
6.根据权利要求8所述的方法，其中所述多个集成电路中的每一者具有一个不同功能性。
7.根据权利要求8所述的方法，进一步其中所述连接包含将多个所述所选的集成电路连接到对应集成电路连接集合上以选择性地形成所述集成电路产品中的一者。
8.根据权利要求8所述的方法，进一步其中所述连接包含将所述所选的集成电路中的一者连接到一个对应集成电路连接集合上，以选择性地形成所述集成电路产品中的一者。
9.一种用于制造集成电路产品的方法，其包含：
设计具有多个集成电路连接集合的集成电路封装，所述集成电路连接集合中的每一者经配置以连接到从多个集成电路当中选出的一个对应集成电路；
其中可取决于哪个所选的集成电路连接到其对应连接集合而产生不同集成电路产品；
其中可切割所述集成电路封装以除去对应于未被选择的集成电路的集成电路连接集合；以及
连接所述对应集成电路连接集合中的至少一者上的所述所选的集成电路中的至少一者以选择性地形成所述集成电路产品。
10.根据权利要求9所述的方法，其中所述连接包含将所选的集成电路连接到每一个对应集成电路连接集合，和测试所得的集成电路封装。
11.根据权利要求9所述的方法，其中所述连接包含将所有的所述所选的集成电路连接到对应集成电路连接集合，和测试所得的集成电路封装。
12.根据权利要求11所述的方法，其进一步包含在设计阶段期间在所述所选的集成电路芯片中的所述至少一者连接之前对所述经过测试的所得集成电路封装进行切割，其中仅将所述集成电路连接集合的对应于所述所选的集成电路中的所述至少一者的部分制造到所述集成电路产品中。
13.根据权利要求9所述的方法，其中所述集成电路连接集合包含金属化图案。
14.根据权利要求9所述的方法，其中所述多个集成电路中的每一者具有一个不同功能性。
15.根据权利要求9所述的方法，进一步其中所述连接包含将多个所述所选的集成电路连接到对应集成电路连接集合上以选择性地形成所述集成电路产品中的一者。
16.根据权利要求9所述的方法，进一步其中所述连接包含将所述所选的集成电路中的一者连接到一个对应集成电路连接集合上，以选择性地形成所述集成电路产品中的一者。
17.一种用于制造集成电路产品的方法，其包含：
制造具有多个集成电路连接集合的第一集成电路封装，所述集成电路连接集合中的每一者经配置以连接到从多个集成电路当中选出的一个对应集成电路；
将所述多个集成电路的所述对应集成电路连接到所述集成电路连接集合以形成完整集成电路封装；
测试所述完整集成电路封装；以及
基于所述第一集成电路封装设计第二集成电路封装，所述第二集成电路封装包括所述多个集成电路的不到全部的所述对应集成电路以形成所述集成电路产品。
18.根据权利要求17所述的方法，其中所述设计包含切割所述完整集成电路封装以形成所述第二集成电路封装。
19.根据权利要求18所述的方法，其中所述设计包含设计所述第二集成电路封装，所述第二集成电路封装包括所述多个集成电路的所述对应集成电路中的一者以形成所述集成电路产品。
20.根据权利要求17所述的方法，其中所述多个集成电路中的每一者具有一个不同功能性。
21.一种集成电路IC产品，其包含：
一个封装，其包含具有IC芯片触点的IC芯片；
一个衬底；
多个衬底触点，其位于所述衬底上；以及
多个IC互连件，其被所述衬底承载，连接到所述IC芯片触点和所述衬底触点；
所述IC产品在其设计期间被切割成经过测试的IC封装的子集，所述经过测试的IC封装包括所述IC产品和至少一个其它IC产品。
22.根据权利要求21所述的集成电路产品，其中所述互连件是所述衬底上的金属化图案。
23.根据权利要求21所述的集成电路组合件，其中所述IC产品中的每一者具有一个不同功能性。
24.根据权利要求21所述的集成电路组合件，其中所述至少一个其它IC产品中的每一者包含一封装，所述封装包含具有额外IC芯片触点的额外IC芯片，所述衬底上的多个额外衬底触点，和被所述衬底承载的连接到所述额外IC芯片触点和所述额外触点的多个额外IC互连件。
25.根据权利要求21所述的集成电路，其中所述集成电路集成到装置中，所述装置选自由以下各项组成的群组：移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、计算机、手持式个人通信系统PCS单元、便携式数据单元和固定位置数据单元。
26.一种集成电路IC产品，其包含：
用于提供包含具有IC芯片触点的IC芯片的封装的装置；
用于提供衬底的装置；
用于在所述衬底上提供多个衬底触点的装置；以及
用于提供多个IC互连件的装置，所述IC互连件被所述衬底承载，连接到所述IC芯片触点和所述衬底触点；
所述IC产品在其设计期间被切割成经过测试的IC封装的子集，所述经过测试的IC封装包括所述IC产品和至少一个其它IC产品。
27.一种制品，其包含：
一个衬底，
多个集成电路连接集合，所述集成电路连接集合的所述集合中的每一者经独立配置以使得对应集成电路能够被选择性地连接到其上，借此可取决于哪个对应集成电路被选择和连接而产生不同集成电路产品。
28.根据权利要求27所述的制品，其中可通过在设计期间切割所述衬底和集成电路连接集合以仅包括通过所述所选集成电路形成的所述集成电路产品来产生所述不同集成电路产品。
29.根据权利要求28所述的制品，其进一步包含在所述剪切之前测试所述多个集成电路连接集合和所有的所述对应集成电路。
30.根据权利要求27所述的制品，其中所述集成电路连接集合是金属化迹线。
31.根据权利要求27所述的制品，其进一步包含所述衬底上的多个触点，所述集成电路可选择性地连接到所述多个触点。
32.根据权利要求27所述的制品，其中所述制品集成到装置中，所述装置选自由以下各项组成的群组：移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、计算机、手持式个人通信系统PCS单元、便携式数据单元和固定位置数据单元。
33.一种制品，其包含：
用于提供衬底的装置，
用于提供多个集成电路连接集合的装置，所述集成电路连接集合的所述集合中的每一者经独立配置以使得对应集成电路能够被选择性地连接到其上，借此可取决于哪个对应集成电路被选择和连接而产生不同集成电路产品。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106126762A (zh) * 2015-05-07 2016-11-16 飞思卡尔半导体公司 基于知晓封装状态的泄漏功耗减少
CN110967614A (zh) * 2018-09-28 2020-04-07 长鑫存储技术有限公司 芯片测试方法、芯片测试设备以及芯片

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109413419B (zh) * 2018-12-13 2020-05-26 湖南国科微电子股份有限公司 机顶盒北斗接收性能测试装置与方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190568A (ja) * 2000-12-22 2002-07-05 Matsushita Electric Ind Co Ltd 半導体チップ，半導体チップ群及びマルチチップモジュール
CN1934571A (zh) * 2004-02-27 2007-03-21 快桥有限责任公司 用于集成电路设计和制造的方法和架构
JP2007227883A (ja) * 2006-01-27 2007-09-06 Matsushita Electric Ind Co Ltd ベース半導体チップ、半導体集積回路装置及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5578526A (en) * 1992-03-06 1996-11-26 Micron Technology, Inc. Method for forming a multi chip module (MCM)
CA2318395C (en) * 1998-01-27 2005-03-22 Collaboration Properties, Inc. Multifunction video communication service device
US6529621B1 (en) 1998-12-17 2003-03-04 Kla-Tencor Mechanisms for making and inspecting reticles
US6731009B1 (en) * 2000-03-20 2004-05-04 Cypress Semiconductor Corporation Multi-die assembly
JP2001313350A (ja) * 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
EP1295212A4 (en) 2000-06-21 2007-02-28 Mentor Graphics Corp SYSTEM FOR THE REUSE OF INTELLECTUAL PROPERTY IN THE DESIGN OF INTEGRATED CIRCUITS
JP2005209239A (ja) 2004-01-20 2005-08-04 Nec Electronics Corp 半導体集積回路装置
US7299446B2 (en) 2005-08-16 2007-11-20 Lsi Corporation Enabling efficient design reuse in platform ASICs
US7469401B2 (en) 2006-02-22 2008-12-23 International Business Machines Corporation Method for using partitioned masks to build a chip
JP2006332684A (ja) * 2006-06-23 2006-12-07 Matsushita Electric Ind Co Ltd 半導体デバイス，その機能設定方法及びその評価方法
US7581198B2 (en) 2006-10-07 2009-08-25 Active-Semi, Inc. Method and system for the modular design and layout of integrated circuits

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190568A (ja) * 2000-12-22 2002-07-05 Matsushita Electric Ind Co Ltd 半導体チップ，半導体チップ群及びマルチチップモジュール
CN1934571A (zh) * 2004-02-27 2007-03-21 快桥有限责任公司 用于集成电路设计和制造的方法和架构
JP2007227883A (ja) * 2006-01-27 2007-09-06 Matsushita Electric Ind Co Ltd ベース半導体チップ、半導体集積回路装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106126762A (zh) * 2015-05-07 2016-11-16 飞思卡尔半导体公司 基于知晓封装状态的泄漏功耗减少
CN110967614A (zh) * 2018-09-28 2020-04-07 长鑫存储技术有限公司 芯片测试方法、芯片测试设备以及芯片
CN110967614B (zh) * 2018-09-28 2021-09-24 长鑫存储技术有限公司 芯片测试方法、芯片测试设备以及芯片

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