JP6132655B2 - 信号処理回路およびカプセル内視鏡 - Google Patents

Description

本発明は、信号処理回路、およびこの信号処理回路を有するカプセル内視鏡に関する。

図１６は、特許文献１に記載されたＧｍＣフィルタ回路の構成を示している。図１６に示すＧｍＣフィルタ回路１は、ＯＴＡ（Ｏｐｅｒａｔｉｏｎａｌ Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ Ａｍｐｌｉｆｉｅｒ）回路２とコンデンサＣを有する。ＧｍＣフィルタ回路１への入力信号をＶｉｎ、ＧｍＣフィルタ回路１の出力信号をＶｏｕｔ、コンデンサＣの容量をＣ、ＯＴＡ回路２のトランスコンダクタンス値をＧｍで表すと、出力信号ＶｏｕｔはＶｏｕｔ＝（Ｇｍ・Ｖｉｎ）／ｊωＣで表される。また、このＧｍＣフィルタ回路１のカットオフ周波数Ｆｃは、Ｆｃ＝Ｇｍ・Ｖｉｎ／Ｃで決まる。

特開２００９−３３３２３号公報

一般に、ＯＴＡ回路のトランスコンダクタンスＧｍは回路電流に略比例する、若しくは回路電流の平方根に略比例する。したがって、同一のカットオフ周波数Ｆｃを保ちながら従来のＧｍＣフィルタの消費電流を低減するためにはコンデンサＣの容量を減らせばよい。しかしながら、製造プロセスの限界等によりコンデンサＣの容量の低減には限界があるため、消費電流の低減には限界があった。

ＯＴＡ回路２とコンデンサＣとの間に、オンとオフが切り替え可能なスイッチを有するサンプルアンドホールド回路が挿入されることがある。上記の問題は、サンプルアンドホールド回路を駆動するドライバ回路を実現する手段として存在するＯＴＡ回路の低消費電力化の限界も示唆している。何故ならば、定期的にサンプル動作と保持動作を行うサンプルアンドホールド回路を、サンプル動作中に生じる誤差が所定の値以下となるように駆動するためには、ＯＴＡ回路２およびコンデンサＣで構成されるＧｍＣフィルタのカットオフ周波数（Ｆｃ＝Ｇｍ・Ｖｉｎ／Ｃ）を所定の値よりも大きくする必要があるためである。

本発明は、上述した課題に鑑みてなされたものであって、サンプルアンドホールド回路を駆動するドライバ回路の消費電力を削減することができる信号処理回路およびカプセル内視鏡を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、複数の電圧信号を時分割して第一の信号列として順次出力し、前記複数の電圧信号を第二の信号列として同時に並列的に出力する信号列生成回路と、前記第二の信号列が入力され、前記複数の電圧信号の略最大値に対応した最大信号と、前記複数の電圧信号の略最小値に対応した最小信号とを出力する最大値／最小値検出回路と、前記最大信号と前記最小信号とが入力され、前記最大信号と前記最小信号との差に応じて変化するバイアス制御信号を出力するバイアス制御回路と、前記第一の信号列と前記バイアス制御信号とが入力され、前記バイアス制御信号に応じたトランスコンダクタンスで前記第一の信号列を変換したドライバ出力電圧を出力するドライバ回路と、前記ドライバ出力電圧が入力され、サンプル期間において前記ドライバ出力電圧をサンプルする動作と、保持期間において前記ドライバ出力電圧を保持する動作とを繰り返すサンプルアンドホールド回路と、を有し、前記ドライバ回路の前記トランスコンダクタンスは、前記最大信号と前記最小信号との差が増加すると値が増加し、前記差が減少すると値が減少するように、前記バイアス制御信号によって制御されることを特徴とする信号処理回路である。

また、本発明の信号処理回路は、前記サンプルアンドホールド回路を入力段に有し、前記サンプルアンドホールド回路に保持されたアナログ信号をデジタル信号であるＡＤ変換信号として外部に出力するＡＤ変換器を有することを特徴とする。

また、本発明は、複数の電圧信号を所定のフレーム周期で繰り返し時分割して第一の信号列として出力する信号列生成回路と、前記第一の信号列とバイアス制御信号とが入力され、前記バイアス制御信号に応じたトランスコンダクタンスで前記第一の信号列を変換したドライバ出力電圧を出力するドライバ回路と、前記ドライバ出力電圧が入力され、サンプル期間において前記ドライバ出力電圧をサンプルする動作と、保持期間において前記ドライバ出力電圧を保持する動作とを繰り返すサンプルアンドホールド回路を入力段に有し、前記サンプルアンドホールド回路に保持されたアナログ信号をデジタル信号であるＡＤ変換信号として出力するＡＤ変換器と、前記ＡＤ変換信号の略最大値に対応した最大信号と、前記ＡＤ変換信号の略最小値に対応した最小信号とを出力する最大値／最小値検出回路と、第１のフレームに出力された前記最大信号と前記最小信号との差に基づき、前記第１のフレームよりも後の第２のフレームに出力される前記最大信号と前記最小信号との差を予想し、前記第２のフレームに出力される前記第一の信号列に対応する前記バイアス制御信号を出力するバイアス制御回路と、を有し、前記ドライバ回路の前記トランスコンダクタンスは、前記最大信号と前記最小信号との差が増加すると値が増加し、前記差が減少すると値が減少するように、前記バイアス制御信号によって制御されることを特徴とする信号処理回路である。

また、本発明の信号処理回路において、前記ドライバ回路のトランスコンダクタンスは、前記最大信号と前記最小信号との差が増加すると値が増加し、前記差が減少すると値が減少する関数で制御されることを特徴とする。

また、本発明の信号処理回路において、前記サンプルアンドホールド回路は、サンプリングクロックによりオンとオフが制御されるサンプリングスイッチと、容量の値がＣ_ＳＨであるサンプリング容量と、を有し、前記サンプリングスイッチがオンとなる前記サンプル期間の長さをｔｓ、前記サンプルアンドホールド回路に許容されるサンプリング誤差をε、前記最大信号と前記最小信号との電圧の差をＶ_{ＣＯＮＴ＿ＭＡＸ}とした場合に、
を満たすトランスコンダクタンスｇｍで前記ドライバ回路が動作するように前記バイアス制御回路が前記バイアス制御信号を制御することを特徴とする。

また、本発明の信号処理回路において、前記信号列生成回路は、半導体基板の平面上に配列され、受光量に応じた前記電圧信号を生成する複数の受光素子を有する画素列と、第一端子および第二端子を有し、前記第一端子が各々の前記受光素子に接続され、前記第二端子が互いに接続され、オンとオフの切り替えが可能な複数のスイッチと、を有し、オンとなる前記スイッチを順次切り替えることにより、前記複数の受光素子で生成された前記電圧信号を時系列的に切り替えて前記第一の信号列として順次出力し、前記複数の受光素子で生成された前記電圧信号を前記第二の信号列として、前記複数の受光素子の夫々に対応して設けられた信号線に同時に並列的に出力することを特徴とする。

また、本発明の信号処理回路において、前記最大値／最小値検出回路は、複数のＮＭＯＳトランジスタと、第一端子および第二端子を有する第一の電流源とを有し、前記複数のＮＭＯＳトランジスタの夫々のゲート端子が前記複数の受光素子の全て、若しくは一部に接続され、前記複数のＮＭＯＳトランジスタの夫々のドレイン端子が第一の電源に接続され、前記複数のＮＭＯＳトランジスタの夫々のソース端子が互いに接続され、前記第一の電流源の前記第一端子が前記複数のＮＭＯＳトランジスタの全てのソース端子に接続され、前記第一の電流源の前記第二端子が第二の電源に接続され、前記ＮＭＯＳトランジスタのソース端子と、前記第一の電流源の前記第一端子とが接続された部分から前記最大信号を出力する最大値検出回路と、複数のＰＭＯＳトランジスタと、第一端子および第二端子を有する第二の電流源とを有し、前記複数のＰＭＯＳトランジスタの夫々のゲート端子が前記複数の受光素子の全て、若しくは一部に接続され、前記複数のＰＭＯＳトランジスタの夫々のドレイン端子が前記第二の電源に接続され、前記複数のＰＭＯＳトランジスタの夫々のソース端子が互いに接続され、前記第二の電流源の前記第一端子が前記ＰＭＯＳトランジスタの全てのソース端子に接続され、前記第二の電流源の前記第二端子が前記第一の電源に接続され、前記ＰＭＯＳトランジスタのソース端子と、前記第二の電流源の前記第一端子とが接続された部分から前記最小信号を出力する最小値検出回路と、を有することを特徴とする。

また、本発明の信号処理回路において、前記ドライバ回路は、前記バイアス制御信号により出力電流が制御されるテール電流源と、前記テール電流源から入力された前記出力電流の値に応じた所定のトランスコンダクタンスで、反転入力端子および非反転入力端子に入力された電圧の差分に応じた電流を出力する差動対回路と、前記差動対回路から入力された前記電流に応じた電圧を出力する負荷回路と、を有することを特徴とする。

また、本発明は、半導体基板の平面上に配列され、受光量に応じた前記電圧信号を生成する複数の受光素子を有する画素列を前記信号列生成回路に備え、前記電圧信号に対応した前記ＡＤ変換信号を出力する前記信号処理回路と、被写体から入力された光束を前記画素列に結像する対物レンズと、前記信号処理回路から入力された前記ＡＤ変換信号に基づいた画像処理を行う画像処理回路と、前記信号処理回路および前記画像処理回路に電源を供給する電源供給回路と、を有することを特徴とするカプセル内視鏡である。

本発明によれば、バイアス制御回路は、最大値／最小値検出回路が出力する最大信号と最小信号との差に応じて変化するバイアス制御信号を出力する。あるいは、バイアス制御回路は、１つ前のフレームに出力された最大信号と最小信号との差に基づき、次のフレームに出力される最大信号と最小信号との差を予想し、次のフレームに出力される第一の信号列に対応するバイアス制御信号を出力する。そして、ドライバ回路は、バイアス制御信号に応じたトランスコンダクタンスで第一の信号列を変換したドライバ出力電圧を出力する。これによって、ドライバ回路の消費電力を削減することができる。

本発明の第１の実施形態に係る信号処理回路の構成を示すブロック図である。 本発明の第１の実施形態に係る信号列生成回路の構成を示す回路図である。 本発明の第１の実施形態に係る受光素子の動作を示すタイミングチャートである。 本発明の第１の実施形態に係る信号読み出し動作を示すタイミングチャートである。 本発明の第１の実施形態に係る最大値／最小値検出回路の構成を示す回路図である。 本発明の第１の実施形態に係るバイアス制御回路、ドライバ回路、およびサンプルアンドホールド回路の構成を示すブロック図である。 本発明の第１の実施形態に係るサンプルアンドホールド回路の動作を示すタイミングチャートである。 本発明の第１の実施形態に係るドライバ回路の構成を示す回路図である。 本発明の第１の実施形態に係る差動対に流れる電流とトランスコンダクタンスの関係を示すグラフである。 本発明の第１の実施形態に係るテール電流源の構成を示す回路図である。 本発明の第２の実施形態に係るカプセル内視鏡の構成を示すブロック図である。 本発明の第２の実施形態に係るカプセル内視鏡の被写体である人体の胃壁を示す参考図である。 本発明の第２の実施形態に係る信号処理回路の構成を示すブロック図である。 本発明の第２の実施形態に係る信号列生成回路の構成を示す回路図である。 本発明の第２の実施形態に係るドライバ回路におけるトランスコンダクタンスアンプの構成を示す回路図である。 従来のＧｍＣフィルタ回路の構成を示すブロック図である。

以下、図面を参照し、本発明の実施形態を説明する。

（第１の実施形態）
＜信号処理回路の構成＞
本発明の第１の実施形態に係る信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲの構成について図１を用いて説明する。図１は、信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲの構成を示している。信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲは、信号列生成回路ＳＩＧ＿ＡＲＹ＿ＧＥＮと、最大値／最小値検出回路ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴと、バイアス制御回路ＢＩＡＳ＿ＧＥＮと、ドライバ回路ＤＲＶ＿ＣＩＲと、ＡＤ変換器ＡＤＣと、を有する。これらの構成は同一の半導体チップ上に形成されている。

信号列生成回路ＳＩＧ＿ＡＲＹ＿ＧＥＮは、複数の電圧信号（ＤＣ電圧信号）で構成される電圧信号群を時分割して第一の信号列ＳＩＧ＿ＡＲＹ１としてドライバ回路ＤＲＶ＿ＣＩＲに順次出力する一方、電圧信号群を第二の信号列ＳＩＧ＿ＡＲＹ２として最大値／最小値検出回路ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴに同時に並列的に出力する。最大値／最小値検出回路ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴは、第二の信号列ＳＩＧ＿ＡＲＹ２が入力され、第二の信号列ＳＩＧ＿ＡＲＹ２を構成する電圧信号群の最大値に対応した最大信号Ｖｍａｘと、電圧信号群の最小値に対応した最小信号Ｖｍｉｎとを生成してバイアス制御回路ＢＩＡＳ＿ＧＥＮに出力する。

バイアス制御回路ＢＩＡＳ＿ＧＥＮは、最大信号Ｖｍａｘと最小信号Ｖｍｉｎとが入力され、最大信号Ｖｍａｘと最小信号Ｖｍｉｎとの差に応じて変化するバイアス制御信号ｇｍ＿ｃｔｒｌを生成してドライバ回路ＤＲＶ＿ＣＩＲに出力する。ドライバ回路ＤＲＶ＿ＣＩＲは、第一の信号列ＳＩＧ＿ＡＲＹ１とバイアス制御信号ｇｍ＿ｃｔｒｌとが入力され、第一の信号列ＳＩＧ＿ＡＲＹ１を、バイアス制御信号ｇｍ＿ｃｔｒｌに応じた駆動力（トランスコンダクタンス）でドライバ出力電圧Ｖ＿ＤＲＶＯＵＴに変換してＡＤ変換器ＡＤＣに出力する。

ＡＤ変換器ＡＤＣは、ドライバ出力電圧Ｖ＿ＤＲＶＯＵＴが入力され、サンプル期間においてドライバ出力電圧Ｖ＿ＤＲＶＯＵＴをサンプルする動作と、保持期間においてドライバ出力電圧Ｖ＿ＤＲＶＯＵＴを保持する動作とを繰り返すサンプルアンドホールド回路ＳＨＣを入力段に有する。また、ＡＤ変換器ＡＤＣは、サンプルアンドホールド回路ＳＨＣに保持されたアナログ信号をデジタル信号であるＡＤ変換信号ＡＤ＿ＳＩＧに変換して信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲの外部に出力する。各ブロックの内部構成と各信号との詳細については後述する。

＜信号列生成回路＞
［構成］
以下、図２を用いて、信号列生成回路ＳＩＧ＿ＡＲＹ＿ＧＥＮの構成についてより詳細に説明する。図２は、信号列生成回路ＳＩＧ＿ＡＲＹ＿ＧＥＮの構成を示している。信号列生成回路ＳＩＧ＿ＡＲＹ＿ＧＥＮは、画素列ＰＤ＿ＡＲＹと、スイッチ列ＳＷ＿ＡＲＹと、を有する。

画素列ＰＤ＿ＡＲＹは、半導体基板の平面上に配列され、受光量に応じた電圧信号である画素信号を生成するｎ（ｎ：２以上の整数）個の受光素子ＰＤ［１］〜ＰＤ［ｎ］を有する。スイッチ列ＳＷ＿ＡＲＹは、図示しない制御信号によりオンとオフの切り替えが可能であって、第一端子および第二端子を有するｎ個のスイッチＳＷ［１］〜ＳＷ［ｎ］を有する。

ｎ個の受光素子ＰＤ［１］〜ＰＤ［ｎ］は、夫々、対応する番号のスイッチＳＷ［１］〜ＳＷ［ｎ］の第一端子に接続されており、画素信号ＶＰＤ［１］〜ＶＰＤ［ｎ］をスイッチＳＷ［１］〜ＳＷ［ｎ］の第一端子に出力する。また、ｎ個の受光素子ＰＤ［１］〜ＰＤ［ｎ］は、夫々に対応して配置された信号線を介して、図１を用いて説明した最大値／最小値検出回路ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴに接続されており、画素信号ＶＰＤ［１］〜ＶＰＤ［ｎ］を最大値／最小値検出回路ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴに出力する。ｎ個の受光素子ＰＤ［１］〜ＰＤ［ｎ］と最大値／最小値検出回路ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴを接続する信号線はｎ本配置されており、これらｎ本の信号線の夫々に画素信号ＶＰＤ［１］〜ＶＰＤ［ｎ］の夫々が出力される。

スイッチＳＷ［１］〜ＳＷ［ｎ］の第二端子は互いに接続されている。例えば、スイッチＳＷ［１］〜ＳＷ［ｎ］の第二端子は、信号列生成回路ＳＩＧ＿ＡＲＹ＿ＧＥＮの出力端子に接続された出力信号線に共通に接続されている。

上記の構成を有する信号列生成回路ＳＩＧ＿ＡＲＹ＿ＧＥＮは、オンとなるスイッチを順次切り替えることにより、受光素子ＰＤ［１］〜ＰＤ［ｎ］で生成された画素信号ＶＰＤ［１］〜ＶＰＤ［ｎ］を時系列的に切り替えて第一の信号列ＳＩＧ＿ＡＲＹ１として順次出力する。また、信号列生成回路ＳＩＧ＿ＡＲＹ＿ＧＥＮは、受光素子ＰＤ［１］〜ＰＤ［ｎ］で生成された画素信号ＶＰＤ［１］〜ＶＰＤ［ｎ］を第二の信号列ＳＩＧ＿ＡＲＹ２として、受光素子ＰＤ［１］〜ＰＤ［ｎ］の夫々に対応して配置された信号線を介して、同時に並列的に出力する。

［動作シーケンス］
以下、図３、図４を用いて、信号列生成回路ＳＩＧ＿ＡＲＹ＿ＧＥＮの動作についてより詳細に説明する。先ず、図３を用いて受光素子ＰＤ［ｋ］（ｋ：１≦ｋ≦ｎである任意の整数）の動作について説明する。図３は、受光素子ＰＤ［ｋ］の露光動作を説明するためのタイミングチャートである。本タイミングチャートの横軸は時間、縦軸は電圧レベルである。

受光素子ＰＤ［ｋ］はリセット期間ＲＥＳＥＴ＿Ｔに、図示しない制御信号によりＯＢレベルＶｏｂにリセットされる。ＯＢレベルＶｏｂは、受光素子ＰＤ［ｋ］がリセットされ、蓄積された電荷量が０となる場合に生成される電圧信号である。リセット期間ＲＥＳＥＴ＿Ｔが終了すると、続いて蓄積期間ＩＮＴＥＧ＿Ｔが始まる。蓄積期間ＩＮＴＥＧ＿Ｔ中、受光素子ＰＤ［ｋ］は、外部から入射された光量に応じた電荷を生成し、生成した電荷に応じた電圧信号を出力する。入射される光量が多い場合、蓄積期間ＩＮＴＥＧ＿Ｔ中の画素信号ＶＰＤ［ｋ］の変化を示すスロープの傾きは急になり、画素信号ＶＰＤ［ｋ］はより短時間で飽和レベルＶｓａｔに近付く。飽和レベルＶｓａｔは、受光素子ＰＤ［ｋ］が蓄積可能な最大電荷量に対応した電圧信号である。受光素子ＰＤ［ｋ］に入射される光量と蓄積期間が適切に制御されている場合、画素信号ＶＰＤ［ｋ］は飽和レベルＶｓａｔとＯＢレベルＶｏｂの間に保たれる。蓄積期間ＩＮＴＥＧ＿Ｔが終わると、続いて転送期間ＴＲＡＮ＿Ｔが始まり、この時点での画素信号ＶＰＤ［ｋ］が読み出される。

以下、図４を用いて、転送期間ＴＲＡＮ＿Ｔ中に受光素子ＰＤ［１］〜ＰＤ［ｎ］から画素信号ＶＰＤ［１］〜ＶＰＤ［ｎ］を読み出す信号読み出し動作について説明する。図４は、転送期間ＴＲＡＮ＿Ｔ中における信号読み出し動作について説明するためのタイミングチャートである。横軸は時間、縦軸は電圧レベルを表す。

先ず、転送期間ＴＲＡＮ＿Ｔにおける受光素子ＰＤ［ｋ］の読み出しシーケンスについて説明する。転送期間ＴＲＡＮ＿Ｔは時刻ｔ［１］に開始し、時刻ｔ［ｎ＋１］に終了する。この期間では、スイッチＳＷ［１］〜ＳＷ［ｎ］のうち、１つがオン、残りがオフとなり、オンとなるスイッチが順次切り替わることで、電圧信号群Ｇ１を構成する、受光素子ＰＤ［ｋ］の画素信号ＶＰＤ［ｋ］が順次読み出される。

受光素子ＰＤ［ｋ］の画素信号ＶＰＤ［ｋ］の読み出しが行われる期間は時刻ｔ［ｋ］に開始し、時刻ｔ［ｋ＋１］に終了する。図４において、転送期間ＴＲＡＮ＿Ｔ中に出力された最小レベルの画素信号はＶＰＤ［３］、最大レベルの画素信号はＶＰＤ［ｎ］である。以下では、最小レベルの信号と最大レベルの信号との差分を最大コントラストＶ_{ＣＯＮＴ＿ＭＡＸ}と定義する。

画素信号ＶＰＤ［ｋ］の取りうる電圧の範囲はＯＢレベルＶｏｂから飽和レベルＶｓａｔまでの範囲である。以下では、ＯＢレベルＶｏｂと飽和レベルＶｓａｔとの差分を最大振幅Ｖ_{ＳＷＩＮＧ＿ＭＡＸ}と定義する。ＯＢレベルＶｏｂは、受光素子ＰＤ［ｋ］に光が全く当たらなかった場合に出力される画素信号に相当する。飽和レベルＶｓａｔは、光電変換によって受光素子ＰＤ［ｋ］に発生した電荷が最大蓄積量に達した場合に出力される画素信号に相当する。

転送期間ＴＲＡＮ＿Ｔが終わると、リセット期間ＲＥＳＥＴ＿Ｔが始まる。リセット期間ＲＥＳＥＴ＿Ｔが終わると、蓄積期間ＩＮＴＥＧ＿Ｔが始まる。蓄積期間ＩＮＴＥＧ＿Ｔが終わると、新たな転送期間ＴＲＡＮ＿Ｔ’が始まる。転送期間ＴＲＡＮ＿Ｔ’は時刻ｔ’［１］に開始し、時刻ｔ’［ｎ＋１］に終了する。この期間では、電圧信号群Ｇ２を構成する、受光素子ＰＤ［ｋ］の画素信号ＶＰＤ［ｋ］が順次読み出される。以下では、転送期間ＴＲＡＮ＿Ｔ’中に得られた最小レベルの信号と最大レベルの信号との差分を最大コントラストＶ’ _{ＣＯＮＴ＿ＭＡＸ}と定義する。

＜最大値／最小値検出回路＞
［構成］
以下、最大値／最小値検出回路ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴについて図５を用いて説明する。図５は、最大値／最小値検出回路ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴの構成を示している。最大値／最小値検出回路ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴは、最大値検出回路ＭＡＸ＿ＤＥＴＥＣＴと、最小値検出回路ＭＩＮ＿ＤＥＴＥＣＴと、を有する。

最大値検出回路ＭＡＸ＿ＤＥＴＥＣＴは、入力された第二の信号列ＳＩＧ＿ＡＲＹ２を構成する画素信号ＶＰＤ［１］〜ＶＰＤ［ｎ］の中から最大値を検出し、検出した最大値に対応する最大信号Ｖｍａｘを出力する。最小値検出回路ＭＩＮ＿ＤＥＴＥＣＴは、入力された第二の信号列ＳＩＧ＿ＡＲＹ２を構成する画素信号ＶＰＤ［１］〜ＶＰＤ［ｎ］の中から最小値を検出し、検出した最小値に対応する最小信号Ｖｍｉｎを出力する。

最大値検出回路ＭＡＸ＿ＤＥＴＥＣＴは、ｎ個のＮＭＯＳトランジスタＴｒ１［１］〜Ｔｒ１［ｎ］と、第一端子および第二端子を有する第一の電流源Ｉｃｏｎｓｔ１と、を有する。最小値検出回路ＭＩＮ＿ＤＥＴＥＣＴは、ｎ個のＰＭＯＳトランジスタＴｒ２［１］〜Ｔｒ２［ｎ］と、第一端子および第二端子を有する第二の電流源Ｉｃｏｎｓｔ２と、を有する。

ＮＭＯＳトランジスタＴｒ１［１］〜Ｔｒ１［ｎ］のゲート端子は、図２に記載された受光素子ＰＤ［１］〜ＰＤ［ｎ］に夫々接続されており、画素信号ＶＰＤ［１］〜ＶＰＤ［ｎ］が入力される。また、ＮＭＯＳトランジスタＴｒ１［１］〜Ｔｒ１［ｎ］のドレイン端子は夫々、第一の電源ＶＤＤに接続され、ＮＭＯＳトランジスタＴｒ１［１］〜Ｔｒ１［ｎ］のソース端子は互いに接続されると共に、夫々、第一の電流源Ｉｃｏｎｓｔ１の第一端子に接続されている。ＮＭＯＳトランジスタＴｒ１［１］〜Ｔｒ１［ｎ］のソース端子と、第一の電流源Ｉｃｏｎｓｔ１の第一端子とが接続された部分（例えば、両者を接続する信号線上の１つのノード）から、最大信号Ｖｍａｘが出力される。また、第一の電流源Ｉｃｏｎｓｔ１の第二端子は第二の電源ＶＳＳに接続されている。

ＰＭＯＳトランジスタＴｒ２［１］〜Ｔｒ２［ｎ］のゲート端子は、図２に記載された受光素子ＰＤ［１］〜ＰＤ［ｎ］に夫々接続されており、画素信号ＶＰＤ［１］〜ＶＰＤ［ｎ］が入力される。また、ＰＭＯＳトランジスタＴｒ２［１］〜Ｔｒ２［ｎ］のドレイン端子は夫々、第二の電源ＶＳＳに接続され、ＰＭＯＳトランジスタＴｒ２［１］〜Ｔｒ２［ｎ］のソース端子は互いに接続されると共に、夫々、第二の電流源Ｉｃｏｎｓｔ２の第一端子に接続されている。ＰＭＯＳトランジスタＴｒ２［１］〜Ｔｒ２［ｎ］のソース端子と、第二の電流源Ｉｃｏｎｓｔ２の第一端子とが接続された部分（例えば、両者を接続する信号線上の１つのノード）から、最小信号Ｖｍｉｎが出力される。また、第二の電流源Ｉｃｏｎｓｔ２の第二端子は第一の電源ＶＤＤに接続されている。

［動作原理］
以下、最大値検出回路ＭＡＸ＿ＤＥＴＥＣＴの動作原理について説明する。ＮＭＯＳトランジスタＴｒ１［１］〜Ｔｒ１［ｎ］と第一の電流源Ｉｃｏｎｓｔ１は一種のソースフォロアアレーとみなすことができ、ゲートに最も高い電圧が入力されたソースフォロアトランジスタのみがオンとなる。画素信号ＶＰＤ［１］〜ＶＰＤ［ｎ］の中の最大値をＶＰＤｍａｘとした場合、最大信号Ｖｍａｘは（１）式で与えられる。

ただし、ｋ１は、ＮＭＯＳトランジスタの基板効果を表す係数であり、通常０．６〜０．９程度の値である。また、Ｖｇｓｎは、第一の電流源Ｉｃｏｎｓｔ１が流す回路電流（定電流）を供給するために必要なＮＭＯＳトランジスタのゲート−ソース間電圧である。ＮＭＯＳトランジスタの基板効果を表す係数ｋ１は製造プロセスにより略一定の値である。また、第一の電流源Ｉｃｏｎｓｔ１に流す回路電流を正確に制御することにより、Ｖｇｓｎの概略値を予め予想できる。したがって、本実施形態に係る最大値検出回路ＭＡＸ＿ＤＥＴＥＣＴを用いることにより、画素信号ＶＰＤ［ｋ］の略最大値に対応した最大信号Ｖｍａｘの値を検出することができる。

以下、最小値検出回路ＭＩＮ＿ＤＥＴＥＣＴの動作原理について説明する。ＰＭＯＳトランジスタＴｒ２［１］〜Ｔｒ２［ｎ］と第二の電流源Ｉｃｏｎｓｔ２は一種のソースフォロアアレーとみなすことができ、ゲートに最も低い電圧が入力されたソースフォロアトランジスタのみがオンとなる。画素信号ＶＰＤ［１］〜ＶＰＤ［ｎ］の中の最小値をＶＰＤｍｉｎとした場合、最小信号Ｖｍｉｎは（２）式で与えられる。

ただし、ｋ２は、ＰＭＯＳトランジスタの基板効果を表す係数であり、通常０．６〜０．９程度の値である。また、Ｖｇｓｐは、第二の電流源Ｉｃｏｎｓｔ２が流す回路電流（定電流）を供給するために必要なＰＭＯＳトランジスタのゲート−ソース間電圧である。ＰＭＯＳトランジスタの基板効果を表す係数ｋ２は製造プロセスにより略一定の値である。また、第二の電流源Ｉｃｏｎｓｔ２に流す回路電流を正確に制御することにより、Ｖｇｓｐの概略値を予め予想できる。したがって、本実施形態に係る最小値検出回路ＭＩＮ＿ＤＥＴＥＣＴを用いることにより、画素信号ＶＰＤ［ｋ］の略最小値に対応した最小信号Ｖｍｉｎの値を検出することができる。

＜バイアス制御回路、ドライバ回路、およびサンプルアンドホールド回路＞
［構成］
以下、図６および図７を参照して、バイアス制御回路ＢＩＡＳ＿ＧＥＮ、ドライバ回路ＤＲＶ＿ＣＩＲ、およびサンプルアンドホールド回路ＳＨＣについてより詳細に説明する。図６は、バイアス制御回路ＢＩＡＳ＿ＧＥＮ、ドライバ回路ＤＲＶ＿ＣＩＲ、およびサンプルアンドホールド回路ＳＨＣの構成を示している。図７は、サンプルアンドホールド回路ＳＨＣがドライバ回路ＤＲＶ＿ＣＩＲによって駆動される際の動作について説明するためのタイミングチャートである。

先ず、図６を用いてサンプルアンドホールド回路ＳＨＣの構成について説明する。サンプルアンドホールド回路ＳＨＣは、入力端子、出力端子、および制御端子を有しサンプリングクロックΦＳＨによりオンとオフが制御可能なサンプリングスイッチＳ１と、第一端子および第二端子を有し容量の値がＣ_ＳＨであるサンプリング容量ＣＳＨと、を有する。

サンプリングスイッチＳ１の入力端子にはドライバ回路ＤＲＶ＿ＣＩＲからドライバ出力電圧Ｖ＿ＤＲＶＯＵＴが入力され、制御端子にはサンプリングクロックΦＳＨが入力される。また、サンプリングスイッチＳ１の出力端子はサンプリング容量ＣＳＨの第一端子と接続されている。サンプリング容量ＣＳＨの第一端子はサンプリングスイッチＳ１の出力端子に接続されており、サンプリング容量ＣＳＨの第二端子は第二の電源ＶＳＳに接続されている。以下では、サンプリングスイッチＳ１の出力端子の電圧をサンプリング電圧Ｖ＿ＳＨと定義する。図６に記載されているドライバ回路ＤＲＶ＿ＣＩＲおよびバイアス制御回路ＢＩＡＳ＿ＧＥＮの動作と互いの接続については図１を用いて既に説明した通りである。より詳細な説明については後述する。

［動作原理］
次に、図７を用いて、サンプルアンドホールド回路ＳＨＣの動作と、サンプルアンドホールド回路ＳＨＣを駆動するドライバ回路ＤＲＶ＿ＣＩＲおよびバイアス制御回路ＢＩＡＳ＿ＧＥＮの動作とについて詳細に説明する。図７に示すタイミングチャートの横軸は時間であり、縦軸は電圧または論理レベルを表す。

図７の上段の矩形波はサンプリングクロックΦＳＨの時間変化を表す。サンプリングクロックΦＳＨは、サンプル期間の間、ハイレベル（以降、Ｈレベル）となり、保持期間の間、ローレベル（以降、Ｌレベル）となる。サンプル期間はｔｓ秒継続し、保持期間はｔｈ秒継続し、サンプル期間と保持期間が交互に周期的に繰り返される。ｔｓ秒のサンプル期間が継続した後、ｔｈ秒の保持期間が継続し、続いてｔｓ秒のサンプル期間が再度継続した後、ｔｈ秒の保持期間が再度継続する。サンプル期間ではサンプリングクロックΦＳＨがＨレベルであるためサンプリングスイッチＳ１はオンであり、ホールド期間ではサンプリングクロックΦＳＨがＬレベルであるためサンプリングスイッチＳ１はオフである。

図７の下段はサンプリング電圧Ｖ＿ＳＨの時間変化を表す。図７に示すタイミングチャートは画素信号ＶＰＤ［ｋ−１］の保持期間から始まっており、この保持期間にサンプリング電圧Ｖ＿ＳＨはＶＰＤ［ｋ−１］に維持されている。時刻ｔ［ｋ］に画素信号ＶＰＤ［ｋ］のサンプル期間が始まると、時刻ｔ［ｋ］’におけるサンプリング電圧Ｖ＿ＳＨは以下の（３）式で与えられる。

ここで、サンプリング誤差εは、画素信号ＶＰＤ［ｋ］と、実際のサンプリング電圧Ｖ＿ＳＨとの差を表す電圧であり、ε＝ＶＰＤ［ｋ］−Ｖ＿ＳＨの関係式で与えられる。また、Ｖ_１は、画素信号ＶＰＤ［ｋ］と画素信号ＶＰＤ［ｋ−１］との差を表す電圧である。また、ｔｓは、時刻ｔ［ｋ］’と時刻ｔ［ｋ］との差を表す時間である。また、τは、τ＝Ｃ_ＳＨ／ｇｍの関係式で与えられる時定数である。

（３）式を変形することにより、サンプリング誤差が所定のサンプリング誤差ε以下となるようにドライバ出力電圧Ｖ＿ＤＲＶＯＵＴをサンプリングするために求められるドライバ回路ＤＲＶ＿ＣＩＲのトランスコンダクタンスｇｍの値は以下の（４）式を満たす必要があることがわかる。

（４）式において、最大コントラストＶ_{ＣＯＮＴ＿ＭＡＸ}は、図４を用いて説明した通り、最大信号Ｖｍａｘと最小信号Ｖｍｉｎとの差を表す信号である。また、（４）式において、ｌｎは自然対数（ｅを底とする対数）である。

もし、本実施形態における最大値／最小値検出回路ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴが存在しない場合、ドライバ回路ＤＲＶ＿ＣＩＲは、飽和レベルＶｓａｔとＯＢレベルＶｏｂとの間に存在する任意の振幅を有する信号をサンプル期間ｔｓ中に駆動する必要がある。このため、以下の（５）式を満たすトランスコンダクタンスｇｍ’でドライバ回路ＤＲＶ＿ＣＩＲを動作させ、サンプリング容量ＣＳＨを駆動する必要がある。

（５）式において、最大振幅Ｖ_{ＳＷＩＮＧ＿ＭＡＸ}は、図４を用いて説明した通り、飽和レベルＶｓａｔとＯＢレベルＶｏｂとの差分である。また、（５）式において、ｌｎは自然対数（ｅを底とする対数）である。図４から、Ｖ_{ＣＯＮＴ＿ＭＡＸ}＜Ｖ_{ＳＷＩＮＧ＿ＭＡＸ}は明らかなので、以下の（６）式が成り立つようにドライバ回路ＤＲＶ＿ＣＩＲを制御することが可能となる。
ｇｍ＜ｇｍ’ ・・・（６）

詳細については後述する通り、トランスコンダクタンスｇｍは回路電流の増加関数（回路電流が増加すると値が増加する関数）で表わされる。このため、（６）式が成り立つようにドライバ回路ＤＲＶ＿ＣＩＲを制御すると、ドライバ回路ＤＲＶ＿ＣＩＲの消費電流は、最大振幅Ｖ_{ＳＷＩＮＧ＿ＭＡＸ}に対応するトランスコンダクタンスｇｍ’でドライバ回路ＤＲＶ＿ＣＩＲを動作させる場合よりも小さくなる。言い換えると、本実施形態におけるドライバ回路ＤＲＶ＿ＣＩＲは、従来よりも小さな消費電流であっても、所定のサンプル期間ｔｓ内に、サンプリング誤差を、許容されるサンプリング誤差ε以下に抑えつつドライバ出力電圧Ｖ＿ＤＲＶＯＵＴをサンプリングするようにサンプルアンドホールド回路ＳＨＣを駆動することができる。

以上に説明した通り、第１の実施形態における信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲでは、ドライバ回路ＤＲＶ＿ＣＩＲは、予め最大値／最小値検出回路ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴから得た画素信号の最大値と最小値の差分（被写体映像の最大コントラストに相当）を所定のサンプリング時間内にサンプリングするのに必要最低限なトランスコンダクタンスｇｍでサンプルアンドホールド回路ＳＨＣを駆動する。サンプルアンドホールド回路ＳＨＣがフルダイナミックレンジ（画素信号の黒レベルと飽和レベルとの差）を所定のサンプリング時間内にサンプリングするために必要なトランスコンダクタンスよりも小さなトランスコンダクタンスでドライバ回路ＤＲＶ＿ＣＩＲが動作しても、サンプリング誤差を所定値以下とすることができる。このため、従来よりもドライバ回路ＤＲＶ＿ＣＩＲの消費電力を削減することができる。

＜ドライバ回路ＤＲＶ＿ＣＩＲの構成および動作原理＞
［構成］
以下、ドライバ回路ＤＲＶ＿ＣＩＲの構成について、図８を用いて説明する。図８は、ドライバ回路ＤＲＶ＿ＣＩＲの構成を示している。ドライバ回路ＤＲＶ＿ＣＩＲは、テール電流源Ｉ＿ＴＡＩＬと、第一のトランジスタＭ１と、第二のトランジスタＭ２と、第三のトランジスタＭ３と、第四のトランジスタＭ４と、を有する。

テール電流源Ｉ＿ＴＡＩＬは、第一端子および第二端子を有し、第一端子が第一の電源ＶＤＤに接続され、図１に記載されたバイアス制御回路ＢＩＡＳ＿ＧＥＮから入力されるバイアス制御信号ｇｍ＿ｃｔｒｌにより電流値が制御されるテール電流Ｉｔａｉｌを第二端子から出力する。第一のトランジスタＭ１は、テール電流Ｉｔａｉｌがソース端子から入力され、ゲート端子が非反転入力端子Ｖ＋に接続された第一導電型のトランジスタである。第二のトランジスタＭ２は、テール電流Ｉｔａｉｌがソース端子から入力され、ゲート端子が反転入力端子Ｖ−に接続された第一導電型のトランジスタである。反転入力端子Ｖ−は出力端子ＶＯＵＴと第四のトランジスタＭ４のドレイン端子に接続されている。

第三のトランジスタＭ３は、ドレイン端子が第一のトランジスタＭ１のドレイン端子に接続され、ソース端子が第二の電源ＶＳＳに接続され、ゲート端子が第一のトランジスタＭ１のドレイン端子および第四のトランジスタＭ４のゲート端子に接続された第二導電型のトランジスタである。第四のトランジスタＭ４は、ドレイン端子が第二のトランジスタＭ２のドレイン端子および出力端子ＶＯＵＴに接続され、ソース端子が第二の電源ＶＳＳに接続された第二導電型のトランジスタである。

本実施形態において、第一の電源ＶＤＤは電源電圧であり、第二の電源ＶＳＳはグラウンドである。また、第一導電型のトランジスタはＰＭＯＳトランジスタであり、第二導電型のトランジスタはＮＭＯＳトランジスタである。

第一のトランジスタＭ１および第二のトランジスタＭ２は、差動対ＤＩＦＦ＿ＳＴＡＧＥ（差動対回路）を構成しており、入力されたテール電流Ｉｔａｉｌの値に応じた所定のトランスコンダクタンスｇｍｄで、反転入力端子Ｖ−と、非反転入力端子Ｖ＋とに入力された電圧の差分に応じた電流Ｉｏｕｔを出力端子ＶＯＵＴに出力する。非反転入力端子Ｖ＋には、第一の信号列ＳＩＧ＿ＡＲＹ１が入力される。

また、第三のトランジスタＭ３および第四のトランジスタＭ４は、負荷回路ＬＯＡＤ＿ＳＴＡＧＥを構成しており、差動対ＤＩＦＦ＿ＳＴＡＧＥから入力された電流信号を電圧信号に変換して出力端子ＶＯＵＴに出力する。

［動作原理］
以下、図８、図９、および図１０を用いて、ドライバ回路ＤＲＶ＿ＣＩＲの動作原理について説明する。図９は、差動対ＤＩＦＦ＿ＳＴＡＧＥに流れる電流とトランスコンダクタンスの関係を示している。図１０は、テール電流源Ｉ＿ＴＡＩＬの構成の変形例を示している。

先ず、図８を用いてドライバ回路ＤＲＶ＿ＣＩＲの基本動作を説明する。ドライバ回路ＤＲＶ＿ＣＩＲは、一般的なＯＴＡ（Ｏｐｅｒａｔｉｏｎａｌ Ｔｒａｎｓｃｏｎｄａｃｔａｎｃｅ Ａｍｐｌｉｆｉｅｒ）を構成するテール電流源Ｉ＿ＴＡＩＬの出力電流を可変にしただけである。その詳細な動作は、参考文献のｐ１８６−１９０に記載されている。参考文献では、第一の電源ＶＤＤはグラウンド、第二の電源ＶＳＳは電源電圧、第一導電型のトランジスタはＮＭＯＳトランジスタ、第二導電型のトランジスタはＰＭＯＳトランジスタとなっているが、その基本動作は同じである。
参考文献：Ｂｅｈｚａｄ Ｒａｚａｖ、「アナログＣＭＯＳ集積回路の設計 基礎編」、丸善株式会社、２００３年

参考文献からも分かる通り、トランスコンダクタンスアンプのトランスコンダクタンスｇｍは、差動対を構成する第一のトランジスタＭ１と第二のトランジスタＭ２とのトランスコンダクタンスｇｍｄにより決定される（ｇｍ＝ｇｍｄ）。

差動対ＤＩＦＦ＿ＳＴＡＧＥを構成する第一のトランジスタＭ１と第二のトランジスタＭ２とが弱反転領域で動作する場合、ドレイン電流Ｉ_Ｄは以下の（７）式で与えられる。

したがって、これらのトランジスタのトランスコンダクタンスｇｍｄは以下の（８）式で与えられ、ドレイン電流Ｉ_Ｄに比例することがわかる。

ただし、ＷはＭＯＳトランジスタのゲート幅、ＬはＭＯＳトランジスタのゲート長、Ｉ_ｔはＭＯＳトランジスタのテクノロジー電流、ｎはＭＯＳトランジスタの弱反転領域におけるスロープファクター、Ｖ_Ｔは熱電圧、Ｖ_ＧＳはＭＯＳトランジスタのゲート―ソース間電圧、Ｖ_ＤＳはＭＯＳトランジスタのドレイン―ソース間電圧である。したがって、テール電流Ｉｔａｉｌの値の大小により、ドライバ回路ＤＲＶ＿ＣＩＲのトランスコンダクタンスｇｍの値を制御できることは明らかである。

差動対ＤＩＦＦ＿ＳＴＡＧＥが弱反転領域で動作している場合、トランスコンダクタンスｇｍの値はドレイン電流Ｉ_Ｄに比例する。このため、バイアス制御信号ｇｍ＿ｃｔｒｌを適切な値に制御することにより、図９の実線に示すような特性を実現することができる。図９に示すグラフの横軸はドレイン電流Ｉ_Ｄを表し、縦軸はトランスコンダクタンスｇｍｄを表す。

差動対ＤＩＦＦ＿ＳＴＡＧＥを構成するトランジスタの動作領域は強反転領域であっても良いし、中間領域であっても良い。差動対ＤＩＦＦ＿ＳＴＡＧＥを構成するトランジスタの動作領域が強反転領域である場合、トランスコンダクタンスｇｍはドレイン電流Ｉ_Ｄの平方根に比例するので、バイアス制御信号ｇｍ＿ｃｔｒｌを適切な値に制御することにより、図９の破線で示すような特性が得られる。差動対ＤＩＦＦ＿ＳＴＡＧＥを構成するトランジスタの動作領域が中間領域である場合、弱反転領域と強反転領域の中間の特性が得られる。

図１０に示すように、トランスコンダクタンスｇｍは、テール電流源Ｉ＿ＴＡＩＬを構成するカレントミラー回路のミラー比をバイアス制御信号ｇｍ＿ｃｔｒｌにより変更することによって実現されても良い。ミラー比の変更により、ドレイン電流Ｉ_Ｄの値は離散的に変化するので、図９の二重丸に示すような特性が得られる。図９では、ミラー比（Ｍ）が増加すると、トランスコンダクタンスｇｍが増加する。以上に説明した全ての変形例において、ｇｍはＩ_Ｄに対する増加関数である。

ドレイン電流Ｉ_Ｄを供給するテール電流源Ｉ＿ＴＡＩＬのテール電流Ｉｔａｉｌは、バイアス制御信号ｇｍ＿ｃｔｒｌによって制御される。前述したように、バイアス制御信号ｇｍ＿ｃｔｒｌは、最大信号Ｖｍａｘと最小信号Ｖｍｉｎとの差に応じて変化する。より具体的には、最大信号Ｖｍａｘと最小信号Ｖｍｉｎとの差が増加するとトランスコンダクタンスｇｍの値が増加し、最大信号Ｖｍａｘと最小信号Ｖｍｉｎとの差が減少するとトランスコンダクタンスｇｍの値が減少するように、バイアス制御信号ｇｍ＿ｃｔｒｌが制御される。

（第２の実施形態）
＜カプセル内視鏡＞
［構成］
本発明の第２の実施形態に係るカプセル内視鏡ＳＣＯＰＥについて、図１１および図１２を用いて説明する。図１１は、カプセル内視鏡ＳＣＯＰＥの構成を示している。図１２は、人体の胃壁を示している。

先ず、図１１を用いてカプセル内視鏡ＳＣＯＰＥの構成について説明する。カプセル内視鏡ＳＣＯＰＥは、対物レンズＯＬと、信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲ’と、画像処理回路ＭＰＵと、電源供給回路ＳＵＰと、を有する。

対物レンズＯＬは、被写体から入力された光束ＬＩＧＨＴを、信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲ’上に形成された画素列ＰＤ＿ＡＲＹに結像する。信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲ’は、画素列ＰＤ＿ＡＲＹに入射された光量に応じて生成された電圧信号に対応したデジタル信号であるＡＤ変換信号ＡＤ＿ＳＩＧを出力する。画像処理回路ＭＰＵは、入力されたＡＤ変換信号ＡＤ＿ＳＩＧに基づいた画像処理を行い、被写体に関する画像を生成する。電源供給回路ＳＵＰは、信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲ’と画像処理回路ＭＰＵに電源を供給する。

被写体から入力された光束ＬＩＧＨＴは、対物レンズＯＬを通して、画素列ＰＤ＿ＡＲＹに結像される。信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲ’は、画像処理回路ＭＰＵに接続されており、画像処理回路ＭＰＵにＡＤ変換信号ＡＤ＿ＳＩＧを出力する。電源供給回路ＳＵＰは、信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲ’および画像処理回路ＭＰＵに接続されており、各回路の動作に必要な電源を供給する。

［動作］
カプセル内視鏡ＳＣＯＰＥは、患者がカプセル内視鏡ＳＣＯＰＥを口から飲み込み肛門から排出するまでの体内の映像を撮影するために用いられる。主な撮影対象は、胃、小腸、大腸である。一次元方向に配列された複数の受光素子を有する画素列ＰＤ＿ＡＲＹを、例えば受光素子が配列された方向と直交する方向に複数配置することによって、二次元映像を取得することができる。例えば、ｎ個の画素列ＰＤ＿ＡＲＹが配置されている場合、ｎ個の画素列ＰＤ＿ＡＲＹのそれぞれが、図１２に示す矢印Ｌ１，Ｌ２，・・・，Ｌｎが通過する領域の画像を構成する電圧信号を生成する。

画素列ＰＤ＿ＡＲＹは、画素列ＰＤ＿ＡＲＹに入力された光量に応じた電圧信号を出力する。画素列ＰＤ＿ＡＲＹから出力された電圧信号はＡＤ変換器ＡＤＣでＡＤ変換信号ＡＤ＿ＳＩＧに変換される。ＡＤ変換信号ＡＤ＿ＳＩＧに対して、画像処理回路ＭＰＵにおいて、画像処理の演算が行われ、最終的に、図１２に示すような映像が生成される。映像の更新は所定のフレームレート（フレーム周期）で行われ、典型的な使用例では１秒間に１回から１００回程度、映像の更新が行われる。信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲ’の詳細な動作については以下で説明する。

＜信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲ’＞
［構成］
以下、信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲ’の構成について図１３を用いて説明する。図１３は、信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲ’の構成を示している。信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲ’は、信号列生成回路ＳＩＧ＿ＡＲＹ＿ＧＥＮ’と、ドライバ回路ＤＲＶ＿ＣＩＲと、ＡＤ変換器ＡＤＣと、最大値／最小値検出回路ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴ’と、バイアス制御回路ＢＩＡＳ＿ＧＥＮ’と、を有する。これらの構成は同一の半導体チップ上に形成されている。

信号列生成回路ＳＩＧ＿ＡＲＹ＿ＧＥＮ’は、複数の電圧信号（ＤＣ電圧信号）で構成される電圧信号群を所定のフレーム周期で繰り返し時分割して第一の信号列ＳＩＧ＿ＡＲＹ１としてドライバ回路ＤＲＶ＿ＣＩＲに出力する。ドライバ回路ＤＲＶ＿ＣＩＲは、第一の信号列ＳＩＧ＿ＡＲＹ１とバイアス制御信号ｇｍ＿ｃｔｒｌ’とが入力され、第一の信号列ＳＩＧ＿ＡＲＹ１を、バイアス制御信号ｇｍ＿ｃｔｒｌ’に応じたトランスコンダクタンスでドライバ出力電圧Ｖ＿ＤＲＶＯＵＴに変換してサンプルアンドホールド回路ＳＨＣに出力する。ＡＤ変換器ＡＤＣは、サンプルアンドホールド回路ＳＨＣを入力段に有し、サンプルアンドホールド回路ＳＨＣに保持されたアナログ信号をデジタル信号であるＡＤ変換信号ＡＤ＿ＳＩＧに変換して、図１１に記載された画像処理回路ＭＰＵに出力する。

最大値／最小値検出回路ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴ’は、ＡＤ変換信号ＡＤ＿ＳＩＧが入力され、１フレーム分の第一の信号列ＳＩＧ＿ＡＲＹ１に対応するＡＤ変換信号ＡＤ＿ＳＩＧの最大値に対応した最大信号Ｖｍａｘ’と、最小値に対応した最小信号Ｖｍｉｎ’とを生成してバイアス制御回路ＢＩＡＳ＿ＧＥＮ’に出力する。バイアス制御回路ＢＩＡＳ＿ＧＥＮ’は、最大信号Ｖｍａｘ’と最小信号Ｖｍｉｎ’とが入力され、１つ前のフレーム（第１のフレーム）に出力された最大信号Ｖｍａｘ’と最小信号Ｖｍｉｎ’との差である最大コントラストＶ_{ＣＯＮＴ＿ＭＡＸ}に基づき、次のフレーム（第２のフレーム）に出力される最大信号Ｖｍａｘ’と最小信号Ｖｍｉｎ’との差である最大コントラストＶ’_{ＣＯＮＴ＿ＭＡＸ}を予想し、次のフレームに出力される第一の信号列ＳＩＧ＿ＡＲＹ１の処理に使用されるバイアス制御信号ｇｍ＿ｃｔｒｌ’を生成してドライバ回路ＤＲＶ＿ＣＩＲに出力する。

［動作］
ドライバ回路ＤＲＶ＿ＣＩＲとサンプルアンドホールド回路ＳＨＣの内部構成および動作は、図１に記載された各回路の内部構成および動作と同じであり、詳細な説明は省略する。図１４は、信号列生成回路ＳＩＧ＿ＡＲＹ＿ＧＥＮ’の構成を示している。信号列生成回路ＳＩＧ＿ＡＲＹ＿ＧＥＮ’の構成は、図２に示す信号列生成回路ＳＩＧ＿ＡＲＹ＿ＧＥＮから、第二の信号列ＳＩＧ＿ＡＲＹ２を取り出すための信号線を取り除いたこと以外は同じであるため、信号列生成回路ＳＩＧ＿ＡＲＹ＿ＧＥＮ’の構成についての詳細な説明は省略する。

以下、図４を再度引用し、信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲ’における読み出しシーケンスについて説明する。最大値／最小値検出回路ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴ’およびバイアス制御回路ＢＩＡＳ＿ＧＥＮ’の機能は、図１に記載されたものと異なるため、後述する。

先ず、図４を用いて、最大値／最小値検出回路ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴ’について説明する。最大値／最小値検出回路ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴ’は、ＡＤ変換器ＡＤＣによりＡＤ変換された電圧信号群Ｇ１に対応したＡＤ変換信号ＡＤ＿ＳＩＧを用いて、１フレーム前の転送期間ＴＲＡＮ＿Ｔに読み出された電圧信号群Ｇ１の最大コントラストＶ_{ＣＯＮＴ＿ＭＡＸ}を決定し、次のフレームの転送期間ＴＲＡＮ＿Ｔ’に読み出される電圧信号群Ｇ２の最大コントラストを予想する。例えば、１フレーム前の転送期間ＴＲＡＮ＿Ｔに読み出された電圧信号群Ｇ１の最大コントラストＶ_{ＣＯＮＴ＿ＭＡＸ}の２割増しである１．２×Ｖ_{ＣＯＮＴ＿ＭＡＸ}を次のフレームにおける最大コントラストであると予想する。このような予想演算を行った結果、以下の（９）式が成り立てば、サンプリング誤差を所定のサンプリング誤差ε以下に抑えつつドライバ出力電圧Ｖ＿ＤＲＶＯＵＴをサンプリングするようにサンプルアンドホールド回路ＳＨＣを駆動することができる。
Ｖ’_{ＣＯＮＴ＿ＭＡＸ}≦１．２×Ｖ_{ＣＯＮＴ＿ＭＡＸ} ・・・（９）

ただし、Ｖ’_{ＣＯＮＴ＿ＭＡＸ}は、実際に次のフレームで読み出された電圧信号群Ｇ２の最大コントラストである。したがって、（９）式および以下の（１０）式の両方が成り立つ撮影条件である限り、（６）式が成り立つので、本実施形態に係る信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲ’は従来技術に比べて消費電流を低減することができる。
１．２×Ｖ_{ＣＯＮＴ＿ＭＡＸ}＜Ｖ_{ＳＷＩＮＧ＿ＭＡＸ} ・・・（１０）

信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲ’が、本実施形態に係るカプセル内視鏡ＳＣＯＰＥに搭載されることにより、より消費電力を低減する効果が得られる。これは、以下の２点が挙げられるためである。第一の点は、図１２で示した通り、一般に胃壁の腸壁の映像のコントラストは低く、最大コントラストＶ_{ＣＯＮＴ＿ＭＡＸ}の値が小さいことである。第二の点は、カプセル内視鏡ＳＣＯＰＥが定期的に撮影を繰り返すことにより生成される映像が同様な映像であるため、１つ前のフレームに読み出された電圧信号群の最大コントラストＶ_{ＣＯＮＴ＿ＭＡＸ}に基づいた次のフレームにおける最大コントラストＶ’_{ＣＯＮＴ＿ＭＡＸ}の予想を正確に行いやすいことである。

以上に説明した通り、本実施形態に係るカプセル内視鏡ＳＣＯＰＥに搭載された信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲ’を構成するドライバ回路ＤＲＶ＿ＣＩＲは、図１２の矢印Ｌ１，Ｌ２が示すような、コントラスト（明暗差）の低い被写体に対応した部分では小さなトランスコンダクタンスｇｍでサンプルアンドホールド回路ＳＨＣを駆動する。また、本実施形態に係るカプセル内視鏡ＳＣＯＰＥに搭載された信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲ’を構成するドライバ回路ＤＲＶ＿ＣＩＲは、図１２の矢印Ｌｎが示すような、比較的大きなコントラストを有する被写体に対応した部分では大きなトランスコンダクタンスｇｍで動作する。

カプセル内視鏡ＳＣＯＰＥが撮影対象とする被写体（例えば、胃壁や腸壁）の映像がローコントラストであることが多いため、ドライバ回路ＤＲＶ＿ＣＩＲが駆動すべき信号の最大値と最小値の差分は小さくなる傾向にある。したがって、本実施形態に係る信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲ’をカプセル内視鏡ＳＣＯＰＥに搭載することにより、ドライバ回路ＤＲＶ＿ＣＩＲはより長い時間、小さなトランスコンダクタンスで動作するため、カプセル内視鏡ＳＣＯＰＥは従来よりも小さな消費電力で動作することができる。

＜変形例＞
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

ドライバ回路ＤＲＶ＿ＣＩＲの構成は、図８に示す構成に限らない。例えば、図１５に示すトランスコンダクタンスアンプでドライバ回路ＤＲＶ＿ＣＩＲを構成しても良いし、これ以外の構成のトランスコンダクタンスアンプでドライバ回路ＤＲＶ＿ＣＩＲを構成しても良い。

以下、図１５に示すトランスコンダクタンスアンプについて説明する。図１５に示すトランスコンダクタンスアンプは、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ１’，Ｐ３’，Ｐ４’と、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ１’，Ｎ３’，Ｎ４’と、を有する。

ＰＭＯＳトランジスタＰ２は第一のテール電流源Ｉ＿ＴＡＩＬ１を構成する。ＮＭＯＳトランジスタＮ２は第二のテール電流源Ｉ＿ＴＡＩＬ２を構成する。ＰＭＯＳトランジスタＰ３，Ｐ３’およびＮＭＯＳトランジスタＮ３，Ｎ３’は差動対ＤＩＦＦ＿ＳＴＡＧＥを構成する。ＰＭＯＳトランジスタＰ１，Ｐ４，Ｐ１’，Ｐ４’およびＮＭＯＳトランジスタＮ１，Ｎ４，Ｎ１’，Ｎ４’は負荷回路ＬＯＡＤ＿ＳＴＡＧＥを構成する。

図１５では省略されているが、ＰＭＯＳトランジスタＰ３のドレイン端子はＮＭＯＳトランジスタＮ１のドレイン端子およびＮＭＯＳトランジスタＮ４のソース端子に接続され、ＰＭＯＳトランジスタＰ３’のドレイン端子はＮＭＯＳトランジスタＮ１’のドレイン端子およびＮＭＯＳトランジスタＮ４’のソース端子に接続され、ＮＭＯＳトランジスタＮ３のドレイン端子はＰＭＯＳトランジスタＰ１のドレイン端子およびＰＭＯＳトランジスタＰ４のソース端子に接続され、ＮＭＯＳトランジスタＮ３’のドレイン端子はＰＭＯＳトランジスタＰ１’のドレイン端子およびＰＭＯＳトランジスタＰ４’のソース端子に接続されている。

また、図８に記載のドライバ回路ＤＲＶ＿ＣＩＲにおいて、第一の電源ＶＤＤは電源電圧であり、第二の電源ＶＳＳはグラウンドであり、第一導電型のトランジスタはＰＭＯＳトランジスタであり、第二導電型のトランジスタはＮＭＯＳトランジスタである。電源および導電型の形態はこれ以外であってもよく、例えば、第一の電源ＶＤＤがグラウンドであり、第二の電源ＶＳＳが電源電圧であり、第一導電型のトランジスタがＮＭＯＳトランジスタであり、第二導電型のトランジスタがＰＭＯＳトランジスタであっても良い。

また、ドライバ回路ＤＲＶ＿ＣＩＲはシングルエンド型であるとして説明を行ったが、全差動型のドライバ回路であっても構わない。

また、図２では、ｎ個の受光素子ＰＤ［１］〜ＰＤ［ｎ］が全て最大値／最小値検出回路ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴに接続されているが、最大値／最小値検出回路ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴに接続される受光素子の数はｎ個よりも少なくても良い。例えば、受光素子ＰＤ［１］〜ＰＤ［ｎ］と最大値／最小値検出回路ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴを接続する信号線を１本毎に間引いても、最大コントラストＶ_{ＣＯＮＴ＿ＭＡＸ}の概算値を求めることができ、配線に必要な面積を抑えることができる。

また、図１１に示す信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲ’が、第１の実施形態に係る信号処理回路ＳＩＧ＿ＰＲＯＣ＿ＣＩＲであっても、同様の効果が得られる。

また、第２の実施形態では、バイアス制御回路ＢＩＡＳ＿ＧＥＮ’は、１つ前のフレームに出力された最大信号Ｖｍａｘ’と最小信号Ｖｍｉｎ’との差である最大コントラストＶ_{ＣＯＮＴ＿ＭＡＸ}に基づき、次のフレームに出力される最大信号Ｖｍａｘ’と最小信号Ｖｍｉｎ’との差である最大コントラストＶ’_{ＣＯＮＴ＿ＭＡＸ}を予想しているが、次のようにしてもよい。例えば、バイアス制御回路ＢＩＡＳ＿ＧＥＮ’は、第１のフレームに出力された最大信号Ｖｍａｘ’と最小信号Ｖｍｉｎ’との差である最大コントラストＶ_{ＣＯＮＴ＿ＭＡＸ}に基づき、第１のフレームよりもｍフレーム（ｍ：２以上の整数）後の第２のフレームに出力される最大信号Ｖｍａｘ’と最小信号Ｖｍｉｎ’との差である最大コントラストＶ’_{ＣＯＮＴ＿ＭＡＸ}を予想し、第２のフレームにおいて、予め予想した最大コントラストＶ’_{ＣＯＮＴ＿ＭＡＸ}に基づくバイアス制御信号ｇｍ＿ｃｔｒｌ’を生成してドライバ回路ＤＲＶ＿ＣＩＲに出力する。

また、図３および図４では、グラフの縦軸の上方を、蓄積電荷が多い状態（飽和レベルＶｓａｔ）として説明を行ってきたが、グラフの縦軸の上方を、蓄積電荷が少ない状態（ＯＢレベルＶｏｂ）としても良い。

ＳＩＧ＿ＰＲＯＣ＿ＣＩＲ，ＳＩＧ＿ＰＲＯＣ＿ＣＩＲ’ 信号処理回路、ＳＩＧ＿ＡＲＹ＿ＧＥＮ，ＳＩＧ＿ＡＲＹ＿ＧＥＮ’ 信号列生成回路、ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴ，ＭＡＸ＿ＭＩＮ＿ＤＥＴＥＣＴ’ 最大値／最小値検出回路、ＢＩＡＳ＿ＧＥＮ，ＢＩＡＳ＿ＧＥＮ’ バイアス制御回路、ＤＲＶ＿ＣＩＲ ドライバ回路、ＡＤＣ ＡＤ変換器、ＳＨＣ サンプルアンドホールド回路、ＰＤ＿ＡＲＹ 画素列、ＳＷ＿ＡＲＹ スイッチ列、ＭＡＸ＿ＤＥＴＥＣＴ 最大値検出回路、ＭＩＮ＿ＤＥＴＥＣＴ 最小値検出回路、Ｓ１ サンプリングスイッチ、ＣＳＨ サンプリング容量、Ｉｃｏｎｓｔ１ 第一の電流源、Ｉｃｏｎｓｔ２ 第二の電流源、Ｉ＿ＴＡＩＬ テール電流源、Ｍ１ 第一のトランジスタ、Ｍ２ 第二のトランジスタ、Ｍ３ 第三のトランジスタ、Ｍ４ 第四のトランジスタ、ＤＩＦＦ＿ＳＴＡＳＧＥ 差動対、ＬＯＡＤ＿ＳＴＡＧＥ 負荷回路、ＳＣＯＰＥ カプセル内視鏡、ＯＬ 対物レンズ、ＭＰＵ 画像処理回路、ＳＵＰ 電源供給回路

Claims (8)

1. 複数の電圧信号を時分割して第一の信号列として順次出力し、前記複数の電圧信号を第二の信号列として同時に並列的に出力する信号列生成回路と、
   前記第二の信号列が入力され、前記複数の電圧信号の略最大値に対応した最大信号と、前記複数の電圧信号の略最小値に対応した最小信号とを出力する最大値／最小値検出回路と、
   前記最大信号と前記最小信号とが入力され、前記最大信号と前記最小信号との差に応じて変化するバイアス制御信号を出力するバイアス制御回路と、
   前記第一の信号列と前記バイアス制御信号とが入力され、前記バイアス制御信号に応じたトランスコンダクタンスで前記第一の信号列を変換したドライバ出力電圧を出力するドライバ回路と、
   前記ドライバ出力電圧が入力され、サンプル期間において前記ドライバ出力電圧をサンプルする動作と、保持期間において前記ドライバ出力電圧を保持する動作とを繰り返すサンプルアンドホールド回路と、
   を有し、
   前記ドライバ回路の前記トランスコンダクタンスは、前記最大信号と前記最小信号との差が増加すると値が増加し、前記差が減少すると値が減少するように、前記バイアス制御信号によって制御されることを特徴とする信号処理回路。
2. 前記サンプルアンドホールド回路を入力段に有し、前記サンプルアンドホールド回路に保持されたアナログ信号をデジタル信号であるＡＤ変換信号として外部に出力するＡＤ変換器を有することを特徴とする請求項１に記載の信号処理回路。
3. 複数の電圧信号を所定のフレーム周期で繰り返し時分割して第一の信号列として出力する信号列生成回路と、
   前記第一の信号列とバイアス制御信号とが入力され、前記バイアス制御信号に応じたトランスコンダクタンスで前記第一の信号列を変換したドライバ出力電圧を出力するドライバ回路と、
   前記ドライバ出力電圧が入力され、サンプル期間において前記ドライバ出力電圧をサンプルする動作と、保持期間において前記ドライバ出力電圧を保持する動作とを繰り返すサンプルアンドホールド回路を入力段に有し、前記サンプルアンドホールド回路に保持されたアナログ信号をデジタル信号であるＡＤ変換信号として出力するＡＤ変換器と、
   前記ＡＤ変換信号の略最大値に対応した最大信号と、前記ＡＤ変換信号の略最小値に対応した最小信号とを出力する最大値／最小値検出回路と、
   第１のフレームに出力された前記最大信号と前記最小信号との差に基づき、前記第１のフレームよりも後の第２のフレームに出力される前記最大信号と前記最小信号との差を予想し、前記第２のフレームに出力される前記第一の信号列に対応する前記バイアス制御信号を出力するバイアス制御回路と、
   を有し、
   前記ドライバ回路の前記トランスコンダクタンスは、前記最大信号と前記最小信号との差が増加すると値が増加し、前記差が減少すると値が減少するように、前記バイアス制御信号によって制御されることを特徴とする信号処理回路。
4. 前記サンプルアンドホールド回路は、
   サンプリングクロックによりオンとオフが制御されるサンプリングスイッチと、
   容量の値がＣ_ＳＨであるサンプリング容量と、
   を有し、
   前記サンプリングスイッチがオンとなる前記サンプル期間の長さをｔｓ、前記サンプルアンドホールド回路に許容されるサンプリング誤差をε、前記最大信号と前記最小信号との電圧の差をＶ_{ＣＯＮＴ＿ＭＡＸ}とした場合に、
   を満たすトランスコンダクタンスｇｍで前記ドライバ回路が動作するように前記バイアス制御回路が前記バイアス制御信号を制御する
   ことを特徴とする請求項１または請求項３に記載の信号処理回路。
5. 前記信号列生成回路は、
   半導体基板の平面上に配列され、受光量に応じた前記電圧信号を生成する複数の受光素子を有する画素列と、
   第一端子および第二端子を有し、前記第一端子が各々の前記受光素子に接続され、前記第二端子が互いに接続され、オンとオフの切り替えが可能な複数のスイッチと、
   を有し、オンとなる前記スイッチを順次切り替えることにより、前記複数の受光素子で生成された前記電圧信号を時系列的に切り替えて前記第一の信号列として順次出力し、前記複数の受光素子で生成された前記電圧信号を前記第二の信号列として、前記複数の受光素子の夫々に対応して設けられた信号線に同時に並列的に出力する
   ことを特徴とする請求項１に記載の信号処理回路。
6. 前記最大値／最小値検出回路は、
   複数のＮＭＯＳトランジスタと、第一端子および第二端子を有する第一の電流源とを有し、前記複数のＮＭＯＳトランジスタの夫々のゲート端子が前記複数の受光素子の全て、若しくは一部に接続され、前記複数のＮＭＯＳトランジスタの夫々のドレイン端子が第一の電源に接続され、前記複数のＮＭＯＳトランジスタの夫々のソース端子が互いに接続され、前記第一の電流源の前記第一端子が前記複数のＮＭＯＳトランジスタの全てのソース端子に接続され、前記第一の電流源の前記第二端子が第二の電源に接続され、前記ＮＭＯＳトランジスタのソース端子と、前記第一の電流源の前記第一端子とが接続された部分から前記最大信号を出力する最大値検出回路と、
   複数のＰＭＯＳトランジスタと、第一端子および第二端子を有する第二の電流源とを有し、前記複数のＰＭＯＳトランジスタの夫々のゲート端子が前記複数の受光素子の全て、若しくは一部に接続され、前記複数のＰＭＯＳトランジスタの夫々のドレイン端子が前記第二の電源に接続され、前記複数のＰＭＯＳトランジスタの夫々のソース端子が互いに接続され、前記第二の電流源の前記第一端子が前記ＰＭＯＳトランジスタの全てのソース端子に接続され、前記第二の電流源の前記第二端子が前記第一の電源に接続され、前記ＰＭＯＳトランジスタのソース端子と、前記第二の電流源の前記第一端子とが接続された部分から前記最小信号を出力する最小値検出回路と、
   を有することを特徴とする請求項５に記載の信号処理回路。
7. 前記ドライバ回路は、
   前記バイアス制御信号により、
   出力電流が制御されるテール電流源と、
   前記テール電流源から入力された前記出力電流の値に応じた所定のトランスコンダクタンスで、反転入力端子および非反転入力端子に入力された電圧の差分に応じた電流を出力する差動対回路と、
   前記差動対回路から入力された前記電流に応じた電圧を出力する負荷回路と、
   を有することを特徴とする請求項１または請求項３に記載の信号処理回路。
8. 請求項２または請求項３に記載の信号処理回路であって、半導体基板の平面上に配列され、受光量に応じた前記電圧信号を生成する複数の受光素子を有する画素列を前記信号列生成回路に備え、前記電圧信号に対応した前記ＡＤ変換信号を出力する前記信号処理回路と、
   被写体から入力された光束を前記画素列に結像する対物レンズと、
   前記信号処理回路から入力された前記ＡＤ変換信号に基づいた画像処理を行う画像処理回路と、
   前記信号処理回路および前記画像処理回路に電源を供給する電源供給回路と、
   を有することを特徴とするカプセル内視鏡。