JP6124681B2 - ルックアップテーブル、及びルックアップテーブルを備えるプログラマブルロジックデバイス - Google Patents

ルックアップテーブル、及びルックアップテーブルを備えるプログラマブルロジックデバイス Download PDF

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Description

本発明は、プログラマブルロジックデバイスに関する。また、プログラマブルロジックデバイスを用いた半導体装置、及び半導体装置を用いた電子機器に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、トランジスタ、半導体回路などは全て半導体装置の一形態である。
近年、特定の用途向けの集積回路であるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に代わり、製造後にユーザーにより内部の論理回路を定義・変更できるＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）や、ＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）などのＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が注目されている。ＰＬＤは、ＡＳＩＣと比較して、開発期間の短縮や、設計変更に対する柔軟性を有しているため、数々の電子機器に実装され始めている。
ＰＬＤは、例えば、複数の論理ブロックと、各論理ブロック間の配線とで構成される。各論理ブロックの機能を変更することで、ＰＬＤの機能を変更させることができる。論理ブロックは、例えば、ルックアップテーブル（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ；ＬＵＴ）などを用いて構成される。ＬＵＴは、複数の入力値のパターンに対する出力をあらかじめ計算しておき、入力値のパターンに相当する値を出力する機能を有する（特許文献１参照）。
ルックアップテーブルはメモリとマルチプレクサより構成され、メモリに記憶されるデータによって、回路構成を変更することができる。このようなルックアップテーブルのメモリや配線の接続を制御するデータはコンフィギュレーションデータと呼ばれ、該コンフィギュレーションデータが記憶されたメモリを、コンフィギュレーションメモリと呼ぶ。コンフィギュレーションメモリに記憶されたコンフィギュレーションデータを書き換えることにより、所望の回路構成に変更することができる。なお、コンフィギュレーションメモリとは、上記のようなルックアップテーブル内や配線接続回路に存在するメモリを総称するものであり、特定の箇所に一体となって存在しないこともある。
米国特許７０１９５５７号明細書 特開２０１２−４４６１８号公報
ルックアップテーブルを構成するメモリとして、２つのインバータで構成されるＳＲＡＭが用いられている。インバータは、入力が中間状態である場合だけでなく、入力がハイレベル又はローレベルのいずれの場合においても、インバータの高電位と低電位との間に電流（いわゆる貫通電流）が流れてしまう。近年の微細化の結果、貫通電流は著しく増大している。そのため、ルックアップテーブルを構成するメモリとしてＳＲＡＭを使用する場合、インバータの貫通電流により、待機時であってもかなりの電力を消費してしまう。
上記問題に鑑み、本発明の一態様では、より電力の消費量の少ないルックアップテーブルと、その駆動方法を提供することを目的の一とする。該ルックアップテーブルを備えるプログラマブルロジックデバイスを提供することを目的の一とする。
本発明の一態様に係るルックアップテーブルは、バイナリツリー状に多段に接続された複数のマルチプレクサと、最下位の段のマルチプレクサの入力端子のそれぞれに接続された複数のメモリ素子と、を有する。
メモリ素子は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び容量素子を有する。また、メモリ素子は、第１のトランジスタのソース又はドレインの一方と、容量素子の一対の電極のうちの一方とが接続されたノードを有し、該ノードに、第２のトランジスタのゲート及び第３のトランジスタのゲートが接続されている。なお、第１のトランジスタのゲートは、第１の端子と接続され、ソース又はドレインの他方は、第２の端子と接続され、容量素子の一対の電極のうちの他方は、第３の端子と接続されている。
第１のトランジスタは、キャパシタに蓄積された電荷を必要な時間だけ保持できるようなオフ電流が十分に低いトランジスタであり、例えば、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体にチャネルが形成される。このような半導体としては、例えば、シリコンの２倍以上のバンドギャップを有することが好ましく、例えば、酸化ガリウムなどの酸化物半導体、窒化ガリウムなどの窒化物半導体、炭化シリコン、ガリウムヒ素等が挙げられる。なお、第１のトランジスタにバルクあるいは薄膜のシリコンを用いてもよい。
本発明の一態様では、第１のトランジスタが有する半導体として、酸化物半導体を用いる。
第１のトランジスタに用いる酸化物半導体は、電子供与体（ドナー）となる水または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより、高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。高純度化された酸化物半導体は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく小さいという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３．０ｅＶ以上である。水または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより、高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を著しく小さくすることができる。
なお、本明細書等において、オフ電流とは、トランジスタがオフ状態のときに、ソースとドレインとの間に流れる電流をいう。ｎチャネル型トランジスタ（例えば、しきい値電圧が０Ｖ乃至２Ｖ程度）では、ゲートとソースの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。
具体的に、高純度化された酸化物半導体膜を用いたトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソースとドレイン間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定した。その結果、トランジスタのソースとドレイン間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流密度が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、シリコンを用いたトランジスタに比べてオフ電流が著しく小さいといえる。
したがって、第１のトランジスタとして、チャネルが酸化物半導体膜に形成されるトランジスタを用いることにより、第１のトランジスタのソース又はドレインの一方と、容量素子の一対の電極のうちの一方とが接続されたノードの電位が一定に保たれた後、第１のトランジスタをオフ状態としても、第１のトランジスタを介してリークする電荷量を、著しく小さく抑えることができる。
第２のトランジスタ及び第３のトランジスタは、例えば、シリコンなどの半導体にチャネルが形成される。また、第２のトランジスタはｎ型トランジスタ、第３のトランジスタはｐ型トランジスタであり、第２のトランジスタ及び第３のトランジスタによってインバータが構成される。第２のトランジスタのドレインは、第３のトランジスタのドレインと、出力端子と、に接続される。よって、ノードに保持された電位は、インバータを介することで、反転して出力される。
本発明の一態様に係るルックアップテーブルは、複数のメモリ素子と、第１及び第２の入力端子を有する複数のマルチプレクサと、を有し、複数のマルチプレクサは、バイナリツリー状に多段に接続され、最下位の段のマルチプレクサ各々の第１及び第２の入力端子に、メモリ素子がそれぞれ接続され、メモリ素子は、チャネル幅１μｍあたりのオフ電流が１００ｚＡ以下の第１のトランジスタと、ｎ型の第２のトランジスタと、ｐ型の第３のトランジスタと、容量素子と、を有し、第１のトランジスタのソース又はドレインの一方は、容量素子の一対の電極の一方と、第２のトランジスタのゲートと、第３のトランジスタのゲートと接続され、第２のトランジスタのドレインは、第３のトランジスタのドレインと接続され、容量素子の一対の電極の一方の電位を、容量素子の一対の電極の他方との容量結合により、第２のトランジスタがオン状態となる電位または第３のトランジスタがオン状態となる電位とする。
また、上記の構成において、第３のトランジスタのゲートの電位と第２のトランジスタのソースの電位との差の最大値を、第３のトランジスタのソースの電位と、第２のトランジスタのソースの電位との差よりも大きくすることが好ましい。
また、上記の各構成において、第２のトランジスタのチャネル長は、第３のトランジスタのチャネル長の２倍以上であることが好ましい。
また、本発明の一態様に係るルックアップテーブルは、複数のマルチプレクサによって構成される多段のバイナリツリーの内部に、少なくとも１つのインバータを有していてもよい。
上記の各構成に係るルックアップテーブルのいずれかを論理ブロックに含み、該論理ブロックを複数備えるプログラマブルロジックデバイスを構成することができる。
ルックアップテーブルを構成するメモリとして、オフ電流が低いトランジスタと、１つのインバータと、容量素子とを含むメモリ素子を用いることにより、ルックアップテーブルで消費される電力を低減することができる。また、このようなルックアップテーブルを備えることで、プログラマブルロジックデバイスの消費電力を低減することができる。
プログラマブルロジックデバイスのブロック図。 ルックアップテーブルを示す図。 メモリ素子を示す図。 ルックアップテーブルを示す図。 ルックアップテーブルを示す図。 ルックアップテーブルを示す図。 プログラマブルロジックデバイスのブロック図。 半導体装置の作製方法を説明する平面図。 半導体装置の作製方法を説明する平面図。 半導体装置の作製方法を説明する平面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の平面図及び断面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、本発明の一態様に係るプログラマブルロジックデバイスの一形態について、図１乃至図７を参照して説明する。
図１（Ａ）は、プログラマブルロジックデバイス１００の一形態を示すブロック図である。プログラマブルロジックデバイス１００は、複数の論理ブロック１１０と、複数のスイッチブロック１２０を有する。複数の論理ブロック１１０はマトリクス状に配置されており、各論理ブロック１１０には、配線が複数接続されている。また、複数の配線と、複数の配線との交差箇所にスイッチブロック１２０が設けられている。
また、プログラマブルロジックデバイス１００は、更に、マルチプライヤ（乗算器）や、ＲＡＭブロックや、ＰＬＬブロックや、Ｉ／Ｏエレメントを有していてもよい。マルチプライヤ（乗算器）は、複数のデータの乗算を高速で行う機能を有する。ＲＡＭブロックは、メモリとして任意のデータを記憶する機能を有する。ＰＬＬブロックは、クロック信号をプログラマブルロジックデバイス１００内部の回路に供給する機能を有する。Ｉ／Ｏエレメントは、プログラマブルロジックデバイス１００と外部回路との信号の受け渡しを制御する機能を有する。
プログラマブルロジックデバイス１００の外部には、プログラマブルロジックデバイス１００を制御するためのコンフィギュレーションデータが保持されたメモリを有する（図示せず）。当該メモリは、フラッシュＲＯＭ等の不揮発性メモリで構成される。
図１（Ｂ）に示す論理ブロック１１０は、ルックアップテーブル１１１と、レジスタ１１２と、を有する。ルックアップテーブル１１１には、プログラマブルロジックデバイス１００の外部に設けられたメモリに保持されたコンフィギュレーションデータが予め入力されており、該データに応じた論理構成を実現できる。レジスタ１１２には、ルックアップテーブル１１１の出力信号と、クロック信号（ＣＬＫ）と、が入力され、ルックアップテーブル１１１の出力信号に対応する信号をクロック信号（ＣＬＫ）に同期して出力する。論理ブロック１１０は、ルックアップテーブル１１１の出力信号またはレジスタ１１２の出力信号を選択するマルチプレクサ等を有していてもよい。更に、別のルックアップテーブルや別のレジスタを有していてもよい。
スイッチブロック１２０には、プログラマブルロジックデバイス１００の外部に設けられたメモリに記憶されたコンフィギュレーションデータが予め入力されており、該データに応じた論理ブロック１１０同士の電気的接続関係や、論理ブロック１１０と、その他の回路（例えば、マルチプライヤ（乗算器）や、ＲＡＭブロックや、ＰＬＬブロックや、Ｉ／Ｏエレメント等）との電気的接続関係が設定される。コンフィギュレーションデータを、各論理ブロック１１０及びその他の回路へ転送するなどの処理は、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの演算処理装置によって行ってもよい。
図１（Ｂ）に示した論理ブロック１１０の構成において、レジスタ１１２を省略することもできる。レジスタ１１２を省略した論理ブロック１１０では、ルックアップテーブル１１１の出力を、論理ブロック１１０の出力とすることができる。
なお、複数の論理ブロック１１０は、全て同じ構成である必要はなく、異なる種類の論理ブロック１１０を配置してもよい。例えば、図１（Ａ）に示すプログラマブルロジックデバイス１００の構成において、レジスタ１１２を有する論理ブロック１１０と、レジスタ１１２を省略した論理ブロック１１０の両方が混在していてもよい。
プログラマブルロジックデバイス１００では、外部のメモリから、コンフィギュレーションデータを各論理ブロック１１０が有するルックアップテーブル１１１のメモリに転送し、メモリに保持されたコンフィギュレーションデータによって、論理ブロック１１０の機能が設定される。また、ルックアップテーブルのメモリに保持されたコンフィギュレーションデータを書き換えることにより、各論理ブロック１１０の機能を適宜変更することができる。なお、各論理ブロック１１０の接続関係も、コンフィギュレーションデータによって適宜変更することができる。
図２に、論理ブロック１１０が有するルックアップテーブル１１１の一形態を示す。
図２に示すルックアップテーブル１１１は、４入力１出力のルックアップテーブルであり、メモリ１１３及び複数のマルチプレクサＭＵＸを有する。
ルックアップテーブル１１１において、メモリ１１３は、複数のメモリ素子１３ａ〜１３ｐを有する。
ルックアップテーブル１１１において、複数のマルチプレクサＭＵＸは、それぞれ２入力のマルチプレクサであり、バイナリツリー状に多段に接続されている。最下位の段の全てのマルチプレクサＭＵＸの各入力端子には、それぞれメモリ素子１３ａ〜１３ｐの出力端子が電気的に接続されている。メモリ素子１３ａ〜１３ｐには、外部のメモリから転送されたコンフィギュレーションデータが保持され、該データに応じた信号がマルチプレクサＭＵＸの入力端子に入力される。また、各段のマルチプレクサの出力は、入力端子ａ〜ｄに入力されるコンフィギュレーションデータによって制御される。そして、最上位のマルチプレクサＭＵＸから、出力信号が出力される。
図３に、メモリ１１３が有するメモリ素子１３の一形態について示す。
図３に示すメモリ素子１３は、第１のトランジスタ１０１、第２のトランジスタ１０２、第３のトランジスタ１０３、及び容量素子１０４を有する。
第１のトランジスタ１０１のゲートは、端子Ａと接続され、ソース又はドレインの一方は、容量素子１０４の一対の電極のうちの一方、第２のトランジスタ１０２のゲート、及び第３のトランジスタ１０３のゲートと接続されている。ここで、第１のトランジスタ１０１のソース又はドレインの一方と、容量素子１０４の一対の電極のうちの一方と、が接続されたノードをノードＮと呼ぶ。また、第１のトランジスタ１０１のソース又はドレインの他方は、第１の配線と接続され、容量素子１０４の一対の電極のうちの他方は、第２の配線と接続されている。また、第１の配線は、端子Ｂと接続され、第２の配線は、端子Ｃと接続されている。
第３のトランジスタ１０３のドレインは、第２のトランジスタ１０２のドレインと、出力端子ＯＵＴとに接続され、ソースには、入力端子ＩＮから電位が供給され、第２のトランジスタ１０２のソースには、入力端子ＩＮＢから電位が供給される。入力端子ＩＮＢには、入力端子ＩＮに供給される電位と相補的な電位が供給される。
第１のトランジスタ１０１は、オフ電流の低いトランジスタで構成される。オフ電流の低いトランジスタは、例えば、シリコンのバンドギャップ（１．１ｅＶ）よりも広いバンドギャップを有する半導体膜にチャネルが形成されるトランジスタであることが好ましい。シリコンよりも広いバンドギャップを有する半導体としては、例えば、酸化ガリウムなどの酸化物半導体、窒化ガリウムなどの窒化物半導体、炭化シリコン、ガリウムヒ素等が挙げられる。本実施の形態では、第１のトランジスタ１０１に用いる半導体膜として、酸化物半導体を用いる。
第１のトランジスタ１０１に用いる酸化物半導体は、電子供与体（ドナー）となる水または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより、高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。高純度化された酸化物半導体は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく小さいという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３．０ｅＶ以上である。水または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより、高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を著しく小さくすることができる。
具体的に、高純度化された酸化物半導体膜を用いたトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソースとドレイン間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定した。その結果、トランジスタのソースとドレイン間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流密度が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、シリコンを用いたトランジスタに比べてオフ電流が著しく小さいといえる。
したがって、第１のトランジスタ１０１として、チャネルが酸化物半導体膜に形成されるトランジスタを用いることにより、第１のトランジスタ１０１のソース又はドレインの一方と、容量素子１０４の一対の電極のうちの一方とが接続されたノードＮの電位が一定に保たれた後、第１のトランジスタ１０１をオフ状態としても、第１のトランジスタ１０１を介してリークする電荷量を、著しく小さく抑えることができる。
第２のトランジスタ１０２及び第３のトランジスタ１０３は、例えば、シリコンなどの半導体にチャネルが形成される。また、第２のトランジスタ１０２はｎ型トランジスタ、第３のトランジスタ１０３はｐ型トランジスタであり、第２のトランジスタ１０２及び第３のトランジスタ１０３によってインバータが構成される。よって、ノードＮに保持された電位は、インバータを介することで、反転して出力される。
ここで、メモリ素子１３において、例えば、出力端子ＯＵＴの電位が＋１Ｖのときは、メモリ素子１３にデータ”１”が記憶されていたとし、０Ｖのときは、メモリ素子１３にデータ”０”が記憶されていたとする。メモリ素子１３において、データ”０”が記憶されている場合には、第３のトランジスタ１０３のゲートの電位と、第２のトランジスタ１０２のソースの電位（この場合は０Ｖ）との差の最大値を、第３のトランジスタ１０３のソースの電位（この場合は＋１Ｖ）と、第２のトランジスタ１０２のソースの電位との差のよりも高くする。好ましくは、１０％乃至１００％高くする（この場合は、＋１．１Ｖ乃至＋２．０Ｖとする）。このように、第３のトランジスタ１０３のゲートの電位を、ソースやドレインの電位よりも高くすることにより、第３のトランジスタ１０３のオフ電流を低減することができる。
なお、第３のトランジスタ１０３のゲートの電位がソースの電位より高くなることによるラッチアップを避けるためには、第２のトランジスタ１０２または第３のトランジスタ１０３のいずれか一方または双方を薄膜トランジスタとし、第２のトランジスタ１０２と第３のトランジスタ１０３のチャネルが絶縁体で分離される構成としてもよい。
第３のトランジスタ１０３のゲートの電位（ノードＮの電位）を上記の値とするためには、例えば、容量結合による電位の上昇効果を用いることができる。上記の例では、第１のトランジスタ１０１のソース又はドレインの一方は、容量素子１０４の一対の電極のうちの一方と、第２のトランジスタ１０２のゲートと、第３のトランジスタ１０３のゲートとに接続されており、容量素子１０４の一対の電極のうちの他方は、端子Ｃに接続されている。ここでは、容量素子１０４の容量は、ノードＮの容量（第２のトランジスタ１０２ゲート容量と、第３のトランジスタ１０３のゲート容量と、を含む）と等しいものとする。
以下、メモリ素子１３へデータを書き込む方法について図４を参照して説明する。本実施の形態では、第１のトランジスタ１０１のしきい値電圧を＋１Ｖとし、第２のトランジスタ１０２のしきい値電圧を＋０．５Ｖとし、第３のトランジスタ１０３のしきい値電圧を−０．５Ｖとして説明する。なお、図４において、第２のトランジスタ１０２及び第３のトランジスタ１０３は図示していない。
最初に、端子Ｂ（第１の配線）の電位を＋１Ｖ又は０Ｖとし、端子Ｃ（第２の配線）の電位をその相補的な電位、例えば０Ｖ又は＋１Ｖとする。そして、端子Ａの電位を＋２Ｖとして、第１のトランジスタ１０１をオン状態として、ノードＮの電位を＋１Ｖ又は０Ｖとする（図４（Ａ）参照）。なお、相補的な電位は上記に限られない。一般的には、端子Ｂの取りうる電位と、端子Ｃの取りうる電位がそれぞれ２種類あるとすれば、端子Ｂが高いほうの電位であれば、端子Ｃの電位を低いほうの電位とするように決定する、あるいは、その逆に、端子Ｂが低いほうの電位であれば、端子Ｃの電位を高いほうの電位とするように決定すればよい。
その後、端子Ａの電位を０Ｖとして、第１のトランジスタ１０１をオフ状態とする。さらに、端子Ｃの電位を＋１Ｖとすると、容量結合により、ノードＮの電位は、＋１．５Ｖ又は０Ｖとなる（図４（Ｂ）参照）。
以上で、メモリ素子１３のデータの書き込みが終了する。なお、端子Ｃの電位は、＋１Ｖを維持する。第１のトランジスタ１０１は、オフ電流が小さいので、ノードＮの電位を、必要とする期間（例えば、１０ミリ秒乃至１０年）にわたって保持することができる。なお、電位が初期の値と大きく異なる懸念があれば、適切な期間で上記の操作を繰り返してもよい。
このとき、ノードＮの電位により、第２のトランジスタ１０２と、第３のトランジスタ１０３の状態が異なる。例えば、ノードＮの電位が０Ｖの時は、第３のトランジスタ１０３がオン状態となり、出力端子ＯＵＴの電位は＋１Ｖとなる（すなわち、データ”１”が記憶されている）。なお、第２のトランジスタ１０２はオフ状態となるが、完全に絶縁されているわけではなく、オフ抵抗に応じた電流が、ＩＮ（＋１Ｖ）からＩＮＢ（０Ｖ）に流れる。この電流は、通常のインバータの貫通電流と同程度である。
一方、ノードＮの電位が＋１．５Ｖのときは、第３のトランジスタ１０３がオフ状態となり、出力端子ＯＵＴの電位は０Ｖとなる（すなわち、データ”０”が記憶されている）。ノードＮの電位が＋１Ｖのときよりも、ノードＮの電位が高いので、その分、第２のトランジスタ１０２のオン抵抗は低くなる。なお、第３のトランジスタ１０３は、オフ状態となるが、ノードＮの電位が０Ｖのときの第２のトランジスタ１０２とは異なり、ソースとゲート間の電圧がより大きいため、５桁以上抵抗が高くなる。したがって、ＩＮ（＋１Ｖ）からＩＮＢ（０Ｖ）に流れる電流は、通常のインバータの貫通電流よりはるかに小さくなる。
すなわち、上記の例では、ノードＮに、データ”１”が記憶されている場合と比較すると、データ”０”が記憶されているときの待機時の消費電力が桁違いに小さくなる。
上記の例では、１つのメモリ素子に１つのインバータが使用されるので、公知のＳＲＡＭをメモリ素子として使用する場合と比較すると、貫通電流を半分にすることができる。しかも、ルックアップテーブル１１１に用いられるメモリ１１３に記憶されるデータは、全てがデータ”１”であることはなく、一定の比率で”０”が存在する。したがって、メモリ１１３にメモリ素子１３を使用した場合、メモリ１１３全体における貫通電流を、メモリ１１３にＳＲＡＭを使用した場合と比較して、半分未満とすることができる。
一般に、ルックアップテーブル１１１に用いられるメモリ１１３のデータには偏りがあり、概して、データ”１”の比率はデータ”０”の比率よりも小さい。これは通常のメモリでは見られない現象である。通常のメモリではこれらの比率はほぼ等しい。例えば、４入力１出力のルックアップテーブルに出現する論理関数を考慮すると、後述するように、ルックアップテーブルのメモリに記憶されるデータ”１”の比率は、２０％程度である。したがって、メモリ１１３にメモリ素子１３を使用した場合、メモリ１１３全体における貫通電流を、メモリ１１３にＳＲＡＭに使用した場合と比較して、１０％程度にまで低減することができる。
本実施の形態では、容量素子１０４の容量はノードＮの容量と等しいとしたため、ノードＮの電位を＋１．５Ｖとすることができたが、容量素子１０４の容量がノードＮの容量の半分以下であっても、十分な効果が得られる。例えば、容量素子１０４の容量がノードＮの容量の半分であれば、得られる電位は＋１．３３Ｖであり、３分の１であれば、＋１．２５Ｖであり、４分の１であれば、＋１．２Ｖである。ノードＮの電位が＋１．２Ｖであっても、第３のトランジスタ１０３のオフ抵抗を、＋１．０Ｖのときの１００倍とすることができる。このため、ノードＮの電位が＋１．２Ｖであっても、メモリ素子１３におけるインバータの貫通電流は十分に低減することができる。
また、上述の通り、ノードＮの電位は＋１．５Ｖとなり、＋１ＶのときよりもノードＮの電位が高くなるため、その分、第２のトランジスタ１０２のオン抵抗は半分となる。このため、第２のトランジスタ１０２のチャネル長を通常の２倍以上としてもよい。
このような構造のインバータでは、ノードＮの電位は、０Ｖである（データ”１”が記憶されている）とき、第２のトランジスタ１０２はオフ状態であるが、通常の２倍のチャネル長であるため、オフ抵抗は、通常の大きさの第２のトランジスタ１０２の２倍である。また、チャネル長が長いことにより、短チャネル効果が抑制される効果も加わり、第２のトランジスタ１０２のオフ抵抗は、さらに１桁以上高くなる。すなわち、データ”１”が記憶されている場合であっても、通常の大きさのトランジスタを用いる場合と比較すると、貫通電流を十分に低減することができる。
なお、上述のとおり、容量結合によってノードＮの電位を高めることができるのであるから、データを書き込む際の端子Ａの電位をより低くしてもよい。例えば、端子Ａの電位を＋１．８Ｖとすれば、第１のトランジスタのしきい値だけ低い電位、＋０．８ＶがノードＮに書き込まれるが、その後、容量結合によりノードＮの電位は＋１．２Ｖまで上昇させることができる。上述のとおりノードＮの電位は＋１．２Ｖであっても十分に貫通電流を低減できる。端子Ａの電位変動を２Ｖから１．８Ｖにまで低減することで、消費電力を約２０％低減できる。
本実施の形態に示すメモリ素子１３をメモリ１１３に用いることにより、メモリで消費される電力を、ＳＲＡＭを用いる場合と比較して低減することができる。よって、このようなメモリ１１３をルックアップテーブルに備えることで、ルックアップテーブルの消費電力を低減することができる。また、図１に示す論理ブロック１１０に、図２に示すルックアップテーブルを備えることで、プログラマブルロジックデバイス１００で消費される電力を低減することができる。
メモリ１１３に記憶されるデータ”１”を低減するために、ルックアップテーブルを、図５に示す構成としてもよい。
図５に示すルックアップテーブル１１１は、複数のマルチプレクサＭＵＸによって構成される多段のバイナリツリーの内部に、少なくとも１つのインバータを有する。図５では、最下位の段の一つ上の段の複数のマルチプレクサの一の出力端子にインバータが電気的に接続されている例について示すが、インバータが設けられる位置については限定されない。
図５に示すルックアップテーブル１１１の場合、メモリ１１３におけるメモリ素子１３ｍ〜１３ｐには、インバータを設けない場合の逆のデータが入力される。例えば、図２において、メモリ素子１３ａ〜１３ｐには、”０”“０”“０”“１”“０”“０”“０”“１”“０”“０”“０”“１”“１”“１”“１”“１”が記憶されているとする。この場合、メモリ１１３には、７つのビットにデータ”１”が記憶されることになる。
これに対し、図５に示すように、複数のマルチプレクサＭＵＸによって構成されるバイナリツリーの中に少なくとも１つのインバータを有する構成とすると、メモリ素子１３ａ〜１３ｐには、”０”“０”“０”“１”“０”“０”“０”“１”“０”“０”“０”“１”“０”“０”“０”“０”が記憶されることになる。そのため、メモリ１１３には、データ”１”が記憶されるのは３つのビットだけで済む。なお、この場合の真理値表自体は、図２に示すルックアップテーブルと同じである。
したがって、ルックアップテーブルを図５に示す構成とすることにより、インバータを設けない場合と比較して、データ”０”の比率をさらに高めることができるため、ルックアップテーブルで消費される電力をさらに低減することができる。
図６に、ルックアップテーブルの他の一形態を示す。
図６に示すルックアップテーブルでは、複数のマルチプレクサＭＵＸのうち、少なくとも一つのマルチプレクサＭＵＸの出力を二分し、一方をインバータＩＮＶで反転させている。そして、反転させた信号と、反転させない信号とのいずれか一方を、マルチプレクサＭＵＸで選択して、一つ上の段のマルチプレクサＭＵＸに入力するものである。インバータＩＮＶで反転された信号と、インバータＩＮＶで反転されていない信号とが入力されるマルチプレクサＭＵＸの出力は、メモリ１１３に追加されたビット（メモリ素子１３ｑ）のデータにより選択される。メモリ１１３に追加されたビット（メモリ素子１３ｑ）のデータは、他のコンフィギュレーションデータ（メモリ素子１３ａ〜１３ｐに記憶されるデータ等）と同様に、コンフィギュレーション時に書き込まれる。ここで、データが”１”であれば、インバータ出力を選択し、データが”０”であればインバータ出力でない方を選択する。
例えば、コンフィギュレーションデータとして”１”が非常に少ない場合は、図２に示すルックアップテーブルに対して、図５に示すルックアップテーブルでは、コンフィギュレーションデータの”１”の数が変わらないか、場合によってはかえって図５に示すルックアップテーブルのコンフィギュレーションデータの”１”が増加してしまうことがある。
これに対し、図６に示すルックアップテーブルでは、インバータＩＮＶを場合によって無効とすることにより、コンフィギュレーションデータの”１”の数を抑制することができる。なお、インバータＩＮＶを有効にすると、コンフィギュレーションデータの”１”の数が１つ増加することがあるので注意が必要である。
以下に、図６に示すルックアップテーブルの効果の一例を示す。
統計的には、ＬＵＴで使用される論理回路は非常に偏っている。特許文献２によると、ＦＰＧＡの４入力ＬＵＴの入力端子に使用される論理関数のうち、論理関数Ａ・Ｂ・Ｃ・Ｄ（Ａ、Ｂ、Ｃ、Ｄの４入力ＡＮＤ回路、”１”の比率は１／１６）が２７．２％であり、論理関数Ａ・Ｂ・（Ｃ＋Ｄ）（”１”の比率は３／１６）が１７．０％、論理関数Ａ・（Ｂ＋Ｃ＋Ｄ）（”１”の比率は７／１６）が１３．７％、論理関数Ａ・Ｂ＋Ｃ・Ｄ（”１”の比率は７／１６）が１２．８％、論理関数Ａ・（Ｂ＋Ｃ・Ｄ）（”１”の比率は５／１６）が１２．０％、論理関数Ａ・（Ｂ・Ｃ＋ｎｏｔＢ・Ｄ）（”１”の比率は３／１６）が５．６％、その他の論理関数が１１．７％である。なお、このデータはあくまでも統計的なものであり、設計される回路によっては、これらの数値から大きくずれることもある。
表１に論理関数Ａ・Ｂ・Ｃ・Ｄ、論理関数Ａ・Ｂ・（Ｃ＋Ｄ）、論理関数Ａ・（Ｂ＋Ｃ＋Ｄ）、論理関数Ａ・Ｂ＋Ｃ・Ｄ、論理関数Ａ・（Ｂ＋Ｃ・Ｄ）、論理関数Ａ・（Ｂ・Ｃ＋ｎｏｔＢ・Ｄ）の真理値表を示す。
Figure 0006124681
その他の論理関数における”１”の比率を正確に見積もることは難しいが、上位６つの論理関数の”１”の比率の平均と同じ（すなわち、２１％）とすれば、図２に示すＬＵＴでは、”１”の比率は約２４％である。
一方、図２に示すルックアップテーブル１１１では、１つのＬＵＴのデータの半分を反転して入力する方法では”１”の比率は約２７％となる。
これに対して、図６に示すルックアップテーブルでは、論理回路に応じて、１つのＬＵＴのデータの半分を反転させる、あるいは反転させないことが選択できるため、１５％未満まで”１”の比率を低下させることができる。
次に、図１とは異なるプログラマブルロジックデバイスの一例について、図７を参照して説明する。
図７には、複数の論理ブロック１１０Ａと、複数の論理ブロック１１０Ｂとが、マトリクス状に配置され、その間に複数のスイッチブロック１２０及び配線が設けられている。ここで、論理ブロック１１０Ａとして、図５に示すような内部にインバータＩＮＶを有するルックアップテーブルを用い、論理ブロック１１０Ｂとして、図２に示すような内部にインバータＩＮＶを有さないルックアップテーブルを用いるとする。
特許文献２によれば、４入力のＬＵＴでは、図５に示すルックアップテーブル１１１のように、複数のマルチプレクサＭＵＸによって構成されるバイナリツリーの内部にインバータＩＮＶを設けることにより、”１”の数の減る論理関数、Ａ・（Ｂ＋Ｃ＋Ｄ）、Ａ・Ｂ＋Ｃ・Ｄ、Ａ・（Ｂ＋Ｃ・Ｄ）の出現率は約３９％となる。その他の論理関数も同じ比率で存在するとすれば、内部にインバータＩＮＶを設けることにより、”１”の数の減る論理関数の出現率は約４４％となる。
したがって、論理関数Ａ・（Ｂ＋Ｃ＋Ｄ）、Ａ・Ｂ＋Ｃ・Ｄ、Ａ・（Ｂ＋Ｃ・Ｄ）には、論理ブロック１１０Ａを用い、その他の論理関数には論理ブロック１１０Ｂを用いることで、図６に示すルックアップテーブルを用いたのと同様の効果が得られる。なお、図７では、論理ブロック１１０Ａと、論理ブロック１１０Ｂの比率を等しくしているが、その他の比率であってもよい。また、１つの論理ブロック内に、複数のルックアップテーブルを有する場合には、図２に示すルックアップテーブルと、図５に示すルックアップテーブルの２種類を有していても、同様な効果が得られる。
本実施の形態に示すメモリ素子を、ルックアップテーブルが備えるメモリに用いることにより、メモリで消費される電力を低減することができる。これにより、ルックアップテーブルで消費される電力を低減することができる。
さらに、複数のマルチプレクサによって構成されるバイナリツリーの中に、少なくとも一つのインバータを設けることにより、メモリに保持されるコンフィギュレーションデータを最適化することができる。具体的には、メモリに保持されるコンフィギュレーションデータにおいて、”０”の比率を高めることができる。これにより、コンフィギュレーションデータの転送に伴う消費電力を低減することができる。また、コンフィギュレーションデータにおいて、”０”を連続させることができるため、”０”が連続しない場合と比較して、プログラマブルロジックデバイスで消費される電力を低減することができる。
本実施の形態に示すメモリ素子１３をメモリ１１３に用いることにより、メモリで消費される電力を、ＳＲＡＭを用いる場合と比較して低減することができる。よって、このようなメモリ１１３をルックアップテーブルに備えることで、ルックアップテーブルで消費される電力を低減することができる。また、図１及び図７に示す論理ブロックに、当該ルックアップテーブルを備えることで、プログラマブルロジックデバイス１００で消費される電力を低減することができる。
また、複数のマルチプレクサＭＵＸによって構成される多段のバイナリツリーの内部に、少なくとも１つのインバータを有することで、ルックアップテーブルが有するメモリに保持されるコンフィギュレーションデータにおいて、”０”の比率を高めることができる。これにより、さらにルックアップテーブルで消費される電力を低減することができる。また、図１及び図７に示す論理ブロックに、当該ルックアップテーブルを備えることで、プログラマブルロジックデバイス１００で消費される電力を低減することができる。
（実施の形態２）
本実施の形態では、半導体装置の作製方法について説明する。具体的には、先の実施の形態に示すメモリ素子１３の作製方法について、図８乃至図１４を参照して説明する。なお、図８乃至図１０は、メモリ素子の主要な配線、コンタクトプラグ等の構造物の位置と平面形状を表し、図１１乃至図１４は、メモリ素子の作製方法を示す断面図を表し、図８乃至図１０の折れ線Ａ−Ｂに沿った断面を模式的に示す。
まず、メモリ素子における第２のトランジスタ及び第３のトランジスタの作製方法について説明する。なお、本実施の形態に示す第２のトランジスタのチャネル長は、第３のトランジスタのチャネル長の２倍とする。
最初に、半導体材料を含む基板を用意する。半導体材料を含む基板としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板を適用することができる。なお、一般に、「ＳＯＩ基板」は、絶縁表面上にシリコンの半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の半導体層からなる構成の基板も含む。本実施の形態では、ｎ型の単結晶シリコン基板を用いる場合について説明する。
次に、基板に、ｐ型の導電性を付与する不純物を添加して、ｐウェル領域３０２を形成する。ここで、ｐ型の導電性を付与する不純物が添加されていない領域は、基板に設けられたｎウェル領域３０１として機能する（図８（Ａ）及び図１１（Ａ）参照）。ｐ型の導電性を付与する不純物として、例えば、硼素、アルミニウムなどを添加すればよい。
次に、基板に対して選択的にエッチング処理を行うことで、基板の一部を除去する。その後、基板に絶縁膜を形成し、該絶縁膜を選択的に除去することで、素子分離絶縁層３０３を形成する（図８（Ｂ）及び図１１（Ｂ）参照）。
絶縁膜は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、窒化酸化シリコンなどを用いて形成することができる。また、当該絶縁膜は、ＣＭＰなどの研磨処理やエッチング処理等を用いて、除去することができる。
次に、基板上に絶縁膜を形成し、該絶縁膜上に導電膜を形成する。その後、導電膜及び絶縁膜を選択的に除去することで、ゲート電極層３０５、ゲート絶縁層３０４を形成する。
絶縁膜は、ＣＶＤ法やスパッタリング法等により、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタルなどを用いて形成することができる。絶縁膜は、単層構造でも積層構造でもよい。他に、高密度プラズマ処理や、熱酸化処理によって、基板の表面を酸化または窒化することにより、絶縁膜を形成してもよい。
導電膜は、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。形成方法も特に限定されず、ＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等などの各種成膜方法を用いることができる。
次に、ゲート電極層３０５をマスクとして、ｎ型の導電性を付与する不純物を添加して、ｎ＋領域３０６ａ、３０６ｂ（ソース領域及びドレイン領域ともいう）、ｎ＋領域３０６ｃ、及びｐ型の導電性を付与する不純物を添加して、ｐ＋領域３０７ａ、ｐ＋領域３０７ｂ、３０７ｃ（ソース領域及びドレイン領域ともいう）を形成する。
ここで、ソース領域及びドレイン領域の外側に、ソース領域及びドレイン領域とは逆の導電型を付与する比較的濃度の高い不純物を添加することで、いわゆるハロー領域を形成してもよい。ハロー領域を設けることにより、短チャネル効果だけでなく、ラッチアップを抑制することもできる。
次に、ゲート電極層３０５等の上に絶縁膜を形成し、該絶縁膜に対して異方性の高いエッチング処理を行うことで、ゲート電極層３０５の側壁にサイドウォール絶縁層３０８を形成する（図８（Ｃ）及び図１１（Ｃ）参照）。
次に、上述の工程により形成された各構成を覆うように、絶縁膜３０９を形成する。その後、絶縁膜３０９に開口を形成し、当該開口を含む領域に導電膜を形成する。該導電膜に研磨またはエッチング処理を行うことで、コンタクトプラグ３１０ａ〜３１０ｇを形成する（図９（Ａ）及び図１２（Ａ）参照）。
次に、絶縁膜３０９やコンタクトプラグ３１０ａ〜３１０ｇ上に、導電膜を形成し、選択的にエッチング処理を行うことで、配線層３１１ａ〜３１１ｄを形成する（図９（Ｂ）及び図１２（Ｂ）参照）。
以上の工程で、ｎチャネル型のトランジスタ３３１及びｐチャネル型のトランジスタ３３２を形成することができる。トランジスタ３３１は、先の実施の形態におけるトランジスタ１０２に相当し、トランジスタ３３２は、先の実施の形態におけるトランジスタ１０３に相当する。
次に、絶縁膜３０９及び配線層３１１ａ〜３１１ｄ上に、絶縁膜３１２を形成する。その後、絶縁膜３１２に開口を形成し、当該開口を含む領域に導電膜を形成する。該導電膜に研磨またはエッチング処理を行うことで、コンタクトプラグ３１３を形成する（図９（Ｃ）及び図１３参照）。
次に、絶縁膜３１２上に導電膜を形成し、選択的にエッチング処理を行うことで、配線層３１４ａ、３１４ｂを形成する。ここで、配線層３１４ａは、容量素子の一対の電極のうち一方の電極として機能し、配線層３１４ｂは、トランジスタのゲート電極層として機能する（図１０（Ａ）及び図１３参照）。
配線層３１４ａ、３１４ｂは、スパッタリング法やＰＥＣＶＤ法により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いて形成することができる。また、配線層３１４ａ、３１４ｂとして、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
次に、配線層３１４ａ、３１４ｂ上に、絶縁膜を形成する。該絶縁膜に研磨またはエッチング処理を行うことで、埋め込み絶縁層３１５を形成する。
埋め込み絶縁層３１５は、ＣＶＤ法や、スパッタリング法により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウムなどの酸化物絶縁物、窒化シリコン、窒化酸化シリコン、窒化酸化アルミニウムなどの窒化物絶縁物、またはこれらの混合材料を用いて、単層構造または積層構造で形成することができる。
次に、配線層３１４ａ、３１４ｂ、埋め込み絶縁層３１５上に、ゲート絶縁膜３１６を形成する。
ゲート絶縁膜３１６は、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化窒化アルミニウム、酸化窒化シリコン、窒化酸化シリコン、または窒化シリコン等を用いて形成することができる。また、ゲート絶縁膜３１６として、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。また、ゲート絶縁膜３１６は、上記の材料を用いて、単層構造または積層構造で形成することができる。また、ゲート絶縁膜３１６の形成方法としては、スパッタリング法、ＭＢＥ法、プラズマＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等が挙げられる。
なお、後に形成される半導体膜として、酸化物半導体を用いる場合、水素や水、アルカリ金属元素、アルカリ土類金属元素、銅などの金属元素、その他、酸化物半導体を構成する原子ではない元素は、不純物となりうる。酸化物半導体に水素や水が含まれることで、キャリアが生成されてしまい、トランジスタのしきい値電圧の変動など電気的特性が劣化する。また、酸化物半導体に酸素欠損が存在することによっても、キャリアが生成されてしまい、トランジスタの電気的特性の劣化を招く。したがって、以下の工程において、酸化物半導体に水素や水などの不純物が含まれることを抑制し、酸化物半導体に形成される酸素欠損を低減することが望ましい。
次に、ゲート絶縁膜３１６等に対して、加熱処理を行ってもよい。例えば、ＧＲＴＡ装置により、６５０℃、１分〜１０分間、加熱処理を行う。または、電気炉により、３５０℃以上５００℃以下、３０分〜１時間、加熱処理を行う。加熱処理を行うことにより、ゲート絶縁膜３１６に含まれる水や水素を除去することができる。このような水や水素を除去するための加熱処理を、脱水化または脱水素化処理とも呼ぶ。
次に、ゲート絶縁膜３１６に対して、酸素を添加する処理（酸素添加処理や、酸素注入処理ともいう）を行ってもよい。酸素添加処理を行うことによって、酸素過剰領域を有するゲート絶縁膜３１６が形成される。
酸素には、少なくとも、酸素ラジカル、オゾン、酸素原子、酸素イオン（分子イオン、クラスタイオンを含む）のいずれかが含まれている。脱水化または脱水素化処理を行ったゲート絶縁膜３１６に酸素添加処理を行うことにより、先の加熱処理（脱水化または脱水素化処理）によって脱離することがある酸素を補填するとともに、酸素過剰領域を形成することができる。
ゲート絶縁膜３１６への酸素の添加方法は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理等を用いることができる。なお、イオン注入法として、ガスクラスタイオンビームを用いてもよい。また、酸素の添加は、基板の全面を一度に処理しても良く、例えば、線状のイオンビームを用いてもよい。線状のイオンビームを用いる場合には、基板またはイオンビームを移動（スキャン）させることで、ゲート絶縁膜３１６全面に酸素を添加させることができる。また、プラズマ処理として、アッシング処理を用いてもよい。
酸素を添加するためのガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ２ガス、Ｎ２Ｏガス、ＣＯ２ガス、ＣＯガス、ＮＯ２ガス等を用いることができる。なお、Ｏを含有するガスに、希ガス（例えば、Ａｒ）を含有させてもよい。
例えば、イオン注入法で酸素の添加を行う場合、酸素のドーズ量は、１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とするのが好ましく、酸素添加処理後のゲート絶縁膜３１６中の酸素の含有量は、ゲート絶縁膜３１６の化学量論的組成を超える程度とするのが好ましい。なお、このような化学量論的組成よりも酸素を過剰に含む領域は、ゲート絶縁膜３１６の一部に存在していればよい。なお、酸素の注入深さは、注入条件により適宜制御すればよい。
酸素の供給源となる酸素を過剰に含むゲート絶縁膜３１６を、後に形成される酸化物半導体膜と接して設けることによって、さらに後に行う加熱処理により、ゲート絶縁膜３１６から酸素が脱離し、酸化物半導体膜へ酸素を供給することができる。これにより、酸化物半導体膜中の酸素欠損を低減することができる。
次に、ゲート絶縁膜３１６に、選択的にエッチング処理を行うことにより、ゲート絶縁膜３１６に開口３１７を形成する。
次に、ゲート絶縁膜３１６上に、酸化物半導体膜を形成し、選択的にエッチング処理を行うことで、酸化物半導体膜を形成する（図１０（Ｂ）参照）。このとき、ゲート絶縁膜３１６に形成された開口３１７を介して、配線層３１４ａと酸化物半導体膜とが接する。
酸化物半導体膜は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＬＰＣＶＤ法、ＰＥＣＶＤ法、ミストＣＶＤ法等のＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。また、酸化物半導体膜の膜厚は、１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とすることが好ましい。
酸化物半導体膜に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を含む。特に、インジウムと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、インジウムまたは／および亜鉛に加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のいずれか一種または複数種を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
例えば、酸化物半導体として、三元系の金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系の金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折像が観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されていてもよい。
また、ＣＡＡＣ−ＯＳ膜のように結晶を有する酸化物半導体膜では、よりバルク内欠陥を低減することができ、形成面の平坦性を高めればアモルファス状態の酸化物半導体以上のキャリア移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体膜を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、本明細書などにおいて平均面粗さ（Ｒａ）とは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを、曲面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値で表現される。
酸化物半導体膜の形成面の平坦性を高めるために、ゲート絶縁膜３１６に平坦化処理を行うことが好ましい。平坦化処理としては、研磨処理、ドライエッチング処理、プラズマ処理を用いることができる。平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は、複数回行ってもよく、これらを組み合わせてもよい。また、組み合わせる場合、工程順も特に限定されず、ゲート絶縁膜３１６表面の凹凸状態に合わせて適宜設定すればよい。
また、酸化物半導体膜の形成後に酸素添加処理を行ってもよい。酸化物半導体膜への酸素添加処理は、ゲート絶縁膜３１６に酸素添加処理を行う場合と同様に行うことができる。酸化物半導体膜の形成後に酸素を添加することで、酸化物半導体内の酸素欠損を低減することができる。
なお、図１０（Ｂ）及び図１３では単層構造の酸化物半導体膜を形成している場合について示すが、積層構造の酸化物半導体膜を形成してもよい。例えば、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に三元系金属酸化物を用い、第２の酸化物半導体膜に二元系の金属酸化物を用いてもよい。また、例えば、第１の酸化物半導体膜と第２の酸化物半導体膜を、どちらも三元系の金属酸化物としてもよい。
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、配線層３１４ｂに近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。また配線層３１４ｂから遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を有する。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を有する。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。
また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体膜の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
一方で、非晶質酸化物半導体は水素などの不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体膜は、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。
また、酸化物半導体膜を３層以上の積層構造とし、複数層の結晶性を有する酸化物半導体膜で非晶質酸化物半導体膜を挟む構造としてもよい。また、結晶性を有する酸化物半導体膜と非晶質酸化物半導体膜を交互に積層する構造としてもよい。
また、酸化物半導体膜を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。
また、酸化物半導体膜を複数層の積層構造とし、各酸化物半導体膜の形成後に酸素添加処理を行ってもよい。酸化物半導体膜への酸素添加処理は、ゲート絶縁膜３１６に酸素添加処理を行う場合と同様に行うことができる。各酸化物半導体膜の形成毎に酸素を添加することで、酸化物半導体内の酸素欠損を低減する効果を高めることができる。
また、酸化物半導体膜に含まれる水素または水は、できる限り除去されていることが好ましい。水素濃度が高いと、酸化物半導体に含まれる元素と水素の結合により、キャリアである電子が生じてしまうことがあるためである。
したがって、酸化物半導体膜の成膜工程において、酸化物半導体膜に不純物がなるべく含まれないようにするために、酸化物半導体膜の成膜の前処理として、スパッタリング装置の予備加熱室で、ゲート絶縁膜３１６が形成された基板を予備加熱し、ゲート絶縁膜３１６中の水素または水を除去し、排気することが好ましい。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、チタンサブリメーションポンプ、イオンポンプなどを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。特に、クライオポンプまたはコールドトラップを用いることで、例えば、残留水分が効率よく排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
また、酸化物半導体膜は、成膜時に酸素が多く含まれるような条件（例えば、酸素が３０％〜１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素が過剰に含まれる）領域を含む膜とすることが好ましい。
酸化物半導体膜を成膜する際に用いるガスは、不純物が除去された高純度ガスを用いることが好ましい。
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ不純物の少ないガスを用い、酸化物半導体ターゲットを用いて、温度を１３０℃以上７００℃以下として、基板上に酸化物半導体膜を成膜する。予備加熱室に設ける排気手段として、クライオポンプまたはコールドトラップを用いることで、例えば、残留水分が効率よく排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
ここで、酸化物半導体膜に含まれる水や水素を除去するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。加熱処理は減圧下、酸素雰囲気下または窒素雰囲気下などで行うことができる。なお、酸素雰囲気は、広く酸化性ガス雰囲気と言い換えることができる。例えば、酸化性ガスである酸素、一酸化二窒素およびオゾン、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザ分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を含む雰囲気であってもよい。
本実施の形態では、加熱処理装置の一つである電気炉を用いて、酸化物半導体膜に対して窒素雰囲気下４５０℃において１時間、さらに窒素および酸素雰囲気下４５０℃において１時間の加熱処理を行う。
なお、加熱処理は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＬＲＴＡ装置、ＧＲＴＡ装置等のＲＴＡ装置を用いることができる。例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
なお、加熱処理においては、窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に用いるガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、減圧下、不活性雰囲気下で酸化物半導体膜を加熱した後、酸素雰囲気下で加熱しても構わない。減圧下、不活性雰囲気下による加熱処理によって、酸化物半導体膜中の不純物を排除するとともに酸素欠損が生じる場合、後に行う酸素雰囲気下の加熱処理によって酸化物半導体膜の酸素欠損を低減することができる。
なお、脱水化または脱水素化のための加熱処理は、酸化物半導体膜を島状に加工する前、または島上に加工した後に行えばよい。脱水化または脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。また、酸化物半導体膜に加熱処理を行うことにより、酸化物半導体膜の結晶性を高めることができる。
脱水化または脱水素化のための加熱処理を、酸化物半導体膜が島状に加工される前、つまり、酸化物半導体膜がゲート絶縁膜３１６を覆った状態で行うと、ゲート絶縁膜３１６に含まれる酸素が加熱処理によって外部に放出されてしまうことを防止できる。
フォトリソグラフィ工程により、酸化物半導体膜上にレジストマスクを形成し、酸化物半導体膜に選択的にエッチング処理を行って、島状の酸化物半導体層３１８を形成する。島状の酸化物半導体層３１８は、ゲート絶縁膜３１６に形成された開口３１７を介して、配線層３１４ａと接している。
酸化物半導体膜のエッチング処理は、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸をまぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法によるドライエッチングによってエッチング加工してもよい。なお、酸化物半導体膜のエッチング処理の際、ゲート絶縁膜３１６が過剰にエッチングされないよう、十分にエッチング比のある条件で行うことが好ましい。
次に、ゲート絶縁膜３１６、酸化物半導体層３１８上に、導電膜を形成し、選択的にエッチング処理を行うことで、導電層３１９ａ〜３１９ｃを形成する（図１０（Ｃ）及び図１３参照）。ここで、導電層３１９ａは、容量素子の一対の電極のうち他方の電極として機能し、導電層３１９ｂ及び導電層３１９ｃはそれぞれ、トランジスタのソース電極層及びドレイン電極層として機能する。
導電層は、スパッタリング法やＰＥＣＶＤ法により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、導電層は、窒化タングステン、窒化タンタル、窒化チタン、窒化モリブデン等の窒化金属材料を用いて形成することもできる。また、導電層は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウムスズ酸化物などの導電性材料を適用することもできる。また、上記導電材料と、上記金属材料の積層構造とすることもできる。
導電層３１９ａ〜３１９ｃの形成により露出した酸化物半導体膜の表面には、導電層３１９ａ〜３１９ｃを構成する元素や、処理室内に存在する元素、エッチングに用いたエッチングガスを構成する元素が不純物として付着する場合がある。不純物が付着すると、トランジスタのオフ電流の増加、またはトランジスタの電気的特性の劣化がもたらされやすい。また、酸化物半導体層３１８に寄生チャネルが生じやすくなり、電気的に分離されるべき電極が酸化物半導体層３１８を介して電気的に接続されやすくなる。
そこで、導電層３１９ａ〜３１９ｃを形成するためのエッチング処理が終了した後、酸化物半導体層３１８の表面や側面に付着した不純物を除去するための洗浄処理（不純物除去処理）を行ってもよい。
不純物除去処理は、プラズマ処理または溶液による処理によって行うことができる。プラズマ処理としては、酸素プラズマ処理または一酸化に窒素プラズマ処理などを用いることができる。また、プラズマ処理として希ガス（代表的にはアルゴン）を用いてもよい。
また、溶液による洗浄処理としては、ＴＭＡＨ溶液などのアルカリ性の溶液、水、希フッ化水素酸などの酸性の溶液を用いて行うことができる。例えば、希フッ化水素酸を用いる場合、５０ｗｔ％フッ化水素酸を、水で１／１０５乃至１／１０２程度、好ましくは１／１０５乃至１／１０３程度に希釈した希フッ化水素酸を使用する。すなわち、濃度が５×１０−４重量％乃至０．５重量％の希フッ化水素酸、好ましくは５×１０−４重量％乃至５×１０−２重量％の希フッ化水素酸を洗浄処理に用いることが望ましい。洗浄処理により、露出した酸化物半導体層３１８の表面に付着した上記不純物を除去することができる。
また、希フッ化水素酸溶液を用いて不純物除去処理を行うと、露出した酸化物半導体層３１８の表面をエッチングすることができる。すなわち、露出した酸化物半導体層３１８の表面に付着した不純物や、酸化物半導体層３１８内の表面近傍に混入した不純物を、酸化物半導体膜の一部と共に除去される。
不純物除去処理を行うことで、ＳＩＭＳを用いた分析により得られる濃度ピークにおいて、酸化物半導体膜表面における塩素濃度を１×１０１９／ｃｍ３以下（好ましくは５×１０１８／ｃｍ３以下、さらに好ましくは１×１０１８／ｃｍ３以下）とすることができる。また、ホウ素濃度を１×１０１９／ｃｍ３以下（好ましくは５×１０１８／ｃｍ３以下、さらに好ましくは１×１０１８／ｃｍ３以下）とすることができる。また、アルミニウム濃度を１×１０１９／ｃｍ３以下（好ましくは５×１０１８／ｃｍ３以下、さらに好ましくは１×１０１８／ｃｍ３以下）とすることができる。
次に、上述の工程により形成された各構成を覆うように、絶縁膜３２０を形成する。絶縁膜３２０は、層間絶縁膜（保護絶縁膜、平坦化絶縁膜）として機能する。
絶縁膜３２０は、ＣＶＤ法やスパッタリング法により、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化窒化アルミニウム、酸化窒化シリコン、窒化酸化シリコン、または窒化シリコン等を用いて形成することができる。絶縁膜３２０は、単層構造または積層構造で形成することができる。絶縁膜３２０の形成後、加熱処理を行ってもよく、例えば、窒素雰囲気下３００℃で、１時間加熱処理を行う。
また、絶縁膜３２０の形成後に、絶縁膜３２０を介して酸化物半導体層３１８に酸素添加処理を行ってもよい。酸化物半導体層３１８への酸素添加処理は、ゲート絶縁膜３１６に酸素添加処理を行う場合と同様に行うことができる。
最後に、絶縁膜３２０上に導電膜を形成し、選択的にエッチング処理を行うことで、導電層３２１を形成する。ここで、導電層３２１は、トランジスタのゲート電極層（バックゲート）として機能する。
以上の工程で、トランジスタ３３３及び容量素子３３４を形成することができる。トランジスタ３３３は、先の実施の形態におけるトランジスタ１０１に相当し、容量素子３３４は、先の実施の形態における容量素子１０４に相当する。
次に、平坦化絶縁膜として機能する絶縁膜３２２を形成することにより、トランジスタ３３３及び容量素子３３４起因の表面凹凸を低減することができる（図１４参照）。平坦化絶縁膜としては、ポリイミド樹脂、アクリル樹脂、ベンゾシクロブテン樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。例えば、平坦化絶縁膜として、膜厚１．５μｍのアクリル樹脂膜を形成すればよい。アクリル樹脂膜は塗布法による塗布後、焼成（例えば窒素雰囲気下２５０℃１時間）して形成することができる。
また、酸化物半導体層３１８より下層に位置する下地膜や、上層に位置する保護絶縁膜や、ゲート絶縁膜は、アルカリ金属や、水素及び酸素に対するバリア性が高い材料を用いることが好ましい。例えば、バリア性の高い絶縁膜として、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。下地膜および保護絶縁膜をバリア性の高い絶縁膜の単層もしくは積層、またはバリア性の高い絶縁膜と、バリア性の低い絶縁膜との積層としてもよい。例えば、ゲート絶縁膜３１６を積層とする場合、酸化物半導体層３１８と接する側の絶縁膜を、酸素が脱離する絶縁膜とし、配線層３１４ｂ側の絶縁膜を、バリア性が高い絶縁膜とするとよい。また、絶縁膜３２０を積層とする場合も同様に、酸化物半導体層３１８と接する側の絶縁膜を、酸素が脱離する絶縁膜とし、導電層３２１側の絶縁膜を、バリア性が高い絶縁膜とするとよい。
酸化物半導体層３１８を、バリア性の高い絶縁膜で覆うことにより、外部からの不純物の到達を防止するとともに、酸化物半導体層３１８中から酸素が脱離することを防止することができる。また、酸化物半導体層３１８と接する絶縁膜として、酸素が脱離する絶縁膜を設け、酸化物半導体層３１８及び酸素が脱離する絶縁膜を包むようにバリア性の高い絶縁膜を設けることで、酸素が脱離する絶縁膜から脱離した酸素が外方拡散されることを防止することができ、効率よく酸化物半導体層３１８に酸素を供給することができる。これにより、トランジスタ３３３のしきい値電圧が変動することを抑制できるため、トランジスタ３３３の信頼性を向上させることができる。
本実施の形態では、ｎチャネル型のトランジスタ３３１のチャネル長を、ｐチャネル型のトランジスタ３３２のチャネル長の２倍としている。そのため、ｎチャネル型のトランジスタ３３１のゲート電極層３０５上に、トランジスタ３３１及びトランジスタ３３２の上層に形成されるトランジスタ３３３へのコンタクトを形成することができる。
本発明の一態様に係るメモリ素子の作製方法によれば、トランジスタ３３１及びトランジスタ３３２上に、トランジスタ３３３及び容量素子３３４を形成することができるため、メモリ素子の占有面積を縮小することができる。また、図１４には図示していないが、絶縁膜３２２上に、さらに配線層や、酸化物半導体を用いたトランジスタを積層することができる。また、ルックアップテーブルを構成する複数のマルチプレクサは、トランジスタ３３１及びトランジスタ３３２と同じ層に形成することができる。
図１５に、メモリ素子１３の他の一形態を示す。
図１５（Ａ）には、メモリ素子１３を構成するトランジスタ４３３及び容量素子４３４の平面図を示し、図１５（Ｂ）には、図１５（Ａ）に示す一点鎖線Ｃ−Ｄの断面図を示す。なお、図１５において、トランジスタ３３１及びトランジスタ３３２、コンタクトプラグ３１３等の構成については、先に示す構成と同様であるため、省略して記載している。
絶縁膜３１２に設けられた開口には、コンタクトプラグ３１３が設けられており、絶縁膜３１２上には、配線層４１４ａ及び配線層４１４ｂが設けられている。配線層４１４ａは、容量素子の一対の電極のうちの一方として機能し、配線層４１４ｂはゲート電極層として機能する。配線層４１４ａ及び配線層４１４ｂを埋め込むように、埋め込み絶縁層４１５が設けられている。なお、配線層４１４ａ、４１４ｂ、及び埋め込み絶縁層４１５の形成方法については、図１０（Ａ）及び図１３に示す配線層３１４ａ、３１４ｂ、埋め込み絶縁層３１５等の記載を参酌できる。
配線層４１４ａ、配線層４１４ｂ、及び埋め込み絶縁層４１５上に、島状のゲート絶縁層４１６及び酸化物半導体層４１８が設けられている。島状のゲート絶縁層４１６及び酸化物半導体層４１８は、ゲート絶縁膜及び酸化物半導体膜を成膜した後、酸化物半導体膜及びゲート絶縁膜に選択的にエッチングを行うことにより形成することができる。また、ゲート絶縁膜及び酸化物半導体膜を選択的にエッチングすることにより、配線層４１４ａ、及び埋め込み絶縁層４１５の一部が露出する。なお、ゲート絶縁層４１６及び酸化物半導体層４１８の形成方法については、図１０（Ｂ）及び図１３に示すゲート絶縁膜３１６及び酸化物半導体層３１８の記載を参酌できる。
酸化物半導体層４１８上には、導電層４１９ａ及び導電層４１９ｂが設けられている。導電層４１９ａは、配線層４１４ａと接するように設けられている。導電層４１９ａ及び導電層４１９ｂは、ソース電極層及びドレイン電極層として機能する。
導電層４１９ａ及び導電層４１９ｂの形成は、まず、酸化物半導体層４１８等を覆うように導電膜を形成し、該導電膜上にレジストマスクを形成し、選択的にエッチングを行う。その後、レジストマスクにアッシング処理を行い、レジストマスクを縮小させる。その後、縮小されたレジストマスクを用いて、さらに導電膜にエッチングを行うことで、導電層４１９ａ、４１９ｂの側面において、下側部分が上側部分より張り出した形状とすることができる。例えば、図１５（Ｂ）に示すＣ−Ｄ断面（トランジスタのチャネル長方向）の場合、幅の狭い上側部分と、当該上側部分よりも幅の広い下側部分とを備える２段構造を有する導電層４１９ａ、４１９ｂを形成することができる。
導電層４１９ａ及び導電層４１９ｂを上記の構造とすることにより、酸化物半導体層４１８、導電層４１９ａ、及び導電層４１９ｂ上に形成される絶縁膜のカバレッジを良好にすることができる。なお、導電層４１９ａ、４１９ｂを形成するための導電膜の形成方法については、図１０（Ｃ）及び図１３に示す導電層３１９ａ、３１９ｂを形成するための導電膜の記載を参酌できる。
酸化物半導体層４１８、導電層４１９ａ、及び導電層４１９ｂ上に、絶縁膜４２０が設けられている。絶縁膜４２０は、図１４に示す絶縁膜３２０の記載を参酌できる。
絶縁膜４２０上には、導電層４２１が設けられている。導電層４２１は、容量素子４３４の一対の電極のうちの他方として機能する。
以上の工程により、トランジスタ４３３及び容量素子４３４を形成することができる。
なお、図１５において、絶縁膜４２０上に、さらに導電層（バックゲート）を設ける構成としてもよい。その場合は、導電層４２１を形成する工程と同時にバックゲートとして機能する導電層を形成することができる。また、導電層４１９ａ、４１９ｂは、その側面において、下側部分が上側部分より張り出した形状であり、絶縁膜４２０がカバレッジよく形成されているため、バックゲートとして機能する導電層もカバレッジよく形成することができる。
本発明の一態様に係るメモリ素子の作製方法によれば、トランジスタ３３１及びトランジスタ３３２上に、トランジスタ４３３及び容量素子４３４を形成することができるため、メモリ素子の占有面積を縮小することができる。また、図１５には図示していないが、トランジスタ４３３及び容量素子４３４上に、さらに配線層や、酸化物半導体を用いたトランジスタを積層することができる。また、ルックアップテーブルを構成する複数のマルチプレクサは、トランジスタ３３１及びトランジスタ３３２と同じ層に形成することができる。
１３ メモリ素子
１３ａ メモリ素子
１３ｍ メモリ素子
１３ｐ メモリ素子
１３ｑ メモリ素子
１００ プログラマブルロジックデバイス
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ 容量素子
１１０ 論理ブロック
１１０Ａ 論理ブロック
１１０Ｂ 論理ブロック
１１１ ルックアップテーブル
１１２ レジスタ
１１３ メモリ
１２０ スイッチブロック
３０１ ｎウェル領域
３０２ ｐウェル領域
３０３ 素子分離絶縁層
３０４ ゲート絶縁層
３０５ ゲート電極層
３０６ａ ｎ＋領域
３０６ｂ ｎ＋領域
３０６ｃ ｎ＋領域
３０７ａ ｐ＋領域
３０７ｂ ｐ＋領域
３０７ｃ ｐ＋領域
３０８ サイドウォール絶縁層
３０９ 絶縁膜
３１０ａ コンタクトプラグ
３１０ｇ コンタクトプラグ
３１１ａ 配線層
３１１ｄ 配線層
３１２ 絶縁膜
３１３ コンタクトプラグ
３１４ａ 配線層
３１４ｂ 配線層
３１５ 埋め込み絶縁層
３１６ ゲート絶縁膜
３１７ 開口
３１８ 酸化物半導体層
３１９ａ 導電層
３１９ｂ 導電層
３１９ｃ 導電層
３２０ 絶縁膜
３２１ 導電層
３２２ 絶縁膜
３３１ トランジスタ
３３２ トランジスタ
３３３ トランジスタ
３３４ 容量素子
４１４ａ 配線層
４１４ｂ 配線層
４１５ 埋め込み絶縁層
４１６ ゲート絶縁層
４１８ 酸化物半導体層
４１９ａ 導電層
４１９ｂ 導電層
４２０ 絶縁膜
４２１ 導電層
４３３ トランジスタ
４３４ 容量素子

Claims (4)

  1. 複数のメモリ素子と、
    第１及び第２の入力端子を有する複数のマルチプレクサと、を有し、
    前記複数のマルチプレクサは、バイナリツリー状に多段に電気的に接続され、
    最下位の段のマルチプレクサ各々の第１及び第２の入力端子に、前記メモリ素子がそれぞれ電気的に接続され、
    前記メモリ素子は、
    チャネル幅１μｍあたりのオフ電流が１００ｚＡ以下の第１のトランジスタと、ｎ型の第２のトランジスタと、ｐ型の第３のトランジスタと、容量素子と、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記容量素子の一対の電極の一方と、前記第２のトランジスタのゲートと、前記第３のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記容量素子の一対の電極の一方の電位を、前記容量素子の一対の電極の他方との容量結合により、前記第２のトランジスタがオン状態となる電位または第３のトランジスタがオン状態となる電位とする、ルックアップテーブル。
  2. 請求項１において、
    前記第３のトランジスタのゲートの電位と前記第２のトランジスタのソース又はドレインの他方の電位との差との最大値を、前記第３のトランジスタのソース又はドレインの他方の電位と、前記第２のトランジスタのソース又はドレインの他方の電位との差よりも大きくする、ルックアップテーブル。
  3. 請求項１又は２において、
    前記第２のトランジスタのチャネル長は、前記第３のトランジスタのチャネル長の２倍以上である、ルックアップテーブル。
  4. 請求項１乃至３のいずれかに記載されたルックアップテーブルを含むプログラマブルロジックデバイス。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
KR102244460B1 (ko) 2013-10-22 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9992067B1 (en) 2015-05-13 2018-06-05 Level 3 Communications, Llc Communication network multiplexer grooming optimization
US11043543B2 (en) 2015-07-07 2021-06-22 Semiconductor Energy Laboratory Co., Ltd. Touch sensor and touch panel
KR101915834B1 (ko) * 2015-09-10 2018-11-06 성균관대학교산학협력단 현장에서 인쇄하여 배선 가능한 소자 어레이
KR101819032B1 (ko) * 2016-02-25 2018-01-16 성균관대학교산학협력단 전자 회로 및 전자 소자
KR102420735B1 (ko) 2016-08-19 2022-07-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 전원 제어 방법
US12519474B2 (en) * 2021-02-02 2026-01-06 Efinix, Inc. Adding LUT fracturabiliy to FPGA 4-LUTs using existing adder circuitry
TW202410639A (zh) * 2022-05-16 2024-03-01 美商季諾半導體股份有限公司 具有輸入選擇和暫存器的高速緊湊型查找表

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4870302A (en) 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
US4609986A (en) 1984-06-14 1986-09-02 Altera Corporation Programmable logic array device using EPROM technology
US4642487A (en) 1984-09-26 1987-02-10 Xilinx, Inc. Special interconnect for configurable logic array
JPH05110392A (ja) 1991-10-16 1993-04-30 Hitachi Ltd 状態保持回路を具備する集積回路
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6342792B1 (en) * 1999-03-04 2002-01-29 Altera Corporation Logic module circuitry for programmable logic devices
US6781865B2 (en) 2001-06-06 2004-08-24 Matsushita Electric Industrial Co., Ltd. Nonvolatile selector, and integrated circuit device
CN1322672C (zh) * 2002-12-25 2007-06-20 松下电器产业株式会社 非易失性闩锁电路及其驱动方法
US7800401B1 (en) 2003-02-10 2010-09-21 Altera Corporation Fracturable lookup table and logic element
US6943580B2 (en) 2003-02-10 2005-09-13 Altera Corporation Fracturable lookup table and logic element
US7019557B2 (en) 2003-12-24 2006-03-28 Viciciv Technology Look-up table based logic macro-cells
US6956399B1 (en) * 2004-02-05 2005-10-18 Xilinx, Inc. High-speed lookup table circuits and methods for programmable logic devices
JP2006033794A (ja) 2004-06-16 2006-02-02 Mitsubishi Electric Corp レベル変換回路
US7129748B1 (en) * 2004-12-29 2006-10-31 Actel Corporation Non-volatile look-up table for an FPGA
US7330052B2 (en) * 2005-09-22 2008-02-12 Altera Corporation Area efficient fractureable logic elements
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
US7924053B1 (en) * 2008-01-30 2011-04-12 Actel Corporation Clustered field programmable gate array architecture
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5242467B2 (ja) 2009-03-19 2013-07-24 株式会社東芝 不揮発性メモリおよび再構成可能な回路
EP2502272B1 (en) * 2009-11-20 2015-04-15 Semiconductor Energy Laboratory Co. Ltd. Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
KR101874779B1 (ko) 2009-12-25 2018-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 장치, 반도체 장치, 및 전자 장치
WO2011086847A1 (en) * 2010-01-15 2011-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
IN2012DN05920A (ja) * 2010-01-20 2015-09-18 Semiconductor Energy Lab
JP5846789B2 (ja) * 2010-07-29 2016-01-20 株式会社半導体エネルギー研究所 半導体装置
JP5523988B2 (ja) 2010-08-23 2014-06-18 敏則 末吉 プログラマブル論理回路装置およびその回路決定方法
WO2012029637A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8922236B2 (en) 2010-09-10 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for inspecting the same
US8476927B2 (en) 2011-04-29 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
TWI571058B (zh) 2011-05-18 2017-02-11 半導體能源研究所股份有限公司 半導體裝置與驅動半導體裝置之方法
US8975918B2 (en) * 2012-05-01 2015-03-10 Semiconductor Energy Laboratory Co., Ltd. Lookup table and programmable logic device including lookup table
US9007090B2 (en) 2012-05-01 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method of driving semiconductor device
US8952723B2 (en) * 2013-02-13 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device

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