JP6110686B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、半導体装置の製造方法に関し、特に、シリコン窒化膜を用いたP型MOSトランジスタのスロートラップ抑制と、N型MOSトランジスタ及びP型MOSトランジスタの低1/fノイズ化とを両立できるようにした半導体装置の製造方法に関する。 The present invention relates to the production how a semiconductor device, in particular, both the slow trap inhibition of P-type MOS transistor using a silicon nitride film, and a low 1 / f noise of the N-type MOS transistor and a P-type MOS transistor It relates to the production how a semiconductor device capable.
近年、半導体集積回路の微細化が進むにつれ、各種素子では様々な問題が生じており、その一つにスロートラップによる経時的な閾値電圧変動が挙げられる。ゲート酸化絶縁膜直下のSi−SiO2界面にはSi−H結合が存在する。そこに、ゲート電極へ負バイアスの高電界が印加されると、Si−H結合が切れて水素が脱離し、未結合手(ダングリングボンド)が生じてキャリアのトラップされる程度が増大し、閾値電圧(Vth)が経時的に変動する。この現象をVthシフト、又はスロートラップという。スロートラップは、高温/高電界で顕著となることが知られており、さらにゲート長が短いほど閾値電圧の変動量が大きいため、製品仕様の高温化や、素子の微細化が求められる状況においては大きな障害となる。 In recent years, as the miniaturization of semiconductor integrated circuits has progressed, various problems have arisen in various elements, and one of them is a change in threshold voltage over time due to a slow trap. Si-H bonds exist at the Si-SiO2 interface immediately below the gate oxide insulating film. When a high electric field with a negative bias is applied to the gate electrode, the Si—H bond is broken and hydrogen is desorbed, and a dangling bond (dangling bond) is generated to increase the degree of carrier trapping. The threshold voltage (Vth) varies with time. This phenomenon is called Vth shift or slow trap. Slow traps are known to become prominent at high temperatures / high electric fields, and as the gate length is shorter, the amount of fluctuation in threshold voltage is larger. Therefore, in situations where higher product specifications or smaller devices are required. Is a major obstacle.
前記スロートラップの問題に対しては既に様々な解決方法が見つけられており、その中でも素子全体をシリコン窒化膜で覆うことで、Si−H結合から脱離した水素の外方拡散を防止して閾値電圧の変動を抑制する方法が広く知られている(非特許文献1参照)。また、特許文献1では、水素よりも結合エネルギーが大きい窒素をダングリングボンドに終端させて脱離を抑えつつ、素子全体をシリコン窒化膜で覆い窒素の外方拡散を防止して、閾値電圧の変動量をさらに抑制する方法が開示されている。
Various solutions have already been found for the slow trap problem. Among them, the entire element is covered with a silicon nitride film to prevent outward diffusion of hydrogen desorbed from the Si-H bond. A method for suppressing fluctuations in threshold voltage is widely known (see Non-Patent Document 1). In
素子全体をシリコン窒化膜で覆う手法は他にも様々な用途で使われており、MOSトランジスタ(MOSFET)のチャネル部をシリコン窒化膜が持つ応力で歪ませて移動度を向上させるDSL(DualStressLiner)技術が近年注目されている。これは特許文献2でも開示されているように、N型MOSトランジスタには引っ張り歪を、P型MOSトランジスタには圧縮歪をそれぞれチャネル部に与えると移動度が向上することを利用し、移動度が向上する方向の応力を持つシリコン窒化膜(ライナー膜)をN型及びP型MOSトランジスタへそれぞれ選択的に堆積させる手法で、製造時に新しい生産手法を必要とせずにMOSトランジスタ特性を向上させることができる技術である。
The method of covering the entire element with a silicon nitride film is used in various other applications, and the channel portion of a MOS transistor (MOSFET) is distorted by the stress of the silicon nitride film to improve the mobility (DSL (Dual Stress Liner)). Technology has attracted attention in recent years. As disclosed in
一方、MOSトランジスタの面積を小さくするほど逆に増大する関係にあるフリッカノイズ(1/fノイズ)も、チップサイズの小型化が進む昨今の半導体装置において課題として挙げられることが多いため無視できない。非特許文献2ではライナー膜の応力と1/fノイズの関係性が示されており、MOSトランジスタの1/fノイズが最適となるライナー膜応力が存在するとしている。
On the other hand, flicker noise (1 / f noise), which increases on the contrary as the area of the MOS transistor is reduced, cannot be ignored because it is often cited as a problem in recent semiconductor devices where the chip size is being reduced.
しかしながら、スロートラップ抑制や移動度向上を目的としてシリコン窒化膜をMOSトランジスタ上に堆積させる特許文献1、2及び非特許文献1では、チップサイズの小型化が進むにつれて問題となるMOSトランジスタの1/fノイズに対して全く配慮されていない。
そこで、この発明は、このような事情に鑑みてなされたものであって、シリコン窒化膜を用いたP型MOSトランジスタのスロートラップ抑制と、N型MOSトランジスタ及びP型MOSトランジスタの低1/fノイズ化とを両立できるようにした半導体装置の製造方法の提供を目的とする。
However, in
Therefore, the present invention has been made in view of such circumstances. Slow trap suppression of a P-type MOS transistor using a silicon nitride film and low 1 / f of an N-type MOS transistor and a P-type MOS transistor are achieved. and an object thereof is to provide a manufacturing how a semiconductor apparatus which can achieve both noise reduction.
本発明者は鋭意検討の結果、P型MOSトランジスタが埋め込みチャネル型の場合、MOSトランジスタ上に堆積させるシリコン窒化膜が1/fノイズに影響を及ぼさないことを見出した。また、N型MOSトランジスタとP型MOSトランジスタとを混載する半導体装置において、P型MOSトランジスタ上にのみ選択的にシリコン窒化膜を堆積させることで、スロートラップを抑制しつつ、N型MOSトランジスタ及びP型MOSトランジスタの両方を低1/fノイズに保つことができることを見出した。 As a result of intensive studies, the present inventor has found that when the P-type MOS transistor is a buried channel type, the silicon nitride film deposited on the MOS transistor does not affect the 1 / f noise. Further, in a semiconductor device in which an N-type MOS transistor and a P-type MOS transistor are mixedly mounted, a silicon nitride film is selectively deposited only on the P-type MOS transistor, thereby suppressing a slow trap and an N-type MOS transistor and It has been found that both P-type MOS transistors can be kept at low 1 / f noise.
即ち、上記課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、基板の第1の領域に表面チャネル型のN型MOSトランジスタを形成する工程と、前記基板の前記第1の領域とは異なる第2の領域に埋め込みチャネル型のP型MOSトランジスタを形成する工程と、前記基板上にシリコン窒化膜を堆積して前記N型MOSトランジスタ及び前記P型MOSトランジスタを覆う工程と、前記シリコン窒化膜を部分的にエッチングして、前記N型MOSトランジスタ上から前記シリコン窒化膜を除去すると共に、前記P型MOSトランジスタ上には前記シリコン窒化膜を残す工程と、を有し、前記シリコン窒化膜を部分的にエッチングした後で、前記基板に水素アニールを施すことを特徴とする。 That is, in order to solve the above-described problem, according to a method for manufacturing a semiconductor device according to one embodiment of the present invention, a step of forming a surface channel N-type MOS transistor in a first region of a substrate, Forming a buried channel type P-type MOS transistor in a second region different from the first region; and depositing a silicon nitride film on the substrate to form the N-type MOS transistor and the P-type MOS transistor. Covering the silicon nitride film, partially etching the silicon nitride film to remove the silicon nitride film from the N-type MOS transistor, and leaving the silicon nitride film on the P-type MOS transistor; Yes and, after the silicon nitride film is partially etched, and wherein the performing hydrogen annealing on the substrate.
ここで、埋め込みチャネル型のMOSトランジスタとは、チャネルがゲート絶縁膜と基板との界面より深い、基板内部に形成されたMOSトランジスタのことである。本発明では、上記界面から基板内部に向かう方向(即ち、基板の深さ方向)において、上記界面から0.03〜0.04um離れた範囲にチャネルが形成されたMOSトランジスタを埋め込みチャネル型のMOSトランジスタという。 Here, the buried channel type MOS transistor is a MOS transistor formed in the substrate whose channel is deeper than the interface between the gate insulating film and the substrate. According to the present invention, a MOS transistor in which a channel is formed in a range from 0.03 to 0.04 μm away from the interface in the direction from the interface toward the inside of the substrate (ie, in the depth direction of the substrate) is embedded channel type MOS. It is called a transistor.
また、上記の半導体装置の製造方法において、前記シリコン窒化膜を堆積する工程では、該シリコン窒化膜をLPCVD(Low Pressre Chemical Vapor Deposition)法で成膜することを特徴としてもよい。ここで、LPCVD法では、例えば15〜25[Pa]という低圧の雰囲気下で成膜を行うCVD法のことである。 Also, in the above-described method for manufacturing a semiconductor device, in the step of depositing said silicon nitride film may also be characterized by depositing the silicon nitride film by LPCVD (Low Pressre Chemical Vapor Deposition) method. Here, the LPCVD method is a CVD method in which film formation is performed in a low-pressure atmosphere of, for example, 15 to 25 [Pa].
本発明の一態様によれば、P型MOSトランジスタを埋め込みチャネル型とし、チャネルをゲート絶縁膜と基板との界面より深い、基板内部に形成する。これにより、P型MOSトランジスタにおいて、ゲート絶縁膜と基板との界面準位(例えば、ダングリングボンドなどに起因する)の影響を受けにくくすることができ、1/fノイズを低く抑えることができる。 According to one embodiment of the present invention, the P-type MOS transistor is a buried channel type, and the channel is formed inside the substrate deeper than the interface between the gate insulating film and the substrate. As a result, in the P-type MOS transistor, it is possible to make it less susceptible to the influence of the interface state (for example, due to dangling bonds) between the gate insulating film and the substrate, and 1 / f noise can be kept low. .
また、P型MOSトランジスタをシリコン窒化膜で覆うことにより、水素や水等がシリコン窒化膜下のP型MOSトランジスタへ拡散することを防ぐことができ、ゲート絶縁膜と基板との界面にホールトラップを生じさせないようにすることができる。これにより、P型MOSトランジスタにおいて、Vthシフト(即ち、スロートラップ)を抑制することができる。N型MOSトランジスタについても、1/fノイズを低く抑えることができる。 In addition, by covering the P-type MOS transistor with the silicon nitride film, it is possible to prevent hydrogen, water, etc. from diffusing into the P-type MOS transistor under the silicon nitride film, and a hole trap at the interface between the gate insulating film and the substrate. Can be prevented. Thereby, Vth shift (that is, slow trap) can be suppressed in the P-type MOS transistor. Also for the N-type MOS transistor, 1 / f noise can be kept low.
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合もある。 Hereinafter, embodiments according to the present invention will be described with reference to the drawings. Note that, in each drawing described below, parts having the same configuration are denoted by the same reference numerals, and repeated description thereof may be omitted.
<第1実施形態>
図1(a)〜図3(c)は、本発明の第1実施形態に係る半導体装置の製造方法を工程順に示す断面図である。この第1実施形態では、表面チャネル型のN型MOSトランジスタと、埋め込みチャネル型のP型MOSトランジスタとを基板に形成する場合について説明する。
図1(a)に示すように、まず始めに、シリコン基板1上に素子分離用のLOCOS領域2を形成する。次に、フォトリソグラフィ技術とイオン注入技術を用いて、シリコン基板1のP型MOSトランジスタ形成部にPウェル領域3を形成する。Pウェル領域3を形成した後、図示しないレジストパターンをアッシングして除去する。続いて、フォトリソグラフィ技術とイオン注入技術を用いて、シリコン基板1のN型MOSトランジスタ形成部にNウェル領域4を形成する。Nウェル領域4を形成した後、図示しないレジストパターンをアッシングして除去する。なお、Pウェル領域3とNウェル領域4の形成順は逆でもよい。即ち、Nウェル領域4を形成した後で、Pウェル領域3を形成してもよい。
<First Embodiment>
FIG. 1A to FIG. 3C are cross-sectional views showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention in the order of steps. In the first embodiment, a case will be described in which a surface channel type N-type MOS transistor and a buried channel type P-type MOS transistor are formed on a substrate.
As shown in FIG. 1A, first, a LOCOS
次に、図1(b)に示すように、熱酸化処理によって、シリコン基板1の表面にシリコン酸化膜5を形成する。そして、フォトリソグラフィ技術を用いて、N型MOSトランジスタ形成部の上方を開口し、それ以外の領域を覆うレジストパターン(図示せず)を形成する。このレジストパターンをマスクに用いると共に、シリコン酸化膜5をインプラスルー膜として、NMOSトランジスタ形成部のチャネル領域6に、例えばボロンイオン(B+)を加速エネルギー60keVでイオン注入する。これにより、N型MOSトランジスタの表面チャネルを形成する。表面チャネルを形成した後、レジストパターンをアッシングして除去する。
Next, as shown in FIG. 1B, a
続いて、フォトリソグラフィ技術を用いて、N型MOSトランジスタ形成部の上方を開口し、それ以外の領域を覆うレジストパターン(図示せず)を形成する。このレジストパターンをマスクに用いると共に、シリコン酸化膜5をインプラスルー膜として、PMOSトランジスタ形成部のチャネル領域7に、例えばリンイオン(P+)を加速エネルギー120keVでイオン注入する。これにより、P型MOSトランジスタの埋め込みチャネルを形成する。埋め込みチャネルを形成した後、レジストパターンをアッシングして除去する。
Subsequently, using a photolithography technique, a resist pattern (not shown) is formed that opens above the N-type MOS transistor formation portion and covers other regions. Using this resist pattern as a mask, for example, phosphorus ions (P +) are ion-implanted at an acceleration energy of 120 keV into the
上記のように、イオン注入の際の加速エネルギーの強弱を変えることでチャネル領域の深さが決まるため、表面チャネルと埋め込みチャネルを作り分けることができる。なお、N型MOSトランジスタの表面チャネルと、P型MOSトランジスタの埋め込みチャネルの形成順は逆でもよい。即ち、P型MOSトランジスタの埋め込みチャネルを形成した後で、N型MOSトランジスタの表面チャネルを形成してもよい。 As described above, since the depth of the channel region is determined by changing the strength of acceleration energy during ion implantation, the surface channel and the buried channel can be created separately. The formation order of the surface channel of the N-type MOS transistor and the buried channel of the P-type MOS transistor may be reversed. That is, after forming the buried channel of the P-type MOS transistor, the surface channel of the N-type MOS transistor may be formed.
次に、インプラスルー膜として用いたシリコン酸化膜5を、例えばフッ酸を含む薬液で洗浄して除去する。そして、図1(c)に示すように、熱酸化処理によって、シリコン基板1上に新たにゲート酸化絶縁膜8を形成する。次に、CVD法により、ゲート酸化絶縁膜8上にポリシリコン膜9´を形成する。そして、ポリシリコン膜9´に不純物(例えば、リン、ボロン等)をイオン注入して、ポリシリコン膜9´に導電性を持たせる。なお、ポリシリコン膜9´への不純物の導入は、イオン注入ではなく、例えばin−situで行ってもよい。
Next, the
次に、フォトリソグラフィ技術を用いて、ポリシリコン膜9´上にレジストパターン10を形成する。そして、このレジストパターン10をマスクに用いて、ポリシリコン膜9´をエッチングする。これにより、図1(d)に示すように、ポリシリコン膜9´からゲート電極9を形成する。
レジストパターン10を除去後、図2(a)に示すように、フォトリソグラフィ技術を用いて、N型MOSトランジスタ形成部の上方を開口し、それ以外の領域を覆うレジストパターン11を形成する。そして、このレジストパターン11をマスクに用いて、N型MOSトランジスタ部にリンイオン(P+)イオン注入してN−拡散層12を形成する。N−拡散層12を形成した後、レジストパターン11をアッシングして除去する。
Next, a resist
After removing the resist
続いて、図2(b)に示すように、フォトリソグラフィ技術を用いて、P型MOSトランジスタ形成部の上方を開口し、それ以外の領域を覆うレジストパターン13を形成する。そして、このレジストパターン13をマスクに用いて、P型MOSトランジスタ部にフッ化ホウ素イオン(BF2+)をイオン注入してP−拡散層14を形成する。P−拡散層14を形成した後、レジストパターン13をアッシングして除去する。
Subsequently, as shown in FIG. 2B, a resist
次に、シリコン基板1の上方全面にシリコン窒化膜を形成し、セルフアラインでシリコン窒化膜をエッチングする。これにより、図2(c)に示すように、ゲート電極9の側壁にサイドスペーサー15を形成する。
次に、図2(d)に示すように、フォトリソグラフィ技術を用いて、N型MOSトランジスタ形成部の上方を開口し、それ以外の領域を覆うレジストパターン16を形成する。そして、このレジストパターン16をマスクに用いて、N型MOSトランジスタ部にヒ素イオン(As+)をイオン注入してN+拡散層17を形成する。N+拡散層17を形成した後、レジストパターン16をアッシングして除去する。
Next, a silicon nitride film is formed on the entire upper surface of the
Next, as shown in FIG. 2D, a resist
続いて、図3(a)に示すように、フォトリソグラフィ技術を用いて、P型MOSトランジスタ形成部の上方を開口し、それ以外の領域を覆うレジストパターン18を形成する。そして、このレジストパターン18をマスクに用いて、P型MOSトランジスタ部にフッ化ホウ素イオン(BF2+)をイオン注入してP+拡散層19を形成する。P+拡散層19を形成した後、レジストパターン18をアッシングして除去する。なお、N+拡散層17とP+拡散層19の形成順は逆でもよい。即ち、P+拡散層19を形成した後で、N+拡散層17を形成してもよい。
Subsequently, as shown in FIG. 3A, a resist
以上の工程を経て、シリコン基板1のN型MOSトランジスタ形成部に表面チャネル型のN型MOSトランジスタ30を形成し、シリコン基板1のP型MOSトランジスタ形成部に埋め込みチャネル型のP型MOSトランジスタ40を形成する。
次に、図3(b)に示すように、シリコン基板1の上方全面に、スロートラップ抑制のためのシリコン窒化膜20を130Åの厚みで堆積させる。このシリコン窒化膜20の堆積方法は、例えばLPCVD法である。
Through the above steps, the surface channel type N-
Next, as shown in FIG. 3B, a
なお、本発明者は、埋め込みチャネル型のP型MOSトランジスタ40上に堆積されたシリコン窒化膜20の膜厚が70Åまで薄膜化されたとしても、十分なスロートラップ抑制効果が得られることを確認している。従って、シリコン窒化膜20の膜厚は、70Å以上であることが好ましい。
次に、フォトリソグラフィ技術を用いて、N型MOSトランジスタ形成部の上方を開口し、P型MOSトランジスタ形成部を覆うレジストパターン21を形成する。そして、このレジストパターン21をマスクに用いて、表面チャネル型のN型MOSトランジスタ30上に堆積されたシリコン窒化膜20だけをエッチングして除去する。シリコン窒化膜20のエッチングは、ドライエッチングでもウェットエッチングでもよい。
The present inventor has confirmed that even if the thickness of the
Next, using a photolithography technique, a resist
N型MOSトランジスタ30上からシリコン窒化膜20を除去した後で、レジストパターン21をアッシングして除去する。そして、図3(c)に示すように、シリコン基板1に水素アニールを施す。これにより、表面チャネル型のN型MOSトランジスタ30では、ゲート酸化絶縁膜8とシリコン基板1との界面まで水素を拡散させることができ、該界面のダングリングボンドを水素で終端することができる。一方、埋め込みチャネル型のP型MOSトランジスタ40はシリコン窒化膜20で覆われている。これにより、水素アニールの際に、シリコン窒化膜20下のP型MOSトランジスタ40まで水素や水が拡散することを防ぐことができる。
After the
これ以降の工程は、通常のCMOSプロセスと同じである。例えば、シリコン基板1上に図示しない層間絶縁膜を少なくとも1層以上形成すると共に、配線層を少なくとも1層以上形成する。その後、図示しないパシベーション膜を形成する。このような工程を経て、半導体装置が完成する。
第1実施形態及び、後述の第2実施形態では、シリコン基板1が本発明の基板に対応し、N型MOSトランジスタ形成部が本発明の第1の領域に対応し、P型MOSトランジスタ形成部が本発明の第2の領域に対応している。
The subsequent steps are the same as those in the normal CMOS process. For example, at least one interlayer insulating film (not shown) is formed on the
In the first embodiment and the second embodiment described later, the
(第1実施形態の効果)
本発明の第1実施形態は、以下の効果を奏する。
(1)P型MOSトランジスタ40を埋め込みチャネル型とし、チャネルをゲート酸化絶縁膜8とシリコン基板1との界面より深い、基板内部に形成する。これにより、ゲート酸化絶縁膜8とシリコン基板1との界面準位(例えば、ダングリングボンドなどに起因する)の影響を受けにくくすることができ、P型MOSトランジスタ40の1/fノイズを低く抑えることができる。
(Effect of 1st Embodiment)
The first embodiment of the present invention has the following effects.
(1) The P-
(2)また、P型MOSトランジスタ40をシリコン窒化膜20で覆うことにより、図3(c)に示した水素アニールの工程で、炉内の水素や水等がシリコン窒化膜20下のP型MOSトランジスタ40へ拡散することを防ぐことができる。これにより、P型MOSトランジスタ40において、ゲート酸化絶縁膜8とシリコン基板1との界面にホールトラップを生じさせないようにすることができ、Vthシフト(即ち、スロートラップ)を抑制することができる。
(2) Further, by covering the P-
(3)また、N型MOSトランジスタ30を表面チャネル型とし、シリコン窒化膜20下から露出させている。これにより、図3(c)に示した水素アニールの工程で、炉内の水素をN型MOSトランジスタ30のゲート酸化絶縁膜8とシリコン基板1との界面に拡散させることができ、該界面のダングリングボンドを水素で終端することができる。これにより、N型MOSトランジスタ30の1/fノイズを低く抑えることができる。なお、N型MOSトランジスタ30のキャリアは電子であるため、該界面に水素や水等が拡散してもホールトラップの影響はない。
(3) The N-
(4)また、シリコン窒化膜20はCVD法で成膜する。CVD法として、APCVD(Atmospheric Pressure CVD)法やPECVD(Plasma Enhanced CVD)法を用いてもよいが、より好ましくはLPCVD法を用いる。これにより、緻密で、水素や水等をより透過しにくい(即ち、バリア膜としてより高性能の)シリコン窒化膜20を成膜することができる。
(4) The
<第2実施形態>
上記の第1実施形態では、シリコン基板1に表面チャネル型のN型MOSトランジスタ30と埋め込みチャネル型のP型MOSトランジスタ40を形成する場合について説明した。しかしながら、本発明において、N型MOSトランジスタは表面チャネル型ではなく、埋め込みチャネル型でもよい。第2実施形態では、このような態様について説明する。
図4(a)〜(c)は、本発明の第2実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
Second Embodiment
In the first embodiment, the case where the surface channel type N-
4A to 4C are cross-sectional views showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention in the order of steps.
図4(a)に示すように、まず始めに、LOCOS領域2を形成する。次に、シリコン基板1のN型MOSトランジスタ形成部にPウェル領域3を形成する。続いて、P型MOSトランジスタ形成部にNウェル領域4を形成する。LOCOS領域2、Pウェル領域3及びNウェル領域4の各形成方法は、第1実施形態と同様である。
次に、図4(b)に示すように、熱酸化処理によって、シリコン基板1の表面にシリコン酸化膜5を形成する。
As shown in FIG. 4A, first, the
Next, as shown in FIG. 4B, a
そして、フォトリソグラフィ技術を用いて、N型MOSトランジスタ形成部の上方を開口し、それ以外の領域を覆うレジストパターン(図示せず)を形成する。このレジストパターンをマスクに用いると共に、シリコン酸化膜5をインプラスルー膜として、NMOSトランジスタ形成部のチャネル領域6に、例えばボロンイオン(B+)を加速エネルギー120keVでイオン注入する。これにより、N型MOSトランジスタの埋め込みチャネルを形成する。
Then, using a photolithography technique, a resist pattern (not shown) is formed that opens above the N-type MOS transistor formation portion and covers other regions. While using this resist pattern as a mask, for example, boron ions (B +) are ion-implanted into the
即ち、N型MOSトランジスタのチャネル領域を形成する際に、第1実施形態と比べて、加速エネルギーを上げてボロンイオン(B+)をシリコン基板1に深くイオン注入することで、N型MOSトランジスタを埋め込みチャネル型とする。N型MOSトランジスタの埋め込みチャネルを形成した後、レジストパターンをアッシングして除去する。また、N型MOSトランジスタの埋め込みチャネルの形成工程と前後して、第1実施形態と同様の用法により、P型MOSトランジスタの埋め込みチャネルを形成する。
That is, when forming the channel region of the N-type MOS transistor, boron ions (B +) are ion-implanted deeply into the
これ以降の工程で、シリコン窒化膜20を形成する工程までは、第1実施形態と同様であり、図1(c)〜図3(a)を参照しながら説明した通りである。これにより、図4(c)に示すように、シリコン基板1のN型MOSトランジスタ形成部に埋め込みチャネル型のN型MOSトランジスタ50を形成し、シリコン基板1のP型MOSトランジスタ形成部に埋め込みチャネル型のP型MOSトランジスタ40を形成する。
The subsequent steps up to the step of forming the
(第2実施形態の効果)
本発明の第2実施形態は、第1実施形態の効果(1)(2)(4)と同様の効果を奏する。また、第2実施形態は、以下の効果(1)(2)も奏する。
(1)P型MOSトランジスタ40だけでなく、N型MOSトランジスタ50も埋め込みチャネル型とする。N型MOSトランジスタ50のチャネルはゲート酸化絶縁膜8とシリコン基板1との界面より深い、基板内部に形成する。これにより、N型MOSトランジスタ50においても、ゲート酸化絶縁膜8とシリコン基板1との界面準位(例えば、ダングリングボンドなどに起因する)の影響を受けにくくすることができ、1/fノイズを低く抑えることができる。
(Effect of 2nd Embodiment)
The second embodiment of the present invention has the same effects as the effects (1), (2), and (4) of the first embodiment. The second embodiment also has the following effects (1) and (2).
(1) Not only the P-
(2)また、この第2実施形態では、図3(b)で実施していたシリコン窒化膜20のエッチング工程(即ち、部分的な除去)が不要となるので、該工程に関するフォトリソグラフィ/エッチング/アッシングの3工程を削除することができる。これにより、第1実施形態と比べて、スループットのさらなる向上を図ることができる。
(2) In the second embodiment, since the etching process (that is, partial removal) of the
次に、実施例として、本発明者が行った実験とその結果について説明する。本発明者は、下記の実験1、2を通して、MOSトランジスタ上にシリコン窒化膜を堆積させた場合に、表面チャネル型では1/fノイズの劣化が見られるが、埋め込みチャネル型であれば1/fノイズの劣化が見られないことを見出した。
Next, an experiment conducted by the inventor and the result thereof will be described as examples. When the silicon nitride film is deposited on the MOS transistor through the following
(実験1)
図5は、表面チャネル型のN型MOSトランジスタについて、厚さ130Åのシリコン窒化膜で覆われている場合(即ち、窒化有り)と、シリコン窒化膜で覆われていない場合(即ち、窒化膜無し)の、ノイズ係数Kfを比較した図である。図5の横軸は累積分布を示し、縦軸はノイズ係数Kfを示す。
「窒化膜有り」のKf値は、N型MOSトランジスタがシリコン窒化膜で覆われている状態で水素アニールを施し、その後、測定したものである。「窒化膜無し」のKf値は、N型MOSトランジスタがシリコン窒化膜で覆われていない状態で水素アニールを施し、その後、測定したものである。
図5に示すように、「窒化膜有り」、「窒化膜無し」の何れも、Kf値を10点ずつ測定した。その結果、表面チャネル型のN型MOSトランジスタでは、「窒化膜有り」は、「窒化膜無し」と比べて、ノイズ係数Kfが約3倍劣化することを確認した。このことから、表面チャネル型のN型MOSトランジスタは、その上方をシリコン窒化膜で覆わない(即ち、シリコン窒化膜下から露出させた)状態で水素アニールを施すことにより、1/fノイズを抑制することができる、ということが分かった。
(Experiment 1)
FIG. 5 shows a surface channel type N-type MOS transistor covered with a silicon nitride film having a thickness of 130 mm (that is, with nitriding) and not covered with a silicon nitride film (that is, without a nitride film). FIG. 6 is a diagram comparing noise coefficients Kf. The horizontal axis in FIG. 5 indicates the cumulative distribution, and the vertical axis indicates the noise coefficient Kf.
The Kf value of “with nitride film” is measured after hydrogen annealing is performed in a state where the N-type MOS transistor is covered with the silicon nitride film. The Kf value of “no nitride film” is measured after hydrogen annealing is performed in a state where the N-type MOS transistor is not covered with the silicon nitride film.
As shown in FIG. 5, the Kf value was measured at 10 points for each of “with nitride film” and “without nitride film”. As a result, in the surface channel type N-type MOS transistor, it was confirmed that “with nitride film” deteriorates the noise coefficient Kf by about three times compared with “without nitride film”. For this reason, the surface channel type N-type MOS transistor suppresses 1 / f noise by performing hydrogen annealing without covering the top with a silicon nitride film (that is, exposed from under the silicon nitride film). I understood that I can do it.
(実験2)
図6は、埋め込みチャネル型のP型MOSトランジスタについて、厚さ130Åのシリコン窒化膜で覆われている場合(即ち、窒化有り)と、シリコン窒化膜で覆われていない場合(即ち、窒化膜無し)の、ノイズ係数Kfを比較した図である。図6の横軸は累積分布を示し、縦軸はノイズ係数Kfを示す。
「窒化膜有り」のKf値は、P型MOSトランジスタがシリコン窒化膜で覆われている状態で水素アニールを施し、その後、測定したものである。「窒化膜無し」のKf値は、P型MOSトランジスタがシリコン窒化膜で覆われていない状態で水素アニールを施し、その後、測定したものである。
図6に示すように、「窒化膜有り」、「窒化膜無し」の何れも、Kf値を10点ずつ測定した。その結果、埋め込みチャネル型のP型MOSトランジスタでは、「窒化膜無し」、「窒化膜有り」の何れも、ノイズ係数Kfはほぼ同じ値であることを確認した。このことから、埋め込みチャネル型のP型MOSトランジスタでは、その上方をシリコン窒化膜で覆った状態で水素アニールを施しても、1/fノイズは劣化しない、ということが分かった。
(Experiment 2)
FIG. 6 shows a buried channel type P-type MOS transistor when it is covered with a silicon nitride film having a thickness of 130 mm (that is, with nitriding) and when it is not covered with a silicon nitride film (that is, without a nitride film). FIG. 6 is a diagram comparing noise coefficients Kf. The horizontal axis in FIG. 6 represents the cumulative distribution, and the vertical axis represents the noise coefficient Kf.
The Kf value of “with nitride film” was measured after hydrogen annealing was performed with the P-type MOS transistor covered with the silicon nitride film. The Kf value of “no nitride film” is measured after hydrogen annealing is performed in a state where the P-type MOS transistor is not covered with the silicon nitride film.
As shown in FIG. 6, the Kf value was measured at 10 points for each of “with nitride film” and “without nitride film”. As a result, in the buried channel type P-type MOS transistor, it was confirmed that the noise coefficient Kf was almost the same value for both “without nitride film” and “with nitride film”. From this, it was found that in the buried channel type P-type MOS transistor, 1 / f noise does not deteriorate even if hydrogen annealing is performed in a state where the upper portion is covered with a silicon nitride film.
(実験3)
図7は、埋め込みチャネル型のP型MOSトランジスタについて、厚さ130Åのシリコン窒化膜で覆われている場合(即ち、窒化有り)と、シリコン窒化膜で覆われていない場合(即ち、窒化膜無し)の、Vthシフトを比較した図である。図7の横軸はストレス印加時間を示し、縦軸はΔVth(即ち、Vthのシフト量)を示す。なお、実験3では、ストレス印加として、埋め込みチャネル型のP型MOSトランジスタを125℃の高温環境下に置き、この状態でゲート電極にゲート電圧(Vg)=−5.5Vを印加した。図7に示すように、「窒化膜有り」は、「窒化膜無し」と比べて、Vthシフト、即ち、スロートラップを抑制できていることを確認した。
(Experiment 3)
FIG. 7 shows a buried channel type P-type MOS transistor when it is covered with a silicon nitride film having a thickness of 130 mm (that is, with nitriding) and when it is not covered with a silicon nitride film (that is, without a nitride film). FIG. 6 is a diagram comparing Vth shifts. In FIG. 7, the horizontal axis indicates the stress application time, and the vertical axis indicates ΔVth (that is, the shift amount of Vth). In
<その他>
本発明は、以上に記載した各実施形態に限定されうるものではない。当業者の知識に基づいて各実施形態に設計の変更等を加えることが可能であり、そのような変更等を加えた態様も本発明の範囲に含まれる。
<Others>
The present invention is not limited to the embodiments described above. Based on the knowledge of those skilled in the art, design changes and the like can be made to each embodiment, and an aspect in which such changes and the like are added is also included in the scope of the present invention.
1 シリコン基板
2 LOCOS領域
3 Pウェル領域
4 Nウェル領域
5 シリコン酸化膜
6 チャネル領域
7 チャネル領域
8 ゲート酸化絶縁膜
9´ ポリシリコン膜
9 ゲート電極
10、11、13、16、18、21 レジストパターン
12 N−拡散層
14 P−拡散層
15 サイドスペーサー
17 N+拡散層
19 P+拡散層
20 シリコン窒化膜
30 (表面チャネル型の)N型MOSトランジスタ
40 (埋め込みチャネル型の)P型MOSトランジスタ
50 (埋め込みチャネル型の)N型MOSトランジスタ
DESCRIPTION OF
Claims (2)
前記基板の前記第1の領域とは異なる第2の領域に埋め込みチャネル型のP型MOSトランジスタを形成する工程と、
前記基板上にシリコン窒化膜を堆積して前記N型MOSトランジスタ及び前記P型MOSトランジスタを覆う工程と、
前記シリコン窒化膜を部分的にエッチングして、前記N型MOSトランジスタ上から前記シリコン窒化膜を除去すると共に、前記P型MOSトランジスタ上には前記シリコン窒化膜を残す工程と、を有し、
前記シリコン窒化膜を部分的にエッチングした後で、前記基板に水素アニールを施すことを特徴とする半導体装置の製造方法。 Forming a surface channel type N-type MOS transistor in a first region of the substrate;
Forming a buried channel P-type MOS transistor in a second region different from the first region of the substrate;
Depositing a silicon nitride film on the substrate to cover the N-type MOS transistor and the P-type MOS transistor;
Wherein the silicon nitride film is partially etched, thereby removing the silicon nitride layer from over the N-type MOS transistor, it is on the P-type MOS transistor have a, a step of leaving the silicon nitride film,
A method of manufacturing a semiconductor device , comprising subjecting the substrate to hydrogen annealing after partially etching the silicon nitride film .
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