JP6099949B2 - 銅を含む電極連結構造体 - Google Patents

銅を含む電極連結構造体 Download PDF

Info

Publication number
JP6099949B2
JP6099949B2 JP2012259541A JP2012259541A JP6099949B2 JP 6099949 B2 JP6099949 B2 JP 6099949B2 JP 2012259541 A JP2012259541 A JP 2012259541A JP 2012259541 A JP2012259541 A JP 2012259541A JP 6099949 B2 JP6099949 B2 JP 6099949B2
Authority
JP
Japan
Prior art keywords
electrode
barrier layer
metal
layer
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012259541A
Other languages
English (en)
Other versions
JP2013118373A (ja
Inventor
朴 建相
建相 朴
炳律 朴
炳律 朴
秀▲キョン▼ 金
秀▲キョン▼ 金
光辰 文
光辰 文
碩哲 方
碩哲 方
▲道▼仙 李
▲道▼仙 李
東燦 林
東燦 林
吉鉉 崔
吉鉉 崔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2013118373A publication Critical patent/JP2013118373A/ja
Application granted granted Critical
Publication of JP6099949B2 publication Critical patent/JP6099949B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125Reinforcing structures
    • H01L2224/02126Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05005Structure
    • H01L2224/05009Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05026Disposition the internal layer being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166Titanium [Ti] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181Tantalum [Ta] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/05186Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • H01L2224/05547Structure comprising a core and a coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/0557Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081Disposition
    • H01L2224/0812Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081Disposition
    • H01L2224/0812Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081Disposition
    • H01L2224/0812Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081Disposition
    • H01L2224/0812Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08148Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area protruding from the surface of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0901Structure
    • H01L2224/0903Bonding areas having different sizes, e.g. different diameters, heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009Pre-treatment of the bonding area
    • H01L2224/8001Cleaning the bonding area, e.g. oxide removal step, desmearing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802Applying energy for connecting
    • H01L2224/80201Compression bonding
    • H01L2224/80203Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034Bonding interfaces of the bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034Bonding interfaces of the bonding area
    • H01L2224/80345Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034Bonding interfaces of the bonding area
    • H01L2224/80357Bonding interfaces of the bonding area being flush with the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06513Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06517Bump or bump-like direct electrical connections from device to substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06541Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Description

本発明は、銅を含む電極連結構造体の多様な形状及び形成方法に関する。
携帯電話やタブレットPCなどのように、より小さく、軽く、薄い通信機器の使用が大きく求められる中で、より微細な(fine)ピッチ、間隔、厚さ及び体積を有する半導体素子及び電極連結構造体の必要性が出てきた。
特開2009−505401号公報 特開1999−330143号公報 特許4294722号公報
本発明が解決しようとする課題は、金属電極が直接的に接触された電極連結構造体または半導体素子を提供することにある。
本発明が解決しようとする他の課題は、銅金属電極を有する電極連結構造体または半導体素子を提供することにある。
本発明が解決しようとするさらに他の課題は、銅を有する金属電極が絶縁層と直接的に接触しない電極連結構造体または半導体素子を提供することにある。
本発明が解決しようとするさらに他の課題は、電極バリア層が銅電極と絶縁層との間に形成された電極構造体または半導体素子を提供することにある。
本発明が解決しようとするさらに他の課題は、金属電極が直接的に接触された電極連結構造体または半導体素子を形成する方法を提供することにある。
本発明が解決しようとするさらに他の課題は、銅金属電極を有する電極連結構造体または半導体素子を形成する方法を提供することにある。
本発明が解決しようとするさらに他の課題は、銅を有する金属電極が絶縁層と直接的に接触しない電極連結構造体または半導体素子を形成する方法を提供することにある。
本発明が解決しようとするさらに他の課題は、電極バリア層が銅電極と絶縁層との間に形成された電極構造体または半導体素子を形成する方法を提供することにある。
本発明が解決しようとする多様な課題は、上記で言及した課題に制限されず、言及しないさらに他の課題は、以下の記載から当業者が明確に理解することができる。
本発明の技術的思想の一実施形態による電極連結構造体または半導体素子は、下部基板、前記下部基板の上に形成された下部絶縁層、及び前記下部絶縁層内に形成された下部電極構造体を含み、前記下部電極構造体は、下部電極バリア層及び前記下部電極バリア層上に形成された下部金属電極を含む下部素子、並びに上部基板、前記上部基板の下に形成された上部絶縁層、及び前記上部絶縁層内に形成された上部電極構造体を含み、前記下部電極構造体は、前記上部絶縁層の内部から下部表面下に延長された上部電極バリア層及び前記上部電極バリア層上に形成された上部金属電極を含む上部素子を含み、及び前記下部金属電極と前記上部金属電極が直接的に接触することができる。
本発明の技術的思想の他の実施形態による電極連結構造体または半導体素子は、下部絶縁層、前記下部絶縁層内に形成され、第1水平幅を有する下部電極バリア層、前記下部電極バリア層に側面が覆われ、前記第1水平幅よりも狭い第2水平幅を有する下部銅電極、前記下部絶縁層上に形成された上部絶縁層、前記下部銅電極の上部表面の一部と接触し、前記第1水平幅よりも広い第3水平幅を有する上部電極バリア層、前記下部銅電極と直接的に接触し、前記上部電極バリア層に覆われ、前記第2水平幅よりも狭い第4水平幅を有することができる。
その他の実施形態の具体的な事項は詳細な説明及び図面に含まれている。
本発明の技術的思想の多様な実施形態による電極連結構造体または半導体素子は、下部金属電極及び上部金属電極が一体型に形成されるため抵抗が低い電極連結を提供することができる。特に、下部金属電極及び上部金属電極が銅などを含む場合、既存のはんだ材料を用いる電極連結より非常に低い抵抗の電極連結を提供することができる。また、下部金属電極及び上部金属電極がはんだ材料を含まないので、球状(spherical shapes)に形成されず、上面と下面が平たいメサ(mesa)状に形成される。そうすることによって、下部金属電極及び上部金属電極の垂直厚さ、及び電極連結構造体の全体的な厚さが減少される。
本発明の技術的思想の多様な実施形態による電極連結構造体または半導体素子は、電極連結構造体の下部金属電極及び上部金属電極が下部絶縁層及び上部絶縁層と直接的に接触しない。例えば、下部金属電極及び上部金属電極は、下部電極バリア層及び上部電極バリア層によって下部絶縁層及び上部絶縁層と離隔されることができる。よって、下部絶縁層及び上部絶縁層に含まれた酸素またはその他の不純物が下部金属電極及び上部金属電極に移動することができない。本発明の技術的思想による下部金属電極及び上部金属電極は電気的、物理的及び/または化学的特性が安定して寿命が延長される。
本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による素子積層構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による素子積層構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による素子積層構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による素子積層構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による素子積層構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による素子積層構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による素子積層構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示すフローチャートである。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示すフローチャートである。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示すフローチャートである。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示すフローチャートである。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示すフローチャートである。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示すフローチャートである。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を形成するために、下部素子と上部素子をポンディングする工程が例示的に示された縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を形成するために、下部素子と上部素子をポンディングする工程が例示的に示された縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を形成するために、下部素子と上部素子をポンディングする工程が例示的に示された縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を形成するために、下部素子と上部素子をポンディングする工程が例示的に示された縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を形成するために、下部素子と上部素子をポンディングする工程が例示的に示された縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を形成するために、下部素子と上部素子をポンディングする工程が例示的に示された縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を形成するために、下部素子と上部素子をポンディングする工程が例示的に示された縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を形成するために、下部素子と上部素子をポンディングする工程が例示的に示された縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体のうち少なくとも一つを含む本発明の技術的思想の一実施形態によるモジュールを概念的に示す図である。 本発明の技術的思想の多様な実施形態による多様な電極連結構造体を含む電子システムを概念的に示すブロック図である。 本発明の技術的思想が適用された一実施形態による電極連結構造体を有する電子システムを概略的に示すブロック図である。 本発明の技術的思想の多様な実施形態による電極連結構造体のうちのいずれか1つを含む携帯電話を概略的に示す図である。
本発明における長所及び特徴、そしてその達成方法は、添付図面とともに、詳細に後述する実施形態を参照することによって明確になる。しかしながら、本発明は以下に開示する実施形態に限定されるものではなく、互いに異なった多様な形態として実現することができる。本実施形態は単に本発明を完全に開示し、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供するもので、本発明は請求範囲の範疇によって定義される。
本明細書に用いる用語は、実施形態を説明するためのことであり、本発明を制限しようとするものではない。本明細書において、単数型は文言上特別に言及しない限り複数型も含む。明細書に用いる「含む(comprises)」及び/または「含む(comprising)」は言及する構成要素、段階、動作及び/または素子は一つ以上の他の構成要素、段階、動作及び/または素子の存在または追加を排除しない。
1つの素子(elements)が他の素子と「接続された(connected to)」または「カップリングされた(coupled to)」とした場合は、他の素子と直接連結またはカップリングされた場合、または中間に他の素子を介在した場合をも含む。一方、1つの素子が他の素子と「直接接続された(directly connected to)」または「直接カップリングされた(directly coupled to)」とした場合は、中間に他の素子を介在しないことを示す。明細書全体にかけて同一参照符号は同一構成要素を指称する。「及び/または」は言及された対象のそれぞれ及び1つ以上のすべての組み合わせを含む。
空間的に相対的な用語である「下の(below)」、「下の(beneath)」、「下部(lower)」、「上(above)」、「上部(upper)」などは、図面に示されたように1つの素子または構成要素と他の素子または構成要素との相関関係を容易に記述するために用いられる。空間的に相対的な用語は図面において示された方向に、さらに使用時または動作時に素子の互いに異なった方向を含む用語として理解すべきである。例えば、図面に示されている素子を裏返しした場合、他の素子の「下の(below)」または「下の(beneath)」として記述された素子は他の素子の「上(above)」に置かれることになる。よって、例示的な用語である「下の」は、下と上の方向を全部含むことができる。素子は他の方向にも配向されることができ、これにより空間的に相対的な用語は配向によって解釈されることができる。
また、本明細書に記述する実施形態は本発明の理想的な例示図である断面図及び/または平面図を参照して説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたものである。したがって、製造技術及び/または許容誤差などにより例示図の形態が変形されることができる。よって、本発明の実施形態は示された特定形態に制限されるものではなく製造工程に従って生成される形態の変化も含む。例えば、直角に示されたエッチング領域はラウンドされるか、または所定曲率を有する形態とすることができる。したがって、図面に例示された領域は概略的な属性を有し、図面に例示された領域の形状は素子の領域の特定形態を例示するためのものであって発明の範疇を制限するためのものではない。
明細書全文にかけて同一参照符号は同一構成要素を指称する。よって、同一参照符号または類似の参照符号は該当図面に言及または説明されなくても、他の図面を参照して説明することができる。また、参照符号が表示されなくても、他の図面を参照して説明することができる。
図1Aないし図1Hは、本発明の技術的思想の多様な実施形態による電極連結構造体100A〜100Gを概念的に示す縦断面図である。
図1Aを参照すると、本発明の技術的思想の一実施形態による電極連結構造体100Aは、下部電極構造体151Aを有する下部素子101及び上部電極構造体152Aを有する上部素子102を含むことができる。下部素子101と上部素子102は電極構造体150Aを介して電気的に接続されることができる。下部電極構造体151A及び上部電極構造体152Aは電極構造体150Aを構成することができる。
下部素子101は、下部基板105上に形成された下部絶縁層121、及び下部絶縁層121上/内に形成された下部電極構造体151Aを含むことができる。
下部基板105は、シリコンウエハ、SOI(silicon on insulator)ウエハ、SiGeウエハ、SiCウエハ、ガラス基板、セラミックス基板またはパッケージングされた半導体素子を含むことができる。本実施形態において、例示的に下部基板105はシリコンウエハを含むことができる。
下部絶縁層121は酸素を含むことができる。例えば、下部絶縁層121はシリコン酸化物を含むことができる。
下部絶縁層121内に下部グルーブGLが形成されることができる。下部グルーブGLは平面図では四角形状に形成されることができる。
下部電極構造体151Aは下部電極バリア層131A及び下部金属電極141Aを含むことができる。
下部電極バリア層131Aは下部グルーブGLの底面及び側壁上にコンフォーマルに形成されることができる。下部電極バリア層131Aの上端部(topmost ends)は下部絶縁層121の上部表面よりも高く突出することができる。他の実施形態において、下部電極バリア層131Aの上端部は下部絶縁層121の上部表面と同じか低いレベルに位置することができる。
下部電極バリア層131Aは金属層及びまたは金属窒化物層を含むことができる。例えば、下部電極バリア層131Aは、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、TaN、またはその他の金属/金属窒化物層を含むことができる。他の実施形態において、下部電極バリア層131Aはシリコン窒化物を含むことができる。
下部金属電極141Aは下部グルーブGLを埋め込むように下部電極バリア層131Aの底面及び側壁上に形成されることができる。下部金属電極141Aの上部表面のレベルは下部絶縁層121の上部表面のレベルよりも高く位置することができる。すなわち、下部金属電極141Aの上部表面は下部絶縁層121の上部表面よりも高く突出することができる。下部金属電極141Aは下部電極バリア層131Aの上端部よりも高く突出することができる。
説明の便宜上、上部素子102は上下反転された形態で説明される。よって、「上」と「下」は互いに互換される意味として理解すべきである。
上部素子102は、上部基板106上に形成された上部絶縁層122、及び上部絶縁層122上/内に形成された上部電極構造体152Aを含むことができる。
上部基板106は、シリコンウエハ、SOI(silicon on insulator)ウエハ、SiGeウエハ、SiCウエハ、ガラスまたはセラミックスを含むことができる。本実施形態において、例示的に上部基板106がシリコンウエハを含むことができる。
上部絶縁層122は酸素を含むことができる。例えば、上部絶縁層122はシリコン酸化物を含むことができる。
上部絶縁層122内に上部グルーブGUが形成されることができる。上部グルーブGUは平面図では四角形状に形成されることができる。上部グルーブGUは下部グルーブGLよりも狭い水平幅を有することができる。
上部電極構造体152Aは上部電極バリア層132A及び上部金属電極142Aを含むことができる。
上部電極バリア層132Aは上部グルーブGUの底面及び側壁上にコンフォーマルに形成されることができる。上部電極バリア層132Aは上部絶縁層122の上部表面上にも形成されることができる。言い換えると、上部電極バリア層132Aは上部絶縁層122の上部表面上に延長されることができる。詳しくは、上部電極バリア層132Aは上部金属電極142Aの周辺に形成されることができる。すなわち、平面図において、上部電極バリア層132Aは上部金属電極142Aの周辺を覆う形で形成されることができる。上部絶縁層122の上部表面に延長された上部電極バリア層132Aは下部金属電極141Aの水平幅よりも広い水平幅を有することができる。これは他の図面を参照してさらに詳細に説明する。
上部電極バリア層132Aは金属層及び/または金属窒化物層を含むことができる。例えば、上部電極バリア層132Aは、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、TaN、またはその他の金属/金属窒化物層を含むことができる。他の実施形態において、上部電極バリア層132Aはシリコン窒化物を含むことができる。
上部金属電極142Aは、上部グルーブGUを埋め込むように上部電極バリア層132Aの底面及び側壁上に形成されることができる。上部金属電極142Aの上部表面は上部絶縁層122の上部表面よりも高く突出することができる。上部金属電極142Aは下部金属電極141Aの水平幅よりも狭い水平幅を有することができる。
下部金属電極141A及び上部金属電極142Aは一体型に形成されることができる。言い換えると、下部金属電極141A及び上部金属電極142Aは、物質的に連続(materially in continuity with)されることができる。したがって、図面においては、下部金属電極141Aと上部金属電極142Aとの境界面が点線に表示されている。
下部金属電極141Aの一部と上部電極バリア層132Aの一部が直接的に接触されることができる。図面においては下部金属電極141Aの外郭領域が上部電極バリア層132Aと対称的に直接的に接触するものとして示されている。しかし、下部金属電極141Aの外郭領域のうちの何れか一領域だけが上部電極バリア層132Aと直接的に接触されることができる。
図1Bを参照すると、本発明の技術的思想の他の実施形態による電極連結構造体100Bは、下部電極構造体151Bを有する下部素子101及び上部電極構造体152Bを有する上部素子102を含み、下部金属電極141Bを覆う下部電極バリア層131Bを含むことができる。下部素子101と上部素子102は電極構造体150Bを介して電気的に接続されることができる。下部電極構造体151B及び上部電極構造体152Bは電極構造体150Bを構成することができる。
下部電極バリア層131Bは下部金属電極141Bの側面を覆うことができる。付け加えると、下部電極バリア層131Bは下部金属電極141Bの上部表面の一部を覆うことができる。よって、下部電極バリア層131Bは下部金属電極141Bの側面及び上部表面の周辺領域を覆うことができる。
A領域の拡大図を参照すると、下部電極バリア層131Bと上部電極バリア層132Bは直接的に接触することができる。例えば、下部電極バリア層131Bが上部金属電極142Bの側面に接触するように延長されることができる。この場合、下部電極バリア層131Bと上部電極バリア層132Bの境界面Iaは水平的に形成されることができる。他の実施形態において、上部電極バリア層132Bが下部金属電極141Bに接触するように延長されることができる。この場合、下部電極バリア層131Bと上部電極バリア層132Bの境界面Ibは垂直的に形成されることができる。説明していない他の構成要素は、図1Aと同一であるか、または類似の構成要素を参照することによって理解することができる。
図1Cを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体100Cは、下部電極構造体151Cを有する下部素子101及び上部電極構造体152Cを有する上部素子102を含み、上部絶縁層122の上部表面上に突出または延長された上部電極バリア層132C及び下部金属電極141Cを覆う下部電極バリア層131Cを含むことができる。下部素子101と上部素子102は電極構造体150Cを介して電気的に接続されることができる。下部電極構造体151C及び上部電極構造体152Cは電極構造体150Cを構成することができる。
下部電極バリア層131Cは図1Bを参照して理解することができ、上部電極バリア層132Cは図1Aを参照することによって理解することができる。下部電極バリア層131Cと上部電極バリア層132Cは直接的に接触されることができる。
下部金属電極141Cと上部金属電極142Cは一体型に形成されることができる。よって、下部金属電極141Cと上部金属電極142Cの境界面は省略された。付け加えると、下部金属電極141Cと上部金属電極142Cとの境界面は上部電極バリア層132Cの上部表面のレベルと同一であるか、または低く仮想的に位置することができる。説明していない他の構成要素は図1A及び図1Bと同一であるか、または類似の構成要素を参照することによって理解することができる。
図1Dを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体100Dは、下部電極構造体151Dを有する下部素子101及び上部電極構造体152Dを有する上部素子102を含み、下部電極バリア層131Dと上部電極バリア層132Dとの間に突出部150Pを含むことができる。下部素子101と上部素子102は電極構造体150Dを介して電気的に接続されることができる。下部電極構造体151D及び上部電極構造体152Dは電極構造体150Dを構成することができる。
突出部150Pは下部金属電極141Dの一部、上部金属電極142Dの一部、その組み合わせまたは追加された金属とすることができる。
他の実施形態において、下部電極バリア層131Dと上部電極バリア層132Dは互いに離隔されることができる。言い換えると、下部電極バリア層131Dと上部電極バリア層132Dは突出部150Pの存在可否に関係なく、独立的に互いに離隔されることができる。この場合、突出部150Pは下部電極バリア層131Dと直接的に接触しながら上部電極バリア層132Dと離隔されることができる。または、突出部150Pは上部電極バリア層132Dと直接的に接触しながら下部電極バリア層131Dと離隔されることができる。この実施形態は図1Fを参照してさらに詳細に理解することができる。説明していない他の構成要素は図1Aないし図1Cと同一であるか、または類似の構成要素を参照することによって理解することができる。
図1Eを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体100Eは下部電極構造体151Eを有する下部素子101及び上部電極構造体152Eを有する上部素子102を含み、下部金属電極141Eの上部表面上に部分的に形成された表面電極バリア層130Sを含むことができる。下部素子101と上部素子102は電極構造体150Eを介して電気的に接続されることができる。下部電極構造体151E及び上部電極構造体152Eは電極構造体150Eを構成することができる。
表面電極バリア層130Sは下部金属電極141Eの上部表面の外郭領域上に部分的に形成されることができる。表面電極バリア層130Sは下部金属電極141Eの側面上には形成されない場合もある。すなわち、下部金属電極141Eの側面は露出されることができる。付け加えると、表面電極バリア層130Sの側端部と下部金属電極141Eの側面は垂直に整列されることができる。
他の実施形態において、図1Aをさらに参照して、表面電極バリア層130Sが上部電極バリア層132Eの一部のように理解されることができる。すなわち、上部電極バリア層132Eの端部(end portions)のうちの少なくとも一部分が下部金属電極141Eの側面のうちの一つと垂直に整列されたものとして理解することができる。説明していない他の構成要素は図1Aないし図1Dと同一であるか、または類似の構成要素を参照することによって理解することができる。
図1Fを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体100Fは、下部電極構造体151Fを有する下部素子101及び上部電極構造体152Fを有する上部素子102を含み、上部電極バリア層132Fと離隔された表面電極バリア層130Sを含むことができる。下部素子101と上部素子102は電極構造体150Fを介して電気的に接続されることができる。下部電極構造体151F及び上部電極構造体152Fは電極構造体150Fを構成することができる。
他の実施形態において、図1Dをさらに参照して、上部電極バリア層132Fと表面電極バリア層130Sとの間に下部金属電極141F及び上部金属電極142Fのうちの一つまたは二つが突出されることができる。説明していない他の構成要素は図1Aないし図1Eと同一であるか、または類似の構成要素を参照することで理解することができる。
図1Gを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体100Gは、下部電極構造体151Gを有する下部素子101及び上部電極構造体152Gを有する上部素子102を含み、下部絶縁層121上に部分的に形成された下部電極バリア層131G及び表面電極バリア層130Sを含むことができる。下部素子101と上部素子102は電極構造体150Gを介して電気的に接続されることができる。下部電極構造体151G及び上部電極構造体152Gは電極構造体150Gを構成することができる。下部電極バリア層131Gは下部絶縁層121上に延長されることができる。表面電極バリア層130Sは下部金属電極141Gの上部表面の一部、及び下部絶縁層121上に延長された下部電極バリア層131Gの上部に形成されることができる。表面電極バリア層130Sは独立的な構成要素とすることができ、上部電極バリア層132Gの一部とすることができる。下部電極バリア層131Gと表面電極バリア層130Sが同一物質で形成される場合、下部電極バリア層131Gと表面電極バリア層130Sとの境界面はなくなることができる。すなわち、下部電極バリア層131Gと表面電極バリア層130Sは一体化または物質的に連続されることができる。説明していない他の構成要素は図1Aないし図1Fと同一であるか、または類似の構成要素を参照することによって理解することができる。
本実施形態において、下部素子101と上部素子102とは互いに位置が変えられる。すなわち、電極構造体150A〜150Gは上下が反転されることができる。
図1Hの(A)は図1Aに例示された下部電極構造体151Aの上面図(top view)であり、(B)は図1Aに例示された上部電極構造体152Aの下面図(bottom view)を例示的に示す図である。本発明の技術的思想を理解しやすくするために、下部電極構造体151A及び上部電極構造体152Aが正方形状に示された。下部電極構造体151A及び上部電極構造体152Aは長方形、バー(bar)、ライン、多角形などの多様な形状に形成されることができる。図1Hの(A)及び(B)を参照すると、下部電極構造体151Aの下部電極バリア層131Aは第1水平幅W1を有することができ、下部電極構造体151Aの下部金属電極141Aは第2水平幅W2を有することができ、上部電極構造体152Aの上部電極バリア層132Aは第3水平幅W3を有することができ、及び上部電極構造体152Aの上部金属電極142Aは第4水平幅W4を有することができる。図示のように、第1水平幅W1は第2水平幅W2よりも大きくなることができる。第2水平幅W2は第4水平幅W4よりも大きくなることができる。第3水平幅W3は第1水平幅W1よりも大きくなることができる。
そうすることによって、図1Aないし図1Gに例示された電極連結構造体100A〜100Gにおいて、下部金属電極141A〜141Gの水平幅が上部金属電極142A〜142Gの水平幅よりも大きくなることができる。よって、下部金属電極141A〜141Gと上部金属電極142A〜142Gの整列マージンが改善することができる。
図1Aないし図1Gに例示された電極連結構造体100A〜100Gは下部金属電極141A〜141G及び上部金属電極142A〜142Gが一体型に形成されることができて抵抗が低い電極連結を提供することができる。特に、下部金属電極141A〜141G及び上部金属電極142A〜142Gが銅などを含む場合、既存のはんだ材料を用いた電極連結よりも最も低い抵抗の電極連結を提供することができる。また、下部金属電極141A〜141G及び上部金属電極142A〜142Gがはんだ材料を含まないので、球状(spherical shapes)に形成されないで上面と下面が平たいメサ(mesa)状に形成されることができる。そうすることによって、下部金属電極141A〜141G及び上部金属電極142A〜142Gの垂直厚さ、及び電極連結構造体100A〜100Gの全体的な厚さが減少することができる。
図1Aないし図1Gに例示された電極連結構造体100A〜100Gは、下部金属電極141A〜141G及び上部金属電極142A〜142Gが下部絶縁層121及び上部絶縁層122と直接的に接触しない。例えば、下部金属電極141A〜141G及び上部金属電極142A〜142Gは下部電極バリア層131A〜131G及び上部電極バリア層132A〜132Gによって下部絶縁層121及び上部絶縁層122と離隔されることができる。よって、下部絶縁層121及び上部絶縁層122に含まれた酸素またはその他の不純物が下部金属電極141A〜141G及び上部金属電極142A〜142Gに移動することができない。本発明の技術的思想による下部金属電極141A〜141G及び上部金属電極142A〜142Gは電気的、物理的及び/または化学的特性が安定して寿命が延長される。
図2Aないし図2Gは、本発明の技術的思想の多様な実施形態による電極連結構造体200A〜200Gを概念的に示す縦断面図である。
図2Aを参照すると、本発明の技術的思想の一実施形態による電極連結構造体200Aは、基板部(substrate part)201及び基板部201上に配置された再配線部(re-distribution part)202を含むことができる。基板部201と再配線部202は電極構造体250Aを介して電気的に接続されることができる。電極構造体250Aは下部電極構造体251A及び上部電極構造体252Aを含むことができる。
基板部201は、下部基板205、最下部絶縁層210、下部配線215、下部絶縁層220、及び下部電極構造体251Aを含むことができる。
下部基板205は、シリコンウエハ、SOI(silicon on insulator)ウエハ、SiGeウエハ、SiCウエハ、ガラス、セラミックスまたはパッケージングされた半導体素子を含むことができる。本実施形態において、例示的に下部基板205がシリコンウエハを含むことができる。
最下部絶縁層210は酸素を含むことができる。例えば、最下部絶縁層210はシリコン酸化物を含むことができる。
最下部絶縁層210内に最下部グルーブGL1が形成されることができる。
最下部グルーブGL1内に下部配線215が形成されることができる。下部配線215は下部配線バリア層213及び下部金属配線214を含むことができる。下部配線バリア層213は最下部グルーブGL1の底面及び側壁上にコンフォーマルに形成されることができる。下部配線バリア層213は、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、TaN、またはSiNのうちのいずれか1つを含むことができる。下部金属配線214は最下部グルーブGL1を埋め込むように下部配線バリア層213の底面及び側壁上に形成されることができる。下部金属配線214は銅を含むことができる。最下部絶縁層210の上部表面、下部配線バリア層213の上端部、及び下部金属配線214の上部表面は同一レベルに位置することができる。
下部層間バリア層(lower interlayer barrier layer)225が最下部絶縁層210と下部絶縁層220との間に形成されることができる。下部層間バリア層225は下部配線215上にも形成されることができる。すなわち、下部層間バリア層225は下部配線バリア層213及び下部金属配線214上に形成されることができる。詳しくは、下部層間バリア層225は下部配線バリア層213及び下部金属配線214と直接的に接触することができる。下部層間バリア層225は下部金属配線214と部分的に接触することができる。すなわち、下部層間バリア層225は下部金属配線214の上面の一部を露出させることができる。下部層間バリア層225はシリコン窒化物を含むことができる。
下部層間バリア層225上に下部絶縁層220が形成されることができる。下部絶縁層220も酸素を含むことができる。例えば、下部絶縁層220もシリコン酸化物を含むことができる。
下部絶縁層220内に下部グルーブGL2が形成されることができる。下部グルーブGL2は下部層間バリア層225を部分的に除去することができる。よって、下部グルーブGL2は下部配線215の上部表面の一部を露出させることができる。
下部グルーブGL2内に下部電極構造体251Aが形成されることができる。下部電極構造体251Aは下部電極バリア層231A及び下部金属電極241Aを含むことができる。下部電極バリア層231Aは下部グルーブGL2の底面及び側壁にコンフォーマルに形成されることができる。詳しくは、下部電極バリア層231Aは下部グルーブGL2を構成する下部配線215の上部表面及び下部絶縁層220の側壁上にコンフォーマルに形成されることができる。よって、下部電極構造体251Aは下部配線215上に形成されることができる。下部電極構造体251Aは下部金属配線214と直接的に接触することができる。下部電極構造体251Aは図1Aの下部電極構造体151Aを参照することでさらに詳細に理解することができる。
再配線部202は、上部絶縁層260、上部電極構造体252A、最上部絶縁層270、及び再配線構造(re‐distribution structure)275を含むことができる。
上部絶縁層260内に上部グルーブGU1が形成されることができる。上部グルーブGU1は再配線構造275の下部面を部分的に露出させることができる。上部絶縁層260も酸素を含むことができる。例えば、上部絶縁層260もシリコン酸化物を含むことができる。
上部グルーブGU1内に上部電極構造体252Aが形成されることができる。上部電極構造体252Aは上部電極バリア層232A及び上部金属電極242Aを含むことができる。上部電極バリア層232Aは上部グルーブGU1の側壁上及び再配線構造275の下部面の下にコンフォーマルに形成されることができる。上部電極バリア層232Aは、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、TaN、またはSiNのうちのいずれか1つを含むことができる。上部グルーブGU1を埋め込むように上部電極バリア層232A上に上部金属電極242Aが形成されることができる。上部電極構造体252Aは図1Aの上部電極構造体152Aを参照することで、さらに詳細に理解することができる。
上部層間バリア層265が上部絶縁層260と最上部絶縁層270との間に形成されることができる。上部層間バリア層265は再配線構造275の下面の一部下にも形成されることができる。すなわち、上部層間バリア層265は再配線バリア層273及び再配線金属配線274の下面下に形成されることができる。詳しくは、上部層間バリア層265は再配線バリア層273及び再配線金属配線274と直接的に接触することができる。上部層間バリア層265は再配線金属配線274の下面と部分的に接触することができる。上部層間バリア層265はシリコン窒化物を含むことができる。
上部層間バリア層265上に最上部絶縁層270が形成されることができる。最上部絶縁層270内に最上部グルーブGU2が形成されることができる。最上部グルーブGU2は上部層間バリア層265及び上部電極構造体252Aを露出させることができる。詳しくは、最上部グルーブGU2は上部電極バリア層232Aを露出させることができる。最上部絶縁層270は、シリコン酸化物、シリコン窒化物、またはポリイミド(polyimide)のうちのいずれか1つを含むことができる。
最上部絶縁層270内に再配線構造275が形成されることができる。再配線構造275は再配線バリア層273及び再配線金属配線274を含むことができる。再配線バリア層273は最上部グルーブGU2の側壁上に形成されることができる。よって、再配線バリア層273は再配線金属配線274の側面上だけに形成されることができる。再配線バリア層273は、TiTi/TiN、TiN、TiW、Ta、Ta/TaN、TaN、またはSiNのうちのいずれか1つを含むことができる。
最上部グルーブGU2を埋め込むように、上部電極構造体252A及び上部層間バリア層265上に再配線金属配線274が形成されることができる。再配線金属配線274は、銅、アルミニウム、ニッケル、錫のような金属を含むことができる。図面には最上部絶縁層270と再配線構造275の上部表面が同一レベルに形成されたものとして例示されている。
下部電極構造体251Aと上部電極構造体252Aは電極構造体250Aを構成することができる。基板部201と再配線部202との間にはエアギャップAGが存在することができる。
図2Bを参照すると、本発明の技術的思想の他の実施形態による電極連結構造体200Bは、基板部201及び基板部201上に配置された再配線部202を含むことができる。基板部201と再配線部202は電極構造体250Bを介して電気的に接続されることができる。電極構造体250Bは下部電極構造体251B及び上部電極構造体252Bを含むことができる。下部電極構造体251Bは下部電極バリア層231B及び下部金属電極241Bを含むことができる。上部電極構造体252Bは上部電極バリア層232B及び上部金属電極242Bを含むことができる。
下部電極バリア層231Bは下部金属電極241Bを覆うことができる。下部電極バリア層231Bは上部電極バリア層232Bと直接的に接触することができる。説明していない構成要素及びより詳細な説明は図1B及び図2Aと同一であるか、または類似の構成要素を参照することによって理解することができる。
図2Cを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体200Cは、基板部201及び基板部201上に配置された再配線部202を含むことができる。基板部201と再配線部202は電極構造体250Cを介して電気的に接続されることができる。電極構造体250Cは下部電極構造体251C及び上部電極構造体252Cを含むことができる。下部電極構造体251Cは下部電極バリア層231C及び下部金属電極241Cを含むことができる。上部電極構造体252Cは上部電極バリア層232C及び上部金属電極242Cを含むことができる。
下部電極バリア層231Cは上部絶縁層260の下部表面下に突出または延長された上部電極バリア層232C及び下部金属電極241Cを覆うことができる。下部電極バリア層231Cは上部電極バリア層232Cと直接的に接触することができる。説明していない構成要素及びより詳細な説明は図1C及び図2Aないし図2Bと同一であるか、または類似の構成要素を参照することによって理解することができる。
図2Dを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体200Dは、基板部201及び基板部201上に配置された再配線部202を含むことができる。基板部201と再配線部202は電極構造体250Dを介して電気的に接続されることができる。電極構造体250Dは下部電極構造体251D及び上部電極構造体252Dを含むことができる。下部電極構造体251Dは下部電極バリア層231D及び下部金属電極241Dを含むことができる。上部電極構造体252Dは上部電極バリア層232D及び上部金属電極242Dを含むことができる。
下部電極バリア層231Dと上部電極バリア層232Dとの間に突出部250Pが形成されることができる。突出部250Pは下部金属電極241Dの一部、上部金属電極242Dの一部、その組み合わせまたは追加された金属とすることができる。説明していない構成要素及びより詳細な説明は図1D及び図2Aないし図2Cと同一であるか、または類似の構成要素を参照することによって理解することができる。
図2Eを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体200Eは、基板部201及び基板部201上に配置された再配線部202を含むことができる。基板部201と再配線部202は電極構造体250Eを介して電気的に接続されることができる。電極構造体250Eは下部電極構造体251E及び上部電極構造体252Eを含むことができる。下部電極構造体251Eは下部電極バリア層231E及び下部金属電極241Eを含むことができる。上部電極構造体252Eは上部電極バリア層232E及び上部金属電極242Eを含むことができる。
表面電極バリア層230Sが下部金属電極241Eの上部表面上に部分的に形成されることができる。表面電極バリア層230Sは下部金属電極241Eの上部表面の外郭領域上に部分的に形成されることができる。表面電極バリア層230Sは下部金属電極241Eの側面上には形成されない場合もある。すなわち、下部金属電極241Eの側面は露出することができる。付け加えると、表面電極バリア層230Sの側端部と下部金属電極241Eの側面は垂直に整列されることができる。
他の実施形態において、図2Aをさらに参照して、表面電極バリア層230Sが上部電極バリア層232Eの一部のように理解されることができる。すなわち、上部電極バリア層232Eの端部(end portions)のうちの少なくとも一部分が下部金属電極241Eの側面のうちの一つと垂直に整列されたものとして理解することができる。説明していない構成要素及びより詳細な説明は図1E及び図2Aないし図2Dと同一であるか、または類似の構成要素を参照することによって理解することができる。
図2Fを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体200Fは、基板部201及び基板部201上に配置された再配線部202を含むことができる。基板部201と再配線部202は電極構造体250Fを介して電気的に接続されることができる。電極構造体250Fは下部電極構造体251F及び上部電極構造体252Fを含むことができる。下部電極構造体251Fは下部電極バリア層231F及び下部金属電極241Fを含むことができる。上部電極構造体252Fは上部電極バリア層232F及び上部金属電極242Fを含むことができる。
表面電極バリア層230Sが上部電極バリア層232Fと離隔されるように形成されることができる。
他の実施形態において、図1Dをさらに参照して、上部電極バリア層232Fと表面電極バリア層230Sとの間に下部金属電極241F及び上部金属電極242Fのうちの一つまたは二つが突出することができる。説明していない構成要素及びより詳細な説明は図1F及び図2Aないし図2Eと同一であるか、または類似の構成要素を参照することによって理解することができる。
図2Gを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体200Gは、基板部201及び基板部201上に配置された再配線部202を含むことができる。基板部201と再配線部202は電極構造体250Gを介して電気的に接続されることができる。電極構造体250Gは下部電極構造体251G及び上部電極構造体252Gを含むことができる。下部電極構造体251Gは、下部電極バリア層231G、下部金属電極241G、及び表面電極バリア層230Sを含むことができる。上部電極構造体252Gは上部電極バリア層232G及び上部金属電極242Gを含むことができる。
下部電極バリア層231Gは下部絶縁層220上に延長されることができる。下部電極バリア層231Gは図1Gをさらに参照することによって理解することができる。表面電極バリア層230Sは下部金属電極241Gの一部表面及び下部絶縁層220上に延長された下部電極バリア層231Gの上部に形成されることができる。表面電極バリア層230Sは独立的な構成要素とすることができ、上部電極バリア層232Gの一部とすることができる。下部電極バリア層231Gと表面電極バリア層230Sが同一物質に形成される場合、下部電極バリア層231Gと表面電極バリア層230Sとの境界面はなくなることができる。すなわち、下部電極バリア層231Gと表面電極バリア層230Sは一体化または物質的に連続されることができる。説明していない他の構成要素は図2Aないし図2Fと同一であるか、または類似の構成要素を参照することによって理解することができる。
図3Aないし図3Gは、本発明の技術的思想の多様な実施形態による電極連結構造体300A〜300Gを概略的に示す縦断面図である。
図3Aを参照すると、本発明の技術的思想の一実施形態による電極連結構造体300Aは、互いに接続された下部素子301及び上部素子302を含むことができる。下部素子301と上部素子302は電極構造体350Aを介して電気的に接続されることができる。電極構造体350Aは下部電極構造体351A及び上部電極構造体352Aを含むことができる。
下部素子301は、下部基板305、下部層間絶縁層321、下部配線315、下部絶縁層371、下部ビア構造体365、及び下部電極構造体351Aを含むことができる。下部基板305と下部層間絶縁層321との間に下部ストッパ層311が形成されることができる。下部層間絶縁層321と下部絶縁層371との間に下部層間バリア層361が形成されることができる。下部配線315は下部層間絶縁層321内に形成されることができる。下部ビア構造体365は下部絶縁層371内に形成されることができる。下部電極構造体351Aは、下部ビア構造体365上(on)、下部絶縁層371内(in)に形成されることができる。下部電極構造体351Aは下部電極バリア層331A及び下部金属電極341Aを含むことができる。
下部基板305は、シリコンウエハ、SOI(silicon on insulator)ウエハ、SiGeウエハ、SiCウエハ、ガラス基板、セラミックス基板またはパッケージングされた半導体素子を含むことができる。本実施形態において、例示的に下部基板305はシリコンウエハを含むことができる。
下部ストッパ層311は、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物を含むことができる。
下部層間絶縁層321はシリコン酸化物を含むことができる。シリコン酸化物は、水素、炭素、ホウ素、燐、塩素、フッ素、窒素などの不純物を含むことができる。
下部配線315は下部層間絶縁層321内に形成されることができる。下部配線315の上部表面レベルは下部層間絶縁層321の上部表面レベルと同一とすることができる。下部配線315は下部配線バリア層313及び下部金属配線314を含むことができる。下部配線バリア層313は下部金属配線314の下面及び側面を覆うことができる。下部配線バリア層313は、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、TaN、またはその他の金属/金属窒化物層を含むことができる。他の実施形態において、下部配線バリア層313はシリコン窒化物を含むことができる。下部金属配線314は銅を含むことができる。他の実施形態において、下部金属配線314はアルミニウムまたはタングステンのような金属または金属シリサイドを含むことができる。
下部層間バリア層361は下部層間絶縁層321及び下部配線315上に形成されることができる。下部層間バリア層361は下部配線315の上部表面の一部を覆うことができる。下部層間バリア層361は、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物を含むことができる。
下部絶縁層371は、シリコン酸化物を含むことができる。シリコン酸化物は、水素、炭素、ホウ素、燐、塩素、フッ素、窒素などの不純物を含むことができる。他の実施形態において、下部絶縁層371はポリイミドまたはエポキシ樹脂を含むことができる。
下部ビア構造体365は、下部ビアバリア層363及び下部ビアプラグ364を含むことができる。下部ビアバリア層363は下部ビアプラグ364底面及び側面を覆うことができる。下部ビアバリア層363は下部配線315と直接的に接触することができる。下部ビアバリア層363は、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、TaN、またはその他の金属/金属窒化物層を含むことができる。他の実施形態において、下部ビアバリア層363はシリコン窒化物を含むことができる。下部ビアプラグ364は銅のような金属を含むことができる。
下部電極構造体351Aは下部電極バリア層331A及び下部金属電極341Aを含むことができる。下部電極バリア層331Aは下部金属電極341Aの下面及び側面を覆うことができる。
下部電極バリア層331Aは、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、TaN、またはその他の金属/金属窒化物層を含むことができる。他の実施形態において、下部電極バリア層331Aはシリコン窒化物を含むことができる。下部金属電極341Aは銅のような金属を含むことができる。下部電極構造体351Aは図1Aをさらに参照することによってより詳細に理解することができる。
説明の便宜上、上部素子302は上下反転された形態として説明する。
上部素子302は、上部基板306、上部層間絶縁層322、上部配線319、上部絶縁層372、上部ビア構造体369、及び上部電極構造体352Aを含むことができる。上部基板306と上部層間絶縁層322との間に上部ストッパ層312が形成されることができる。上部層間絶縁層322と上部絶縁層372との間に上部層間バリア層362が形成されることができる。上部配線319は上部層間絶縁層322内に形成されることができる。上部ビア構造体369は上部絶縁層372内に形成されることができる。上部電極構造体352Aは上部ビア構造体369上(on)、上部絶縁層372内(in)に形成されることができる。上部電極構造体352Aは上部電極バリア層332A及び上部金属電極342Aを含むことができる。
上部基板306は、シリコンウエハ、SOI(silicon on insulator)ウエハ、SiGeウエハ、SiCウエハ、ガラス、セラミックスまたはパッケージングされた半導体素子を含むことができる。本実施形態において、例示的に上部基板306はシリコンウエハを含むことができる。
上部ストッパ層312は、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物を含むことができる。
上部層間絶縁層322はシリコン酸化物を含むことができる。シリコン酸化物は、水素、炭素、ホウ素、燐、塩素、フッ素、窒素などの不純物を含むことができる。
上部配線319は上部層間絶縁層322内に形成されることができる。上部配線319の上部表面レベルは上部層間絶縁層322の上部表面レベルと同一とすることができる。上部配線319は上部配線バリア層317及び上部金属配線318を含むことができる。上部配線バリア層317は上部金属配線318の下面及び側面を覆うことができる。上部配線バリア層317は、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、TaN、またはその他の金属/金属窒化物層を含むことができる。他の実施形態において、上部配線バリア層317はシリコン窒化物を含むことができる。上部金属配線318は銅を含むことができる。他の実施形態において、上部金属配線314はアルミニウムまたはタングステンのような金属または金属シリサイドを含むことができる。
上部層間バリア層362は上部層間絶縁層322及び上部配線319上に形成されることができる。上部層間バリア層362は上部配線319の上部表面の一部を覆うことができる。上部層間バリア層362は、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物を含むことができる。
上部絶縁層372はシリコン酸化物を含むことができる。シリコン酸化物は、水素、炭素、ホウ素、燐、塩素、フッ素、窒素などの不純物を含むことができる。他の実施形態において、上部絶縁層372はポリイミドまたはエポキシ樹脂を含むことができる。
上部ビア構造体369は上部ビアバリア層367及び上部ビアプラグ368を含むことができる。上部ビアバリア層367は上部ビアプラグ368底面及び側面を覆うことができる。上部ビアバリア層367は上部配線319と直接的に接触することができる。上部ビアバリア層367は、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、TaN、またはその他の金属/金属窒化物層を含むことができる。他の実施形態において、上部ビアバリア層367はシリコン窒化物を含むことができる。上部ビアプラグ368は銅のような金属を含むことができる。
上部電極構造体352Aは上部電極バリア層332A及び上部金属電極342Aを含むことができる。上部電極バリア層332Aは上部金属電極342Aの下面及び側面を覆うことができる。
上部電極バリア層332Aは、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、TaN、またはその他の金属/金属窒化物層を含むことができる。他の実施形態において、上部電極バリア層332Aはシリコン窒化物を含むことができる。上部金属電極342Aは銅のような金属を含むことができる。上部電極構造体352Aは図1Aをさらに参照することによってより詳細に理解することができる。
図3Bを参照すると、本発明の技術的思想の他の実施形態による電極連結構造体300Bは、互いに接続された下部素子301及び上部素子302を含むことができる。下部素子301と上部素子302は電極構造体350Bを介して電気的に接続されることができる。電極構造体350Bは下部電極構造体351B及び上部電極構造体352Bを含むことができる。
下部電極バリア層331Bは下部金属電極341Bの側面を覆うことができる。付け加えると、下部電極バリア層331Bは下部金属電極341Bの上部表面の一部を覆うことができる。言い換えると、下部電極バリア層331Bは下部金属電極341Bの側面及び上部表面の周辺領域を覆うことができる。説明していない他の構成要素は図1B及び図3Aと同一であるか、または類似の構成要素を参照することによって理解することができる。
図3Cを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体300Cは、下部素子301及び上部素子302を含み、上部絶縁層372の上部表面上に突出または延長された上部電極バリア層332C及び下部金属電極341Cを覆う下部電極バリア層331Cを含むことができる。下部素子301と上部素子302は電極構造体350Cを介して電気的に接続されることができる。電極構造体350Cは下部電極構造体351C及び上部電極構造体352Cを含むことができる。
下部電極バリア層331Cは図1Bまたは図2Bを参照して理解することができ、上部電極バリア層332Cは図1Aまたは図2Aを参照することによって理解することができる。下部電極バリア層331Cと上部電極バリア層332Cは直接的に接触することができる。
下部金属電極341Cと上部金属電極342Cは一体型に形成されることができる。よって、下部金属電極341Cと上部金属電極342Cとの境界面は省略された。付け加えると、下部金属電極341Cと上部金属電極342Cとの境界面は上部電極バリア層332Cの上部表面の同一レベルと同一であるか、または低く仮想的に位置することができる。これは、本明細書に添付された形成方法に関する図面及び説明を参照することによって詳細に理解することができる。説明していない他の構成要素は図1C及び図3Aと同一であるか、または類似の構成要素を参照することによって理解することができる。
図3Dを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体300Dは、下部素子301及び上部素子302を含み、下部電極バリア層331Dと上部電極バリア層332Dとの間に突出部350Pを含むことができる。下部素子301と上部素子302は電極構造体350Dを介して電気的に接続されることができる。電極構造体350Dは下部電極構造体351D及び上部電極構造体352Dを含むことができる。
突出部350Pは、下部金属電極341Dの一部、上部金属電極342Dの一部、その組み合わせまたは追加された金属とすることができる。
他の実施形態において、下部電極バリア層331Dと上部電極バリア層332Dは互いに離隔されることができる。言い換えると、下部電極バリア層331Dと上部電極バリア層332Dは突出部350Pの存在可否に関係なく、独立的に互いに離隔されることができる。この場合、突出部350Pは下部電極バリア層331Dと直接的に接触しながら上部電極バリア層332Dと離隔されることができる。または、突出部350Pは上部電極バリア層332Dと直接的に接触しながら下部電極バリア層331Dと離隔されることができる。この実施形態は、図1F、図2F及び/または図3Fを参照することでより詳細に理解することができる。説明していない他の構成要素は図1D及び図3Aないし図3Cと同一であるか、または類似の構成要素を参照することによって理解することができる。
図3Eを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体300Eは、下部素子301及び上部素子302を含み、下部金属電極341Eの上部表面上に部分的に形成された表面電極バリア層330Sを含むことができる。下部素子301と上部素子302は電極構造体350Eを介して電気的に接続されることができる。電極構造体350Eは下部電極構造体351E及び上部電極構造体352Eを含むことができる。
表面電極バリア層330Sは下部金属電極341Eの上部表面の外郭領域上に部分的に形成されることができる。表面電極バリア層330Sは下部金属電極341Eの側面上には形成されない場合もある。すなわち、下部金属電極341Eの側面は露出することができる。付け加えると、表面電極バリア層330Sの側端部と下部金属電極341Eの側面は垂直に整列されることができる。
他の実施形態において、図3Aをさらに参照して、表面電極バリア層330Sが上部電極バリア層332Eの一部のように理解されることができる。すなわち、上部電極バリア層332Eの端部(end portions)のうちの少なくとも一部分が下部金属電極341Eの側面のうちの一つと垂直に整列されたものとして理解することができる。説明していない他の構成要素は図1E及び図3Aないし図3Dと同一であるか、または類似の構成要素を参照することによって理解することができる。
図3Fを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体300Fは、下部素子301及び上部素子302を含み、上部電極バリア層332Fと離隔された表面電極バリア層330Sを含むことができる。下部素子301と上部素子302は電極構造体350Fを介して電気的に接続されることができる。電極構造体350Fは下部電極構造体351F及び上部電極構造体352Fを含むことができる。
他の実施形態において、図3Dをさらに参照して、上部電極バリア層332Fと表面電極バリア層330Sとの間に下部金属電極341F及び上部金属電極342Fのうちの一つまたは二つが突出することができる。説明していない他の構成要素は図1F及び図3Aないし図3Eと同一であるか、または類似の構成要素を参照することによって理解することができる。
図3Gを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体300Gは、下部素子301及び上部素子302を含み、下部絶縁層371の表面上に延長された下部電極バリア層331G、及び下部金属電極341Gの表面の一部及び下部電極バリア層331G上に形成された表面電極バリア層330Sを含むことができる。
表面電極バリア層330Sは独立的な構成要素とすることができ、図3Aを参照して、上部電極バリア層332Gの一部とすることができる。説明していない他の構成要素は図1G及び図3Aないし図3Fと同一であるか、または類似の構成要素を参照することによって理解することができる。
本実施形態において、下部素子301と上部素子302は互いに位置が変えられる。すなわち、電極構造体350A〜350Gは上下が反転されることができる。
図4Aないし図4Gは、本発明の技術的思想の多様な実施形態による電極連結構造体400A〜400Gを概念的に示す縦断面図である。
図4Aを参照すると、本発明の技術的思想の一実施形態による電極連結構造体400Aは、下部素子401及び上部素子402を含むことができる。下部素子401と上部素子402は電極構造体450Aを介して電気的に接続されることができる。電極構造体450Aは下部電極構造体451A及び上部電極構造体452Aを含むことができる。
下部素子401は下部基板405を含むことができる。下部電極構造体451Aは下部基板405内に形成されることができる。下部素子401は下部基板405内に形成された下部ビア構造体480を含むことができる。下部ビア構造体480は下部電極構造体451Aと電気的に接続されることができる。
下部基板405は、シリコンウエハ、SOI(silicon on insulator)ウエハ、SiGeウエハ、SiCウエハ、ガラス、セラミックスまたはパッケージングされた半導体素子を含むことができる。本実施形態において、例示的に下部基板405はシリコンウエハを含むことができる。
下部電極構造体451Aは下部電極バリア層431A及び下部金属電極441Aを含むことができる。下部電極バリア層431Aは下部金属電極441Aの下面及び側面を覆うことができる。下部金属電極441Aの上部表面は下部電極バリア層431Aの上端部よりも高く突出することができる。下部電極バリア層431Aの上端部は下部基板405の上部表面よりも高く突出することができる。他の実施形態において、下部電極バリア層431Aの上端部は下部基板405の上部表面と同じか低いレベルに位置することができる
下部電極バリア層431Aは、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、TaN、またはその他の金属/金属窒化物層を含むことができる。他の実施形態において、下部電極バリア層431Aはシリコン窒化物を含むことができる。下部金属電極441Aは銅のような金属を含むことができる。
下部ビア構造体480は下部基板405を貫通する形状に形成することができる。下部ビア構造体480は、下部ビアバリア層481及び下部ビアプラグ486を含むことができる。下部ビアバリア層481はシリコン窒化物を含むことができる。他の実施形態において、下部ビアバリア層481は、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、TaN、またはその他の金属/金属窒化物層を含むことができる。下部ビアプラグ486は銅のような金属を含むことができる。
上部素子402は上部基板406を含むことができる。上部電極構造体452Aは上部基板406内に形成されることができる。上部電極構造体452Aは上部電極バリア層432A及び上部金属電極442Aを含むことができる。上部電極バリア層432Aは上部基板406の下面に延長されることができる。
上部電極バリア層432Aは、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、TaN、またはその他の金属/金属窒化物層を含むことができる。他の実施形態において、上部電極バリア層432Aはシリコン窒化物を含むことができる。上部金属電極442Aは銅のような金属を含むことができる。
下部金属電極441Aの水平幅は上部金属電極442Aの水平幅よりも大きくなることができる。上部基板406の下面に延長された上部電極バリア層432Aの水平幅は下部金属電極441Aの水平幅よりも大きくすることができる。
上部電極構造体452Aはビア構造体形状に形成することができる。
図4Bを参照すると、本発明の技術的思想の他の実施形態による電極連結構造体400Bは、下部素子401及び上部素子402を含むことができる。下部素子401と上部素子402は電極構造体450Bを介して電気的に接続されることができる。電極構造体450Bは下部電極構造体451B及び上部電極構造体452Bを含むことができる。
下部電極バリア層431Bは下部金属電極441Bの側面を覆うことができる。付け加えると、下部電極バリア層431Bは下部金属電極441Bの上部表面の一部を覆うことができる。よって、下部電極バリア層431Bは下部金属電極441Bの側面及び上部表面の周辺領域を覆うことができる。他の構成要素及びより詳細な説明は図1B及び図4Aを参照することによって理解することができる。
図4Cを参照すると、本発明の技術的思想の他の実施形態による電極連結構造体400Cは、下部素子401及び上部素子402を含むことができる。下部素子401と上部素子402は電極構造体450Cを介して電気的に接続されることができる。電極構造体450Cは下部電極構造体451C及び上部電極構造体452Cを含むことができる。
下部電極バリア層431Cは図1Cを参照して理解することができ、上部電極バリア層432Cは図1A及び図4Aを参照することによって理解することができる。下部電極バリア層431Cと上部電極バリア層432Cは直接的に接触することができる。
下部金属電極441Cと上部金属電極442Cは一体型に形成されることができる。よって、下部金属電極441Cと上部金属電極442Cとの境界面は省略されている。付け加えると、下部金属電極441Cと上部金属電極442Cとの境界面は上部電極バリア層432Cの上部表面の同一レベルと同一であるか、または低く仮想的に位置することができる。他の構成要素及びより詳細な説明は図1C及び図4A及び図4Bと同一であるか、または類似の構成要素を参照することによって理解することができる。
図4Dを参照すると、本発明の技術的思想の他の実施形態による電極連結構造体400Dは、下部素子401及び上部素子402を含むことができる。下部素子401と上部素子402は電極構造体450Dを介して電気的に接続されることができる。電極構造体450Dは下部電極構造体451D及び上部電極構造体452Dを含むことができる。電極構造体450Dは下部電極バリア層431Dと上部電極バリア層432Dとの間に突出部450Pを含むことができる。
突出部450Pは、下部金属電極441Dの一部、上部金属電極442Dの一部、その組み合わせまたは追加された金属とすることができる。
他の実施形態において、下部電極バリア層431Dと上部電極バリア層432Dは互いに離隔されることができる。言い換えると、下部電極バリア層431Dと上部電極バリア層432Dは突出部450Pの存在可否に関係なく、独立的に互いに離隔されることができる。この場合、突出部450Pは下部電極バリア層431Dと直接的に接触しながら上部電極バリア層432Dと離隔されることができる。または、突出部450Pは上部電極バリア層432Dと直接的に接触しながら下部電極バリア層431Dと離隔されることができる。この実施形態は図1F及び図4Fを参照してさらに詳細に理解することができる。他の構成要素及びより詳細な説明は、図1D及び図4Aないし図4Cと同一であるか、または類似の構成要素を参照することによって理解することができる。
図4Eを参照すると、本発明の技術的思想の他の実施形態による電極連結構造体400Eは、下部素子401及び上部素子402を含むことができる。下部素子401と上部素子402は電極構造体450Eを介して電気的に接続されることができる。電極構造体450Eは下部電極構造体451E及び上部電極構造体452Eを含むことができる。電極構造体450Eは下部金属電極441Eの上部表面上に部分的に形成された表面電極バリア層430Sを含むことができる。
表面電極バリア層430Sは、下部金属電極441Eの上部表面の外郭領域上に部分的に形成されることができる。表面電極バリア層430Sは下部金属電極441Eの側面上には形成されない場合もある。すなわち、下部金属電極441Eの側面は露出することができる。付け加えると、表面電極バリア層430Sの側端部と下部金属電極441Eの側面は垂直に整列されることができる。
他の実施形態において、図4Aをさらに参照して、表面電極バリア層430Sが上部電極バリア層432Eの一部のように理解することができる。すなわち、上部電極バリア層432Eの端部のうち少なくとも一部分が下部金属電極441Eの側面のうちの一つと垂直に整列されたものとして理解することができる。他の構成要素及びより詳細な説明は、図1E及び図4Aないし図4Dと同一であるか、または類似の構成要素を参照することによって理解することができる。
図4Fを参照すると、本発明の技術的思想の他の実施形態による電極連結構造体400Fは、下部素子401及び上部素子402を含むことができる。下部素子401と上部素子402は電極構造体450Fを介して電気的に接続されることができる。電極構造体450Fは下部電極構造体451F及び上部電極構造体452Fを含むことができる。電極構造体450Fは上部電極バリア層432Fと離隔された表面電極バリア層430Sを含むことができる。
他の実施形態において、図4Dをさらに参照して、上部電極バリア層432Fと表面電極バリア層430Sとの間に下部金属電極441F及び上部金属電極442Fのうちの一つまたは二つが突出することができる。他の構成要素及びより詳細な説明は図1F及び図4Aないし図4Eと同一であるか、または類似の構成要素を参照することによって理解することができる。
図4Gを参照すると、本発明の技術的思想の他の実施形態による電極連結構造体400Gは、下部素子401及び上部素子402を含むことができる。下部素子401と上部素子402は電極構造体450Gを介して電気的に接続されることができる。電極構造体450Gは下部電極構造体451G及び上部電極構造体452Gを含むことができる。電極構造体450Gは、下部基板405の表面上に延長された下部電極バリア層431G、及び下部金属電極441Gの上部表面の一部並びに下部基板405の表面上に延長された下部電極バリア層431Gの上部に形成された表面電極バリア層430S、を含むことができる。他の構成要素及びより詳細な説明は図1G及び図4Aないし図4Fと同一であるか、または類似の構成要素を参照することによって理解することができる。
本実施形態において、下部素子401と上部素子402は互いに位置が変えられる。すなわち、電極構造体450A〜450Gは上下が反転されることができる。
図5Aないし図5Gは、本発明の技術的思想の多様な実施形態による素子積層構造体500A〜500Gを概念的に示す縦断面図である。
図5Aを参照すると、本発明の技術的思想の一実施形態による素子積層構造体500Aは、回路基板505上に積層された半導体素子501A〜504Aを含むことができる。積層された半導体素子501A〜504Aは、それぞれ基板506〜509内に形成された電極構造体551A〜554A及びビア構造体591A〜594Aを含むことができる。積層された半導体素子501A〜504Aは、電極構造体551A〜554A及びビア構造体591A〜594Aを用いて電気的に接続されることができる。回路基板505はPCB(printed circuit board)を含むことができる。
電極構造体551A〜554Aはそれぞれ電極バリア層531A〜534A及び金属電極541A〜544Aを含むことができる。電極バリア層531A〜534Aはそれぞれ金属電極541A〜544Aの底面及び側面を覆うことができる。電極バリア層531A〜534Aは、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、TaN、またはその他の金属/金属窒化物層を含むことができる。他の実施形態において、電極バリア層531A〜534Aはシリコン窒化物を含むことができる。金属電極541A〜544Aは銅のような金属を含むことができる。金属電極541A〜544Aの上部表面はそれぞれ電極バリア層531A〜534Aの上端部よりも高く突出することができる。電極構造体551A〜554Aは他の図面に示された下部電極構造体151A、251A、351A、451Aを参照してさらに詳細に理解することができる。
ビア構造体591A〜594Aはそれぞれビアバリア層581A〜584A及びビアプラグ586A〜589Aを含むことができる。ビアバリア層581A〜584Aはビアプラグ586A〜589Aの側面を覆うことができる。ビアバリア層581A〜584Aは基板506〜509の下部表面上に延長されることができる。ビアバリア層581A〜584Aは、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、TaN、またはその他の金属/金属窒化物層を含むことができる。他の実施形態において、ビアバリア層581A〜584Aはシリコン窒化物を含むことができる。ビアプラグ586A〜589Aは銅のような金属を含むことができる。ビア構造体591A〜594Aは、図4Aないし図4Gに示された下部ビア構造体480を参照してさらに詳細に理解することができる。金属電極541A〜544Aとビアプラグ586A〜589Aは一体化されることができる。すなわち、金属電極541A〜544Aとビアプラグ586A〜589Aは物質的に連続されることができる。
積層された半導体素子501A〜504Aは下部表面及び上部表面上にそれぞれ下部絶縁層571〜574及び上部絶縁層576〜579を含むことができる。ビアバリア層581A〜584Aは下部絶縁層571〜574上に延長されることができる。電極バリア層531A〜534Aの上端部は上部絶縁層576〜579に覆われないで露出されることができる。最上部に位置した半導体素子501Aは上部キャッピング層570を含むことができる。上部キャッピング層570は、最上部に位置した基板509の表面、最上部に位置した上部絶縁層579の表面、及び/または最上部に位置した電極構造体554Aを覆うことができる。最下部に位置した半導体素子504Aのビアプラグ586Aは、回路基板505上に形成された金属連結部595と電気的に接続されることができる。金属連結部595は、銅、ニッケル、アルミニウム、錫、貴金属またははんだ材料を含むことができる。
図5Bを参照すると、本発明の技術的思想の他の実施形態による素子積層構造体500Bは、回路基板505上に積層された半導体素子501B〜504Bを含むことができる。積層された半導体素子501B〜504Bはそれぞれ基板506〜509内に形成された電極構造体551B〜554B及びビア構造体591B〜594Bを含むことができる。積層された半導体素子501B〜504Bは電極構造体551B〜554B及びビア構造体591B〜594Bを用いて電気的に接続されることができる。
電極バリア層531B〜534Bはそれぞれ金属電極541B〜544Bの側面を覆うことができる。付け加えると、電極バリア層531B〜534Bはそれぞれ金属電極541B〜544Bの上部表面の一部を覆うことができる。言い換えると、電極バリア層531B〜534Bはそれぞれ金属電極541B〜544Bの側面及び上部表面の周辺領域を覆うことができる。説明していない他の構成要素は図1B及び図5Aと同一であるか、または類似の構成要素を参照することによって理解することができる。
図5Cを参照すると、本発明の技術的思想のさらに他の実施形態による素子積層構造体500Cは、回路基板505上に積層された半導体素子501C〜504Cを含むことができる。積層された半導体素子501C〜504Cはそれぞれ基板506〜509内に形成された電極構造体551C〜554C及びビア構造体591C〜594Cを含むことができる。積層された半導体素子501C〜504Cは電極構造体551C〜554C及びビア構造体591C〜594Cを用いてそれぞれ電気的に接続されることができる。
電極バリア層531C〜534Cは図1Cを参照して理解することができ、ビアバリア層581C〜584Cは図1A及び図5Aを参照することによって理解することができる。電極バリア層531C〜534Cとビアバリア層581C〜584Cはそれぞれ直接的に接触することができる。
金属電極541C〜544Cとビアプラグ586C〜589Cはそれぞれ一体型に形成されることができる。よって、金属電極541C〜544Cとビアプラグ586C〜589Cの境界面は省略されている。付け加えると、金属電極541C〜544Cとビアプラグ586C〜589Cとの境界面は、それぞれビアバリア層581C〜584Cのそれぞれ上部表面のレベルと同一であるか、または低く仮想的に位置することができる。他の構成要素及びより詳細な説明は図1C及び図5A及び図5Bと同一であるか、または類似の構成要素を参照することによって理解することができる。
図5Dを参照すると、本発明の技術的思想のさらに他の実施形態による素子積層構造体500Dは、回路基板505上に積層された半導体素子501D〜504Dを含むことができる。積層された半導体素子501D〜504Dはそれぞれ基板506〜509内に形成された電極構造体551D〜554D及びビア構造体591D〜594Dを含むことができる。積層された半導体素子501D〜504Dは電極構造体551D〜554D及びビア構造体591D〜594Dを用いて電気的に接続されることができる。
突出部550Pは、金属電極541D〜544Dの一部、ビアプラグ586D〜589Dの一部、その組み合わせまたは追加された金属とすることができる。
他の実施形態において、電極バリア層531D〜534Dとビアバリア層581D〜584Dは互いに離隔されることができる。言い換えると、電極バリア層531D〜534Dとビアバリア層581D〜584Dは突出部550Pの存在可否に関係なく、独立的に互いに離隔されることができる。この場合、突出部550Pは、電極バリア層531D〜534Dと直接的に接触しながらビアバリア層581D〜584Dと離隔されることができる。または、突出部550Pはビアバリア層581D〜584Dと直接的に接触しながら電極バリア層531D〜534Dと離隔されることができる。この実施形態は図1F及び図5Fを参照してさらに詳細に理解することができる。他の構成要素及びより詳細な説明は図1E及び図5Aないし図5Cと同一であるか、または類似の構成要素を参照することによって理解することができる。
図5Eを参照すると、本発明の技術的思想のさらに他の実施形態による素子積層構造体500Eは、回路基板505上に積層された半導体素子501E〜504Eを含むことができる。積層された半導体素子501E〜504Eはそれぞれ基板506〜509内に形成された電極構造体551E〜554E及びビア構造体591E〜594Eを含むことができる。積層された半導体素子501E〜504Eは電極構造体551E〜554E及びビア構造体591E〜594Eを用いて電気的に接続されることができる。
表面電極バリア層530Sは金属電極541E〜544Eの上部表面の外郭領域上に部分的に形成されることができる。表面電極バリア層530Sは金属電極541E〜544Eの側面上には形成されない場合もある。すなわち、金属電極541E〜544Eの側面は露出されることができる。付け加えると、表面電極バリア層530Sの側端部と金属電極541E〜544Eの側面は垂直に整列されることができる。表面電極バリア層530Sは金属連結部595上にも形成されることができる。他の実施形態において、表面電極バリア層530Sは金属連結部595上には形成されない場合もある。
他の実施形態において、図5Aをさらに参照して、表面電極バリア層530Sがビアバリア層581E〜584Eの一部のように理解されることができる。すなわち、ビアバリア層581E〜584Eの端部のうち少なくとも一部分が金属電極541E〜544Eの側面のうちの一つと垂直に整列されたものとして理解することができる。他の構成要素及びより詳細な説明は図1E及び図5Aないし図5Dと同一であるか、または類似の構成要素を参照することによって理解することができる。
図5Fを参照すると、本発明の技術的思想のさらに他の実施形態による素子積層構造体500Fは、回路基板505上に積層された半導体素子501F〜504Fを含むことができる。積層された半導体素子501F〜504Fはそれぞれ基板506〜509内に形成された電極構造体551F〜554F及びビア構造体591F〜594Fを含むことができる。積層された半導体素子501F〜504Fは電極構造体551F〜554F及びビア構造体591F〜594Fを用いて電気的に接続されることができる。
表面電極バリア層530Sは金属連結部595上にも形成されることができる。他の実施形態において、表面電極バリア層530Sは金属連結部595上には形成されない場合もある。
他の実施形態において、図5Dをさらに参照して、ビアバリア層581F〜584Fと表面電極バリア層530Sとの間に金属電極541F〜544F及びビアプラグ586F〜589Fのうちの一つまたは二つが突出することができる。他の構成要素及びより詳細な説明は図1F及び図5Aないし図5Eと同一であるか、または類似の構成要素を参照することによって理解することができる。
図5Gを参照すると、本発明の技術的思想のさらに他の実施形態による素子積層構造体500Gは、回路基板505上に積層された半導体素子501G〜504Gを含むことができる。積層された半導体素子501G〜504Gはそれぞれ基板506〜509内に形成された電極構造体551G〜554G及びビア構造体591G〜594Gを含むことができる。積層された半導体素子501G〜504Gは電極構造体551G〜554G及びビア構造体591G〜594Gを用いて電気的に接続されることができる。
電極構造体551G〜554Gは、それぞれ基板506〜509の表面上に延長された下部電極バリア層531G〜534G、並びに下部金属電極541G〜544Gの上部表面の一部及び上部絶縁層576〜579の表面上に延長された下部電極バリア層531G〜534Gの上部に形成された表面電極バリア層530S、を含むことができる。他の構成要素及びより詳細な説明は図1G及び図5Aないし図5Fと同一であるか、または類似の構成要素を参照することによって理解することができる。
図6Aないし図6Gは、本発明の技術的思想の多様な実施形態による電極連結構造体600A〜600Gを概念的に示す縦断面図である。
図6Aを参照すると、本発明の技術的思想の一実施形態による電極連結構造体600Aは下部素子601及び上部素子602を含むことができる。下部素子601は、下部基板605内に形成された下部電極構造体656A、上部電極構造体651A、及びビア構造体691Aを含むことができる。上部素子602も、上部基板606内に形成された下部電極構造体652A、上部電極構造体657A、及びビア構造体692Aを含むことができる。
下部素子601の下部電極構造体656Aと上部素子602の下部電極構造体652Aは実質的に同一であるか、または類似の形状を有することができる。下部素子601の上部電極構造体651Aと上部素子602の上部電極構造体657Aも実質的に同一であるか、または類似の形状を有することができる。下部素子601のビア構造体691Aと上部素子602のビア構造体692Aも実質的に同一であるか、または類似の形状を有することができる。
下部素子601の下部電極構造体656Aと上部素子602の下部電極構造体652Aは、それぞれ下部金属電極646A、642A及び下部金属電極646A、642Aの上部面と側面を覆う下部電極バリア層636A、632Aを含むことができる。下部電極バリア層636A、632Aは、それぞれ下部素子601及び上部素子602の下部表面上に延長されることができる。
下部素子601の上部電極構造体651Aと上部素子602の上部電極構造体657Aは、それぞれ上部金属電極641A、647A及び上部金属電極641A、647Aの下部面と側面を覆う上部電極バリア層631A、637Aを含むことができる。上部電極バリア層631A、637Aの上端部は、それぞれ下部基板605及び上部基板606の上部表面上に露出することができる。
下部電極バリア層632A、636Aは上部金属電極641A、647Aよりも広い水平幅を有することができる。下部金属電極642A、646Aは上部金属電極641A、647Aよりも狭い水平幅を有することができる。
下部素子601のビア構造体691Aと上部素子602のビア構造体692Aは、それぞれビアプラグ686A、687A及びビアプラグ686A、687Aの側面を覆うビアバリア層681A、682Aを含むことができる。
下部金属電極642A、646A、上部金属電極641A、647A、及びビアプラグ686A、687Aは銅のような金属を含むことができる。下部電極バリア層632A、636A、上部電極バリア層631A、637A、及びビアバリア層681A、682Aは、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、TaN、またはその他の金属/金属窒化物層を含むことができる。他の実施形態において、下部電極バリア層632A、636A、上部電極バリア層631A、637A、及びビアバリア層681A、682Aはシリコン窒化物を含むことができる。
下部素子601の上部電極構造体651Aと上部素子602の下部電極構造体652Aは電極構造体650Aを構成することができる。
図6Bを参照すると、本発明の技術的思想の他の実施形態による電極連結構造体600Bは下部素子601及び上部素子602を含むことができる。下部素子601は、下部基板605内に形成された下部電極構造体656B、上部電極構造体651B、及びビア構造体691Bを含むことができる。上部素子602も、上部基板606内に形成された下部電極構造体652B、上部電極構造体657B、及びビア構造体692Bを含むことができる。
下部金属電極642B、646Bは下部基板605及び上部基板606の下部表面外部に突出されることができる。下部電極バリア層632B、636Bの上端部は下部基板605及び上部基板606の下部表面と同一であるか、または突出することができる。
上部金属電極641B、647Bの上部表面は下部基板605及び/または上部基板606の上部表面と部分的または全体的に同一表面レベルを有することができる。
上部電極バリア層631B、637Bの上端部は、それぞれ下部基板605及び上部基板606の上部表面上に露出することができる。
下部素子601のビア構造体691Bと上部素子602のビア構造体692Bは、それぞれビアプラグ686B、687B及びビアプラグ686B、687Bの側面を覆うビアバリア層681B、682Bを含むことができる。
下部素子601の上部電極構造体651Bと上部素子602の下部電極構造体652Bは電極構造体650Bを構成することができる。説明していない構成要素は図6Aを参照してさらに詳細に理解することができる。
図6Cを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体600Cは下部素子601及び上部素子602を含むことができる。下部素子601は、下部基板605内に形成された下部電極構造体656C、上部電極構造体651C、及びビア構造体691Cを含むことができる。上部素子602も、上部基板606内に形成された下部電極構造体652C、上部電極構造体657C、及びビア構造体692Cを含むことができる。
下部金属電極642C、646Cは下部基板605及び上部基板606の下部表面外部に突出することができる。下部電極バリア層632C、636Cは下部基板605及び上部基板606の下部表面上に延長、形成されることができる。
上部金属電極641C、647Cの上部表面は下部基板605及び/または上部基板606の上部表面と部分的または全体的に同一表面レベルを有することができる。
上部電極バリア層631C、637Cは上部金属電極641C、647Cの上部表面上に露出することができる。
下部素子601のビア構造体691Cと上部素子602のビア構造体692Cは、それぞれビアプラグ686C、687C及びビアプラグ686C、687Cの側面を覆うビアバリア層681C、682Cを含むことができる。
下部素子601の上部電極構造体651Cと上部素子602の下部電極構造体652Cは電極構造体650Cを構成することができる。説明していない構成要素は図6A及び図6Bを参照してさらに詳細に理解することができる。
図6Dを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体600Dは下部素子601及び上部素子602を含むことができる。下部素子601は、下部基板605内に形成された下部電極構造体656D、上部電極構造体651D、及びビア構造体691Dを含むことができる。上部素子602も、上部基板606内に形成された下部電極構造体652D、上部電極構造体657D、及びビア構造体692Dを含むことができる。
下部素子601の上部電極構造体651Dと上部素子602の下部電極構造体652Dは電極構造体650Dを構成することができる。電極構造体650Dは突出部650Pを含むことができる。突出部650Pは、下部素子601の上部電極構造体651Dの上部金属電極641Dの一部、上部素子602の下部電極構造体652Dの下部金属電極642Dの一部、その組み合わせ、または追加された金属とすることができる。説明していない構成要素は図6Aないし図6Cを参照してさらに詳細に理解することができる。
図6Eを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体600Eは下部素子601及び上部素子602を含むことができる。下部素子601は、下部基板605内に形成された下部電極構造体656E、上部電極構造体651E、及びビア構造体691Eを含むことができる。上部素子602も、上部基板606内に形成された下部電極構造体652E、上部電極構造体657E、及びビア構造体692Eを含むことができる。
表面電極バリア層630Sは、上部金属電極641E、647Eの上部表面の外郭領域上に部分的に形成されることができる。表面電極バリア層630Sは上部金属電極641E、647Eの側面上には形成されない場合もある。すなわち、上部金属電極641E、647Eの側面は露出することができる。付け加えると、表面電極バリア層630Sの側端部と上部金属電極641Eの側面は垂直に整列されることができる。他の実施形態において、図6Aをさらに参照して、表面電極バリア層630Sが上部素子602の下部電極バリア層632Eの一部のように理解することができる。すなわち、上部素子602の下部電極バリア層632Eの端部のうち少なくとも一部分が下部素子601の上部金属電極641Eの側面のうちの一つと垂直に整列されたものとして理解することができる。説明していない他の構成要素は図6Aないし図6Dと同一であるか、または類似の構成要素を参照することによって理解することができる。
図6Fを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体600Fは下部素子601及び上部素子602を含むことができる。下部素子601は、下部基板605内に形成された下部電極構造体656F、上部電極構造体651F、及びビア構造体691Fを含むことができる。上部素子602も、上部基板606内に形成された下部電極構造体652F、上部電極構造体657F、及びビア構造体692Fを含むことができる。
表面電極バリア層630Sは上部素子602の下部電極バリア層632Fと離隔されることができる。説明していない他の構成要素は図6Aないし図6Eと同一であるか、または類似の構成要素を参照することによって理解することができる。
図6Gを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体600Gは下部素子601及び上部素子602を含むことができる。下部素子601は、下部基板605内に形成された下部電極構造体656G、上部電極構造体651G、及びビア構造体691Gを含むことができる。上部素子602も、上部基板606内に形成された下部電極構造体652G、上部電極構造体657G、及びビア構造体692Gを含むことができる。
下部素子601の上部電極構造体651Gは、下部基板605の表面上に延長された上部電極バリア層631G、及び下部金属電極641Gの上部表面の一部及び下部電極バリア層631G上に形成された表面電極バリア層630Sを含むことができる。他の構成要素及びより詳細な説明は図1G及び図6Aないし図6Fと同一であるか、または類似の構成要素を参照することによって理解することができる。
図7Aないし図7D及び図8Aないし図13Dは、本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示すフローチャート及び縦断面図である。
図7A及び図8Aを参照すると、本発明の技術的思想の一実施形態による下部素子801Aを形成する方法は、下部基板805上に形成された下部絶縁層821内に下部グルーブGLを形成することを含む(S110)。下部基板805は、シリコンウエハ、SOI(silicon on insulator)ウエハ、SiGeウエハ、SiCウエハ、ガラス基板またはセラミックス基板を含むことができる。本実施形態では、例示的に下部基板805がシリコンウエハを含むことができる。下部絶縁層821は酸素を含むことができる。例えば、下部絶縁層821はシリコン酸化物を含むことができる。他の実施形態において、下部絶縁層821は、シリコン窒化物、シリコン酸窒化物、またはポリイミドのような絶縁物を含むことができる。下部グルーブGLはフォトリソグラフィ工程及びエッチング工程を用いて形成されることができる。下部グルーブGLは平面図で実質的に四角形状を有するリセス形状またはライン形状のトレンチ状とすることができる。
図7A及び図8Bを参照すると、本発明の技術的思想の一実施形態による下部素子801Aを形成する方法は、下部グルーブGLの底面、側面及び下部絶縁層821の表面を全体的に覆う下部電極バリア物質層831’をコンフォーマルに形成することを含むことができる(S120)。下部電極バリア物質層831’は金属層及び/または金属窒化物層を含むことができる。例えば、下部電極バリア物質層831’は、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、またはTaNを含むことができる。下部電極バリア物質層831’は、PVD(physical vapor deposition)法及び/またはCVD(chemical vapor deposition)法を用いて形成されることができる。詳しくは、下部電極バリア物質層831’がTa/TaN層を含む場合、下部絶縁層821上にPVD法を用いてTa層が形成された後、TaN層がTa層上にCVD法を用いて連続的に形成されることができる。TaN層はTa層の表面が窒化されて形成されることができる。下部電極バリア物質層831’がTi/TiN層を含む場合にも下部電極バリア物質層831’は同一方法に形成されることができる。Ta層またはTi層を全て窒化させる場合、TaN層またはTiN層だけが形成されることができる。他の実施形態において、下部電極バリア物質層831’はシリコン窒化物を含むことができる。続いて、本発明の技術的思想の一実施形態による下部素子801Aを形成する方法は、下部電極バリア物質層831’上に下部シード層Sを形成することを含むことができる。下部シード層SはスパッタリングなどのPVD法を用いて形成されることができる。下部シード層Sは銅を含むことができる。
図7A及び図8Cを参照すると、本発明の技術的思想の一実施形態による下部素子801Aを形成する方法は、下部電極バリア物質層831’上に下部電極金属層841’を形成することを含むことができる(S130)。下部電極金属層841’は銅を含むことができる。下部電極金属層841’はめっき方法を用いて形成されることができる。下部シード層Sは下部電極金属層841’の一部に吸収されることができる。すなわち、下部シード層Sと下部電極金属層841’との境界面が見えないこともある。
図7A及び図8Dを参照すると、本発明の技術的思想の一実施形態による下部素子801Aを形成する方法は、下部電極金属層841’の上部をCMP(chemical mechanical polising)法などを用いて除去して下部金属電極841を形成することを含むことができる(S140)。同時に、下部金属電極841の周辺には下部電極バリア物質層831’が露出することができる。
図7A及び図8Eを参照すると、本発明の技術的思想の一実施形態による下部素子801Aを形成する方法は、下部電極バリア物質層831’の露出された部分を除去して下部絶縁層821を露出させて下部電極構造体851を形成することを含むことができる(S150)。すなわち、下部電極バリア層831が形成されることができる。下部電極バリア層831の上端部は下部金属電極841の下部表面よりも低いレベルに位置することができる。図面において、下部電極バリア層831の上端部が下部絶縁層821の上部表面と同一レベルに位置したことに示されたが、下部電極バリア層831の上端部は下部絶縁層821の上部表面よりも低いレベルに位置することができる。以上のステップを介して本発明の技術的思想の一実施形態による下部素子801Aを形成することができる。
図7A及び図8Fをさらに参照すると、本発明の技術的思想の一実施形態による下部素子801Aを形成する方法は、下部絶縁層821の上部を部分的に除去することをさらに含むことができる。本工程によって、下部電極バリア層831の上端部が下部絶縁層821の上部表面よりも突出することができる(S160)。
図7B及び図9Aないし図9Dは、本発明の技術的思想の実施形態による下部素子801B、801C、801Dを形成する方法を概念的に示すフローチャート及び縦断面図である。
図7B及び図9Aを参照すると、本発明の技術的思想の他の実施形態による下部素子801Bを形成する方法は、図8D以後、下部絶縁層821、下部電極バリア物質層831’、及び下部金属電極841上に表面電極バリア物質層830’をさらに形成することを含むことができる(S142)。表面電極バリア物質層830’は、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、TaN、またはシリコン窒化物を含むことができる。
図7B及び図9Bを参照すると、本発明の技術的思想の他の実施形態による下部素子801Bを形成する方法は、表面電極バリア物質層830’及び下部電極バリア物質層831’を部分的に除去することを含むことができる(S152)。詳しくは、フォトリソグラフィ工程及びエッチング工程などを用いて表面電極バリア物質層830’及び下部電極バリア物質層831’を部分的に除去して下部金属電極841の上部表面及び下部絶縁層821の上部表面を露出させることを含むことができる。すなわち、表面電極バリア層830が形成されることができる。表面電極バリア層830が下部電極バリア層831と同一物質を含む場合、表面電極バリア層830と下部電極バリア層831との境界面がなくなることができる。
図9Cをさらに参照すると、本発明の技術的思想のさらに他の実施形態による下部素子801Cを形成する方法は、図9Bで説明した工程から、下部金属電極841の側面が露出されるように表面電極バリア物質層830’及び下部電極バリア物質層831’を部分的に除去することを含むことができる。よって、表面電極バリア層830は下部金属電極841の上部表面の一部上に形成されることができ、下部金属電極841の側面の一部が露出されることができる。
図9Dをさらに参照すると、本発明の技術的思想のさらに他の実施形態による下部素子801Dを形成する方法は、図9Bで説明した工程から、下部金属電極841の側面が露出しないように表面電極バリア物質層830’及び下部電極バリア物質層831’を部分的に除去することを含むことができる。よって、表面電極バリア層830は、下部金属電極841の上部表面の一部、側面、及び下部絶縁層821の上部表面の一部上に形成されることができる。上述したように、表面電極バリア層830が下部電極バリア層831と同一物質を含む場合、表面電極バリア層830と下部電極バリア層831との境界面がなくなることができる。
図7C及び図10Aを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子801Eを形成する方法は、下部配線815を有する下部基板805上に下部層間バリア層825を形成することを含むことができる(S210)。下部配線815は下部金属配線814及び下部金属配線814を覆う下部配線バリア層813を含むことができる。下部金属配線814は銅のような金属を含むことができ、下部配線バリア層813は、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、またはTaNのうちのいずれか1つを含むことができる。下部層間バリア層825は下部金属配線814及び下部配線バリア層813の上面を直接的に覆うことができる。下部層間バリア層825はシリコン酸化物またはシリコン窒化物を含むことができる。
図7C及び図10Bを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子801Eを形成する方法は、下部層間バリア層825上に下部グルーブGLを有する下部絶縁層821を形成することを含むことができる(S220)。下部グルーブGLは下部金属配線814の上部表面の一部を露出させることができる。下部絶縁層821はシリコン酸化物を含むことができる。
図7C及び図10Cを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子801Eを形成する方法は、下部グルーブGLの底面、側面及び下部層間バリア層825の上面上に下部電極バリア物質層831’をコンフォーマルに形成して下部電極金属層841’を形成することを含むことができる(S230)。下部電極バリア物質層831’は、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、またはTaNのうちのいずれか1つを含むことができる。下部電極金属層841’は銅を含むことができる。
図7C及び図10Dを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子801Eを形成する方法は、下部電極金属層841’の上部を除去して下部金属電極841を形成することを含むことができる(S240)。この工程において、下部電極バリア物質層831’の上面が露出されることができる。下部電極金属層841’の上部の除去はCMP工程を用いることができる。
図7C及び図10Eを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子801Eを形成する方法は、露出された下部電極バリア物質層831’を除去して下部電極バリア層831を形成することを含むことができる(S250)。
図7C及び図10Fをさらに参照して、本発明の技術的思想のさらに他の実施形態による下部素子801Eを形成する方法は、下部絶縁層821の表面を部分的に除去することをさらに含むことができる(S260)。この工程によって下部電極バリア層831の上端部が下部絶縁層821の上部表面よりも突出することができる。
図11Aないし図11Dは、本発明の技術的思想の実施形態による下部素子801F、801G、801Hを形成する方法を概念的に示す縦断面図である。
図11Aを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子801Fを形成する方法は、図10D以後、下部絶縁層821、下部電極バリア物質層831’、及び下部金属電極841上に表面電極バリア物質層830’をさらに形成することを含むことができる。表面電極バリア物質層830’はTi、Ti/TiN、TiN、TiW、Ta、Ta/TaN、TaN、またはシリコン窒化物を含むことができる。
図11Bを参照すると、本発明の技術的思想の他の実施形態による下部素子801Fを形成する方法は、表面電極バリア物質層830’及び下部電極バリア物質層831’を部分的に除去することを含むことができる。詳しくは、フォトリソグラフィ工程及びエッチング工程などを用いて表面電極バリア物質層830’及び下部電極バリア物質層831’を部分的に除去して下部金属電極841の上部表面及び下部絶縁層821の上部表面を露出させることを含むことができる。すなわち、表面電極バリア層830が形成されることができる。表面電極バリア層830が下部電極バリア層831と同一物質を含む場合、表面電極バリア層830と下部電極バリア層831との境界面がなくなることができる。
図11Cをさらに参照すると、本発明の技術的思想のさらに他の実施形態による下部素子801Gを形成する方法は、図11Bで説明した工程から、下部金属電極841の側面が露出されるように表面電極バリア物質層830’及び下部電極バリア物質層831’を部分的に除去することを含むことができる。よって、表面電極バリア層830は下部金属電極841の上部表面の一部上に形成されることができ、下部金属電極841の側面の一部が露出されることができる。
図11Dをさらに参照すると、本発明の技術的思想のさらに他の実施形態による下部素子801Hを形成する方法は、図11Bで説明した工程から、下部金属電極841の側面が露出しないように表面電極バリア物質層830’及び下部電極バリア物質層831’を部分的に除去することを含むことができる。よって、表面電極バリア層830は、下部金属電極841の上部表面の一部、側面、及び下部絶縁層821の上部表面の一部上に形成されることができる。上述したように、表面電極バリア層830が下部電極バリア層831と同一物質を含む場合、表面電極バリア層830と下部電極バリア層831との境界面がなくなることができる。
図7D及び図12Aを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子801Iを形成する方法は、下部ビア構造体880を含む下部基板805上に下部層間バリア層825を形成することを含むことができる(S310)。下部ビア構造体880は下部ビアプラグ881及び下部ビアプラグ881を覆う下部ビアバリア層886を含むことができる。下部ビアプラグ881は銅のような金属を含むことができ、下部ビアバリア層886は、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、TaNまたはSiNのうちのいずれか1つを含むことができる。下部層間バリア層825は下部ビアプラグ881及び下部ビアバリア層886の上面を直接的に覆うことができる。下部層間バリア層825はシリコン酸化物またはシリコン窒化物を含むことができる。
図7D及び図12Bを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子801Iを形成する方法は、下部層間バリア層825上に下部グルーブGLを有する下部絶縁層821を形成することを含むことができる(S320)。下部絶縁層821はシリコン酸化物を含むことができる。下部グルーブGLは下部ビア構造体880の上面を露出させることができる。
図7D及び図12Cを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子801Iを形成する方法は、下部グルーブGLの底面、側面及び下部層間バリア層825の上面上に下部電極バリア物質層831’をコンフォーマルに形成して下部電極金属層841’を形成することを含むことができる(S330)。下部電極バリア物質層831’は、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、またはTaNのうちのいずれか1つを含むことができる。下部電極金属層841’は銅を含むことができる。
図7D及び図12Dを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子801Iを形成する方法は、下部電極金属層841’の上部を除去して下部金属電極841を形成することを含むことができる(S340)。この工程において、下部電極バリア物質層831’の上面が露出されることができる。下部電極金属層841’の上部の除去はCMP工程を用いることができる。
図7D及び図12Eを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子801Iを形成する方法は、露出された下部電極バリア物質層831’を除去して下部電極バリア層831を形成することを含むことができる(S350)。
図7D及び図12Fをさらに参照して、本発明の技術的思想のさらに他の実施形態による下部素子801Iを形成する方法は、下部絶縁層821の表面を部分的に除去することをさらに含むことができる(S360)。この工程により下部電極バリア層831の上端部が下部絶縁層821の上部表面よりも突出することができる。
図13Aないし図13Dは、本発明の技術的思想のさらに他の実施形態による下部素子801J、801K、801Lを形成する方法を概念的に示す縦断面図である。
図13Aを参照すると、本発明の技術的思想の実施形態による下部素子801J、801K、801Lを形成する方法は、図12D以後、下部絶縁層821、下部電極バリア物質層831’、及び下部金属電極841上に表面電極バリア物質層830’をさらに形成することを含むことができる。表面電極バリア物質層830’は、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、TaN、またはシリコン窒化物を含むことができる。
図13Bを参照すると、本発明の技術的思想の他の実施形態による下部素子801Jを形成する方法は、表面電極バリア物質層830’及び下部電極バリア物質層831’を部分的に除去することを含むことができる。詳しくは、フォトリソグラフィ工程及びエッチング工程などを用いて表面電極バリア物質層830’及び下部電極バリア物質層831’を部分的に除去して下部金属電極841の上部表面及び下部絶縁層821の上部表面を露出させることを含むことができる。すなわち、表面電極バリア層830が形成されることができる。表面電極バリア層830が下部電極バリア層831と同一物質を含む場合、表面電極バリア層830と下部電極バリア層831との境界面がなくなることができる。
図13Cをさらに参照すると、本発明の技術的思想のさらに他の実施形態による下部素子801Kを形成する方法は、図13Bで説明した工程から、下部金属電極841の側面が露出されるように表面電極バリア物質層830’及び下部電極バリア物質層831’を部分的に除去することを含むことができる。よって、表面電極バリア層830は下部金属電極841の上部表面の一部上に形成されることができ、下部金属電極841の側面の一部が露出されることができる。
図13Dをさらに参照すると、本発明の技術的思想のさらに他の実施形態による下部素子801Lを形成する方法は、図13Bで説明した工程から、下部金属電極841の側面が露出しないように表面電極バリア物質層830’及び下部電極バリア物質層831’を部分的に除去することを含むことができる。よって、表面電極バリア層830は、下部金属電極841の上部表面の一部、側面、及び下部絶縁層821の上部表面の一部上に形成されることができる。上述したように、表面電極バリア層830が下部電極バリア層831と同一物質を含む場合、表面電極バリア層830と下部電極バリア層831との境界面がなくなることができる。
図14A及び図14B及び図15Aないし図17Eは、本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示すフローチャート及び縦断面図である。
図14A及び図15Aを参照すると、本発明の技術的思想の一実施形態による上部素子902Aを形成する方法は、上部基板906上に形成された上部絶縁層922内に上部グルーブGUを形成することを含むことができる(S610)。上部基板906は、シリコンウエハ、SOI(silicon on insulator)ウエハ、SiGeウエハ、SiCウエハ、ガラスまたはセラミックスを含むことができる。本実施形態では、例示的に上部基板906がシリコンウエハを含むことができる。上部絶縁層922は酸素を含むことができる。例えば、上部絶縁層922はシリコン酸化物を含むことができる。他の実施形態において、上部絶縁層922は、シリコン窒化物、シリコン酸窒化物、またはポリイミドのような絶縁物を含むことができる。上部グルーブGUは水平幅が相対的に狭い第1上部グルーブGU1及び水平幅が相対的に広い第2上部グルーブGU2を含むことができる。上部グルーブGUはフォトリソグラフィ工程及びエッチング工程を用いて形成されることができる。第1上部グルーブGU1及び第2上部グルーブGU2は平面図で実質的に四角形状を有するリセス形状またはライン形状のトレンチ状とすることができる。
図14A及び図15Bを参照すると、本発明の技術的思想の一実施形態による上部素子902Aを形成する方法は、上部グルーブGUの底面、側面及び上部絶縁層922の表面を全体的に覆う上部電極バリア物質層932’をコンフォーマルに形成することを含むことができる(S620)。上部電極バリア物質層932’は金属層及び/または金属窒化物層を含むことができる。例えば、上部電極バリア物質層932’は、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、またはTaNを含むことができる。上部電極バリア物質層932’は、PVD(physical vapor deposition)法及び/またはCVD(chemical vapor deposition)法を用いて形成することができる。詳しくは、上部電極バリア物質層932’がTa/TaN層を含む場合、上部絶縁層922上にPVD法を用いてTa層が形成された後、TaN層がTa層上にCVD法を用いて連続的に形成されることができる。TaN層はTa層の表面が窒化されて形成されることができる。上部電極バリア物質層932’がTi/TiN層を含む場合にも上部電極バリア物質層932’は同一方法に形成されることができる。Ta層またはTi層を全て窒化させる場合、TaN層またはTiN層だけが形成されることができる。他の実施形態において、上部電極バリア物質層932’はシリコン窒化物を含むことができる。続いて、上部電極バリア物質層932’上に上部電極金属層942’を形成することを含むことができる(S630)。上部電極金属層942’は銅を含むことができる。上部電極金属層942’はめっき方法を用いて形成されることができる。付け加えると、上部電極バリア物質層932’と上部電極金属層942’との間に上部シード層が形成されることができる。上部シード層は上部電極金属層942’の一部に吸収されることができる。すなわち、上部シード層と上部電極金属層942’との境界面は現れない場合もある。
図14A及び図15Cを参照すると、本発明の技術的思想の一実施形態による上部素子902Aを形成する方法は、上部電極金属層942’の上部をCMP法などを用いて1次的に除去して第1予備上部金属電極942”を形成することを含むことができる(S630)。この工程において、第1予備上部金属電極942”の周辺には上部電極バリア物質層932’が露出されることができる。
図14A及び図15Dを参照すると、本発明の技術的思想の一実施形態による上部素子902Aを形成する方法は、第1予備上部金属電極942”の上部及び露出された上部電極バリア物質層932’を、2次的にCMP工程などを用いて除去して第2予備上部金属電極942”’及び予備上部電極バリア層932”を形成することを含むことができる(S640)。この工程において、上部絶縁層922の上部表面が露出されることができる。予備上部電極バリア層932”の上端部が上部絶縁層922の表面の上に露出されることができる。
図14A及び図15Eを参照すると、本発明の技術的思想の一実施形態による上部素子902Aを形成する方法は、第2予備上部金属電極942”’、予備上部電極バリア層932”、及び上部絶縁層922の上部を、3次的にCMP工程などを用いて除去して上部金属電極942及び上部電極バリア層932を形成することを含むことができる(S650)。
図14A及び図15Fを参照すると、本発明の技術的思想の一実施形態による上部素子902Aを形成する方法は、上部絶縁層922の上部を、部分的にエッチバック工程などを用いて除去して上部金属電極942及び上部電極バリア層932を突出させることを含むことができる(S660)。
図16Aないし図16Cは、本発明の技術的思想の他の実施形態による上部素子を形成する方法を概念的に説明する縦断面図である。
図16Aを参照すると、本発明の技術的思想の他の実施形態による上部素子902Bを形成する方法は、図15E以後、露出された上部電極バリア層932及び上部絶縁層922を、エッチバック工程などを用いて部分的に除去して上部金属電極942を突出させることを含むことができる。
図16Bを参照すると、本発明の技術的思想の他の実施形態による上部素子902Cを形成する方法は、図16A以後、上部絶縁層922上に残存する上部電極バリア層932及び上部絶縁層922の上部を、エッチバック工程などを用いて部分的に除去することを含むことができる。この工程において、上部金属電極942が突出されることができる。
図16Cを参照すると、本発明の技術的思想の他の実施形態による上部素子902Dを形成する方法は、図16Aまたは図16B以後、上部絶縁層922の上部を、エッチバック工程などを用いて部分的に除去することを含むことができる。この工程において、上部電極バリア層932の上端部が突出されることができる。
図14B及び図17Aを参照すると、本発明の技術的思想のさらに他の実施形態による上部素子902Eを形成する方法は、上部配線975を有する上部基板906上に上部層間バリア層966を形成することを含むことができる(S710)。上部配線975は上部金属配線974及び上部金属配線974を覆う上部配線バリア層973を含むことができる。上部金属配線974は銅のような金属を含むことができ、上部配線バリア層973は、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、またはTaNのうちのいずれか1つを含むことができる。上部層間バリア層966は上部金属配線974及び上部配線バリア層973の上面を直接的に覆うことができる。上部層間バリア層966はシリコン酸化物またはシリコン窒化物を含むことができる。
図14B及び図17Bを参照すると、本発明の技術的思想のさらに他の実施形態による上部素子902Eを形成する方法は、上部層間バリア層966上に上部グルーブGUを有する上部絶縁層922を形成することを含むことができる(S720)。上部グルーブGUは第1上部グルーブGU1及び第2上部グルーブGU2を含むことができる。第1上部グルーブGU1は上部層間バリア層966と隣接するように形成されることができ、第2上部グルーブGU2は上部絶縁層922の表面と近く形成されることができる。第1上部グルーブGU1は上部金属配線974の上部表面を部分的に露出させることができる。上部絶縁層922はシリコン酸化物を含むことができる。
図14B及び図17Cを参照すると、本発明の技術的思想のさらに他の実施形態による上部素子902Eを形成する方法は、第1上部グルーブGU1の側壁、第2上部グルーブGUの底面、側壁及び上部金属配線974の露出された表面上に上部電極バリア物質層932’をコンフォーマルに形成して上部電極金属層942’を形成することを含むことができる(S730)。上部電極バリア物質層932’は、Ti、Ti/TiN、TiN、TiW、Ta、Ta/TaN、またはTaNのうちのいずれか1つを含むことができる。上部電極金属層942’は銅を含むことができる。
図14B及び図17Dを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子902Eを形成する方法は、図15Cないし図15Fを参照して、上部電極構造体952を形成することを含むことができる(S740)。
図17Eをさらに参照すると、本発明の技術的思想のさらに他の実施形態による下部素子902Eを形成する方法は、下部基板906の下部を部分的に除去して上部配線975を露出させることを含むことができる。下部基板906の下部は、CMP、グラインディング、またはエッチング工程を用いて除去されることができる。図示したように、上部配線バリア層973の一部が除去され、上部金属配線974が露出されることができる。
図18Aないし図18Gは、本発明の技術的思想の多様な実施形態による電極連結構造体を形成するために、下部素子と上部素子とをポンディングする工程が例示的に示された縦断面図である。
図18Aないし図18Hを参照すると、本発明の技術的思想の多様な実施形態による電極連結構造体1000A〜1000Hらを形成することは、多様な下部素子1001A〜1001Hと上部素子1002A〜1002Hをポンディングすることを含むことができる。多様な下部素子1001A〜1001H及び上部素子1002A〜1002Hは本明細書に添付された多様な形状のうちの一つを有することができる。詳しくは、下部素子1001A〜1001Hは、それぞれ下部基板1005内に一部が露出された形状の下部電極構造体1051A〜1051Hを含むことができる。下部電極構造体1051A〜1051Hは、それぞれ下部電極バリア層1031A〜1031H及び下部金属電極1041A〜1041Hを含むことができる。また、上部素子1002A〜1002Hは、それぞれ上部基板1006内に一部が露出された形状の上部電極構造体1052A〜1052Hを含むことができる。上部電極構造体1052A〜1052Hは、それぞれ下部電極バリア層1032A〜1032H及び下部金属電極1042A〜1042Hを含むことができる。各構成要素は本明細書に添付された多様な図面を参照することによって理解することができる。本図面において、下部素子1001A〜1001H及び上部素子1002A〜1002Hは多様な実施形態を包括するために簡略に特徴的に示した。下部素子1001A〜1001Hと上部素子1002A〜1002Hはその位置が互いに変わることができる。
下部素子1001A〜1001Hと上部素子1102A〜1002Hをポンディングする工程は、下部素子1001A〜1001Hと上部素子1002A〜1002Hを熱圧着する工程を含むことができる。
熱圧着工程は、下部電極金属1041A〜1041Hと上部電極金属1042A〜1042Hが直接的にポンディングされることができる温度に下部電極金属1041A〜1041H及び上部電極金属1042A〜1042Hをすべて加熱することを含むことができる。例えば、下部電極金属1041A〜1041H及び上部電極金属1042A〜1042Hを約400℃またはその以上に加熱することを含むことができる。
また、熱圧着工程は、下部電極金属1041A〜1041Hと上部電極金属1042A〜1042Hを約4バール程度の圧力を加えて接触、ポンディングすることを含むことができる。
付け加えると、ポンディング工程は、熱圧着工程の前に、下部電極金属1041A〜1041H及び上部電極金属1042A〜1042Hの表面を洗浄することを含むことができる。例えば、下部電極金属1041A〜1041H及び上部電極金属1042A〜1042Hの表面を、フラックス(flux)などを用いて酸化物を除去することを含むことができる。
図18Hは下部電極構造体1051H及び上部電極構造体1052Hが誤整列(mis‐align)されてポンディングされた形状を概念的に示す縦断面図である。図18Hを参照すると、上部基板1006の下部表面上に形成された上部電極バリア層1032Hが下部金属電極1041Hと上部基板1006の直接的接触を防止することができる。図18Hの概念は本明細書に添付されたすべての多様な実施形態に適用されることができる。
図19は、本発明の技術的思想の多様な実施形態による電極連結構造体のうち少なくとも一つを含む本発明の技術的思想の一実施形態によるモジュールを概念的に示す図である。
図19を参照すると、本発明の技術的思想の一実施形態によるモジュール2000は、モジュール基板2010上に実装された本発明の技術的思想の多様な実施形態による電極連結構造体のうち少なくとも一つを有する半導体パッケージ2030を含むことができる。モジュール2000はモジュール基板2010上に実装されたマイクロプロセッサ2020をさらに含むことができる。モジュール基板2010の少なくとも一辺には入出力ターミナル2040が配置されることができる。
図20は、本発明の技術的思想の多様な実施形態による電極連結構造体のうち少なくとも一つを含む電子システム2100を概念的に示すブロック図である。
図20を参照すると、本発明の技術的思想の多様な実施形態による電極連結構造体は電子システム2100に適用されることができる。システム2100は、ボディ(Body)2110、マイクロプロセッサユニット(Micro Processor Unit)2120、パワー供給ユニット(Power Unit)2130、機能ユニット(Function Unit)2140、及び/またはディスプレイコントローラユニット(Display Controller Unit)2150を含むことができる。ボディ2110は印刷回路基板(PCB)などを有するシステムボードまたはマザーボード(Mother Board)とすることができる。前記マイクロプロセッサユニット2120、前記パワー供給ユニット2130、前記機能ユニット2140、及び前記ディスプレイコントローラユニット2150は前記ボディ2110上に実装または装着されることができる。前記ボディ2110の上面あるいは前記ボディ2110の外部にディスプレイユニット2160が配置されることができる。例えば、前記ディスプレイユニット2160は前記ボディ2110の表面上に配置されて前記ディスプレイコントローラユニット2150によってプロセッシングされたイメージを表示することができる。
前記パワー供給ユニット2130は、外部電源などから所定電圧を供給受けてこれを多様な電圧レベルに分岐してマイクロプロセッサユニット2120、機能ユニット2140、ディスプレイコントローラユニット2150などに供給することができる。マイクロプロセッサユニット2120は、パワー供給ユニット2130から電圧を供給受けて機能ユニット2140とディスプレイユニット2160を制御することができる。機能ユニット2140は多様な電子システム2100の機能を行うことができる。例えば、前記電子システム2100が携帯電話のようなモバイル電子製品の場合、前記機能ユニット2140はダイヤリング、または外部装置(External Apparatus)2170との交信により前記ディスプレイユニット2160への映像出力、スピーカへの音声出力などのような無線通信機能を行うことができる多くの構成要素を含むことができ、カメラを含む場合、イメージプロセッサ(Image Processor)の役割をする。
応用実施形態において、電子システム2100が容量拡張のために、メモリカードなどと接続される場合、機能ユニット2140はメモリカードコントローラとすることができる。機能ユニット2140は有線あるいは無線の通信ユニット(Communication Unit)2180を介して外部装置2170と信号を受発信ことができる。また、電子システム2100が機能拡張のために、USB(Universal Serial Bus)などを必要とする場合、機能ユニット2140はインターフェースコントローラ(Interface Controller)の役割をする。
本発明の技術的思想による多様な実施形態で説明した半導体パッケージは、マイクロプロセッサユニット2120及び機能ユニット2140のうちの少なくともいずれか一つに含まれることができる。
図21は、本発明の技術的思想を適用した一実施形態による電極連結構造体のうち少なくとも一つを含む電子システム2200を概略的に示すブロック図である。図21を参照すると、電子システム2200は本発明の技術的思想の多様な実施形態による電極連結構造体のうち少なくとも一つを含むことができる。電子システム2200はモバイル機器またはコンピュータを製造する場合に用いることができる。例えば、電子システム2200はバス2220を用いてデータ通信を行うメモリシステム2212、マイクロプロセッサ2214、ラム2216及びユーザーインターフェース2218を含むことができる。マイクロプロセッサ2214は電子システム2200をプログラム及びコントロールすることができる。ラム2216はマイクロプロセッサ2214の動作メモリとして用いることができる。例えば、マイクロプロセッサ2214またはラム2216は本発明の実施形態による電極連結構造体のうち少なくとも一つを含むことができる。マイクロプロセッサ2214、ラム2216及び/または他の構成要素は単一パッケージ内に組み立てることができる。ユーザーインターフェース2218は電子システム2200によりデータを入力するか、または電子システム2200から出力するのに用いることができる。メモリシステム2212は、マイクロプロセッサ2214の動作用コード、マイクロプロセッサ2214により処理されたデータ、または外部入力データを保存することができる。メモリシステム2212はコントローラ及びメモリを含むことができる。
図22は、本発明の技術的思想の多様な実施形態による電極連結構造体のうち少なくとも一つを含む携帯電話2300を概略的に示す図である。携帯電話2300はタブレットPCとして理解されることができる。付け加えると、本発明の技術的思想の多様な実施形態による半導体パッケージのうち少なくとも一つはタブレットPC外にも、ノートパソコンのようなポータブルコンピュータ、mpeg‐1オーディオレイヤ3(MP3)プレーヤ、MP4プレーヤ、ナビゲーション機器、ソリッドステートディスクSSD、テーブルコンピュータ、自動車及び家庭用家電製品に用いることができる。
以上、本発明の好ましい実施形態を説明したが、本発明は上記の実施形態に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。本発明は前述した説明によって限定されることはなく、特許請求の範囲に記載された事項によってのみ限定される。
100A〜100G 電極連結構造体
101 下部素子
102 上部素子
105 下部基板
106 上部基板
121 下部絶縁層
122 上部絶縁層
GL 下部グルーブ
GU 上部グルーブ
130S 表面電極バリア層
131A〜131G 下部電極バリア層
132A〜132G 上部電極バリア層
141A〜141G 下部金属電極
142A〜142G 上部金属電極
150A〜150G 電極構造体
150P 突出部
151A〜151G 下部電極構造体
152A〜152G 上部電極構造体
200A〜200G 電極連結構造体
201 基板部
202 再配線部
205 下部基板
210 最下部絶縁層
213 下部配線バリア層
214 下部金属配線
215 下部配線
220 下部絶縁層
225 下部層間バリア層
AG エアギャップ
GL1 最下部グルーブ
GL2 下部グルーブ
GU1 上部グルーブ
GU2 最上部グルーブ
230S 表面電極バリア層
231A〜231G 下部電極バリア層
232A〜232G 上部電極バリア層
241A〜241G 下部金属電極
242A〜242G 上部金属電極
250P 突出部
250A〜250G 電極構造体
251A〜251G 下部電極構造体
252A〜252G 上部電極構造体
260 上部絶縁層
265 上部層間バリア層
270 最上部絶縁層
273 再配線バリア層
274 再配線金属配線
275 再配線構造
300A〜300G 電極連結構造体
301 下部素子
302 上部素子
305 下部基板
306 上部基板
311 下部ストッパ層
312 上部ストッパ層
313 下部配線バリア層
314 下部金属配線
315 下部配線
317 上部配線バリア層
318 上部金属配線
319 上部配線
321 下部層間絶縁層
322 上部層間絶縁層
330S 表面電極バリア層
331A〜331G 下部電極バリア層
332A〜332G 上部電極バリア層
341A〜341G 下部金属電極
342A〜342G 上部金属電極
350A〜350G 電極構造体
350P 突出部
351A〜351G 下部電極構造体
352A〜352G 上部電極構造体
361 下部層間バリア層
362 上部層間バリア層
363 下部ビアバリア層
364 下部ビアプラグ
365 下部ビア構造体
367 上部ビアバリア層
368 上部ビアプラグ
369 上部ビア構造体
371 下部絶縁層
372 上部絶縁層
400A〜400G 電極連結構造体
401 下部素子
402 上部素子
405 下部基板
406 上部基板
430S 表面電極バリア層
431A〜431G 下部電極バリア層
432A〜432G 上部電極バリア層
441A〜441G 下部金属電極
442A〜442G 上部金属電極
450A〜450G 電極構造体
450P 突出部
451A〜451G 下部電極構造体
452A〜452G 上部電極構造体
480 下部ビア構造体
481 下部ビアバリア層
486 下部ビアプラグ
490 下部ビア構造体
500A〜500G 素子積層構造体
501A〜501G、502A〜502G、503A〜503G、504A〜504G 半導体素子
505 回路基板
506〜509 基板
530S 表面電極バリア層
531A〜531G、532A〜532G、533A〜533G、534A〜534G 電極バリア層
541A〜541G、542A〜542G、543A〜533G、544A〜544G 金属電極
550P 突出部
551A〜551G、552A〜552G、553A〜553G、554A〜554G 電極構造体
570 上部キャッピング層
571〜574 下部絶縁層
576〜579 上部絶縁層
581A〜581G、582A〜582G、583A〜583G、584A〜584G ビアバリア層
586A〜586G、587A〜587G、588A〜588G、589A〜589G ビアプラグ
591A〜591G、592A〜592G、593A〜593G、594A〜594G ビア構造体
595 金属連結部
600A〜600G 電極連結構造体
601 下部素子
602 上部素子
605 下部基板
606 上部基板
630S 表面電極バリア層
631A〜631G、637A〜637G 上部電極バリア層
632A〜632G、636A〜636G 下部電極バリア層
641A〜641G、647A〜647G 上部金属電極
642A〜642G、646A〜646G 下部金属電極
650P 突出部
650A〜650G 電極構造体
651A〜651G、657A〜657G 上部電極構造体
652A〜652G、656A〜656G 下部電極構造体
681A〜681G、682A〜682G ビアバリア層
686A〜686G、687A〜687G ビアプラグ
691A〜691G、692A〜692G ビア構造体
801A〜801L 下部素子
805 下部基板
813 下部配線バリア層
814 下部金属配線
815 下部配線
821 下部絶縁層
825 下部層間バリア層
830 表面電極バリア層
830’ 表面電極バリア物質層
831 下部電極バリア層
831’ 下部電極バリア物質層
S 下部シード層
841 下部金属電極
841’ 下部電極金属層
851 下部電極構造体
880 下部ビア構造体
881 下部ビアプラグ
886 下部ビアバリア層
902A〜902E 上部素子
906 上部基板
922 上部絶縁層
932 上部電極バリア層
932’ 上部電極バリア物質層
932” 予備上部電極バリア層
942 上部金属電極’
942’ 上部電極金属層
942” 第1予備上部金属電極
942”’ 第2予備上部金属電極
952 上部電極構造体
966 上部層間バリア層
973 上部配線バリア層
974 上部金属配線
975 上部配線
1000A〜1000H 電極連結構造体
1001A〜1001H 下部素子
1002A〜1002H 上部素子
1005 下部基板
1006 上部基板
1030S 表面電極バリア層
1031A〜1031H 下部電極バリア層
1032A〜1032H 上部電極バリア層
1041A〜1041H 下部金属電極
1042A〜1042H 上部金属電極
1051A〜1051H 下部電極構造体
1052A〜1052H 上部電極構造体
2000 モジュール
2010 モジュール基板
2020 マイクロプロセッサ
2030 半導体パッケージ
2040 入出力ターミナル
2100 電子システム
2110 ボディ
2120 マイクロプロセッサユニット
2130 パワー供給ユニット
2140 機能ユニット
2150 ディスプレイコントローラユニット
2160 ディスプレイユニット
2170 外部装置
2180 通信ユニット
2200 電子システム
2212 メモリシステム
2214 マイクロプロセッサ
2216 ラム
2218 ユーザーインターフェース
2220 バス
2300 携帯電話

Claims (10)

  1. 下部基板と、前記下部基板の上に形成された下部絶縁層と、前記下部絶縁層内に形成された下部電極構造体と、を含み、前記下部電極構造体は、下部電極バリア層及び前記下部電極バリア層上に形成された下部金属電極を含む、下部素子、並びに
    上部基板と、前記上部基板の下に形成された上部絶縁層と、前記上部絶縁層内に形成された上部電極構造体と、を含み、前記部電極構造体は、前記上部絶縁層の内部から下部表面下に延長された上部電極バリア層及び前記上部電極バリア層上に形成された上部金属電極を含む、上部素子を含み、並びに前記下部金属電極と前記上部金属電極が直接的に接触し、
    前記下部電極バリア層は第1水平幅を有し、前記下部金属電極は前記第1水平幅よりも狭い第2水平幅を有し、前記上部電極バリア層は前記第1水平幅よりも広い第3水平幅を有し、前記上部金属電極は前記第2水平幅よりも狭い第4水平幅を有することを特徴とする電極連結構造体。
  2. 前記下部金属電極と前記上部金属電極は、銅を含み、且つ物質的に連続することを特徴とする請求項1に記載の電極連結構造体。
  3. 前記下部金属電極の一部と前記上部電極バリア層の一部が直接的に接触することを特徴とする請求項1又は2に記載の電極連結構造体。
  4. 前記下部絶縁層は下部グルーブを含み、
    前記下部電極バリア層は前記下部グルーブの底面及び側面上にコンフォーマルに形成され、且つ
    前記下部電極バリア層の上端部は前記下部絶縁層の上部表面上に露出されることを特徴とする請求項1から3の何れか一項に記載の電極連結構造体。
  5. 前記下部電極バリア層の上端部は前記下部絶縁層の上部表面よりも高く突出することを特徴とする請求項1から4の何れか一項に記載の電極連結構造体。
  6. 前記下部金属電極の上部表面は、
    前記下部電極バリア層の上端部よりも高く突出することを特徴とする請求項1から5の何れか一項に記載の電極連結構造体。
  7. 前記上部絶縁層は上部グルーブを含み、
    前記上部電極バリア層は前記上部グルーブの底面及び側面上にコンフォーマルに形成され、且つ
    前記上部電極バリア層の一部が前記上部絶縁層の下部表面下に延長されることを特徴とする請求項1から6の何れか一項に記載の電極連結構造体。
  8. 前記上部電極バリア層の上部表面は前記上部絶縁層の下部表面よりも下に突出することを特徴とする請求項1から7の何れか一項に記載の電極連結構造体。
  9. 前記下部金属電極または前記上部金属電極の一部は、前記下部絶縁層と前記上部電極バリア層との間に突出することを特徴とする請求項1から8の何れか一項に記載の電極連結構造体。
  10. 下部絶縁層と、
    前記下部絶縁層内に形成され、第1水平幅を有する下部電極バリア層と、
    前記下部電極バリア層に側面が覆われ、前記第1水平幅よりも狭い第2水平幅を有する下部銅電極と、
    前記下部絶縁層上に形成された上部絶縁層と、
    前記上部絶縁層内に形成され、前記下部銅電極の上部表面の一部と接触して前記第1水平幅よりも広い第3水平幅を有する上部電極バリア層と、
    前記下部銅電極と直接的に接触し、前記上部電極バリア層に覆われ、前記第2水平幅よりも狭い第4水平幅を有する上部銅電極と、を含むことを特徴とする電極連結構造体。
JP2012259541A 2011-12-02 2012-11-28 銅を含む電極連結構造体 Active JP6099949B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020110128430A KR101931491B1 (ko) 2011-12-02 2011-12-02 구리를 포함하는 전극 연결 구조체
KR10-2011-0128430 2011-12-02

Publications (2)

Publication Number Publication Date
JP2013118373A JP2013118373A (ja) 2013-06-13
JP6099949B2 true JP6099949B2 (ja) 2017-03-22

Family

ID=48523403

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012259541A Active JP6099949B2 (ja) 2011-12-02 2012-11-28 銅を含む電極連結構造体

Country Status (3)

Country Link
US (1) US8860221B2 (ja)
JP (1) JP6099949B2 (ja)
KR (1) KR101931491B1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8896125B2 (en) * 2011-07-05 2014-11-25 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
US20150257300A1 (en) * 2014-03-10 2015-09-10 Kabushiki Kaisha Toshiba Electronic device
CN105374774A (zh) * 2014-08-29 2016-03-02 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
US20160268230A1 (en) * 2015-03-12 2016-09-15 United Microelectronics Corp. Stacked semiconductor structure
CN108520858A (zh) * 2018-06-07 2018-09-11 长江存储科技有限责任公司 金属连接结构及其形成方法
JP7321724B2 (ja) * 2019-03-05 2023-08-07 キヤノン株式会社 半導体装置および機器
KR20220099268A (ko) 2021-01-06 2022-07-13 에스케이하이닉스 주식회사 반도체 다이 본딩 구조

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330143A (ja) 1998-05-13 1999-11-30 Hitachi Ltd 半導体装置およびその製造方法
US6596640B1 (en) 2002-06-21 2003-07-22 Intel Corporation Method of forming a raised contact for a substrate
US6905964B2 (en) * 2003-01-09 2005-06-14 Chartered Semiconductor Manufacturing Ltd. Method of fabricating self-aligned metal barriers by atomic layer deposition on the copper layer
JP4068072B2 (ja) * 2003-01-29 2008-03-26 Necエレクトロニクス株式会社 半導体装置及びその製造方法
US7354862B2 (en) * 2005-04-18 2008-04-08 Intel Corporation Thin passivation layer on 3D devices
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
CN101432861B (zh) 2006-04-27 2011-02-09 松下电器产业株式会社 连接构造体及其制造方法
US7750488B2 (en) 2006-07-10 2010-07-06 Tezzaron Semiconductor, Inc. Method for bonding wafers to produce stacked integrated circuits
US7851346B2 (en) 2008-07-21 2010-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding metallurgy for three-dimensional interconnect
JP5407660B2 (ja) * 2009-08-26 2014-02-05 ソニー株式会社 半導体装置の製造方法
US8482132B2 (en) 2009-10-08 2013-07-09 International Business Machines Corporation Pad bonding employing a self-aligned plated liner for adhesion enhancement
FR2966283B1 (fr) * 2010-10-14 2012-11-30 Soi Tec Silicon On Insulator Tech Sa Procede pour realiser une structure de collage

Also Published As

Publication number Publication date
KR20130062033A (ko) 2013-06-12
US8860221B2 (en) 2014-10-14
JP2013118373A (ja) 2013-06-13
KR101931491B1 (ko) 2018-12-24
US20130140697A1 (en) 2013-06-06

Similar Documents

Publication Publication Date Title
JP6099949B2 (ja) 銅を含む電極連結構造体
US9698080B2 (en) Conductor structure for three-dimensional semiconductor device
US9570370B2 (en) Multi chip package and method for manufacturing the same
US8872354B2 (en) Method of forming through silicon via of semiconductor device using low-K dielectric material
KR102161260B1 (ko) 관통전극을 갖는 반도체 소자 및 그 제조방법
US20120235305A1 (en) Semiconductor device and method of manufacturing the same
EP3618104B1 (en) Semiconductor chip with through-substrate via
KR20120000748A (ko) 반도체 소자 및 그 제조 방법
KR102576062B1 (ko) 관통 실리콘 비아를 포함하는 반도체 소자 및 그 제조 방법
KR20140039895A (ko) 반도체 장치 및 그 제조방법
US20170309606A1 (en) Module substrate and semiconductor module
US11469157B2 (en) Semiconductor devices having through electrodes and methods for fabricating the same
KR20200034078A (ko) 반도체 장치 및 이를 포함하는 반도체 패키지
KR20100087566A (ko) 반도체 소자 패키지의 형성방법
KR101960686B1 (ko) 반도체 장치 및 이의 제조 방법
US9425111B2 (en) Semiconductor package
US9431332B2 (en) Semiconductor package
US20140264848A1 (en) Semiconductor package and method for fabricating the same
US20170338205A1 (en) Semiconductor packages including through mold ball connectors and methods of manufacturing the same
US9117938B2 (en) Semiconductor devices with through via electrodes, methods of fabricating the same, memory cards including the same, and electronic systems including the same
US9865638B2 (en) Semiconductor device and method of manufacturing the same
KR20150019089A (ko) 관통전극을 갖는 반도체 소자 및 그 제조방법
CN111384081A (zh) 一种半导体元件及其制备方法
US11688667B2 (en) Semiconductor package including a pad pattern
KR20120124634A (ko) 반도체 장치의 제조 방법 및 이를 포함하는 반도체 패키지의 제조 방법

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20141226

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151026

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160822

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160905

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161205

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170123

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170222

R150 Certificate of patent or registration of utility model

Ref document number: 6099949

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250