JP6099949B2 - 銅を含む電極連結構造体 - Google Patents

銅を含む電極連結構造体 Download PDF

Info

Publication number
JP6099949B2
JP6099949B2 JP2012259541A JP2012259541A JP6099949B2 JP 6099949 B2 JP6099949 B2 JP 6099949B2 JP 2012259541 A JP2012259541 A JP 2012259541A JP 2012259541 A JP2012259541 A JP 2012259541A JP 6099949 B2 JP6099949 B2 JP 6099949B2
Authority
JP
Japan
Prior art keywords
electrode
barrier layer
metal
layer
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012259541A
Other languages
English (en)
Other versions
JP2013118373A (ja
Inventor
朴　建相
建相 朴
炳律 朴
炳律 朴
秀▲キョン▼ 金
秀▲キョン▼ 金
光辰 文
光辰 文
碩哲 方
碩哲 方
▲道▼仙 李
▲道▼仙 李
東燦 林
東燦 林
吉鉉 崔
吉鉉 崔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2013118373A publication Critical patent/JP2013118373A/ja
Application granted granted Critical
Publication of JP6099949B2 publication Critical patent/JP6099949B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H01L2224/02126—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08148—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area protruding from the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0901—Structure
    • H01L2224/0903—Bonding areas having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80345—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Description

本発明は、銅を含む電極連結構造体の多様な形状及び形成方法に関する。
携帯電話やタブレットＰＣなどのように、より小さく、軽く、薄い通信機器の使用が大きく求められる中で、より微細な（ｆｉｎｅ）ピッチ、間隔、厚さ及び体積を有する半導体素子及び電極連結構造体の必要性が出てきた。
特開２００９−５０５４０１号公報 特開１９９９−３３０１４３号公報 特許４２９４７２２号公報
本発明が解決しようとする課題は、金属電極が直接的に接触された電極連結構造体または半導体素子を提供することにある。
本発明が解決しようとする他の課題は、銅金属電極を有する電極連結構造体または半導体素子を提供することにある。
本発明が解決しようとするさらに他の課題は、銅を有する金属電極が絶縁層と直接的に接触しない電極連結構造体または半導体素子を提供することにある。
本発明が解決しようとするさらに他の課題は、電極バリア層が銅電極と絶縁層との間に形成された電極構造体または半導体素子を提供することにある。
本発明が解決しようとするさらに他の課題は、金属電極が直接的に接触された電極連結構造体または半導体素子を形成する方法を提供することにある。
本発明が解決しようとするさらに他の課題は、銅金属電極を有する電極連結構造体または半導体素子を形成する方法を提供することにある。
本発明が解決しようとするさらに他の課題は、銅を有する金属電極が絶縁層と直接的に接触しない電極連結構造体または半導体素子を形成する方法を提供することにある。
本発明が解決しようとするさらに他の課題は、電極バリア層が銅電極と絶縁層との間に形成された電極構造体または半導体素子を形成する方法を提供することにある。
本発明が解決しようとする多様な課題は、上記で言及した課題に制限されず、言及しないさらに他の課題は、以下の記載から当業者が明確に理解することができる。
本発明の技術的思想の一実施形態による電極連結構造体または半導体素子は、下部基板、前記下部基板の上に形成された下部絶縁層、及び前記下部絶縁層内に形成された下部電極構造体を含み、前記下部電極構造体は、下部電極バリア層及び前記下部電極バリア層上に形成された下部金属電極を含む下部素子、並びに上部基板、前記上部基板の下に形成された上部絶縁層、及び前記上部絶縁層内に形成された上部電極構造体を含み、前記下部電極構造体は、前記上部絶縁層の内部から下部表面下に延長された上部電極バリア層及び前記上部電極バリア層上に形成された上部金属電極を含む上部素子を含み、及び前記下部金属電極と前記上部金属電極が直接的に接触することができる。
本発明の技術的思想の他の実施形態による電極連結構造体または半導体素子は、下部絶縁層、前記下部絶縁層内に形成され、第１水平幅を有する下部電極バリア層、前記下部電極バリア層に側面が覆われ、前記第１水平幅よりも狭い第２水平幅を有する下部銅電極、前記下部絶縁層上に形成された上部絶縁層、前記下部銅電極の上部表面の一部と接触し、前記第１水平幅よりも広い第３水平幅を有する上部電極バリア層、前記下部銅電極と直接的に接触し、前記上部電極バリア層に覆われ、前記第２水平幅よりも狭い第４水平幅を有することができる。
その他の実施形態の具体的な事項は詳細な説明及び図面に含まれている。
本発明の技術的思想の多様な実施形態による電極連結構造体または半導体素子は、下部金属電極及び上部金属電極が一体型に形成されるため抵抗が低い電極連結を提供することができる。特に、下部金属電極及び上部金属電極が銅などを含む場合、既存のはんだ材料を用いる電極連結より非常に低い抵抗の電極連結を提供することができる。また、下部金属電極及び上部金属電極がはんだ材料を含まないので、球状（ｓｐｈｅｒｉｃａｌ ｓｈａｐｅｓ）に形成されず、上面と下面が平たいメサ（ｍｅｓａ）状に形成される。そうすることによって、下部金属電極及び上部金属電極の垂直厚さ、及び電極連結構造体の全体的な厚さが減少される。
本発明の技術的思想の多様な実施形態による電極連結構造体または半導体素子は、電極連結構造体の下部金属電極及び上部金属電極が下部絶縁層及び上部絶縁層と直接的に接触しない。例えば、下部金属電極及び上部金属電極は、下部電極バリア層及び上部電極バリア層によって下部絶縁層及び上部絶縁層と離隔されることができる。よって、下部絶縁層及び上部絶縁層に含まれた酸素またはその他の不純物が下部金属電極及び上部金属電極に移動することができない。本発明の技術的思想による下部金属電極及び上部金属電極は電気的、物理的及び／または化学的特性が安定して寿命が延長される。
本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による素子積層構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による素子積層構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による素子積層構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による素子積層構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による素子積層構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による素子積層構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による素子積層構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示すフローチャートである。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示すフローチャートである。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示すフローチャートである。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示すフローチャートである。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示すフローチャートである。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示すフローチャートである。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示す縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を形成するために、下部素子と上部素子をポンディングする工程が例示的に示された縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を形成するために、下部素子と上部素子をポンディングする工程が例示的に示された縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を形成するために、下部素子と上部素子をポンディングする工程が例示的に示された縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を形成するために、下部素子と上部素子をポンディングする工程が例示的に示された縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を形成するために、下部素子と上部素子をポンディングする工程が例示的に示された縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を形成するために、下部素子と上部素子をポンディングする工程が例示的に示された縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を形成するために、下部素子と上部素子をポンディングする工程が例示的に示された縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体を形成するために、下部素子と上部素子をポンディングする工程が例示的に示された縦断面図である。 本発明の技術的思想の多様な実施形態による電極連結構造体のうち少なくとも一つを含む本発明の技術的思想の一実施形態によるモジュールを概念的に示す図である。 本発明の技術的思想の多様な実施形態による多様な電極連結構造体を含む電子システムを概念的に示すブロック図である。 本発明の技術的思想が適用された一実施形態による電極連結構造体を有する電子システムを概略的に示すブロック図である。 本発明の技術的思想の多様な実施形態による電極連結構造体のうちのいずれか１つを含む携帯電話を概略的に示す図である。
本発明における長所及び特徴、そしてその達成方法は、添付図面とともに、詳細に後述する実施形態を参照することによって明確になる。しかしながら、本発明は以下に開示する実施形態に限定されるものではなく、互いに異なった多様な形態として実現することができる。本実施形態は単に本発明を完全に開示し、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供するもので、本発明は請求範囲の範疇によって定義される。
本明細書に用いる用語は、実施形態を説明するためのことであり、本発明を制限しようとするものではない。本明細書において、単数型は文言上特別に言及しない限り複数型も含む。明細書に用いる「含む（ｃｏｍｐｒｉｓｅｓ）」及び／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は言及する構成要素、段階、動作及び／または素子は一つ以上の他の構成要素、段階、動作及び／または素子の存在または追加を排除しない。
１つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「カップリングされた（ｃｏｕｐｌｅｄ ｔｏ）」とした場合は、他の素子と直接連結またはカップリングされた場合、または中間に他の素子を介在した場合をも含む。一方、１つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「直接カップリングされた（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」とした場合は、中間に他の素子を介在しないことを示す。明細書全体にかけて同一参照符号は同一構成要素を指称する。「及び／または」は言及された対象のそれぞれ及び１つ以上のすべての組み合わせを含む。
空間的に相対的な用語である「下の（ｂｅｌｏｗ）」、「下の（ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは、図面に示されたように１つの素子または構成要素と他の素子または構成要素との相関関係を容易に記述するために用いられる。空間的に相対的な用語は図面において示された方向に、さらに使用時または動作時に素子の互いに異なった方向を含む用語として理解すべきである。例えば、図面に示されている素子を裏返しした場合、他の素子の「下の（ｂｅｌｏｗ）」または「下の（ｂｅｎｅａｔｈ）」として記述された素子は他の素子の「上（ａｂｏｖｅ）」に置かれることになる。よって、例示的な用語である「下の」は、下と上の方向を全部含むことができる。素子は他の方向にも配向されることができ、これにより空間的に相対的な用語は配向によって解釈されることができる。
また、本明細書に記述する実施形態は本発明の理想的な例示図である断面図及び／または平面図を参照して説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたものである。したがって、製造技術及び／または許容誤差などにより例示図の形態が変形されることができる。よって、本発明の実施形態は示された特定形態に制限されるものではなく製造工程に従って生成される形態の変化も含む。例えば、直角に示されたエッチング領域はラウンドされるか、または所定曲率を有する形態とすることができる。したがって、図面に例示された領域は概略的な属性を有し、図面に例示された領域の形状は素子の領域の特定形態を例示するためのものであって発明の範疇を制限するためのものではない。
明細書全文にかけて同一参照符号は同一構成要素を指称する。よって、同一参照符号または類似の参照符号は該当図面に言及または説明されなくても、他の図面を参照して説明することができる。また、参照符号が表示されなくても、他の図面を参照して説明することができる。
図１Ａないし図１Ｈは、本発明の技術的思想の多様な実施形態による電極連結構造体１００Ａ〜１００Ｇを概念的に示す縦断面図である。
図１Ａを参照すると、本発明の技術的思想の一実施形態による電極連結構造体１００Ａは、下部電極構造体１５１Ａを有する下部素子１０１及び上部電極構造体１５２Ａを有する上部素子１０２を含むことができる。下部素子１０１と上部素子１０２は電極構造体１５０Ａを介して電気的に接続されることができる。下部電極構造体１５１Ａ及び上部電極構造体１５２Ａは電極構造体１５０Ａを構成することができる。
下部素子１０１は、下部基板１０５上に形成された下部絶縁層１２１、及び下部絶縁層１２１上／内に形成された下部電極構造体１５１Ａを含むことができる。
下部基板１０５は、シリコンウエハ、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）ウエハ、ＳｉＧｅウエハ、ＳｉＣウエハ、ガラス基板、セラミックス基板またはパッケージングされた半導体素子を含むことができる。本実施形態において、例示的に下部基板１０５はシリコンウエハを含むことができる。
下部絶縁層１２１は酸素を含むことができる。例えば、下部絶縁層１２１はシリコン酸化物を含むことができる。
下部絶縁層１２１内に下部グルーブＧＬが形成されることができる。下部グルーブＧＬは平面図では四角形状に形成されることができる。
下部電極構造体１５１Ａは下部電極バリア層１３１Ａ及び下部金属電極１４１Ａを含むことができる。
下部電極バリア層１３１Ａは下部グルーブＧＬの底面及び側壁上にコンフォーマルに形成されることができる。下部電極バリア層１３１Ａの上端部（ｔｏｐｍｏｓｔ ｅｎｄｓ）は下部絶縁層１２１の上部表面よりも高く突出することができる。他の実施形態において、下部電極バリア層１３１Ａの上端部は下部絶縁層１２１の上部表面と同じか低いレベルに位置することができる。
下部電極バリア層１３１Ａは金属層及びまたは金属窒化物層を含むことができる。例えば、下部電極バリア層１３１Ａは、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮ、またはその他の金属／金属窒化物層を含むことができる。他の実施形態において、下部電極バリア層１３１Ａはシリコン窒化物を含むことができる。
下部金属電極１４１Ａは下部グルーブＧＬを埋め込むように下部電極バリア層１３１Ａの底面及び側壁上に形成されることができる。下部金属電極１４１Ａの上部表面のレベルは下部絶縁層１２１の上部表面のレベルよりも高く位置することができる。すなわち、下部金属電極１４１Ａの上部表面は下部絶縁層１２１の上部表面よりも高く突出することができる。下部金属電極１４１Ａは下部電極バリア層１３１Ａの上端部よりも高く突出することができる。
説明の便宜上、上部素子１０２は上下反転された形態で説明される。よって、「上」と「下」は互いに互換される意味として理解すべきである。
上部素子１０２は、上部基板１０６上に形成された上部絶縁層１２２、及び上部絶縁層１２２上／内に形成された上部電極構造体１５２Ａを含むことができる。
上部基板１０６は、シリコンウエハ、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）ウエハ、ＳｉＧｅウエハ、ＳｉＣウエハ、ガラスまたはセラミックスを含むことができる。本実施形態において、例示的に上部基板１０６がシリコンウエハを含むことができる。
上部絶縁層１２２は酸素を含むことができる。例えば、上部絶縁層１２２はシリコン酸化物を含むことができる。
上部絶縁層１２２内に上部グルーブＧＵが形成されることができる。上部グルーブＧＵは平面図では四角形状に形成されることができる。上部グルーブＧＵは下部グルーブＧＬよりも狭い水平幅を有することができる。
上部電極構造体１５２Ａは上部電極バリア層１３２Ａ及び上部金属電極１４２Ａを含むことができる。
上部電極バリア層１３２Ａは上部グルーブＧＵの底面及び側壁上にコンフォーマルに形成されることができる。上部電極バリア層１３２Ａは上部絶縁層１２２の上部表面上にも形成されることができる。言い換えると、上部電極バリア層１３２Ａは上部絶縁層１２２の上部表面上に延長されることができる。詳しくは、上部電極バリア層１３２Ａは上部金属電極１４２Ａの周辺に形成されることができる。すなわち、平面図において、上部電極バリア層１３２Ａは上部金属電極１４２Ａの周辺を覆う形で形成されることができる。上部絶縁層１２２の上部表面に延長された上部電極バリア層１３２Ａは下部金属電極１４１Ａの水平幅よりも広い水平幅を有することができる。これは他の図面を参照してさらに詳細に説明する。
上部電極バリア層１３２Ａは金属層及び／または金属窒化物層を含むことができる。例えば、上部電極バリア層１３２Ａは、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮ、またはその他の金属／金属窒化物層を含むことができる。他の実施形態において、上部電極バリア層１３２Ａはシリコン窒化物を含むことができる。
上部金属電極１４２Ａは、上部グルーブＧＵを埋め込むように上部電極バリア層１３２Ａの底面及び側壁上に形成されることができる。上部金属電極１４２Ａの上部表面は上部絶縁層１２２の上部表面よりも高く突出することができる。上部金属電極１４２Ａは下部金属電極１４１Ａの水平幅よりも狭い水平幅を有することができる。
下部金属電極１４１Ａ及び上部金属電極１４２Ａは一体型に形成されることができる。言い換えると、下部金属電極１４１Ａ及び上部金属電極１４２Ａは、物質的に連続（ｍａｔｅｒｉａｌｌｙ ｉｎ ｃｏｎｔｉｎｕｉｔｙ ｗｉｔｈ）されることができる。したがって、図面においては、下部金属電極１４１Ａと上部金属電極１４２Ａとの境界面が点線に表示されている。
下部金属電極１４１Ａの一部と上部電極バリア層１３２Ａの一部が直接的に接触されることができる。図面においては下部金属電極１４１Ａの外郭領域が上部電極バリア層１３２Ａと対称的に直接的に接触するものとして示されている。しかし、下部金属電極１４１Ａの外郭領域のうちの何れか一領域だけが上部電極バリア層１３２Ａと直接的に接触されることができる。
図１Ｂを参照すると、本発明の技術的思想の他の実施形態による電極連結構造体１００Ｂは、下部電極構造体１５１Ｂを有する下部素子１０１及び上部電極構造体１５２Ｂを有する上部素子１０２を含み、下部金属電極１４１Ｂを覆う下部電極バリア層１３１Ｂを含むことができる。下部素子１０１と上部素子１０２は電極構造体１５０Ｂを介して電気的に接続されることができる。下部電極構造体１５１Ｂ及び上部電極構造体１５２Ｂは電極構造体１５０Ｂを構成することができる。
下部電極バリア層１３１Ｂは下部金属電極１４１Ｂの側面を覆うことができる。付け加えると、下部電極バリア層１３１Ｂは下部金属電極１４１Ｂの上部表面の一部を覆うことができる。よって、下部電極バリア層１３１Ｂは下部金属電極１４１Ｂの側面及び上部表面の周辺領域を覆うことができる。
Ａ領域の拡大図を参照すると、下部電極バリア層１３１Ｂと上部電極バリア層１３２Ｂは直接的に接触することができる。例えば、下部電極バリア層１３１Ｂが上部金属電極１４２Ｂの側面に接触するように延長されることができる。この場合、下部電極バリア層１３１Ｂと上部電極バリア層１３２Ｂの境界面Ｉａは水平的に形成されることができる。他の実施形態において、上部電極バリア層１３２Ｂが下部金属電極１４１Ｂに接触するように延長されることができる。この場合、下部電極バリア層１３１Ｂと上部電極バリア層１３２Ｂの境界面Ｉｂは垂直的に形成されることができる。説明していない他の構成要素は、図１Ａと同一であるか、または類似の構成要素を参照することによって理解することができる。
図１Ｃを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体１００Ｃは、下部電極構造体１５１Ｃを有する下部素子１０１及び上部電極構造体１５２Ｃを有する上部素子１０２を含み、上部絶縁層１２２の上部表面上に突出または延長された上部電極バリア層１３２Ｃ及び下部金属電極１４１Ｃを覆う下部電極バリア層１３１Ｃを含むことができる。下部素子１０１と上部素子１０２は電極構造体１５０Ｃを介して電気的に接続されることができる。下部電極構造体１５１Ｃ及び上部電極構造体１５２Ｃは電極構造体１５０Ｃを構成することができる。
下部電極バリア層１３１Ｃは図１Ｂを参照して理解することができ、上部電極バリア層１３２Ｃは図１Ａを参照することによって理解することができる。下部電極バリア層１３１Ｃと上部電極バリア層１３２Ｃは直接的に接触されることができる。
下部金属電極１４１Ｃと上部金属電極１４２Ｃは一体型に形成されることができる。よって、下部金属電極１４１Ｃと上部金属電極１４２Ｃの境界面は省略された。付け加えると、下部金属電極１４１Ｃと上部金属電極１４２Ｃとの境界面は上部電極バリア層１３２Ｃの上部表面のレベルと同一であるか、または低く仮想的に位置することができる。説明していない他の構成要素は図１Ａ及び図１Ｂと同一であるか、または類似の構成要素を参照することによって理解することができる。
図１Ｄを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体１００Ｄは、下部電極構造体１５１Ｄを有する下部素子１０１及び上部電極構造体１５２Ｄを有する上部素子１０２を含み、下部電極バリア層１３１Ｄと上部電極バリア層１３２Ｄとの間に突出部１５０Ｐを含むことができる。下部素子１０１と上部素子１０２は電極構造体１５０Ｄを介して電気的に接続されることができる。下部電極構造体１５１Ｄ及び上部電極構造体１５２Ｄは電極構造体１５０Ｄを構成することができる。
突出部１５０Ｐは下部金属電極１４１Ｄの一部、上部金属電極１４２Ｄの一部、その組み合わせまたは追加された金属とすることができる。
他の実施形態において、下部電極バリア層１３１Ｄと上部電極バリア層１３２Ｄは互いに離隔されることができる。言い換えると、下部電極バリア層１３１Ｄと上部電極バリア層１３２Ｄは突出部１５０Ｐの存在可否に関係なく、独立的に互いに離隔されることができる。この場合、突出部１５０Ｐは下部電極バリア層１３１Ｄと直接的に接触しながら上部電極バリア層１３２Ｄと離隔されることができる。または、突出部１５０Ｐは上部電極バリア層１３２Ｄと直接的に接触しながら下部電極バリア層１３１Ｄと離隔されることができる。この実施形態は図１Ｆを参照してさらに詳細に理解することができる。説明していない他の構成要素は図１Ａないし図１Ｃと同一であるか、または類似の構成要素を参照することによって理解することができる。
図１Ｅを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体１００Ｅは下部電極構造体１５１Ｅを有する下部素子１０１及び上部電極構造体１５２Ｅを有する上部素子１０２を含み、下部金属電極１４１Ｅの上部表面上に部分的に形成された表面電極バリア層１３０Ｓを含むことができる。下部素子１０１と上部素子１０２は電極構造体１５０Ｅを介して電気的に接続されることができる。下部電極構造体１５１Ｅ及び上部電極構造体１５２Ｅは電極構造体１５０Ｅを構成することができる。
表面電極バリア層１３０Ｓは下部金属電極１４１Ｅの上部表面の外郭領域上に部分的に形成されることができる。表面電極バリア層１３０Ｓは下部金属電極１４１Ｅの側面上には形成されない場合もある。すなわち、下部金属電極１４１Ｅの側面は露出されることができる。付け加えると、表面電極バリア層１３０Ｓの側端部と下部金属電極１４１Ｅの側面は垂直に整列されることができる。
他の実施形態において、図１Ａをさらに参照して、表面電極バリア層１３０Ｓが上部電極バリア層１３２Ｅの一部のように理解されることができる。すなわち、上部電極バリア層１３２Ｅの端部（ｅｎｄ ｐｏｒｔｉｏｎｓ）のうちの少なくとも一部分が下部金属電極１４１Ｅの側面のうちの一つと垂直に整列されたものとして理解することができる。説明していない他の構成要素は図１Ａないし図１Ｄと同一であるか、または類似の構成要素を参照することによって理解することができる。
図１Ｆを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体１００Ｆは、下部電極構造体１５１Ｆを有する下部素子１０１及び上部電極構造体１５２Ｆを有する上部素子１０２を含み、上部電極バリア層１３２Ｆと離隔された表面電極バリア層１３０Ｓを含むことができる。下部素子１０１と上部素子１０２は電極構造体１５０Ｆを介して電気的に接続されることができる。下部電極構造体１５１Ｆ及び上部電極構造体１５２Ｆは電極構造体１５０Ｆを構成することができる。
他の実施形態において、図１Ｄをさらに参照して、上部電極バリア層１３２Ｆと表面電極バリア層１３０Ｓとの間に下部金属電極１４１Ｆ及び上部金属電極１４２Ｆのうちの一つまたは二つが突出されることができる。説明していない他の構成要素は図１Ａないし図１Ｅと同一であるか、または類似の構成要素を参照することで理解することができる。
図１Ｇを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体１００Ｇは、下部電極構造体１５１Ｇを有する下部素子１０１及び上部電極構造体１５２Ｇを有する上部素子１０２を含み、下部絶縁層１２１上に部分的に形成された下部電極バリア層１３１Ｇ及び表面電極バリア層１３０Ｓを含むことができる。下部素子１０１と上部素子１０２は電極構造体１５０Ｇを介して電気的に接続されることができる。下部電極構造体１５１Ｇ及び上部電極構造体１５２Ｇは電極構造体１５０Ｇを構成することができる。下部電極バリア層１３１Ｇは下部絶縁層１２１上に延長されることができる。表面電極バリア層１３０Ｓは下部金属電極１４１Ｇの上部表面の一部、及び下部絶縁層１２１上に延長された下部電極バリア層１３１Ｇの上部に形成されることができる。表面電極バリア層１３０Ｓは独立的な構成要素とすることができ、上部電極バリア層１３２Ｇの一部とすることができる。下部電極バリア層１３１Ｇと表面電極バリア層１３０Ｓが同一物質で形成される場合、下部電極バリア層１３１Ｇと表面電極バリア層１３０Ｓとの境界面はなくなることができる。すなわち、下部電極バリア層１３１Ｇと表面電極バリア層１３０Ｓは一体化または物質的に連続されることができる。説明していない他の構成要素は図１Ａないし図１Ｆと同一であるか、または類似の構成要素を参照することによって理解することができる。
本実施形態において、下部素子１０１と上部素子１０２とは互いに位置が変えられる。すなわち、電極構造体１５０Ａ〜１５０Ｇは上下が反転されることができる。
図１Ｈの（Ａ）は図１Ａに例示された下部電極構造体１５１Ａの上面図（ｔｏｐ ｖｉｅｗ）であり、（Ｂ）は図１Ａに例示された上部電極構造体１５２Ａの下面図（ｂｏｔｔｏｍ ｖｉｅｗ）を例示的に示す図である。本発明の技術的思想を理解しやすくするために、下部電極構造体１５１Ａ及び上部電極構造体１５２Ａが正方形状に示された。下部電極構造体１５１Ａ及び上部電極構造体１５２Ａは長方形、バー（ｂａｒ）、ライン、多角形などの多様な形状に形成されることができる。図１Ｈの（Ａ）及び（Ｂ）を参照すると、下部電極構造体１５１Ａの下部電極バリア層１３１Ａは第１水平幅Ｗ１を有することができ、下部電極構造体１５１Ａの下部金属電極１４１Ａは第２水平幅Ｗ２を有することができ、上部電極構造体１５２Ａの上部電極バリア層１３２Ａは第３水平幅Ｗ３を有することができ、及び上部電極構造体１５２Ａの上部金属電極１４２Ａは第４水平幅Ｗ４を有することができる。図示のように、第１水平幅Ｗ１は第２水平幅Ｗ２よりも大きくなることができる。第２水平幅Ｗ２は第４水平幅Ｗ４よりも大きくなることができる。第３水平幅Ｗ３は第１水平幅Ｗ１よりも大きくなることができる。
そうすることによって、図１Ａないし図１Ｇに例示された電極連結構造体１００Ａ〜１００Ｇにおいて、下部金属電極１４１Ａ〜１４１Ｇの水平幅が上部金属電極１４２Ａ〜１４２Ｇの水平幅よりも大きくなることができる。よって、下部金属電極１４１Ａ〜１４１Ｇと上部金属電極１４２Ａ〜１４２Ｇの整列マージンが改善することができる。
図１Ａないし図１Ｇに例示された電極連結構造体１００Ａ〜１００Ｇは下部金属電極１４１Ａ〜１４１Ｇ及び上部金属電極１４２Ａ〜１４２Ｇが一体型に形成されることができて抵抗が低い電極連結を提供することができる。特に、下部金属電極１４１Ａ〜１４１Ｇ及び上部金属電極１４２Ａ〜１４２Ｇが銅などを含む場合、既存のはんだ材料を用いた電極連結よりも最も低い抵抗の電極連結を提供することができる。また、下部金属電極１４１Ａ〜１４１Ｇ及び上部金属電極１４２Ａ〜１４２Ｇがはんだ材料を含まないので、球状（ｓｐｈｅｒｉｃａｌ ｓｈａｐｅｓ）に形成されないで上面と下面が平たいメサ（ｍｅｓａ）状に形成されることができる。そうすることによって、下部金属電極１４１Ａ〜１４１Ｇ及び上部金属電極１４２Ａ〜１４２Ｇの垂直厚さ、及び電極連結構造体１００Ａ〜１００Ｇの全体的な厚さが減少することができる。
図１Ａないし図１Ｇに例示された電極連結構造体１００Ａ〜１００Ｇは、下部金属電極１４１Ａ〜１４１Ｇ及び上部金属電極１４２Ａ〜１４２Ｇが下部絶縁層１２１及び上部絶縁層１２２と直接的に接触しない。例えば、下部金属電極１４１Ａ〜１４１Ｇ及び上部金属電極１４２Ａ〜１４２Ｇは下部電極バリア層１３１Ａ〜１３１Ｇ及び上部電極バリア層１３２Ａ〜１３２Ｇによって下部絶縁層１２１及び上部絶縁層１２２と離隔されることができる。よって、下部絶縁層１２１及び上部絶縁層１２２に含まれた酸素またはその他の不純物が下部金属電極１４１Ａ〜１４１Ｇ及び上部金属電極１４２Ａ〜１４２Ｇに移動することができない。本発明の技術的思想による下部金属電極１４１Ａ〜１４１Ｇ及び上部金属電極１４２Ａ〜１４２Ｇは電気的、物理的及び／または化学的特性が安定して寿命が延長される。
図２Ａないし図２Ｇは、本発明の技術的思想の多様な実施形態による電極連結構造体２００Ａ〜２００Ｇを概念的に示す縦断面図である。
図２Ａを参照すると、本発明の技術的思想の一実施形態による電極連結構造体２００Ａは、基板部（ｓｕｂｓｔｒａｔｅ ｐａｒｔ）２０１及び基板部２０１上に配置された再配線部（ｒｅ-ｄｉｓｔｒｉｂｕｔｉｏｎ ｐａｒｔ）２０２を含むことができる。基板部２０１と再配線部２０２は電極構造体２５０Ａを介して電気的に接続されることができる。電極構造体２５０Ａは下部電極構造体２５１Ａ及び上部電極構造体２５２Ａを含むことができる。
基板部２０１は、下部基板２０５、最下部絶縁層２１０、下部配線２１５、下部絶縁層２２０、及び下部電極構造体２５１Ａを含むことができる。
下部基板２０５は、シリコンウエハ、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）ウエハ、ＳｉＧｅウエハ、ＳｉＣウエハ、ガラス、セラミックスまたはパッケージングされた半導体素子を含むことができる。本実施形態において、例示的に下部基板２０５がシリコンウエハを含むことができる。
最下部絶縁層２１０は酸素を含むことができる。例えば、最下部絶縁層２１０はシリコン酸化物を含むことができる。
最下部絶縁層２１０内に最下部グルーブＧＬ１が形成されることができる。
最下部グルーブＧＬ１内に下部配線２１５が形成されることができる。下部配線２１５は下部配線バリア層２１３及び下部金属配線２１４を含むことができる。下部配線バリア層２１３は最下部グルーブＧＬ１の底面及び側壁上にコンフォーマルに形成されることができる。下部配線バリア層２１３は、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮ、またはＳｉＮのうちのいずれか１つを含むことができる。下部金属配線２１４は最下部グルーブＧＬ１を埋め込むように下部配線バリア層２１３の底面及び側壁上に形成されることができる。下部金属配線２１４は銅を含むことができる。最下部絶縁層２１０の上部表面、下部配線バリア層２１３の上端部、及び下部金属配線２１４の上部表面は同一レベルに位置することができる。
下部層間バリア層（ｌｏｗｅｒ ｉｎｔｅｒｌａｙｅｒ ｂａｒｒｉｅｒ ｌａｙｅｒ）２２５が最下部絶縁層２１０と下部絶縁層２２０との間に形成されることができる。下部層間バリア層２２５は下部配線２１５上にも形成されることができる。すなわち、下部層間バリア層２２５は下部配線バリア層２１３及び下部金属配線２１４上に形成されることができる。詳しくは、下部層間バリア層２２５は下部配線バリア層２１３及び下部金属配線２１４と直接的に接触することができる。下部層間バリア層２２５は下部金属配線２１４と部分的に接触することができる。すなわち、下部層間バリア層２２５は下部金属配線２１４の上面の一部を露出させることができる。下部層間バリア層２２５はシリコン窒化物を含むことができる。
下部層間バリア層２２５上に下部絶縁層２２０が形成されることができる。下部絶縁層２２０も酸素を含むことができる。例えば、下部絶縁層２２０もシリコン酸化物を含むことができる。
下部絶縁層２２０内に下部グルーブＧＬ２が形成されることができる。下部グルーブＧＬ２は下部層間バリア層２２５を部分的に除去することができる。よって、下部グルーブＧＬ２は下部配線２１５の上部表面の一部を露出させることができる。
下部グルーブＧＬ２内に下部電極構造体２５１Ａが形成されることができる。下部電極構造体２５１Ａは下部電極バリア層２３１Ａ及び下部金属電極２４１Ａを含むことができる。下部電極バリア層２３１Ａは下部グルーブＧＬ２の底面及び側壁にコンフォーマルに形成されることができる。詳しくは、下部電極バリア層２３１Ａは下部グルーブＧＬ２を構成する下部配線２１５の上部表面及び下部絶縁層２２０の側壁上にコンフォーマルに形成されることができる。よって、下部電極構造体２５１Ａは下部配線２１５上に形成されることができる。下部電極構造体２５１Ａは下部金属配線２１４と直接的に接触することができる。下部電極構造体２５１Ａは図１Ａの下部電極構造体１５１Ａを参照することでさらに詳細に理解することができる。
再配線部２０２は、上部絶縁層２６０、上部電極構造体２５２Ａ、最上部絶縁層２７０、及び再配線構造（ｒｅ‐ｄｉｓｔｒｉｂｕｔｉｏｎ ｓｔｒｕｃｔｕｒｅ）２７５を含むことができる。
上部絶縁層２６０内に上部グルーブＧＵ１が形成されることができる。上部グルーブＧＵ１は再配線構造２７５の下部面を部分的に露出させることができる。上部絶縁層２６０も酸素を含むことができる。例えば、上部絶縁層２６０もシリコン酸化物を含むことができる。
上部グルーブＧＵ１内に上部電極構造体２５２Ａが形成されることができる。上部電極構造体２５２Ａは上部電極バリア層２３２Ａ及び上部金属電極２４２Ａを含むことができる。上部電極バリア層２３２Ａは上部グルーブＧＵ１の側壁上及び再配線構造２７５の下部面の下にコンフォーマルに形成されることができる。上部電極バリア層２３２Ａは、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮ、またはＳｉＮのうちのいずれか１つを含むことができる。上部グルーブＧＵ１を埋め込むように上部電極バリア層２３２Ａ上に上部金属電極２４２Ａが形成されることができる。上部電極構造体２５２Ａは図１Ａの上部電極構造体１５２Ａを参照することで、さらに詳細に理解することができる。
上部層間バリア層２６５が上部絶縁層２６０と最上部絶縁層２７０との間に形成されることができる。上部層間バリア層２６５は再配線構造２７５の下面の一部下にも形成されることができる。すなわち、上部層間バリア層２６５は再配線バリア層２７３及び再配線金属配線２７４の下面下に形成されることができる。詳しくは、上部層間バリア層２６５は再配線バリア層２７３及び再配線金属配線２７４と直接的に接触することができる。上部層間バリア層２６５は再配線金属配線２７４の下面と部分的に接触することができる。上部層間バリア層２６５はシリコン窒化物を含むことができる。
上部層間バリア層２６５上に最上部絶縁層２７０が形成されることができる。最上部絶縁層２７０内に最上部グルーブＧＵ２が形成されることができる。最上部グルーブＧＵ２は上部層間バリア層２６５及び上部電極構造体２５２Ａを露出させることができる。詳しくは、最上部グルーブＧＵ２は上部電極バリア層２３２Ａを露出させることができる。最上部絶縁層２７０は、シリコン酸化物、シリコン窒化物、またはポリイミド（ｐｏｌｙｉｍｉｄｅ）のうちのいずれか１つを含むことができる。
最上部絶縁層２７０内に再配線構造２７５が形成されることができる。再配線構造２７５は再配線バリア層２７３及び再配線金属配線２７４を含むことができる。再配線バリア層２７３は最上部グルーブＧＵ２の側壁上に形成されることができる。よって、再配線バリア層２７３は再配線金属配線２７４の側面上だけに形成されることができる。再配線バリア層２７３は、ＴｉＴｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮ、またはＳｉＮのうちのいずれか１つを含むことができる。
最上部グルーブＧＵ２を埋め込むように、上部電極構造体２５２Ａ及び上部層間バリア層２６５上に再配線金属配線２７４が形成されることができる。再配線金属配線２７４は、銅、アルミニウム、ニッケル、錫のような金属を含むことができる。図面には最上部絶縁層２７０と再配線構造２７５の上部表面が同一レベルに形成されたものとして例示されている。
下部電極構造体２５１Ａと上部電極構造体２５２Ａは電極構造体２５０Ａを構成することができる。基板部２０１と再配線部２０２との間にはエアギャップＡＧが存在することができる。
図２Ｂを参照すると、本発明の技術的思想の他の実施形態による電極連結構造体２００Ｂは、基板部２０１及び基板部２０１上に配置された再配線部２０２を含むことができる。基板部２０１と再配線部２０２は電極構造体２５０Ｂを介して電気的に接続されることができる。電極構造体２５０Ｂは下部電極構造体２５１Ｂ及び上部電極構造体２５２Ｂを含むことができる。下部電極構造体２５１Ｂは下部電極バリア層２３１Ｂ及び下部金属電極２４１Ｂを含むことができる。上部電極構造体２５２Ｂは上部電極バリア層２３２Ｂ及び上部金属電極２４２Ｂを含むことができる。
下部電極バリア層２３１Ｂは下部金属電極２４１Ｂを覆うことができる。下部電極バリア層２３１Ｂは上部電極バリア層２３２Ｂと直接的に接触することができる。説明していない構成要素及びより詳細な説明は図１Ｂ及び図２Ａと同一であるか、または類似の構成要素を参照することによって理解することができる。
図２Ｃを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体２００Ｃは、基板部２０１及び基板部２０１上に配置された再配線部２０２を含むことができる。基板部２０１と再配線部２０２は電極構造体２５０Ｃを介して電気的に接続されることができる。電極構造体２５０Ｃは下部電極構造体２５１Ｃ及び上部電極構造体２５２Ｃを含むことができる。下部電極構造体２５１Ｃは下部電極バリア層２３１Ｃ及び下部金属電極２４１Ｃを含むことができる。上部電極構造体２５２Ｃは上部電極バリア層２３２Ｃ及び上部金属電極２４２Ｃを含むことができる。
下部電極バリア層２３１Ｃは上部絶縁層２６０の下部表面下に突出または延長された上部電極バリア層２３２Ｃ及び下部金属電極２４１Ｃを覆うことができる。下部電極バリア層２３１Ｃは上部電極バリア層２３２Ｃと直接的に接触することができる。説明していない構成要素及びより詳細な説明は図１Ｃ及び図２Ａないし図２Ｂと同一であるか、または類似の構成要素を参照することによって理解することができる。
図２Ｄを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体２００Ｄは、基板部２０１及び基板部２０１上に配置された再配線部２０２を含むことができる。基板部２０１と再配線部２０２は電極構造体２５０Ｄを介して電気的に接続されることができる。電極構造体２５０Ｄは下部電極構造体２５１Ｄ及び上部電極構造体２５２Ｄを含むことができる。下部電極構造体２５１Ｄは下部電極バリア層２３１Ｄ及び下部金属電極２４１Ｄを含むことができる。上部電極構造体２５２Ｄは上部電極バリア層２３２Ｄ及び上部金属電極２４２Ｄを含むことができる。
下部電極バリア層２３１Ｄと上部電極バリア層２３２Ｄとの間に突出部２５０Ｐが形成されることができる。突出部２５０Ｐは下部金属電極２４１Ｄの一部、上部金属電極２４２Ｄの一部、その組み合わせまたは追加された金属とすることができる。説明していない構成要素及びより詳細な説明は図１Ｄ及び図２Ａないし図２Ｃと同一であるか、または類似の構成要素を参照することによって理解することができる。
図２Ｅを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体２００Ｅは、基板部２０１及び基板部２０１上に配置された再配線部２０２を含むことができる。基板部２０１と再配線部２０２は電極構造体２５０Ｅを介して電気的に接続されることができる。電極構造体２５０Ｅは下部電極構造体２５１Ｅ及び上部電極構造体２５２Ｅを含むことができる。下部電極構造体２５１Ｅは下部電極バリア層２３１Ｅ及び下部金属電極２４１Ｅを含むことができる。上部電極構造体２５２Ｅは上部電極バリア層２３２Ｅ及び上部金属電極２４２Ｅを含むことができる。
表面電極バリア層２３０Ｓが下部金属電極２４１Ｅの上部表面上に部分的に形成されることができる。表面電極バリア層２３０Ｓは下部金属電極２４１Ｅの上部表面の外郭領域上に部分的に形成されることができる。表面電極バリア層２３０Ｓは下部金属電極２４１Ｅの側面上には形成されない場合もある。すなわち、下部金属電極２４１Ｅの側面は露出することができる。付け加えると、表面電極バリア層２３０Ｓの側端部と下部金属電極２４１Ｅの側面は垂直に整列されることができる。
他の実施形態において、図２Ａをさらに参照して、表面電極バリア層２３０Ｓが上部電極バリア層２３２Ｅの一部のように理解されることができる。すなわち、上部電極バリア層２３２Ｅの端部（ｅｎｄ ｐｏｒｔｉｏｎｓ）のうちの少なくとも一部分が下部金属電極２４１Ｅの側面のうちの一つと垂直に整列されたものとして理解することができる。説明していない構成要素及びより詳細な説明は図１Ｅ及び図２Ａないし図２Ｄと同一であるか、または類似の構成要素を参照することによって理解することができる。
図２Ｆを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体２００Ｆは、基板部２０１及び基板部２０１上に配置された再配線部２０２を含むことができる。基板部２０１と再配線部２０２は電極構造体２５０Ｆを介して電気的に接続されることができる。電極構造体２５０Ｆは下部電極構造体２５１Ｆ及び上部電極構造体２５２Ｆを含むことができる。下部電極構造体２５１Ｆは下部電極バリア層２３１Ｆ及び下部金属電極２４１Ｆを含むことができる。上部電極構造体２５２Ｆは上部電極バリア層２３２Ｆ及び上部金属電極２４２Ｆを含むことができる。
表面電極バリア層２３０Ｓが上部電極バリア層２３２Ｆと離隔されるように形成されることができる。
他の実施形態において、図１Ｄをさらに参照して、上部電極バリア層２３２Ｆと表面電極バリア層２３０Ｓとの間に下部金属電極２４１Ｆ及び上部金属電極２４２Ｆのうちの一つまたは二つが突出することができる。説明していない構成要素及びより詳細な説明は図１Ｆ及び図２Ａないし図２Ｅと同一であるか、または類似の構成要素を参照することによって理解することができる。
図２Ｇを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体２００Ｇは、基板部２０１及び基板部２０１上に配置された再配線部２０２を含むことができる。基板部２０１と再配線部２０２は電極構造体２５０Ｇを介して電気的に接続されることができる。電極構造体２５０Ｇは下部電極構造体２５１Ｇ及び上部電極構造体２５２Ｇを含むことができる。下部電極構造体２５１Ｇは、下部電極バリア層２３１Ｇ、下部金属電極２４１Ｇ、及び表面電極バリア層２３０Ｓを含むことができる。上部電極構造体２５２Ｇは上部電極バリア層２３２Ｇ及び上部金属電極２４２Ｇを含むことができる。
下部電極バリア層２３１Ｇは下部絶縁層２２０上に延長されることができる。下部電極バリア層２３１Ｇは図１Ｇをさらに参照することによって理解することができる。表面電極バリア層２３０Ｓは下部金属電極２４１Ｇの一部表面及び下部絶縁層２２０上に延長された下部電極バリア層２３１Ｇの上部に形成されることができる。表面電極バリア層２３０Ｓは独立的な構成要素とすることができ、上部電極バリア層２３２Ｇの一部とすることができる。下部電極バリア層２３１Ｇと表面電極バリア層２３０Ｓが同一物質に形成される場合、下部電極バリア層２３１Ｇと表面電極バリア層２３０Ｓとの境界面はなくなることができる。すなわち、下部電極バリア層２３１Ｇと表面電極バリア層２３０Ｓは一体化または物質的に連続されることができる。説明していない他の構成要素は図２Ａないし図２Ｆと同一であるか、または類似の構成要素を参照することによって理解することができる。
図３Ａないし図３Ｇは、本発明の技術的思想の多様な実施形態による電極連結構造体３００Ａ〜３００Ｇを概略的に示す縦断面図である。
図３Ａを参照すると、本発明の技術的思想の一実施形態による電極連結構造体３００Ａは、互いに接続された下部素子３０１及び上部素子３０２を含むことができる。下部素子３０１と上部素子３０２は電極構造体３５０Ａを介して電気的に接続されることができる。電極構造体３５０Ａは下部電極構造体３５１Ａ及び上部電極構造体３５２Ａを含むことができる。
下部素子３０１は、下部基板３０５、下部層間絶縁層３２１、下部配線３１５、下部絶縁層３７１、下部ビア構造体３６５、及び下部電極構造体３５１Ａを含むことができる。下部基板３０５と下部層間絶縁層３２１との間に下部ストッパ層３１１が形成されることができる。下部層間絶縁層３２１と下部絶縁層３７１との間に下部層間バリア層３６１が形成されることができる。下部配線３１５は下部層間絶縁層３２１内に形成されることができる。下部ビア構造体３６５は下部絶縁層３７１内に形成されることができる。下部電極構造体３５１Ａは、下部ビア構造体３６５上（ｏｎ）、下部絶縁層３７１内（ｉｎ）に形成されることができる。下部電極構造体３５１Ａは下部電極バリア層３３１Ａ及び下部金属電極３４１Ａを含むことができる。
下部基板３０５は、シリコンウエハ、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）ウエハ、ＳｉＧｅウエハ、ＳｉＣウエハ、ガラス基板、セラミックス基板またはパッケージングされた半導体素子を含むことができる。本実施形態において、例示的に下部基板３０５はシリコンウエハを含むことができる。
下部ストッパ層３１１は、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物を含むことができる。
下部層間絶縁層３２１はシリコン酸化物を含むことができる。シリコン酸化物は、水素、炭素、ホウ素、燐、塩素、フッ素、窒素などの不純物を含むことができる。
下部配線３１５は下部層間絶縁層３２１内に形成されることができる。下部配線３１５の上部表面レベルは下部層間絶縁層３２１の上部表面レベルと同一とすることができる。下部配線３１５は下部配線バリア層３１３及び下部金属配線３１４を含むことができる。下部配線バリア層３１３は下部金属配線３１４の下面及び側面を覆うことができる。下部配線バリア層３１３は、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮ、またはその他の金属／金属窒化物層を含むことができる。他の実施形態において、下部配線バリア層３１３はシリコン窒化物を含むことができる。下部金属配線３１４は銅を含むことができる。他の実施形態において、下部金属配線３１４はアルミニウムまたはタングステンのような金属または金属シリサイドを含むことができる。
下部層間バリア層３６１は下部層間絶縁層３２１及び下部配線３１５上に形成されることができる。下部層間バリア層３６１は下部配線３１５の上部表面の一部を覆うことができる。下部層間バリア層３６１は、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物を含むことができる。
下部絶縁層３７１は、シリコン酸化物を含むことができる。シリコン酸化物は、水素、炭素、ホウ素、燐、塩素、フッ素、窒素などの不純物を含むことができる。他の実施形態において、下部絶縁層３７１はポリイミドまたはエポキシ樹脂を含むことができる。
下部ビア構造体３６５は、下部ビアバリア層３６３及び下部ビアプラグ３６４を含むことができる。下部ビアバリア層３６３は下部ビアプラグ３６４底面及び側面を覆うことができる。下部ビアバリア層３６３は下部配線３１５と直接的に接触することができる。下部ビアバリア層３６３は、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮ、またはその他の金属／金属窒化物層を含むことができる。他の実施形態において、下部ビアバリア層３６３はシリコン窒化物を含むことができる。下部ビアプラグ３６４は銅のような金属を含むことができる。
下部電極構造体３５１Ａは下部電極バリア層３３１Ａ及び下部金属電極３４１Ａを含むことができる。下部電極バリア層３３１Ａは下部金属電極３４１Ａの下面及び側面を覆うことができる。
下部電極バリア層３３１Ａは、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮ、またはその他の金属／金属窒化物層を含むことができる。他の実施形態において、下部電極バリア層３３１Ａはシリコン窒化物を含むことができる。下部金属電極３４１Ａは銅のような金属を含むことができる。下部電極構造体３５１Ａは図１Ａをさらに参照することによってより詳細に理解することができる。
説明の便宜上、上部素子３０２は上下反転された形態として説明する。
上部素子３０２は、上部基板３０６、上部層間絶縁層３２２、上部配線３１９、上部絶縁層３７２、上部ビア構造体３６９、及び上部電極構造体３５２Ａを含むことができる。上部基板３０６と上部層間絶縁層３２２との間に上部ストッパ層３１２が形成されることができる。上部層間絶縁層３２２と上部絶縁層３７２との間に上部層間バリア層３６２が形成されることができる。上部配線３１９は上部層間絶縁層３２２内に形成されることができる。上部ビア構造体３６９は上部絶縁層３７２内に形成されることができる。上部電極構造体３５２Ａは上部ビア構造体３６９上（ｏｎ）、上部絶縁層３７２内（ｉｎ）に形成されることができる。上部電極構造体３５２Ａは上部電極バリア層３３２Ａ及び上部金属電極３４２Ａを含むことができる。
上部基板３０６は、シリコンウエハ、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）ウエハ、ＳｉＧｅウエハ、ＳｉＣウエハ、ガラス、セラミックスまたはパッケージングされた半導体素子を含むことができる。本実施形態において、例示的に上部基板３０６はシリコンウエハを含むことができる。
上部ストッパ層３１２は、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物を含むことができる。
上部層間絶縁層３２２はシリコン酸化物を含むことができる。シリコン酸化物は、水素、炭素、ホウ素、燐、塩素、フッ素、窒素などの不純物を含むことができる。
上部配線３１９は上部層間絶縁層３２２内に形成されることができる。上部配線３１９の上部表面レベルは上部層間絶縁層３２２の上部表面レベルと同一とすることができる。上部配線３１９は上部配線バリア層３１７及び上部金属配線３１８を含むことができる。上部配線バリア層３１７は上部金属配線３１８の下面及び側面を覆うことができる。上部配線バリア層３１７は、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮ、またはその他の金属／金属窒化物層を含むことができる。他の実施形態において、上部配線バリア層３１７はシリコン窒化物を含むことができる。上部金属配線３１８は銅を含むことができる。他の実施形態において、上部金属配線３１４はアルミニウムまたはタングステンのような金属または金属シリサイドを含むことができる。
上部層間バリア層３６２は上部層間絶縁層３２２及び上部配線３１９上に形成されることができる。上部層間バリア層３６２は上部配線３１９の上部表面の一部を覆うことができる。上部層間バリア層３６２は、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物を含むことができる。
上部絶縁層３７２はシリコン酸化物を含むことができる。シリコン酸化物は、水素、炭素、ホウ素、燐、塩素、フッ素、窒素などの不純物を含むことができる。他の実施形態において、上部絶縁層３７２はポリイミドまたはエポキシ樹脂を含むことができる。
上部ビア構造体３６９は上部ビアバリア層３６７及び上部ビアプラグ３６８を含むことができる。上部ビアバリア層３６７は上部ビアプラグ３６８底面及び側面を覆うことができる。上部ビアバリア層３６７は上部配線３１９と直接的に接触することができる。上部ビアバリア層３６７は、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮ、またはその他の金属／金属窒化物層を含むことができる。他の実施形態において、上部ビアバリア層３６７はシリコン窒化物を含むことができる。上部ビアプラグ３６８は銅のような金属を含むことができる。
上部電極構造体３５２Ａは上部電極バリア層３３２Ａ及び上部金属電極３４２Ａを含むことができる。上部電極バリア層３３２Ａは上部金属電極３４２Ａの下面及び側面を覆うことができる。
上部電極バリア層３３２Ａは、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮ、またはその他の金属／金属窒化物層を含むことができる。他の実施形態において、上部電極バリア層３３２Ａはシリコン窒化物を含むことができる。上部金属電極３４２Ａは銅のような金属を含むことができる。上部電極構造体３５２Ａは図１Ａをさらに参照することによってより詳細に理解することができる。
図３Ｂを参照すると、本発明の技術的思想の他の実施形態による電極連結構造体３００Ｂは、互いに接続された下部素子３０１及び上部素子３０２を含むことができる。下部素子３０１と上部素子３０２は電極構造体３５０Ｂを介して電気的に接続されることができる。電極構造体３５０Ｂは下部電極構造体３５１Ｂ及び上部電極構造体３５２Ｂを含むことができる。
下部電極バリア層３３１Ｂは下部金属電極３４１Ｂの側面を覆うことができる。付け加えると、下部電極バリア層３３１Ｂは下部金属電極３４１Ｂの上部表面の一部を覆うことができる。言い換えると、下部電極バリア層３３１Ｂは下部金属電極３４１Ｂの側面及び上部表面の周辺領域を覆うことができる。説明していない他の構成要素は図１Ｂ及び図３Ａと同一であるか、または類似の構成要素を参照することによって理解することができる。
図３Ｃを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体３００Ｃは、下部素子３０１及び上部素子３０２を含み、上部絶縁層３７２の上部表面上に突出または延長された上部電極バリア層３３２Ｃ及び下部金属電極３４１Ｃを覆う下部電極バリア層３３１Ｃを含むことができる。下部素子３０１と上部素子３０２は電極構造体３５０Ｃを介して電気的に接続されることができる。電極構造体３５０Ｃは下部電極構造体３５１Ｃ及び上部電極構造体３５２Ｃを含むことができる。
下部電極バリア層３３１Ｃは図１Ｂまたは図２Ｂを参照して理解することができ、上部電極バリア層３３２Ｃは図１Ａまたは図２Ａを参照することによって理解することができる。下部電極バリア層３３１Ｃと上部電極バリア層３３２Ｃは直接的に接触することができる。
下部金属電極３４１Ｃと上部金属電極３４２Ｃは一体型に形成されることができる。よって、下部金属電極３４１Ｃと上部金属電極３４２Ｃとの境界面は省略された。付け加えると、下部金属電極３４１Ｃと上部金属電極３４２Ｃとの境界面は上部電極バリア層３３２Ｃの上部表面の同一レベルと同一であるか、または低く仮想的に位置することができる。これは、本明細書に添付された形成方法に関する図面及び説明を参照することによって詳細に理解することができる。説明していない他の構成要素は図１Ｃ及び図３Ａと同一であるか、または類似の構成要素を参照することによって理解することができる。
図３Ｄを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体３００Ｄは、下部素子３０１及び上部素子３０２を含み、下部電極バリア層３３１Ｄと上部電極バリア層３３２Ｄとの間に突出部３５０Ｐを含むことができる。下部素子３０１と上部素子３０２は電極構造体３５０Ｄを介して電気的に接続されることができる。電極構造体３５０Ｄは下部電極構造体３５１Ｄ及び上部電極構造体３５２Ｄを含むことができる。
突出部３５０Ｐは、下部金属電極３４１Ｄの一部、上部金属電極３４２Ｄの一部、その組み合わせまたは追加された金属とすることができる。
他の実施形態において、下部電極バリア層３３１Ｄと上部電極バリア層３３２Ｄは互いに離隔されることができる。言い換えると、下部電極バリア層３３１Ｄと上部電極バリア層３３２Ｄは突出部３５０Ｐの存在可否に関係なく、独立的に互いに離隔されることができる。この場合、突出部３５０Ｐは下部電極バリア層３３１Ｄと直接的に接触しながら上部電極バリア層３３２Ｄと離隔されることができる。または、突出部３５０Ｐは上部電極バリア層３３２Ｄと直接的に接触しながら下部電極バリア層３３１Ｄと離隔されることができる。この実施形態は、図１Ｆ、図２Ｆ及び／または図３Ｆを参照することでより詳細に理解することができる。説明していない他の構成要素は図１Ｄ及び図３Ａないし図３Ｃと同一であるか、または類似の構成要素を参照することによって理解することができる。
図３Ｅを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体３００Ｅは、下部素子３０１及び上部素子３０２を含み、下部金属電極３４１Ｅの上部表面上に部分的に形成された表面電極バリア層３３０Ｓを含むことができる。下部素子３０１と上部素子３０２は電極構造体３５０Ｅを介して電気的に接続されることができる。電極構造体３５０Ｅは下部電極構造体３５１Ｅ及び上部電極構造体３５２Ｅを含むことができる。
表面電極バリア層３３０Ｓは下部金属電極３４１Ｅの上部表面の外郭領域上に部分的に形成されることができる。表面電極バリア層３３０Ｓは下部金属電極３４１Ｅの側面上には形成されない場合もある。すなわち、下部金属電極３４１Ｅの側面は露出することができる。付け加えると、表面電極バリア層３３０Ｓの側端部と下部金属電極３４１Ｅの側面は垂直に整列されることができる。
他の実施形態において、図３Ａをさらに参照して、表面電極バリア層３３０Ｓが上部電極バリア層３３２Ｅの一部のように理解されることができる。すなわち、上部電極バリア層３３２Ｅの端部（ｅｎｄ ｐｏｒｔｉｏｎｓ）のうちの少なくとも一部分が下部金属電極３４１Ｅの側面のうちの一つと垂直に整列されたものとして理解することができる。説明していない他の構成要素は図１Ｅ及び図３Ａないし図３Ｄと同一であるか、または類似の構成要素を参照することによって理解することができる。
図３Ｆを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体３００Ｆは、下部素子３０１及び上部素子３０２を含み、上部電極バリア層３３２Ｆと離隔された表面電極バリア層３３０Ｓを含むことができる。下部素子３０１と上部素子３０２は電極構造体３５０Ｆを介して電気的に接続されることができる。電極構造体３５０Ｆは下部電極構造体３５１Ｆ及び上部電極構造体３５２Ｆを含むことができる。
他の実施形態において、図３Ｄをさらに参照して、上部電極バリア層３３２Ｆと表面電極バリア層３３０Ｓとの間に下部金属電極３４１Ｆ及び上部金属電極３４２Ｆのうちの一つまたは二つが突出することができる。説明していない他の構成要素は図１Ｆ及び図３Ａないし図３Ｅと同一であるか、または類似の構成要素を参照することによって理解することができる。
図３Ｇを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体３００Ｇは、下部素子３０１及び上部素子３０２を含み、下部絶縁層３７１の表面上に延長された下部電極バリア層３３１Ｇ、及び下部金属電極３４１Ｇの表面の一部及び下部電極バリア層３３１Ｇ上に形成された表面電極バリア層３３０Ｓを含むことができる。
表面電極バリア層３３０Ｓは独立的な構成要素とすることができ、図３Ａを参照して、上部電極バリア層３３２Ｇの一部とすることができる。説明していない他の構成要素は図１Ｇ及び図３Ａないし図３Ｆと同一であるか、または類似の構成要素を参照することによって理解することができる。
本実施形態において、下部素子３０１と上部素子３０２は互いに位置が変えられる。すなわち、電極構造体３５０Ａ〜３５０Ｇは上下が反転されることができる。
図４Ａないし図４Ｇは、本発明の技術的思想の多様な実施形態による電極連結構造体４００Ａ〜４００Ｇを概念的に示す縦断面図である。
図４Ａを参照すると、本発明の技術的思想の一実施形態による電極連結構造体４００Ａは、下部素子４０１及び上部素子４０２を含むことができる。下部素子４０１と上部素子４０２は電極構造体４５０Ａを介して電気的に接続されることができる。電極構造体４５０Ａは下部電極構造体４５１Ａ及び上部電極構造体４５２Ａを含むことができる。
下部素子４０１は下部基板４０５を含むことができる。下部電極構造体４５１Ａは下部基板４０５内に形成されることができる。下部素子４０１は下部基板４０５内に形成された下部ビア構造体４８０を含むことができる。下部ビア構造体４８０は下部電極構造体４５１Ａと電気的に接続されることができる。
下部基板４０５は、シリコンウエハ、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）ウエハ、ＳｉＧｅウエハ、ＳｉＣウエハ、ガラス、セラミックスまたはパッケージングされた半導体素子を含むことができる。本実施形態において、例示的に下部基板４０５はシリコンウエハを含むことができる。
下部電極構造体４５１Ａは下部電極バリア層４３１Ａ及び下部金属電極４４１Ａを含むことができる。下部電極バリア層４３１Ａは下部金属電極４４１Ａの下面及び側面を覆うことができる。下部金属電極４４１Ａの上部表面は下部電極バリア層４３１Ａの上端部よりも高く突出することができる。下部電極バリア層４３１Ａの上端部は下部基板４０５の上部表面よりも高く突出することができる。他の実施形態において、下部電極バリア層４３１Ａの上端部は下部基板４０５の上部表面と同じか低いレベルに位置することができる
下部電極バリア層４３１Ａは、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮ、またはその他の金属／金属窒化物層を含むことができる。他の実施形態において、下部電極バリア層４３１Ａはシリコン窒化物を含むことができる。下部金属電極４４１Ａは銅のような金属を含むことができる。
下部ビア構造体４８０は下部基板４０５を貫通する形状に形成することができる。下部ビア構造体４８０は、下部ビアバリア層４８１及び下部ビアプラグ４８６を含むことができる。下部ビアバリア層４８１はシリコン窒化物を含むことができる。他の実施形態において、下部ビアバリア層４８１は、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮ、またはその他の金属／金属窒化物層を含むことができる。下部ビアプラグ４８６は銅のような金属を含むことができる。
上部素子４０２は上部基板４０６を含むことができる。上部電極構造体４５２Ａは上部基板４０６内に形成されることができる。上部電極構造体４５２Ａは上部電極バリア層４３２Ａ及び上部金属電極４４２Ａを含むことができる。上部電極バリア層４３２Ａは上部基板４０６の下面に延長されることができる。
上部電極バリア層４３２Ａは、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮ、またはその他の金属／金属窒化物層を含むことができる。他の実施形態において、上部電極バリア層４３２Ａはシリコン窒化物を含むことができる。上部金属電極４４２Ａは銅のような金属を含むことができる。
下部金属電極４４１Ａの水平幅は上部金属電極４４２Ａの水平幅よりも大きくなることができる。上部基板４０６の下面に延長された上部電極バリア層４３２Ａの水平幅は下部金属電極４４１Ａの水平幅よりも大きくすることができる。
上部電極構造体４５２Ａはビア構造体形状に形成することができる。
図４Ｂを参照すると、本発明の技術的思想の他の実施形態による電極連結構造体４００Ｂは、下部素子４０１及び上部素子４０２を含むことができる。下部素子４０１と上部素子４０２は電極構造体４５０Ｂを介して電気的に接続されることができる。電極構造体４５０Ｂは下部電極構造体４５１Ｂ及び上部電極構造体４５２Ｂを含むことができる。
下部電極バリア層４３１Ｂは下部金属電極４４１Ｂの側面を覆うことができる。付け加えると、下部電極バリア層４３１Ｂは下部金属電極４４１Ｂの上部表面の一部を覆うことができる。よって、下部電極バリア層４３１Ｂは下部金属電極４４１Ｂの側面及び上部表面の周辺領域を覆うことができる。他の構成要素及びより詳細な説明は図１Ｂ及び図４Ａを参照することによって理解することができる。
図４Ｃを参照すると、本発明の技術的思想の他の実施形態による電極連結構造体４００Ｃは、下部素子４０１及び上部素子４０２を含むことができる。下部素子４０１と上部素子４０２は電極構造体４５０Ｃを介して電気的に接続されることができる。電極構造体４５０Ｃは下部電極構造体４５１Ｃ及び上部電極構造体４５２Ｃを含むことができる。
下部電極バリア層４３１Ｃは図１Ｃを参照して理解することができ、上部電極バリア層４３２Ｃは図１Ａ及び図４Ａを参照することによって理解することができる。下部電極バリア層４３１Ｃと上部電極バリア層４３２Ｃは直接的に接触することができる。
下部金属電極４４１Ｃと上部金属電極４４２Ｃは一体型に形成されることができる。よって、下部金属電極４４１Ｃと上部金属電極４４２Ｃとの境界面は省略されている。付け加えると、下部金属電極４４１Ｃと上部金属電極４４２Ｃとの境界面は上部電極バリア層４３２Ｃの上部表面の同一レベルと同一であるか、または低く仮想的に位置することができる。他の構成要素及びより詳細な説明は図１Ｃ及び図４Ａ及び図４Ｂと同一であるか、または類似の構成要素を参照することによって理解することができる。
図４Ｄを参照すると、本発明の技術的思想の他の実施形態による電極連結構造体４００Ｄは、下部素子４０１及び上部素子４０２を含むことができる。下部素子４０１と上部素子４０２は電極構造体４５０Ｄを介して電気的に接続されることができる。電極構造体４５０Ｄは下部電極構造体４５１Ｄ及び上部電極構造体４５２Ｄを含むことができる。電極構造体４５０Ｄは下部電極バリア層４３１Ｄと上部電極バリア層４３２Ｄとの間に突出部４５０Ｐを含むことができる。
突出部４５０Ｐは、下部金属電極４４１Ｄの一部、上部金属電極４４２Ｄの一部、その組み合わせまたは追加された金属とすることができる。
他の実施形態において、下部電極バリア層４３１Ｄと上部電極バリア層４３２Ｄは互いに離隔されることができる。言い換えると、下部電極バリア層４３１Ｄと上部電極バリア層４３２Ｄは突出部４５０Ｐの存在可否に関係なく、独立的に互いに離隔されることができる。この場合、突出部４５０Ｐは下部電極バリア層４３１Ｄと直接的に接触しながら上部電極バリア層４３２Ｄと離隔されることができる。または、突出部４５０Ｐは上部電極バリア層４３２Ｄと直接的に接触しながら下部電極バリア層４３１Ｄと離隔されることができる。この実施形態は図１Ｆ及び図４Ｆを参照してさらに詳細に理解することができる。他の構成要素及びより詳細な説明は、図１Ｄ及び図４Ａないし図４Ｃと同一であるか、または類似の構成要素を参照することによって理解することができる。
図４Ｅを参照すると、本発明の技術的思想の他の実施形態による電極連結構造体４００Ｅは、下部素子４０１及び上部素子４０２を含むことができる。下部素子４０１と上部素子４０２は電極構造体４５０Ｅを介して電気的に接続されることができる。電極構造体４５０Ｅは下部電極構造体４５１Ｅ及び上部電極構造体４５２Ｅを含むことができる。電極構造体４５０Ｅは下部金属電極４４１Ｅの上部表面上に部分的に形成された表面電極バリア層４３０Ｓを含むことができる。
表面電極バリア層４３０Ｓは、下部金属電極４４１Ｅの上部表面の外郭領域上に部分的に形成されることができる。表面電極バリア層４３０Ｓは下部金属電極４４１Ｅの側面上には形成されない場合もある。すなわち、下部金属電極４４１Ｅの側面は露出することができる。付け加えると、表面電極バリア層４３０Ｓの側端部と下部金属電極４４１Ｅの側面は垂直に整列されることができる。
他の実施形態において、図４Ａをさらに参照して、表面電極バリア層４３０Ｓが上部電極バリア層４３２Ｅの一部のように理解することができる。すなわち、上部電極バリア層４３２Ｅの端部のうち少なくとも一部分が下部金属電極４４１Ｅの側面のうちの一つと垂直に整列されたものとして理解することができる。他の構成要素及びより詳細な説明は、図１Ｅ及び図４Ａないし図４Ｄと同一であるか、または類似の構成要素を参照することによって理解することができる。
図４Ｆを参照すると、本発明の技術的思想の他の実施形態による電極連結構造体４００Ｆは、下部素子４０１及び上部素子４０２を含むことができる。下部素子４０１と上部素子４０２は電極構造体４５０Ｆを介して電気的に接続されることができる。電極構造体４５０Ｆは下部電極構造体４５１Ｆ及び上部電極構造体４５２Ｆを含むことができる。電極構造体４５０Ｆは上部電極バリア層４３２Ｆと離隔された表面電極バリア層４３０Ｓを含むことができる。
他の実施形態において、図４Ｄをさらに参照して、上部電極バリア層４３２Ｆと表面電極バリア層４３０Ｓとの間に下部金属電極４４１Ｆ及び上部金属電極４４２Ｆのうちの一つまたは二つが突出することができる。他の構成要素及びより詳細な説明は図１Ｆ及び図４Ａないし図４Ｅと同一であるか、または類似の構成要素を参照することによって理解することができる。
図４Ｇを参照すると、本発明の技術的思想の他の実施形態による電極連結構造体４００Ｇは、下部素子４０１及び上部素子４０２を含むことができる。下部素子４０１と上部素子４０２は電極構造体４５０Ｇを介して電気的に接続されることができる。電極構造体４５０Ｇは下部電極構造体４５１Ｇ及び上部電極構造体４５２Ｇを含むことができる。電極構造体４５０Ｇは、下部基板４０５の表面上に延長された下部電極バリア層４３１Ｇ、及び下部金属電極４４１Ｇの上部表面の一部並びに下部基板４０５の表面上に延長された下部電極バリア層４３１Ｇの上部に形成された表面電極バリア層４３０Ｓ、を含むことができる。他の構成要素及びより詳細な説明は図１Ｇ及び図４Ａないし図４Ｆと同一であるか、または類似の構成要素を参照することによって理解することができる。
本実施形態において、下部素子４０１と上部素子４０２は互いに位置が変えられる。すなわち、電極構造体４５０Ａ〜４５０Ｇは上下が反転されることができる。
図５Ａないし図５Ｇは、本発明の技術的思想の多様な実施形態による素子積層構造体５００Ａ〜５００Ｇを概念的に示す縦断面図である。
図５Ａを参照すると、本発明の技術的思想の一実施形態による素子積層構造体５００Ａは、回路基板５０５上に積層された半導体素子５０１Ａ〜５０４Ａを含むことができる。積層された半導体素子５０１Ａ〜５０４Ａは、それぞれ基板５０６〜５０９内に形成された電極構造体５５１Ａ〜５５４Ａ及びビア構造体５９１Ａ〜５９４Ａを含むことができる。積層された半導体素子５０１Ａ〜５０４Ａは、電極構造体５５１Ａ〜５５４Ａ及びビア構造体５９１Ａ〜５９４Ａを用いて電気的に接続されることができる。回路基板５０５はＰＣＢ（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）を含むことができる。
電極構造体５５１Ａ〜５５４Ａはそれぞれ電極バリア層５３１Ａ〜５３４Ａ及び金属電極５４１Ａ〜５４４Ａを含むことができる。電極バリア層５３１Ａ〜５３４Ａはそれぞれ金属電極５４１Ａ〜５４４Ａの底面及び側面を覆うことができる。電極バリア層５３１Ａ〜５３４Ａは、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮ、またはその他の金属／金属窒化物層を含むことができる。他の実施形態において、電極バリア層５３１Ａ〜５３４Ａはシリコン窒化物を含むことができる。金属電極５４１Ａ〜５４４Ａは銅のような金属を含むことができる。金属電極５４１Ａ〜５４４Ａの上部表面はそれぞれ電極バリア層５３１Ａ〜５３４Ａの上端部よりも高く突出することができる。電極構造体５５１Ａ〜５５４Ａは他の図面に示された下部電極構造体１５１Ａ、２５１Ａ、３５１Ａ、４５１Ａを参照してさらに詳細に理解することができる。
ビア構造体５９１Ａ〜５９４Ａはそれぞれビアバリア層５８１Ａ〜５８４Ａ及びビアプラグ５８６Ａ〜５８９Ａを含むことができる。ビアバリア層５８１Ａ〜５８４Ａはビアプラグ５８６Ａ〜５８９Ａの側面を覆うことができる。ビアバリア層５８１Ａ〜５８４Ａは基板５０６〜５０９の下部表面上に延長されることができる。ビアバリア層５８１Ａ〜５８４Ａは、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮ、またはその他の金属／金属窒化物層を含むことができる。他の実施形態において、ビアバリア層５８１Ａ〜５８４Ａはシリコン窒化物を含むことができる。ビアプラグ５８６Ａ〜５８９Ａは銅のような金属を含むことができる。ビア構造体５９１Ａ〜５９４Ａは、図４Ａないし図４Ｇに示された下部ビア構造体４８０を参照してさらに詳細に理解することができる。金属電極５４１Ａ〜５４４Ａとビアプラグ５８６Ａ〜５８９Ａは一体化されることができる。すなわち、金属電極５４１Ａ〜５４４Ａとビアプラグ５８６Ａ〜５８９Ａは物質的に連続されることができる。
積層された半導体素子５０１Ａ〜５０４Ａは下部表面及び上部表面上にそれぞれ下部絶縁層５７１〜５７４及び上部絶縁層５７６〜５７９を含むことができる。ビアバリア層５８１Ａ〜５８４Ａは下部絶縁層５７１〜５７４上に延長されることができる。電極バリア層５３１Ａ〜５３４Ａの上端部は上部絶縁層５７６〜５７９に覆われないで露出されることができる。最上部に位置した半導体素子５０１Ａは上部キャッピング層５７０を含むことができる。上部キャッピング層５７０は、最上部に位置した基板５０９の表面、最上部に位置した上部絶縁層５７９の表面、及び／または最上部に位置した電極構造体５５４Ａを覆うことができる。最下部に位置した半導体素子５０４Ａのビアプラグ５８６Ａは、回路基板５０５上に形成された金属連結部５９５と電気的に接続されることができる。金属連結部５９５は、銅、ニッケル、アルミニウム、錫、貴金属またははんだ材料を含むことができる。
図５Ｂを参照すると、本発明の技術的思想の他の実施形態による素子積層構造体５００Ｂは、回路基板５０５上に積層された半導体素子５０１Ｂ〜５０４Ｂを含むことができる。積層された半導体素子５０１Ｂ〜５０４Ｂはそれぞれ基板５０６〜５０９内に形成された電極構造体５５１Ｂ〜５５４Ｂ及びビア構造体５９１Ｂ〜５９４Ｂを含むことができる。積層された半導体素子５０１Ｂ〜５０４Ｂは電極構造体５５１Ｂ〜５５４Ｂ及びビア構造体５９１Ｂ〜５９４Ｂを用いて電気的に接続されることができる。
電極バリア層５３１Ｂ〜５３４Ｂはそれぞれ金属電極５４１Ｂ〜５４４Ｂの側面を覆うことができる。付け加えると、電極バリア層５３１Ｂ〜５３４Ｂはそれぞれ金属電極５４１Ｂ〜５４４Ｂの上部表面の一部を覆うことができる。言い換えると、電極バリア層５３１Ｂ〜５３４Ｂはそれぞれ金属電極５４１Ｂ〜５４４Ｂの側面及び上部表面の周辺領域を覆うことができる。説明していない他の構成要素は図１Ｂ及び図５Ａと同一であるか、または類似の構成要素を参照することによって理解することができる。
図５Ｃを参照すると、本発明の技術的思想のさらに他の実施形態による素子積層構造体５００Ｃは、回路基板５０５上に積層された半導体素子５０１Ｃ〜５０４Ｃを含むことができる。積層された半導体素子５０１Ｃ〜５０４Ｃはそれぞれ基板５０６〜５０９内に形成された電極構造体５５１Ｃ〜５５４Ｃ及びビア構造体５９１Ｃ〜５９４Ｃを含むことができる。積層された半導体素子５０１Ｃ〜５０４Ｃは電極構造体５５１Ｃ〜５５４Ｃ及びビア構造体５９１Ｃ〜５９４Ｃを用いてそれぞれ電気的に接続されることができる。
電極バリア層５３１Ｃ〜５３４Ｃは図１Ｃを参照して理解することができ、ビアバリア層５８１Ｃ〜５８４Ｃは図１Ａ及び図５Ａを参照することによって理解することができる。電極バリア層５３１Ｃ〜５３４Ｃとビアバリア層５８１Ｃ〜５８４Ｃはそれぞれ直接的に接触することができる。
金属電極５４１Ｃ〜５４４Ｃとビアプラグ５８６Ｃ〜５８９Ｃはそれぞれ一体型に形成されることができる。よって、金属電極５４１Ｃ〜５４４Ｃとビアプラグ５８６Ｃ〜５８９Ｃの境界面は省略されている。付け加えると、金属電極５４１Ｃ〜５４４Ｃとビアプラグ５８６Ｃ〜５８９Ｃとの境界面は、それぞれビアバリア層５８１Ｃ〜５８４Ｃのそれぞれ上部表面のレベルと同一であるか、または低く仮想的に位置することができる。他の構成要素及びより詳細な説明は図１Ｃ及び図５Ａ及び図５Ｂと同一であるか、または類似の構成要素を参照することによって理解することができる。
図５Ｄを参照すると、本発明の技術的思想のさらに他の実施形態による素子積層構造体５００Ｄは、回路基板５０５上に積層された半導体素子５０１Ｄ〜５０４Ｄを含むことができる。積層された半導体素子５０１Ｄ〜５０４Ｄはそれぞれ基板５０６〜５０９内に形成された電極構造体５５１Ｄ〜５５４Ｄ及びビア構造体５９１Ｄ〜５９４Ｄを含むことができる。積層された半導体素子５０１Ｄ〜５０４Ｄは電極構造体５５１Ｄ〜５５４Ｄ及びビア構造体５９１Ｄ〜５９４Ｄを用いて電気的に接続されることができる。
突出部５５０Ｐは、金属電極５４１Ｄ〜５４４Ｄの一部、ビアプラグ５８６Ｄ〜５８９Ｄの一部、その組み合わせまたは追加された金属とすることができる。
他の実施形態において、電極バリア層５３１Ｄ〜５３４Ｄとビアバリア層５８１Ｄ〜５８４Ｄは互いに離隔されることができる。言い換えると、電極バリア層５３１Ｄ〜５３４Ｄとビアバリア層５８１Ｄ〜５８４Ｄは突出部５５０Ｐの存在可否に関係なく、独立的に互いに離隔されることができる。この場合、突出部５５０Ｐは、電極バリア層５３１Ｄ〜５３４Ｄと直接的に接触しながらビアバリア層５８１Ｄ〜５８４Ｄと離隔されることができる。または、突出部５５０Ｐはビアバリア層５８１Ｄ〜５８４Ｄと直接的に接触しながら電極バリア層５３１Ｄ〜５３４Ｄと離隔されることができる。この実施形態は図１Ｆ及び図５Ｆを参照してさらに詳細に理解することができる。他の構成要素及びより詳細な説明は図１Ｅ及び図５Ａないし図５Ｃと同一であるか、または類似の構成要素を参照することによって理解することができる。
図５Ｅを参照すると、本発明の技術的思想のさらに他の実施形態による素子積層構造体５００Ｅは、回路基板５０５上に積層された半導体素子５０１Ｅ〜５０４Ｅを含むことができる。積層された半導体素子５０１Ｅ〜５０４Ｅはそれぞれ基板５０６〜５０９内に形成された電極構造体５５１Ｅ〜５５４Ｅ及びビア構造体５９１Ｅ〜５９４Ｅを含むことができる。積層された半導体素子５０１Ｅ〜５０４Ｅは電極構造体５５１Ｅ〜５５４Ｅ及びビア構造体５９１Ｅ〜５９４Ｅを用いて電気的に接続されることができる。
表面電極バリア層５３０Ｓは金属電極５４１Ｅ〜５４４Ｅの上部表面の外郭領域上に部分的に形成されることができる。表面電極バリア層５３０Ｓは金属電極５４１Ｅ〜５４４Ｅの側面上には形成されない場合もある。すなわち、金属電極５４１Ｅ〜５４４Ｅの側面は露出されることができる。付け加えると、表面電極バリア層５３０Ｓの側端部と金属電極５４１Ｅ〜５４４Ｅの側面は垂直に整列されることができる。表面電極バリア層５３０Ｓは金属連結部５９５上にも形成されることができる。他の実施形態において、表面電極バリア層５３０Ｓは金属連結部５９５上には形成されない場合もある。
他の実施形態において、図５Ａをさらに参照して、表面電極バリア層５３０Ｓがビアバリア層５８１Ｅ〜５８４Ｅの一部のように理解されることができる。すなわち、ビアバリア層５８１Ｅ〜５８４Ｅの端部のうち少なくとも一部分が金属電極５４１Ｅ〜５４４Ｅの側面のうちの一つと垂直に整列されたものとして理解することができる。他の構成要素及びより詳細な説明は図１Ｅ及び図５Ａないし図５Ｄと同一であるか、または類似の構成要素を参照することによって理解することができる。
図５Ｆを参照すると、本発明の技術的思想のさらに他の実施形態による素子積層構造体５００Ｆは、回路基板５０５上に積層された半導体素子５０１Ｆ〜５０４Ｆを含むことができる。積層された半導体素子５０１Ｆ〜５０４Ｆはそれぞれ基板５０６〜５０９内に形成された電極構造体５５１Ｆ〜５５４Ｆ及びビア構造体５９１Ｆ〜５９４Ｆを含むことができる。積層された半導体素子５０１Ｆ〜５０４Ｆは電極構造体５５１Ｆ〜５５４Ｆ及びビア構造体５９１Ｆ〜５９４Ｆを用いて電気的に接続されることができる。
表面電極バリア層５３０Ｓは金属連結部５９５上にも形成されることができる。他の実施形態において、表面電極バリア層５３０Ｓは金属連結部５９５上には形成されない場合もある。
他の実施形態において、図５Ｄをさらに参照して、ビアバリア層５８１Ｆ〜５８４Ｆと表面電極バリア層５３０Ｓとの間に金属電極５４１Ｆ〜５４４Ｆ及びビアプラグ５８６Ｆ〜５８９Ｆのうちの一つまたは二つが突出することができる。他の構成要素及びより詳細な説明は図１Ｆ及び図５Ａないし図５Ｅと同一であるか、または類似の構成要素を参照することによって理解することができる。
図５Ｇを参照すると、本発明の技術的思想のさらに他の実施形態による素子積層構造体５００Ｇは、回路基板５０５上に積層された半導体素子５０１Ｇ〜５０４Ｇを含むことができる。積層された半導体素子５０１Ｇ〜５０４Ｇはそれぞれ基板５０６〜５０９内に形成された電極構造体５５１Ｇ〜５５４Ｇ及びビア構造体５９１Ｇ〜５９４Ｇを含むことができる。積層された半導体素子５０１Ｇ〜５０４Ｇは電極構造体５５１Ｇ〜５５４Ｇ及びビア構造体５９１Ｇ〜５９４Ｇを用いて電気的に接続されることができる。
電極構造体５５１Ｇ〜５５４Ｇは、それぞれ基板５０６〜５０９の表面上に延長された下部電極バリア層５３１Ｇ〜５３４Ｇ、並びに下部金属電極５４１Ｇ〜５４４Ｇの上部表面の一部及び上部絶縁層５７６〜５７９の表面上に延長された下部電極バリア層５３１Ｇ〜５３４Ｇの上部に形成された表面電極バリア層５３０Ｓ、を含むことができる。他の構成要素及びより詳細な説明は図１Ｇ及び図５Ａないし図５Ｆと同一であるか、または類似の構成要素を参照することによって理解することができる。
図６Ａないし図６Ｇは、本発明の技術的思想の多様な実施形態による電極連結構造体６００Ａ〜６００Ｇを概念的に示す縦断面図である。
図６Ａを参照すると、本発明の技術的思想の一実施形態による電極連結構造体６００Ａは下部素子６０１及び上部素子６０２を含むことができる。下部素子６０１は、下部基板６０５内に形成された下部電極構造体６５６Ａ、上部電極構造体６５１Ａ、及びビア構造体６９１Ａを含むことができる。上部素子６０２も、上部基板６０６内に形成された下部電極構造体６５２Ａ、上部電極構造体６５７Ａ、及びビア構造体６９２Ａを含むことができる。
下部素子６０１の下部電極構造体６５６Ａと上部素子６０２の下部電極構造体６５２Ａは実質的に同一であるか、または類似の形状を有することができる。下部素子６０１の上部電極構造体６５１Ａと上部素子６０２の上部電極構造体６５７Ａも実質的に同一であるか、または類似の形状を有することができる。下部素子６０１のビア構造体６９１Ａと上部素子６０２のビア構造体６９２Ａも実質的に同一であるか、または類似の形状を有することができる。
下部素子６０１の下部電極構造体６５６Ａと上部素子６０２の下部電極構造体６５２Ａは、それぞれ下部金属電極６４６Ａ、６４２Ａ及び下部金属電極６４６Ａ、６４２Ａの上部面と側面を覆う下部電極バリア層６３６Ａ、６３２Ａを含むことができる。下部電極バリア層６３６Ａ、６３２Ａは、それぞれ下部素子６０１及び上部素子６０２の下部表面上に延長されることができる。
下部素子６０１の上部電極構造体６５１Ａと上部素子６０２の上部電極構造体６５７Ａは、それぞれ上部金属電極６４１Ａ、６４７Ａ及び上部金属電極６４１Ａ、６４７Ａの下部面と側面を覆う上部電極バリア層６３１Ａ、６３７Ａを含むことができる。上部電極バリア層６３１Ａ、６３７Ａの上端部は、それぞれ下部基板６０５及び上部基板６０６の上部表面上に露出することができる。
下部電極バリア層６３２Ａ、６３６Ａは上部金属電極６４１Ａ、６４７Ａよりも広い水平幅を有することができる。下部金属電極６４２Ａ、６４６Ａは上部金属電極６４１Ａ、６４７Ａよりも狭い水平幅を有することができる。
下部素子６０１のビア構造体６９１Ａと上部素子６０２のビア構造体６９２Ａは、それぞれビアプラグ６８６Ａ、６８７Ａ及びビアプラグ６８６Ａ、６８７Ａの側面を覆うビアバリア層６８１Ａ、６８２Ａを含むことができる。
下部金属電極６４２Ａ、６４６Ａ、上部金属電極６４１Ａ、６４７Ａ、及びビアプラグ６８６Ａ、６８７Ａは銅のような金属を含むことができる。下部電極バリア層６３２Ａ、６３６Ａ、上部電極バリア層６３１Ａ、６３７Ａ、及びビアバリア層６８１Ａ、６８２Ａは、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮ、またはその他の金属／金属窒化物層を含むことができる。他の実施形態において、下部電極バリア層６３２Ａ、６３６Ａ、上部電極バリア層６３１Ａ、６３７Ａ、及びビアバリア層６８１Ａ、６８２Ａはシリコン窒化物を含むことができる。
下部素子６０１の上部電極構造体６５１Ａと上部素子６０２の下部電極構造体６５２Ａは電極構造体６５０Ａを構成することができる。
図６Ｂを参照すると、本発明の技術的思想の他の実施形態による電極連結構造体６００Ｂは下部素子６０１及び上部素子６０２を含むことができる。下部素子６０１は、下部基板６０５内に形成された下部電極構造体６５６Ｂ、上部電極構造体６５１Ｂ、及びビア構造体６９１Ｂを含むことができる。上部素子６０２も、上部基板６０６内に形成された下部電極構造体６５２Ｂ、上部電極構造体６５７Ｂ、及びビア構造体６９２Ｂを含むことができる。
下部金属電極６４２Ｂ、６４６Ｂは下部基板６０５及び上部基板６０６の下部表面外部に突出されることができる。下部電極バリア層６３２Ｂ、６３６Ｂの上端部は下部基板６０５及び上部基板６０６の下部表面と同一であるか、または突出することができる。
上部金属電極６４１Ｂ、６４７Ｂの上部表面は下部基板６０５及び／または上部基板６０６の上部表面と部分的または全体的に同一表面レベルを有することができる。
上部電極バリア層６３１Ｂ、６３７Ｂの上端部は、それぞれ下部基板６０５及び上部基板６０６の上部表面上に露出することができる。
下部素子６０１のビア構造体６９１Ｂと上部素子６０２のビア構造体６９２Ｂは、それぞれビアプラグ６８６Ｂ、６８７Ｂ及びビアプラグ６８６Ｂ、６８７Ｂの側面を覆うビアバリア層６８１Ｂ、６８２Ｂを含むことができる。
下部素子６０１の上部電極構造体６５１Ｂと上部素子６０２の下部電極構造体６５２Ｂは電極構造体６５０Ｂを構成することができる。説明していない構成要素は図６Ａを参照してさらに詳細に理解することができる。
図６Ｃを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体６００Ｃは下部素子６０１及び上部素子６０２を含むことができる。下部素子６０１は、下部基板６０５内に形成された下部電極構造体６５６Ｃ、上部電極構造体６５１Ｃ、及びビア構造体６９１Ｃを含むことができる。上部素子６０２も、上部基板６０６内に形成された下部電極構造体６５２Ｃ、上部電極構造体６５７Ｃ、及びビア構造体６９２Ｃを含むことができる。
下部金属電極６４２Ｃ、６４６Ｃは下部基板６０５及び上部基板６０６の下部表面外部に突出することができる。下部電極バリア層６３２Ｃ、６３６Ｃは下部基板６０５及び上部基板６０６の下部表面上に延長、形成されることができる。
上部金属電極６４１Ｃ、６４７Ｃの上部表面は下部基板６０５及び／または上部基板６０６の上部表面と部分的または全体的に同一表面レベルを有することができる。
上部電極バリア層６３１Ｃ、６３７Ｃは上部金属電極６４１Ｃ、６４７Ｃの上部表面上に露出することができる。
下部素子６０１のビア構造体６９１Ｃと上部素子６０２のビア構造体６９２Ｃは、それぞれビアプラグ６８６Ｃ、６８７Ｃ及びビアプラグ６８６Ｃ、６８７Ｃの側面を覆うビアバリア層６８１Ｃ、６８２Ｃを含むことができる。
下部素子６０１の上部電極構造体６５１Ｃと上部素子６０２の下部電極構造体６５２Ｃは電極構造体６５０Ｃを構成することができる。説明していない構成要素は図６Ａ及び図６Ｂを参照してさらに詳細に理解することができる。
図６Ｄを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体６００Ｄは下部素子６０１及び上部素子６０２を含むことができる。下部素子６０１は、下部基板６０５内に形成された下部電極構造体６５６Ｄ、上部電極構造体６５１Ｄ、及びビア構造体６９１Ｄを含むことができる。上部素子６０２も、上部基板６０６内に形成された下部電極構造体６５２Ｄ、上部電極構造体６５７Ｄ、及びビア構造体６９２Ｄを含むことができる。
下部素子６０１の上部電極構造体６５１Ｄと上部素子６０２の下部電極構造体６５２Ｄは電極構造体６５０Ｄを構成することができる。電極構造体６５０Ｄは突出部６５０Ｐを含むことができる。突出部６５０Ｐは、下部素子６０１の上部電極構造体６５１Ｄの上部金属電極６４１Ｄの一部、上部素子６０２の下部電極構造体６５２Ｄの下部金属電極６４２Ｄの一部、その組み合わせ、または追加された金属とすることができる。説明していない構成要素は図６Ａないし図６Ｃを参照してさらに詳細に理解することができる。
図６Ｅを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体６００Ｅは下部素子６０１及び上部素子６０２を含むことができる。下部素子６０１は、下部基板６０５内に形成された下部電極構造体６５６Ｅ、上部電極構造体６５１Ｅ、及びビア構造体６９１Ｅを含むことができる。上部素子６０２も、上部基板６０６内に形成された下部電極構造体６５２Ｅ、上部電極構造体６５７Ｅ、及びビア構造体６９２Ｅを含むことができる。
表面電極バリア層６３０Ｓは、上部金属電極６４１Ｅ、６４７Ｅの上部表面の外郭領域上に部分的に形成されることができる。表面電極バリア層６３０Ｓは上部金属電極６４１Ｅ、６４７Ｅの側面上には形成されない場合もある。すなわち、上部金属電極６４１Ｅ、６４７Ｅの側面は露出することができる。付け加えると、表面電極バリア層６３０Ｓの側端部と上部金属電極６４１Ｅの側面は垂直に整列されることができる。他の実施形態において、図６Ａをさらに参照して、表面電極バリア層６３０Ｓが上部素子６０２の下部電極バリア層６３２Ｅの一部のように理解することができる。すなわち、上部素子６０２の下部電極バリア層６３２Ｅの端部のうち少なくとも一部分が下部素子６０１の上部金属電極６４１Ｅの側面のうちの一つと垂直に整列されたものとして理解することができる。説明していない他の構成要素は図６Ａないし図６Ｄと同一であるか、または類似の構成要素を参照することによって理解することができる。
図６Ｆを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体６００Ｆは下部素子６０１及び上部素子６０２を含むことができる。下部素子６０１は、下部基板６０５内に形成された下部電極構造体６５６Ｆ、上部電極構造体６５１Ｆ、及びビア構造体６９１Ｆを含むことができる。上部素子６０２も、上部基板６０６内に形成された下部電極構造体６５２Ｆ、上部電極構造体６５７Ｆ、及びビア構造体６９２Ｆを含むことができる。
表面電極バリア層６３０Ｓは上部素子６０２の下部電極バリア層６３２Ｆと離隔されることができる。説明していない他の構成要素は図６Ａないし図６Ｅと同一であるか、または類似の構成要素を参照することによって理解することができる。
図６Ｇを参照すると、本発明の技術的思想のさらに他の実施形態による電極連結構造体６００Ｇは下部素子６０１及び上部素子６０２を含むことができる。下部素子６０１は、下部基板６０５内に形成された下部電極構造体６５６Ｇ、上部電極構造体６５１Ｇ、及びビア構造体６９１Ｇを含むことができる。上部素子６０２も、上部基板６０６内に形成された下部電極構造体６５２Ｇ、上部電極構造体６５７Ｇ、及びビア構造体６９２Ｇを含むことができる。
下部素子６０１の上部電極構造体６５１Ｇは、下部基板６０５の表面上に延長された上部電極バリア層６３１Ｇ、及び下部金属電極６４１Ｇの上部表面の一部及び下部電極バリア層６３１Ｇ上に形成された表面電極バリア層６３０Ｓを含むことができる。他の構成要素及びより詳細な説明は図１Ｇ及び図６Ａないし図６Ｆと同一であるか、または類似の構成要素を参照することによって理解することができる。
図７Ａないし図７Ｄ及び図８Ａないし図１３Ｄは、本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための下部素子を形成する方法を概念的に示すフローチャート及び縦断面図である。
図７Ａ及び図８Ａを参照すると、本発明の技術的思想の一実施形態による下部素子８０１Ａを形成する方法は、下部基板８０５上に形成された下部絶縁層８２１内に下部グルーブＧＬを形成することを含む（Ｓ１１０）。下部基板８０５は、シリコンウエハ、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）ウエハ、ＳｉＧｅウエハ、ＳｉＣウエハ、ガラス基板またはセラミックス基板を含むことができる。本実施形態では、例示的に下部基板８０５がシリコンウエハを含むことができる。下部絶縁層８２１は酸素を含むことができる。例えば、下部絶縁層８２１はシリコン酸化物を含むことができる。他の実施形態において、下部絶縁層８２１は、シリコン窒化物、シリコン酸窒化物、またはポリイミドのような絶縁物を含むことができる。下部グルーブＧＬはフォトリソグラフィ工程及びエッチング工程を用いて形成されることができる。下部グルーブＧＬは平面図で実質的に四角形状を有するリセス形状またはライン形状のトレンチ状とすることができる。
図７Ａ及び図８Ｂを参照すると、本発明の技術的思想の一実施形態による下部素子８０１Ａを形成する方法は、下部グルーブＧＬの底面、側面及び下部絶縁層８２１の表面を全体的に覆う下部電極バリア物質層８３１’をコンフォーマルに形成することを含むことができる（Ｓ１２０）。下部電極バリア物質層８３１’は金属層及び／または金属窒化物層を含むことができる。例えば、下部電極バリア物質層８３１’は、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、またはＴａＮを含むことができる。下部電極バリア物質層８３１’は、ＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法及び／またはＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成されることができる。詳しくは、下部電極バリア物質層８３１’がＴａ／ＴａＮ層を含む場合、下部絶縁層８２１上にＰＶＤ法を用いてＴａ層が形成された後、ＴａＮ層がＴａ層上にＣＶＤ法を用いて連続的に形成されることができる。ＴａＮ層はＴａ層の表面が窒化されて形成されることができる。下部電極バリア物質層８３１’がＴｉ／ＴｉＮ層を含む場合にも下部電極バリア物質層８３１’は同一方法に形成されることができる。Ｔａ層またはＴｉ層を全て窒化させる場合、ＴａＮ層またはＴｉＮ層だけが形成されることができる。他の実施形態において、下部電極バリア物質層８３１’はシリコン窒化物を含むことができる。続いて、本発明の技術的思想の一実施形態による下部素子８０１Ａを形成する方法は、下部電極バリア物質層８３１’上に下部シード層Ｓを形成することを含むことができる。下部シード層ＳはスパッタリングなどのＰＶＤ法を用いて形成されることができる。下部シード層Ｓは銅を含むことができる。
図７Ａ及び図８Ｃを参照すると、本発明の技術的思想の一実施形態による下部素子８０１Ａを形成する方法は、下部電極バリア物質層８３１’上に下部電極金属層８４１’を形成することを含むことができる（Ｓ１３０）。下部電極金属層８４１’は銅を含むことができる。下部電極金属層８４１’はめっき方法を用いて形成されることができる。下部シード層Ｓは下部電極金属層８４１’の一部に吸収されることができる。すなわち、下部シード層Ｓと下部電極金属層８４１’との境界面が見えないこともある。
図７Ａ及び図８Ｄを参照すると、本発明の技術的思想の一実施形態による下部素子８０１Ａを形成する方法は、下部電極金属層８４１’の上部をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｉｎｇ）法などを用いて除去して下部金属電極８４１を形成することを含むことができる（Ｓ１４０）。同時に、下部金属電極８４１の周辺には下部電極バリア物質層８３１’が露出することができる。
図７Ａ及び図８Ｅを参照すると、本発明の技術的思想の一実施形態による下部素子８０１Ａを形成する方法は、下部電極バリア物質層８３１’の露出された部分を除去して下部絶縁層８２１を露出させて下部電極構造体８５１を形成することを含むことができる（Ｓ１５０）。すなわち、下部電極バリア層８３１が形成されることができる。下部電極バリア層８３１の上端部は下部金属電極８４１の下部表面よりも低いレベルに位置することができる。図面において、下部電極バリア層８３１の上端部が下部絶縁層８２１の上部表面と同一レベルに位置したことに示されたが、下部電極バリア層８３１の上端部は下部絶縁層８２１の上部表面よりも低いレベルに位置することができる。以上のステップを介して本発明の技術的思想の一実施形態による下部素子８０１Ａを形成することができる。
図７Ａ及び図８Ｆをさらに参照すると、本発明の技術的思想の一実施形態による下部素子８０１Ａを形成する方法は、下部絶縁層８２１の上部を部分的に除去することをさらに含むことができる。本工程によって、下部電極バリア層８３１の上端部が下部絶縁層８２１の上部表面よりも突出することができる（Ｓ１６０）。
図７Ｂ及び図９Ａないし図９Ｄは、本発明の技術的思想の実施形態による下部素子８０１Ｂ、８０１Ｃ、８０１Ｄを形成する方法を概念的に示すフローチャート及び縦断面図である。
図７Ｂ及び図９Ａを参照すると、本発明の技術的思想の他の実施形態による下部素子８０１Ｂを形成する方法は、図８Ｄ以後、下部絶縁層８２１、下部電極バリア物質層８３１’、及び下部金属電極８４１上に表面電極バリア物質層８３０’をさらに形成することを含むことができる（Ｓ１４２）。表面電極バリア物質層８３０’は、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮ、またはシリコン窒化物を含むことができる。
図７Ｂ及び図９Ｂを参照すると、本発明の技術的思想の他の実施形態による下部素子８０１Ｂを形成する方法は、表面電極バリア物質層８３０’及び下部電極バリア物質層８３１’を部分的に除去することを含むことができる（Ｓ１５２）。詳しくは、フォトリソグラフィ工程及びエッチング工程などを用いて表面電極バリア物質層８３０’及び下部電極バリア物質層８３１’を部分的に除去して下部金属電極８４１の上部表面及び下部絶縁層８２１の上部表面を露出させることを含むことができる。すなわち、表面電極バリア層８３０が形成されることができる。表面電極バリア層８３０が下部電極バリア層８３１と同一物質を含む場合、表面電極バリア層８３０と下部電極バリア層８３１との境界面がなくなることができる。
図９Ｃをさらに参照すると、本発明の技術的思想のさらに他の実施形態による下部素子８０１Ｃを形成する方法は、図９Ｂで説明した工程から、下部金属電極８４１の側面が露出されるように表面電極バリア物質層８３０’及び下部電極バリア物質層８３１’を部分的に除去することを含むことができる。よって、表面電極バリア層８３０は下部金属電極８４１の上部表面の一部上に形成されることができ、下部金属電極８４１の側面の一部が露出されることができる。
図９Ｄをさらに参照すると、本発明の技術的思想のさらに他の実施形態による下部素子８０１Ｄを形成する方法は、図９Ｂで説明した工程から、下部金属電極８４１の側面が露出しないように表面電極バリア物質層８３０’及び下部電極バリア物質層８３１’を部分的に除去することを含むことができる。よって、表面電極バリア層８３０は、下部金属電極８４１の上部表面の一部、側面、及び下部絶縁層８２１の上部表面の一部上に形成されることができる。上述したように、表面電極バリア層８３０が下部電極バリア層８３１と同一物質を含む場合、表面電極バリア層８３０と下部電極バリア層８３１との境界面がなくなることができる。
図７Ｃ及び図１０Ａを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子８０１Ｅを形成する方法は、下部配線８１５を有する下部基板８０５上に下部層間バリア層８２５を形成することを含むことができる（Ｓ２１０）。下部配線８１５は下部金属配線８１４及び下部金属配線８１４を覆う下部配線バリア層８１３を含むことができる。下部金属配線８１４は銅のような金属を含むことができ、下部配線バリア層８１３は、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、またはＴａＮのうちのいずれか１つを含むことができる。下部層間バリア層８２５は下部金属配線８１４及び下部配線バリア層８１３の上面を直接的に覆うことができる。下部層間バリア層８２５はシリコン酸化物またはシリコン窒化物を含むことができる。
図７Ｃ及び図１０Ｂを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子８０１Ｅを形成する方法は、下部層間バリア層８２５上に下部グルーブＧＬを有する下部絶縁層８２１を形成することを含むことができる（Ｓ２２０）。下部グルーブＧＬは下部金属配線８１４の上部表面の一部を露出させることができる。下部絶縁層８２１はシリコン酸化物を含むことができる。
図７Ｃ及び図１０Ｃを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子８０１Ｅを形成する方法は、下部グルーブＧＬの底面、側面及び下部層間バリア層８２５の上面上に下部電極バリア物質層８３１’をコンフォーマルに形成して下部電極金属層８４１’を形成することを含むことができる（Ｓ２３０）。下部電極バリア物質層８３１’は、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、またはＴａＮのうちのいずれか１つを含むことができる。下部電極金属層８４１’は銅を含むことができる。
図７Ｃ及び図１０Ｄを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子８０１Ｅを形成する方法は、下部電極金属層８４１’の上部を除去して下部金属電極８４１を形成することを含むことができる（Ｓ２４０）。この工程において、下部電極バリア物質層８３１’の上面が露出されることができる。下部電極金属層８４１’の上部の除去はＣＭＰ工程を用いることができる。
図７Ｃ及び図１０Ｅを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子８０１Ｅを形成する方法は、露出された下部電極バリア物質層８３１’を除去して下部電極バリア層８３１を形成することを含むことができる（Ｓ２５０）。
図７Ｃ及び図１０Ｆをさらに参照して、本発明の技術的思想のさらに他の実施形態による下部素子８０１Ｅを形成する方法は、下部絶縁層８２１の表面を部分的に除去することをさらに含むことができる（Ｓ２６０）。この工程によって下部電極バリア層８３１の上端部が下部絶縁層８２１の上部表面よりも突出することができる。
図１１Ａないし図１１Ｄは、本発明の技術的思想の実施形態による下部素子８０１Ｆ、８０１Ｇ、８０１Ｈを形成する方法を概念的に示す縦断面図である。
図１１Ａを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子８０１Ｆを形成する方法は、図１０Ｄ以後、下部絶縁層８２１、下部電極バリア物質層８３１’、及び下部金属電極８４１上に表面電極バリア物質層８３０’をさらに形成することを含むことができる。表面電極バリア物質層８３０’はＴｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮ、またはシリコン窒化物を含むことができる。
図１１Ｂを参照すると、本発明の技術的思想の他の実施形態による下部素子８０１Ｆを形成する方法は、表面電極バリア物質層８３０’及び下部電極バリア物質層８３１’を部分的に除去することを含むことができる。詳しくは、フォトリソグラフィ工程及びエッチング工程などを用いて表面電極バリア物質層８３０’及び下部電極バリア物質層８３１’を部分的に除去して下部金属電極８４１の上部表面及び下部絶縁層８２１の上部表面を露出させることを含むことができる。すなわち、表面電極バリア層８３０が形成されることができる。表面電極バリア層８３０が下部電極バリア層８３１と同一物質を含む場合、表面電極バリア層８３０と下部電極バリア層８３１との境界面がなくなることができる。
図１１Ｃをさらに参照すると、本発明の技術的思想のさらに他の実施形態による下部素子８０１Ｇを形成する方法は、図１１Ｂで説明した工程から、下部金属電極８４１の側面が露出されるように表面電極バリア物質層８３０’及び下部電極バリア物質層８３１’を部分的に除去することを含むことができる。よって、表面電極バリア層８３０は下部金属電極８４１の上部表面の一部上に形成されることができ、下部金属電極８４１の側面の一部が露出されることができる。
図１１Ｄをさらに参照すると、本発明の技術的思想のさらに他の実施形態による下部素子８０１Ｈを形成する方法は、図１１Ｂで説明した工程から、下部金属電極８４１の側面が露出しないように表面電極バリア物質層８３０’及び下部電極バリア物質層８３１’を部分的に除去することを含むことができる。よって、表面電極バリア層８３０は、下部金属電極８４１の上部表面の一部、側面、及び下部絶縁層８２１の上部表面の一部上に形成されることができる。上述したように、表面電極バリア層８３０が下部電極バリア層８３１と同一物質を含む場合、表面電極バリア層８３０と下部電極バリア層８３１との境界面がなくなることができる。
図７Ｄ及び図１２Ａを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子８０１Ｉを形成する方法は、下部ビア構造体８８０を含む下部基板８０５上に下部層間バリア層８２５を形成することを含むことができる（Ｓ３１０）。下部ビア構造体８８０は下部ビアプラグ８８１及び下部ビアプラグ８８１を覆う下部ビアバリア層８８６を含むことができる。下部ビアプラグ８８１は銅のような金属を含むことができ、下部ビアバリア層８８６は、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮまたはＳｉＮのうちのいずれか１つを含むことができる。下部層間バリア層８２５は下部ビアプラグ８８１及び下部ビアバリア層８８６の上面を直接的に覆うことができる。下部層間バリア層８２５はシリコン酸化物またはシリコン窒化物を含むことができる。
図７Ｄ及び図１２Ｂを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子８０１Ｉを形成する方法は、下部層間バリア層８２５上に下部グルーブＧＬを有する下部絶縁層８２１を形成することを含むことができる（Ｓ３２０）。下部絶縁層８２１はシリコン酸化物を含むことができる。下部グルーブＧＬは下部ビア構造体８８０の上面を露出させることができる。
図７Ｄ及び図１２Ｃを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子８０１Ｉを形成する方法は、下部グルーブＧＬの底面、側面及び下部層間バリア層８２５の上面上に下部電極バリア物質層８３１’をコンフォーマルに形成して下部電極金属層８４１’を形成することを含むことができる（Ｓ３３０）。下部電極バリア物質層８３１’は、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、またはＴａＮのうちのいずれか１つを含むことができる。下部電極金属層８４１’は銅を含むことができる。
図７Ｄ及び図１２Ｄを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子８０１Ｉを形成する方法は、下部電極金属層８４１’の上部を除去して下部金属電極８４１を形成することを含むことができる（Ｓ３４０）。この工程において、下部電極バリア物質層８３１’の上面が露出されることができる。下部電極金属層８４１’の上部の除去はＣＭＰ工程を用いることができる。
図７Ｄ及び図１２Ｅを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子８０１Ｉを形成する方法は、露出された下部電極バリア物質層８３１’を除去して下部電極バリア層８３１を形成することを含むことができる（Ｓ３５０）。
図７Ｄ及び図１２Ｆをさらに参照して、本発明の技術的思想のさらに他の実施形態による下部素子８０１Ｉを形成する方法は、下部絶縁層８２１の表面を部分的に除去することをさらに含むことができる（Ｓ３６０）。この工程により下部電極バリア層８３１の上端部が下部絶縁層８２１の上部表面よりも突出することができる。
図１３Ａないし図１３Ｄは、本発明の技術的思想のさらに他の実施形態による下部素子８０１Ｊ、８０１Ｋ、８０１Ｌを形成する方法を概念的に示す縦断面図である。
図１３Ａを参照すると、本発明の技術的思想の実施形態による下部素子８０１Ｊ、８０１Ｋ、８０１Ｌを形成する方法は、図１２Ｄ以後、下部絶縁層８２１、下部電極バリア物質層８３１’、及び下部金属電極８４１上に表面電極バリア物質層８３０’をさらに形成することを含むことができる。表面電極バリア物質層８３０’は、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、ＴａＮ、またはシリコン窒化物を含むことができる。
図１３Ｂを参照すると、本発明の技術的思想の他の実施形態による下部素子８０１Ｊを形成する方法は、表面電極バリア物質層８３０’及び下部電極バリア物質層８３１’を部分的に除去することを含むことができる。詳しくは、フォトリソグラフィ工程及びエッチング工程などを用いて表面電極バリア物質層８３０’及び下部電極バリア物質層８３１’を部分的に除去して下部金属電極８４１の上部表面及び下部絶縁層８２１の上部表面を露出させることを含むことができる。すなわち、表面電極バリア層８３０が形成されることができる。表面電極バリア層８３０が下部電極バリア層８３１と同一物質を含む場合、表面電極バリア層８３０と下部電極バリア層８３１との境界面がなくなることができる。
図１３Ｃをさらに参照すると、本発明の技術的思想のさらに他の実施形態による下部素子８０１Ｋを形成する方法は、図１３Ｂで説明した工程から、下部金属電極８４１の側面が露出されるように表面電極バリア物質層８３０’及び下部電極バリア物質層８３１’を部分的に除去することを含むことができる。よって、表面電極バリア層８３０は下部金属電極８４１の上部表面の一部上に形成されることができ、下部金属電極８４１の側面の一部が露出されることができる。
図１３Ｄをさらに参照すると、本発明の技術的思想のさらに他の実施形態による下部素子８０１Ｌを形成する方法は、図１３Ｂで説明した工程から、下部金属電極８４１の側面が露出しないように表面電極バリア物質層８３０’及び下部電極バリア物質層８３１’を部分的に除去することを含むことができる。よって、表面電極バリア層８３０は、下部金属電極８４１の上部表面の一部、側面、及び下部絶縁層８２１の上部表面の一部上に形成されることができる。上述したように、表面電極バリア層８３０が下部電極バリア層８３１と同一物質を含む場合、表面電極バリア層８３０と下部電極バリア層８３１との境界面がなくなることができる。
図１４Ａ及び図１４Ｂ及び図１５Ａないし図１７Ｅは、本発明の技術的思想の多様な実施形態による電極連結構造体を構成するための上部素子を形成する方法を概念的に示すフローチャート及び縦断面図である。
図１４Ａ及び図１５Ａを参照すると、本発明の技術的思想の一実施形態による上部素子９０２Ａを形成する方法は、上部基板９０６上に形成された上部絶縁層９２２内に上部グルーブＧＵを形成することを含むことができる（Ｓ６１０）。上部基板９０６は、シリコンウエハ、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）ウエハ、ＳｉＧｅウエハ、ＳｉＣウエハ、ガラスまたはセラミックスを含むことができる。本実施形態では、例示的に上部基板９０６がシリコンウエハを含むことができる。上部絶縁層９２２は酸素を含むことができる。例えば、上部絶縁層９２２はシリコン酸化物を含むことができる。他の実施形態において、上部絶縁層９２２は、シリコン窒化物、シリコン酸窒化物、またはポリイミドのような絶縁物を含むことができる。上部グルーブＧＵは水平幅が相対的に狭い第１上部グルーブＧＵ１及び水平幅が相対的に広い第２上部グルーブＧＵ２を含むことができる。上部グルーブＧＵはフォトリソグラフィ工程及びエッチング工程を用いて形成されることができる。第１上部グルーブＧＵ１及び第２上部グルーブＧＵ２は平面図で実質的に四角形状を有するリセス形状またはライン形状のトレンチ状とすることができる。
図１４Ａ及び図１５Ｂを参照すると、本発明の技術的思想の一実施形態による上部素子９０２Ａを形成する方法は、上部グルーブＧＵの底面、側面及び上部絶縁層９２２の表面を全体的に覆う上部電極バリア物質層９３２’をコンフォーマルに形成することを含むことができる（Ｓ６２０）。上部電極バリア物質層９３２’は金属層及び／または金属窒化物層を含むことができる。例えば、上部電極バリア物質層９３２’は、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、またはＴａＮを含むことができる。上部電極バリア物質層９３２’は、ＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法及び／またはＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。詳しくは、上部電極バリア物質層９３２’がＴａ／ＴａＮ層を含む場合、上部絶縁層９２２上にＰＶＤ法を用いてＴａ層が形成された後、ＴａＮ層がＴａ層上にＣＶＤ法を用いて連続的に形成されることができる。ＴａＮ層はＴａ層の表面が窒化されて形成されることができる。上部電極バリア物質層９３２’がＴｉ／ＴｉＮ層を含む場合にも上部電極バリア物質層９３２’は同一方法に形成されることができる。Ｔａ層またはＴｉ層を全て窒化させる場合、ＴａＮ層またはＴｉＮ層だけが形成されることができる。他の実施形態において、上部電極バリア物質層９３２’はシリコン窒化物を含むことができる。続いて、上部電極バリア物質層９３２’上に上部電極金属層９４２’を形成することを含むことができる（Ｓ６３０）。上部電極金属層９４２’は銅を含むことができる。上部電極金属層９４２’はめっき方法を用いて形成されることができる。付け加えると、上部電極バリア物質層９３２’と上部電極金属層９４２’との間に上部シード層が形成されることができる。上部シード層は上部電極金属層９４２’の一部に吸収されることができる。すなわち、上部シード層と上部電極金属層９４２’との境界面は現れない場合もある。
図１４Ａ及び図１５Ｃを参照すると、本発明の技術的思想の一実施形態による上部素子９０２Ａを形成する方法は、上部電極金属層９４２’の上部をＣＭＰ法などを用いて１次的に除去して第１予備上部金属電極９４２”を形成することを含むことができる（Ｓ６３０）。この工程において、第１予備上部金属電極９４２”の周辺には上部電極バリア物質層９３２’が露出されることができる。
図１４Ａ及び図１５Ｄを参照すると、本発明の技術的思想の一実施形態による上部素子９０２Ａを形成する方法は、第１予備上部金属電極９４２”の上部及び露出された上部電極バリア物質層９３２’を、２次的にＣＭＰ工程などを用いて除去して第２予備上部金属電極９４２”’及び予備上部電極バリア層９３２”を形成することを含むことができる（Ｓ６４０）。この工程において、上部絶縁層９２２の上部表面が露出されることができる。予備上部電極バリア層９３２”の上端部が上部絶縁層９２２の表面の上に露出されることができる。
図１４Ａ及び図１５Ｅを参照すると、本発明の技術的思想の一実施形態による上部素子９０２Ａを形成する方法は、第２予備上部金属電極９４２”’、予備上部電極バリア層９３２”、及び上部絶縁層９２２の上部を、３次的にＣＭＰ工程などを用いて除去して上部金属電極９４２及び上部電極バリア層９３２を形成することを含むことができる（Ｓ６５０）。
図１４Ａ及び図１５Ｆを参照すると、本発明の技術的思想の一実施形態による上部素子９０２Ａを形成する方法は、上部絶縁層９２２の上部を、部分的にエッチバック工程などを用いて除去して上部金属電極９４２及び上部電極バリア層９３２を突出させることを含むことができる（Ｓ６６０）。
図１６Ａないし図１６Ｃは、本発明の技術的思想の他の実施形態による上部素子を形成する方法を概念的に説明する縦断面図である。
図１６Ａを参照すると、本発明の技術的思想の他の実施形態による上部素子９０２Ｂを形成する方法は、図１５Ｅ以後、露出された上部電極バリア層９３２及び上部絶縁層９２２を、エッチバック工程などを用いて部分的に除去して上部金属電極９４２を突出させることを含むことができる。
図１６Ｂを参照すると、本発明の技術的思想の他の実施形態による上部素子９０２Ｃを形成する方法は、図１６Ａ以後、上部絶縁層９２２上に残存する上部電極バリア層９３２及び上部絶縁層９２２の上部を、エッチバック工程などを用いて部分的に除去することを含むことができる。この工程において、上部金属電極９４２が突出されることができる。
図１６Ｃを参照すると、本発明の技術的思想の他の実施形態による上部素子９０２Ｄを形成する方法は、図１６Ａまたは図１６Ｂ以後、上部絶縁層９２２の上部を、エッチバック工程などを用いて部分的に除去することを含むことができる。この工程において、上部電極バリア層９３２の上端部が突出されることができる。
図１４Ｂ及び図１７Ａを参照すると、本発明の技術的思想のさらに他の実施形態による上部素子９０２Ｅを形成する方法は、上部配線９７５を有する上部基板９０６上に上部層間バリア層９６６を形成することを含むことができる（Ｓ７１０）。上部配線９７５は上部金属配線９７４及び上部金属配線９７４を覆う上部配線バリア層９７３を含むことができる。上部金属配線９７４は銅のような金属を含むことができ、上部配線バリア層９７３は、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、またはＴａＮのうちのいずれか１つを含むことができる。上部層間バリア層９６６は上部金属配線９７４及び上部配線バリア層９７３の上面を直接的に覆うことができる。上部層間バリア層９６６はシリコン酸化物またはシリコン窒化物を含むことができる。
図１４Ｂ及び図１７Ｂを参照すると、本発明の技術的思想のさらに他の実施形態による上部素子９０２Ｅを形成する方法は、上部層間バリア層９６６上に上部グルーブＧＵを有する上部絶縁層９２２を形成することを含むことができる（Ｓ７２０）。上部グルーブＧＵは第１上部グルーブＧＵ１及び第２上部グルーブＧＵ２を含むことができる。第１上部グルーブＧＵ１は上部層間バリア層９６６と隣接するように形成されることができ、第２上部グルーブＧＵ２は上部絶縁層９２２の表面と近く形成されることができる。第１上部グルーブＧＵ１は上部金属配線９７４の上部表面を部分的に露出させることができる。上部絶縁層９２２はシリコン酸化物を含むことができる。
図１４Ｂ及び図１７Ｃを参照すると、本発明の技術的思想のさらに他の実施形態による上部素子９０２Ｅを形成する方法は、第１上部グルーブＧＵ１の側壁、第２上部グルーブＧＵの底面、側壁及び上部金属配線９７４の露出された表面上に上部電極バリア物質層９３２’をコンフォーマルに形成して上部電極金属層９４２’を形成することを含むことができる（Ｓ７３０）。上部電極バリア物質層９３２’は、Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ、ＴｉＷ、Ｔａ、Ｔａ／ＴａＮ、またはＴａＮのうちのいずれか１つを含むことができる。上部電極金属層９４２’は銅を含むことができる。
図１４Ｂ及び図１７Ｄを参照すると、本発明の技術的思想のさらに他の実施形態による下部素子９０２Ｅを形成する方法は、図１５Ｃないし図１５Ｆを参照して、上部電極構造体９５２を形成することを含むことができる（Ｓ７４０）。
図１７Ｅをさらに参照すると、本発明の技術的思想のさらに他の実施形態による下部素子９０２Ｅを形成する方法は、下部基板９０６の下部を部分的に除去して上部配線９７５を露出させることを含むことができる。下部基板９０６の下部は、ＣＭＰ、グラインディング、またはエッチング工程を用いて除去されることができる。図示したように、上部配線バリア層９７３の一部が除去され、上部金属配線９７４が露出されることができる。
図１８Ａないし図１８Ｇは、本発明の技術的思想の多様な実施形態による電極連結構造体を形成するために、下部素子と上部素子とをポンディングする工程が例示的に示された縦断面図である。
図１８Ａないし図１８Ｈを参照すると、本発明の技術的思想の多様な実施形態による電極連結構造体１０００Ａ〜１０００Ｈらを形成することは、多様な下部素子１００１Ａ〜１００１Ｈと上部素子１００２Ａ〜１００２Ｈをポンディングすることを含むことができる。多様な下部素子１００１Ａ〜１００１Ｈ及び上部素子１００２Ａ〜１００２Ｈは本明細書に添付された多様な形状のうちの一つを有することができる。詳しくは、下部素子１００１Ａ〜１００１Ｈは、それぞれ下部基板１００５内に一部が露出された形状の下部電極構造体１０５１Ａ〜１０５１Ｈを含むことができる。下部電極構造体１０５１Ａ〜１０５１Ｈは、それぞれ下部電極バリア層１０３１Ａ〜１０３１Ｈ及び下部金属電極１０４１Ａ〜１０４１Ｈを含むことができる。また、上部素子１００２Ａ〜１００２Ｈは、それぞれ上部基板１００６内に一部が露出された形状の上部電極構造体１０５２Ａ〜１０５２Ｈを含むことができる。上部電極構造体１０５２Ａ〜１０５２Ｈは、それぞれ下部電極バリア層１０３２Ａ〜１０３２Ｈ及び下部金属電極１０４２Ａ〜１０４２Ｈを含むことができる。各構成要素は本明細書に添付された多様な図面を参照することによって理解することができる。本図面において、下部素子１００１Ａ〜１００１Ｈ及び上部素子１００２Ａ〜１００２Ｈは多様な実施形態を包括するために簡略に特徴的に示した。下部素子１００１Ａ〜１００１Ｈと上部素子１００２Ａ〜１００２Ｈはその位置が互いに変わることができる。
下部素子１００１Ａ〜１００１Ｈと上部素子１１０２Ａ〜１００２Ｈをポンディングする工程は、下部素子１００１Ａ〜１００１Ｈと上部素子１００２Ａ〜１００２Ｈを熱圧着する工程を含むことができる。
熱圧着工程は、下部電極金属１０４１Ａ〜１０４１Ｈと上部電極金属１０４２Ａ〜１０４２Ｈが直接的にポンディングされることができる温度に下部電極金属１０４１Ａ〜１０４１Ｈ及び上部電極金属１０４２Ａ〜１０４２Ｈをすべて加熱することを含むことができる。例えば、下部電極金属１０４１Ａ〜１０４１Ｈ及び上部電極金属１０４２Ａ〜１０４２Ｈを約４００℃またはその以上に加熱することを含むことができる。
また、熱圧着工程は、下部電極金属１０４１Ａ〜１０４１Ｈと上部電極金属１０４２Ａ〜１０４２Ｈを約４バール程度の圧力を加えて接触、ポンディングすることを含むことができる。
付け加えると、ポンディング工程は、熱圧着工程の前に、下部電極金属１０４１Ａ〜１０４１Ｈ及び上部電極金属１０４２Ａ〜１０４２Ｈの表面を洗浄することを含むことができる。例えば、下部電極金属１０４１Ａ〜１０４１Ｈ及び上部電極金属１０４２Ａ〜１０４２Ｈの表面を、フラックス（ｆｌｕｘ）などを用いて酸化物を除去することを含むことができる。
図１８Ｈは下部電極構造体１０５１Ｈ及び上部電極構造体１０５２Ｈが誤整列（ｍｉｓ‐ａｌｉｇｎ）されてポンディングされた形状を概念的に示す縦断面図である。図１８Ｈを参照すると、上部基板１００６の下部表面上に形成された上部電極バリア層１０３２Ｈが下部金属電極１０４１Ｈと上部基板１００６の直接的接触を防止することができる。図１８Ｈの概念は本明細書に添付されたすべての多様な実施形態に適用されることができる。
図１９は、本発明の技術的思想の多様な実施形態による電極連結構造体のうち少なくとも一つを含む本発明の技術的思想の一実施形態によるモジュールを概念的に示す図である。
図１９を参照すると、本発明の技術的思想の一実施形態によるモジュール２０００は、モジュール基板２０１０上に実装された本発明の技術的思想の多様な実施形態による電極連結構造体のうち少なくとも一つを有する半導体パッケージ２０３０を含むことができる。モジュール２０００はモジュール基板２０１０上に実装されたマイクロプロセッサ２０２０をさらに含むことができる。モジュール基板２０１０の少なくとも一辺には入出力ターミナル２０４０が配置されることができる。
図２０は、本発明の技術的思想の多様な実施形態による電極連結構造体のうち少なくとも一つを含む電子システム２１００を概念的に示すブロック図である。
図２０を参照すると、本発明の技術的思想の多様な実施形態による電極連結構造体は電子システム２１００に適用されることができる。システム２１００は、ボディ（Ｂｏｄｙ）２１１０、マイクロプロセッサユニット（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）２１２０、パワー供給ユニット（Ｐｏｗｅｒ Ｕｎｉｔ）２１３０、機能ユニット（Ｆｕｎｃｔｉｏｎ Ｕｎｉｔ）２１４０、及び／またはディスプレイコントローラユニット（Ｄｉｓｐｌａｙ Ｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）２１５０を含むことができる。ボディ２１１０は印刷回路基板（ＰＣＢ）などを有するシステムボードまたはマザーボード（Ｍｏｔｈｅｒ Ｂｏａｒｄ）とすることができる。前記マイクロプロセッサユニット２１２０、前記パワー供給ユニット２１３０、前記機能ユニット２１４０、及び前記ディスプレイコントローラユニット２１５０は前記ボディ２１１０上に実装または装着されることができる。前記ボディ２１１０の上面あるいは前記ボディ２１１０の外部にディスプレイユニット２１６０が配置されることができる。例えば、前記ディスプレイユニット２１６０は前記ボディ２１１０の表面上に配置されて前記ディスプレイコントローラユニット２１５０によってプロセッシングされたイメージを表示することができる。
前記パワー供給ユニット２１３０は、外部電源などから所定電圧を供給受けてこれを多様な電圧レベルに分岐してマイクロプロセッサユニット２１２０、機能ユニット２１４０、ディスプレイコントローラユニット２１５０などに供給することができる。マイクロプロセッサユニット２１２０は、パワー供給ユニット２１３０から電圧を供給受けて機能ユニット２１４０とディスプレイユニット２１６０を制御することができる。機能ユニット２１４０は多様な電子システム２１００の機能を行うことができる。例えば、前記電子システム２１００が携帯電話のようなモバイル電子製品の場合、前記機能ユニット２１４０はダイヤリング、または外部装置（Ｅｘｔｅｒｎａｌ Ａｐｐａｒａｔｕｓ）２１７０との交信により前記ディスプレイユニット２１６０への映像出力、スピーカへの音声出力などのような無線通信機能を行うことができる多くの構成要素を含むことができ、カメラを含む場合、イメージプロセッサ（Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）の役割をする。
応用実施形態において、電子システム２１００が容量拡張のために、メモリカードなどと接続される場合、機能ユニット２１４０はメモリカードコントローラとすることができる。機能ユニット２１４０は有線あるいは無線の通信ユニット（Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｕｎｉｔ）２１８０を介して外部装置２１７０と信号を受発信ことができる。また、電子システム２１００が機能拡張のために、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）などを必要とする場合、機能ユニット２１４０はインターフェースコントローラ（Ｉｎｔｅｒｆａｃｅ Ｃｏｎｔｒｏｌｌｅｒ）の役割をする。
本発明の技術的思想による多様な実施形態で説明した半導体パッケージは、マイクロプロセッサユニット２１２０及び機能ユニット２１４０のうちの少なくともいずれか一つに含まれることができる。
図２１は、本発明の技術的思想を適用した一実施形態による電極連結構造体のうち少なくとも一つを含む電子システム２２００を概略的に示すブロック図である。図２１を参照すると、電子システム２２００は本発明の技術的思想の多様な実施形態による電極連結構造体のうち少なくとも一つを含むことができる。電子システム２２００はモバイル機器またはコンピュータを製造する場合に用いることができる。例えば、電子システム２２００はバス２２２０を用いてデータ通信を行うメモリシステム２２１２、マイクロプロセッサ２２１４、ラム２２１６及びユーザーインターフェース２２１８を含むことができる。マイクロプロセッサ２２１４は電子システム２２００をプログラム及びコントロールすることができる。ラム２２１６はマイクロプロセッサ２２１４の動作メモリとして用いることができる。例えば、マイクロプロセッサ２２１４またはラム２２１６は本発明の実施形態による電極連結構造体のうち少なくとも一つを含むことができる。マイクロプロセッサ２２１４、ラム２２１６及び／または他の構成要素は単一パッケージ内に組み立てることができる。ユーザーインターフェース２２１８は電子システム２２００によりデータを入力するか、または電子システム２２００から出力するのに用いることができる。メモリシステム２２１２は、マイクロプロセッサ２２１４の動作用コード、マイクロプロセッサ２２１４により処理されたデータ、または外部入力データを保存することができる。メモリシステム２２１２はコントローラ及びメモリを含むことができる。
図２２は、本発明の技術的思想の多様な実施形態による電極連結構造体のうち少なくとも一つを含む携帯電話２３００を概略的に示す図である。携帯電話２３００はタブレットＰＣとして理解されることができる。付け加えると、本発明の技術的思想の多様な実施形態による半導体パッケージのうち少なくとも一つはタブレットＰＣ外にも、ノートパソコンのようなポータブルコンピュータ、ｍｐｅｇ‐１オーディオレイヤ３（ＭＰ３）プレーヤ、ＭＰ４プレーヤ、ナビゲーション機器、ソリッドステートディスクＳＳＤ、テーブルコンピュータ、自動車及び家庭用家電製品に用いることができる。
以上、本発明の好ましい実施形態を説明したが、本発明は上記の実施形態に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。本発明は前述した説明によって限定されることはなく、特許請求の範囲に記載された事項によってのみ限定される。
１００Ａ〜１００Ｇ 電極連結構造体
１０１ 下部素子
１０２ 上部素子
１０５ 下部基板
１０６ 上部基板
１２１ 下部絶縁層
１２２ 上部絶縁層
ＧＬ 下部グルーブ
ＧＵ 上部グルーブ
１３０Ｓ 表面電極バリア層
１３１Ａ〜１３１Ｇ 下部電極バリア層
１３２Ａ〜１３２Ｇ 上部電極バリア層
１４１Ａ〜１４１Ｇ 下部金属電極
１４２Ａ〜１４２Ｇ 上部金属電極
１５０Ａ〜１５０Ｇ 電極構造体
１５０Ｐ 突出部
１５１Ａ〜１５１Ｇ 下部電極構造体
１５２Ａ〜１５２Ｇ 上部電極構造体
２００Ａ〜２００Ｇ 電極連結構造体
２０１ 基板部
２０２ 再配線部
２０５ 下部基板
２１０ 最下部絶縁層
２１３ 下部配線バリア層
２１４ 下部金属配線
２１５ 下部配線
２２０ 下部絶縁層
２２５ 下部層間バリア層
ＡＧ エアギャップ
ＧＬ１ 最下部グルーブ
ＧＬ２ 下部グルーブ
ＧＵ１ 上部グルーブ
ＧＵ２ 最上部グルーブ
２３０Ｓ 表面電極バリア層
２３１Ａ〜２３１Ｇ 下部電極バリア層
２３２Ａ〜２３２Ｇ 上部電極バリア層
２４１Ａ〜２４１Ｇ 下部金属電極
２４２Ａ〜２４２Ｇ 上部金属電極
２５０Ｐ 突出部
２５０Ａ〜２５０Ｇ 電極構造体
２５１Ａ〜２５１Ｇ 下部電極構造体
２５２Ａ〜２５２Ｇ 上部電極構造体
２６０ 上部絶縁層
２６５ 上部層間バリア層
２７０ 最上部絶縁層
２７３ 再配線バリア層
２７４ 再配線金属配線
２７５ 再配線構造
３００Ａ〜３００Ｇ 電極連結構造体
３０１ 下部素子
３０２ 上部素子
３０５ 下部基板
３０６ 上部基板
３１１ 下部ストッパ層
３１２ 上部ストッパ層
３１３ 下部配線バリア層
３１４ 下部金属配線
３１５ 下部配線
３１７ 上部配線バリア層
３１８ 上部金属配線
３１９ 上部配線
３２１ 下部層間絶縁層
３２２ 上部層間絶縁層
３３０Ｓ 表面電極バリア層
３３１Ａ〜３３１Ｇ 下部電極バリア層
３３２Ａ〜３３２Ｇ 上部電極バリア層
３４１Ａ〜３４１Ｇ 下部金属電極
３４２Ａ〜３４２Ｇ 上部金属電極
３５０Ａ〜３５０Ｇ 電極構造体
３５０Ｐ 突出部
３５１Ａ〜３５１Ｇ 下部電極構造体
３５２Ａ〜３５２Ｇ 上部電極構造体
３６１ 下部層間バリア層
３６２ 上部層間バリア層
３６３ 下部ビアバリア層
３６４ 下部ビアプラグ
３６５ 下部ビア構造体
３６７ 上部ビアバリア層
３６８ 上部ビアプラグ
３６９ 上部ビア構造体
３７１ 下部絶縁層
３７２ 上部絶縁層
４００Ａ〜４００Ｇ 電極連結構造体
４０１ 下部素子
４０２ 上部素子
４０５ 下部基板
４０６ 上部基板
４３０Ｓ 表面電極バリア層
４３１Ａ〜４３１Ｇ 下部電極バリア層
４３２Ａ〜４３２Ｇ 上部電極バリア層
４４１Ａ〜４４１Ｇ 下部金属電極
４４２Ａ〜４４２Ｇ 上部金属電極
４５０Ａ〜４５０Ｇ 電極構造体
４５０Ｐ 突出部
４５１Ａ〜４５１Ｇ 下部電極構造体
４５２Ａ〜４５２Ｇ 上部電極構造体
４８０ 下部ビア構造体
４８１ 下部ビアバリア層
４８６ 下部ビアプラグ
４９０ 下部ビア構造体
５００Ａ〜５００Ｇ 素子積層構造体
５０１Ａ〜５０１Ｇ、５０２Ａ〜５０２Ｇ、５０３Ａ〜５０３Ｇ、５０４Ａ〜５０４Ｇ 半導体素子
５０５ 回路基板
５０６〜５０９ 基板
５３０Ｓ 表面電極バリア層
５３１Ａ〜５３１Ｇ、５３２Ａ〜５３２Ｇ、５３３Ａ〜５３３Ｇ、５３４Ａ〜５３４Ｇ 電極バリア層
５４１Ａ〜５４１Ｇ、５４２Ａ〜５４２Ｇ、５４３Ａ〜５３３Ｇ、５４４Ａ〜５４４Ｇ 金属電極
５５０Ｐ 突出部
５５１Ａ〜５５１Ｇ、５５２Ａ〜５５２Ｇ、５５３Ａ〜５５３Ｇ、５５４Ａ〜５５４Ｇ 電極構造体
５７０ 上部キャッピング層
５７１〜５７４ 下部絶縁層
５７６〜５７９ 上部絶縁層
５８１Ａ〜５８１Ｇ、５８２Ａ〜５８２Ｇ、５８３Ａ〜５８３Ｇ、５８４Ａ〜５８４Ｇ ビアバリア層
５８６Ａ〜５８６Ｇ、５８７Ａ〜５８７Ｇ、５８８Ａ〜５８８Ｇ、５８９Ａ〜５８９Ｇ ビアプラグ
５９１Ａ〜５９１Ｇ、５９２Ａ〜５９２Ｇ、５９３Ａ〜５９３Ｇ、５９４Ａ〜５９４Ｇ ビア構造体
５９５ 金属連結部
６００Ａ〜６００Ｇ 電極連結構造体
６０１ 下部素子
６０２ 上部素子
６０５ 下部基板
６０６ 上部基板
６３０Ｓ 表面電極バリア層
６３１Ａ〜６３１Ｇ、６３７Ａ〜６３７Ｇ 上部電極バリア層
６３２Ａ〜６３２Ｇ、６３６Ａ〜６３６Ｇ 下部電極バリア層
６４１Ａ〜６４１Ｇ、６４７Ａ〜６４７Ｇ 上部金属電極
６４２Ａ〜６４２Ｇ、６４６Ａ〜６４６Ｇ 下部金属電極
６５０Ｐ 突出部
６５０Ａ〜６５０Ｇ 電極構造体
６５１Ａ〜６５１Ｇ、６５７Ａ〜６５７Ｇ 上部電極構造体
６５２Ａ〜６５２Ｇ、６５６Ａ〜６５６Ｇ 下部電極構造体
６８１Ａ〜６８１Ｇ、６８２Ａ〜６８２Ｇ ビアバリア層
６８６Ａ〜６８６Ｇ、６８７Ａ〜６８７Ｇ ビアプラグ
６９１Ａ〜６９１Ｇ、６９２Ａ〜６９２Ｇ ビア構造体
８０１Ａ〜８０１Ｌ 下部素子
８０５ 下部基板
８１３ 下部配線バリア層
８１４ 下部金属配線
８１５ 下部配線
８２１ 下部絶縁層
８２５ 下部層間バリア層
８３０ 表面電極バリア層
８３０’ 表面電極バリア物質層
８３１ 下部電極バリア層
８３１’ 下部電極バリア物質層
Ｓ 下部シード層
８４１ 下部金属電極
８４１’ 下部電極金属層
８５１ 下部電極構造体
８８０ 下部ビア構造体
８８１ 下部ビアプラグ
８８６ 下部ビアバリア層
９０２Ａ〜９０２Ｅ 上部素子
９０６ 上部基板
９２２ 上部絶縁層
９３２ 上部電極バリア層
９３２’ 上部電極バリア物質層
９３２” 予備上部電極バリア層
９４２ 上部金属電極’
９４２’ 上部電極金属層
９４２” 第１予備上部金属電極
９４２”’ 第２予備上部金属電極
９５２ 上部電極構造体
９６６ 上部層間バリア層
９７３ 上部配線バリア層
９７４ 上部金属配線
９７５ 上部配線
１０００Ａ〜１０００Ｈ 電極連結構造体
１００１Ａ〜１００１Ｈ 下部素子
１００２Ａ〜１００２Ｈ 上部素子
１００５ 下部基板
１００６ 上部基板
１０３０Ｓ 表面電極バリア層
１０３１Ａ〜１０３１Ｈ 下部電極バリア層
１０３２Ａ〜１０３２Ｈ 上部電極バリア層
１０４１Ａ〜１０４１Ｈ 下部金属電極
１０４２Ａ〜１０４２Ｈ 上部金属電極
１０５１Ａ〜１０５１Ｈ 下部電極構造体
１０５２Ａ〜１０５２Ｈ 上部電極構造体
２０００ モジュール
２０１０ モジュール基板
２０２０ マイクロプロセッサ
２０３０ 半導体パッケージ
２０４０ 入出力ターミナル
２１００ 電子システム
２１１０ ボディ
２１２０ マイクロプロセッサユニット
２１３０ パワー供給ユニット
２１４０ 機能ユニット
２１５０ ディスプレイコントローラユニット
２１６０ ディスプレイユニット
２１７０ 外部装置
２１８０ 通信ユニット
２２００ 電子システム
２２１２ メモリシステム
２２１４ マイクロプロセッサ
２２１６ ラム
２２１８ ユーザーインターフェース
２２２０ バス
２３００ 携帯電話

Claims (10)

  1. 下部基板と、前記下部基板の上に形成された下部絶縁層と、前記下部絶縁層内に形成された下部電極構造体と、を含み、前記下部電極構造体は、下部電極バリア層及び前記下部電極バリア層上に形成された下部金属電極を含む、下部素子、並びに
    上部基板と、前記上部基板の下に形成された上部絶縁層と、前記上部絶縁層内に形成された上部電極構造体と、を含み、前記上部電極構造体は、前記上部絶縁層の内部から下部表面下に延長された上部電極バリア層及び前記上部電極バリア層上に形成された上部金属電極を含む、上部素子を含み、並びに前記下部金属電極と前記上部金属電極が直接的に接触し、
    前記下部電極バリア層は第１水平幅を有し、前記下部金属電極は前記第１水平幅よりも狭い第２水平幅を有し、前記上部電極バリア層は前記第１水平幅よりも広い第３水平幅を有し、前記上部金属電極は前記第２水平幅よりも狭い第４水平幅を有することを特徴とする電極連結構造体。
  2. 前記下部金属電極と前記上部金属電極は、銅を含み、且つ物質的に連続することを特徴とする請求項１に記載の電極連結構造体。
  3. 前記下部金属電極の一部と前記上部電極バリア層の一部が直接的に接触することを特徴とする請求項１又は２に記載の電極連結構造体。
  4. 前記下部絶縁層は下部グルーブを含み、
    前記下部電極バリア層は前記下部グルーブの底面及び側面上にコンフォーマルに形成され、且つ
    前記下部電極バリア層の上端部は前記下部絶縁層の上部表面上に露出されることを特徴とする請求項１から３の何れか一項に記載の電極連結構造体。
  5. 前記下部電極バリア層の上端部は前記下部絶縁層の上部表面よりも高く突出することを特徴とする請求項１から４の何れか一項に記載の電極連結構造体。
  6. 前記下部金属電極の上部表面は、
    前記下部電極バリア層の上端部よりも高く突出することを特徴とする請求項１から５の何れか一項に記載の電極連結構造体。
  7. 前記上部絶縁層は上部グルーブを含み、
    前記上部電極バリア層は前記上部グルーブの底面及び側面上にコンフォーマルに形成され、且つ
    前記上部電極バリア層の一部が前記上部絶縁層の下部表面下に延長されることを特徴とする請求項１から６の何れか一項に記載の電極連結構造体。
  8. 前記上部電極バリア層の上部表面は前記上部絶縁層の下部表面よりも下に突出することを特徴とする請求項１から７の何れか一項に記載の電極連結構造体。
  9. 前記下部金属電極または前記上部金属電極の一部は、前記下部絶縁層と前記上部電極バリア層との間に突出することを特徴とする請求項１から８の何れか一項に記載の電極連結構造体。
  10. 下部絶縁層と、
    前記下部絶縁層内に形成され、第１水平幅を有する下部電極バリア層と、
    前記下部電極バリア層に側面が覆われ、前記第１水平幅よりも狭い第２水平幅を有する下部銅電極と、
    前記下部絶縁層上に形成された上部絶縁層と、
    前記上部絶縁層内に形成され、前記下部銅電極の上部表面の一部と接触して前記第１水平幅よりも広い第３水平幅を有する上部電極バリア層と、
    前記下部銅電極と直接的に接触し、前記上部電極バリア層に覆われ、前記第２水平幅よりも狭い第４水平幅を有する上部銅電極と、を含むことを特徴とする電極連結構造体。
JP2012259541A 2011-12-02 2012-11-28 銅を含む電極連結構造体 Active JP6099949B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020110128430A KR101931491B1 (ko) 2011-12-02 2011-12-02 구리를 포함하는 전극 연결 구조체
KR10-2011-0128430 2011-12-02

Publications (2)

Publication Number Publication Date
JP2013118373A JP2013118373A (ja) 2013-06-13
JP6099949B2 true JP6099949B2 (ja) 2017-03-22

Family

ID=48523403

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012259541A Active JP6099949B2 (ja) 2011-12-02 2012-11-28 銅を含む電極連結構造体

Country Status (3)

Country Link
US (1) US8860221B2 (ja)
JP (1) JP6099949B2 (ja)
KR (1) KR101931491B1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8896125B2 (en) * 2011-07-05 2014-11-25 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
US20150257300A1 (en) * 2014-03-10 2015-09-10 Kabushiki Kaisha Toshiba Electronic device
CN105374774A (zh) * 2014-08-29 2016-03-02 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
US20160268230A1 (en) * 2015-03-12 2016-09-15 United Microelectronics Corp. Stacked semiconductor structure
CN108520858A (zh) * 2018-06-07 2018-09-11 长江存储科技有限责任公司 金属连接结构及其形成方法
JP7321724B2 (ja) * 2019-03-05 2023-08-07 キヤノン株式会社 半導体装置および機器
KR20220099268A (ko) 2021-01-06 2022-07-13 에스케이하이닉스 주식회사 반도체 다이 본딩 구조

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330143A (ja) 1998-05-13 1999-11-30 Hitachi Ltd 半導体装置およびその製造方法
US6596640B1 (en) 2002-06-21 2003-07-22 Intel Corporation Method of forming a raised contact for a substrate
US6905964B2 (en) * 2003-01-09 2005-06-14 Chartered Semiconductor Manufacturing Ltd. Method of fabricating self-aligned metal barriers by atomic layer deposition on the copper layer
JP4068072B2 (ja) * 2003-01-29 2008-03-26 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US7354862B2 (en) * 2005-04-18 2008-04-08 Intel Corporation Thin passivation layer on 3D devices
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
CN101432861B (zh) 2006-04-27 2011-02-09 松下电器产业株式会社 连接构造体及其制造方法
US7750488B2 (en) 2006-07-10 2010-07-06 Tezzaron Semiconductor, Inc. Method for bonding wafers to produce stacked integrated circuits
US7851346B2 (en) 2008-07-21 2010-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding metallurgy for three-dimensional interconnect
JP5407660B2 (ja) * 2009-08-26 2014-02-05 ソニー株式会社 半導体装置の製造方法
US8482132B2 (en) 2009-10-08 2013-07-09 International Business Machines Corporation Pad bonding employing a self-aligned plated liner for adhesion enhancement
FR2966283B1 (fr) * 2010-10-14 2012-11-30 Soi Tec Silicon On Insulator Tech Sa Procede pour realiser une structure de collage

Also Published As

Publication number Publication date
KR20130062033A (ko) 2013-06-12
US8860221B2 (en) 2014-10-14
JP2013118373A (ja) 2013-06-13
KR101931491B1 (ko) 2018-12-24
US20130140697A1 (en) 2013-06-06

Similar Documents

Publication Publication Date Title
JP6099949B2 (ja) 銅を含む電極連結構造体
US9698080B2 (en) Conductor structure for three-dimensional semiconductor device
US9570370B2 (en) Multi chip package and method for manufacturing the same
US8872354B2 (en) Method of forming through silicon via of semiconductor device using low-K dielectric material
KR102161260B1 (ko) 관통전극을 갖는 반도체 소자 및 그 제조방법
US20120235305A1 (en) Semiconductor device and method of manufacturing the same
EP3618104B1 (en) Semiconductor chip with through-substrate via
KR20120000748A (ko) 반도체 소자 및 그 제조 방법
KR102576062B1 (ko) 관통 실리콘 비아를 포함하는 반도체 소자 및 그 제조 방법
KR20140039895A (ko) 반도체 장치 및 그 제조방법
US20170309606A1 (en) Module substrate and semiconductor module
US11469157B2 (en) Semiconductor devices having through electrodes and methods for fabricating the same
KR20200034078A (ko) 반도체 장치 및 이를 포함하는 반도체 패키지
KR20100087566A (ko) 반도체 소자 패키지의 형성방법
KR101960686B1 (ko) 반도체 장치 및 이의 제조 방법
US9425111B2 (en) Semiconductor package
US9431332B2 (en) Semiconductor package
US20140264848A1 (en) Semiconductor package and method for fabricating the same
US20170338205A1 (en) Semiconductor packages including through mold ball connectors and methods of manufacturing the same
US9117938B2 (en) Semiconductor devices with through via electrodes, methods of fabricating the same, memory cards including the same, and electronic systems including the same
US9865638B2 (en) Semiconductor device and method of manufacturing the same
KR20150019089A (ko) 관통전극을 갖는 반도체 소자 및 그 제조방법
CN111384081A (zh) 一种半导体元件及其制备方法
US11688667B2 (en) Semiconductor package including a pad pattern
KR20120124634A (ko) 반도체 장치의 제조 방법 및 이를 포함하는 반도체 패키지의 제조 방법

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20141226

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151026

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160822

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160905

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161205

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170123

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170222

R150 Certificate of patent or registration of utility model

Ref document number: 6099949

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250