JP6080413B2 - 撮像装置、撮像システム、及びそれらの駆動方法。 - Google Patents

Description

本発明は撮像装置、撮像システム、及びそれらの駆動方法に関する。

近年、折り返し歪みやモアレなどの高周波成分に起因するノイズを、光学的ローパスフィルタを用いずに低減する撮像装置が提案されている。特許文献１に記載された撮像装置では、１つの光電変換部の電荷が２つの出力回路に転送される。２つの出力回路は、互いに行方向および列方向に光電変換部１個分だけずれて配置されている。そして、２つの出力回路のそれぞれへ、周囲の４つの光電変換部からの電荷が転送される。それぞれの出力回路において、転送された電荷が混合され、電気信号が出力される。２つの出力回路から得られた画像データを合成することによって、光学的ローパスフィルタを用いずに、折り返し歪みを低減することが可能であるとされている。
また特許文献２には、画素の増幅部で増幅された後の信号を各画素の容量で保持し、容量で保持された信号を加算する構成が記載されている。

特開２００６−２７０６５８号公報 特開２００３−００９００３号公報

しかしながら、特許文献１の電荷を混合するという方法では、離れた位置に配された複数の光電変換部からの信号を用いて折り返し歪みを低減することが困難である。例えば、離れた位置に配された複数の光電変換部の電荷を混合するには多段のＣＣＤ構造を用いることが考えられる。しかし、多段のＣＣＤ構造が用いられると、駆動電圧が高くなる。あるいは、光電変換部からの電荷が転送される複数の半導体領域を互いに接続することが考えられる。しかし、このような構成が用いられると、電荷電圧変換効率が低下する。

上述の従来技術の技術的な制約は、画質向上が充分でない原因となり得る。例えば、折り返し歪みが十分に低減されない可能性がある。その理由は、より広い範囲に配された複数の光電変換部を用いるほうが、折り返し歪み低減の効果をより高めることができるからである。

また、撮像装置では隣り合う光電変換部に異なる色のカラーフィルタが配される場合がある。このようなカラーの撮像装置では、同色の複数の光電変換部の信号を用いてモアレを低減することが好ましい。しかし、同色の光電変換部は離れて配置されるため、必然的に離れた位置に配された同色の複数の光電変換部の電荷を混合する必要がある。つまり、従来技術では同色の複数の光電変換部の信号を用いてモアレを低減することが困難である。

加えて特許文献２においても、非加算、加算の切り替えることに関しての言及はあるが、決められた画素の組み合わせでの加算が開示されており、やはり、上述したように画質の向上が充分でない場合がある。

上記の課題に鑑み、本発明は、高周波成分に起因するノイズの低減に用いられる光電変換部の選択の自由度を高めることにより、画質を向上させた撮像装置を提供することを目的とする。

本発明の第１の側面に係る撮像装置は、撮像領域に配された複数の画素と、前記撮像領域に配された接続部とを備える撮像装置であって、前記複数の画素のそれぞれが、光電変換部と、前記光電変換部で生じた電荷に基づく信号を出力する増幅部と、前記信号を保持するメモリ部と、を含み、前記複数の画素のうち第１の組み合わせの複数の画素の前記メモリ部を、前記接続部が互いに接続し、前記第１の組み合わせの複数の画素の少なくとも１つが含まれ、前記第１の組み合わせとは異なる、第２の組み合わせの複数の画素の前記メモリ部を、前記接続部が互いに接続する、ことを特徴とする。

本発明の第２の側面に係る撮像装置は、撮像領域に配された複数の画素と、前記撮像領域に配された接続部とを備える撮像装置であって、前記複数の画素のそれぞれが、光電変換部と、前記光電変換部で生じた電荷に基づく信号を出力する増幅部と、前記信号を保持するメモリ部と、を含み、前記複数の画素のうち第１の組み合わせの複数の画素の前記メモリ部を、前記接続部が互いに接続し、前記第１の組み合わせの複数の画素のうちの少なくとも１つと、前記第１の組み合わせの複数の画素には含まれていない他の画素とを含む、第２の組み合わせの複数の画素の前記メモリ部を、前記接続部が互いに接続し、前記他の画素の前記メモリ部は、前記接続部が前記第１の組み合わせの複数の画素の前記メモリ部を互いに接続する場合に、前記第１の組み合わせの複数の画素のうちのいずれかの画素の前記メモリ部とは接続されない、ことを特徴とする。

本発明によれば、高周波成分に起因するノイズの低減に用いられる光電変換部の選択の自由度を高めることにより、画質を向上させることができる。

本発明の要部を説明するための概念図。 本発明に係る撮像装置の構成を示す概略図。 本発明に係る撮像装置の実施例１乃至実施例４の等価回路を示す図。 本発明に係る撮像装置の実施例１乃至実施例４の駆動パルスを示す図。 本発明に係る撮像装置の実施例２の撮像領域を示す模式図。 本発明に係る撮像装置の実施例３の撮像領域を示す模式図。 本発明に係る撮像装置の実施例４の撮像領域を示す模式図。 本発明に係る実施例５の等価回路図を示す図。 本発明に係る実施例６の等価回路図を示す図。 本発明に係る撮像システムのブロック図。

本発明の要部について図１（ａ）を用いて説明する。図１（ａ）は本発明の特徴部分を示す概念図である。本発明に係る撮像装置は、複数の画素を有する。画素は、光電変換部２と、光電変換部２で生じた電荷に基づく信号を出力する増幅部３と、当該増幅部から出力された信号を保持するメモリ部４とを含んで構成される。図１（ａ）では３つの画素１ａ、１ｂ、１ｃが例示されている。画素１ａと画素１ｂとの間に、１つあるいは複数の画素が配されていてもよい。または、画素１ａと画素１ｂとが隣り合って配されていてもよい。画素１ｂと画素１ｃとの間に、１つあるいは複数の画素が配されていてもよい。または、画素１ｂと画素１ｃとは隣り合って配されていてもよい。

本発明に係る撮像装置は、複数の画素のメモリ部４を互いに接続する接続部５を有する。接続部５はスイッチを含んで構成される。図１（ａ）は、接続部５が、画素１ａおよび画素１ｂのメモリ部４を接続するスイッチ５ａと、画素１ｂおよび画素１ｃのメモリ部４を接続するスイッチ５ｂとを含む例を示している。スイッチのオンによって、複数の画素のメモリ部４が互いに電気的に接続される。一方、スイッチのオフによって、複数の画素のメモリ部４が電気的に切断された状態、つまり非導通になる。スイッチは、例えばトランジスタで構成される。複数のメモリ部４が互いに接続されることで、複数のメモリ部４に保持された信号が加算あるいは平均化される。

接続部５は、異なる組み合わせの複数の画素のメモリ部４を互いに接続する。これを図１（ｂ）、（ｃ）を用いて説明する。図１（ｂ）、（ｃ）において、図１（ａ）と同じ部材には同じ符号が付されている。ただし、図１（ｂ）、（ｃ）では、スイッチ５ａおよびスイッチ５ｂの状態（オンあるいはオフ）が模式的に示されている。

まず、画素１ａと画素１ｂとが第１の組み合わせの複数の画素である。そして、画素１ｂと画素１ｃとが、第１の組み合わせとは異なる、第２の組み合わせの複数の画素である。図１（ｂ）は、第１の組み合わせの複数の画素のメモリ部４が互いに接続された状態を示している。具体的に図１（ｂ）では、スイッチ５ａがオンであり、スイッチ５ｂがオフである。これによって、画素１ａのメモリ部４と画素１ｂのメモリ部４とが電気的に接続される。一方で、画素１ｃのメモリ部４は、画素１ａおよび画素１ｂのメモリ部４とは接続されない。図１（ｃ）は、第２の組み合わせの複数の画素のメモリ部４が互いに接続された状態を示している。具体的に図１（ｃ）では、スイッチ５ａがオフであり、スイッチ５ｂがオンである。これによって、画素１ｂのメモリ部４と画素１ｃのメモリ部４とが電気的に接続される。一方で、画素１ａのメモリ部４は、画素１ｂおよび画素１ｃのメモリ部４とは接続されない。

ここで、第１の組み合わせに含まれる画素１ａは、第２の組み合わせには含まれない。また、第２の組み合わせに含まれる画素１ｃは、第１の組み合わせには含まれない。そして、画素１ｂは第１および第２の組み合わせの両方に含まれる。このように、第１の組み合わせは、第２の組み合わせに含まれる画素と第２の組み合わせには含まれない画素との両方を含む。第２の組み合わせは、第１の組み合わせに含まれる画素と、第１の組み合わせに含まれない画素の両方を含む。接続部５は、このような２つの異なる組み合わせの複数の画素のメモリ部４を互いに接続する。

以上に述べた通り、本発明に係る撮像装置では、接続部５が複数の画素のメモリ部４を互いに接続する。そのため、所定の位置にスイッチと配線を設けることで、離れて配置された複数の画素のメモリ部４を容易に接続することができる。例えば、間に異色の画素を挟んで配置された２つの同色の画素のみを接続部５が接続することが容易になる。また、離れた画素の長い配線によってメモリ部４の容量が増大することが考えられる。しかし、メモリ部４が増幅部３の後段に配されるため、メモリ部４には増幅部３によって増幅された信号が保持される。そのため、信号振幅の低下を抑制することができ、結果として高いＳＮ比を得ることができる。

増幅部３は、光電変換部２で発生した電荷の量に基づく電圧信号あるいは電流信号を出力する。増幅部３はトランジスタを含んで構成される。具体的に、増幅部３は、ソースフォロア回路、ソース接地回路、差動増幅回路などである。また、増幅部３は複数の回路がカスケード接続されて構成されてもよい。

メモリ部４は例えば容量を含んで構成される。メモリ部４は１つの容量で構成されてもよい。あるいは、メモリ部４は複数の容量で構成されてもよい。メモリ部４が１つの容量で構成される場合には、画素における回路の規模が縮小されるため光電変換部２の開口率を向上させることができる。この場合でも、図１（ｂ）と図１（ｃ）に示されるように、スイッチを選択的にオンにすることで、接続される画素の組み合わせを変えることができる。

メモリ部４が複数の容量を有する場合は、同一蓄積期間の信号を複数の容量に保持できるため撮像装置の高機能化あるいは高画質化が可能である。例えば、図１（ｄ）に示されるように、画素１ｂのメモリ部４が２つの容量４ａ、４ｂを含んで構成されうる。増幅部３から出力された信号が、容量４ａ、４ｂの両方に保持される。容量４ａは、スイッチ５ａを介して、画素１ａのメモリ部４と接続される。容量４ｂは、スイッチ５ｂを介して、画素１ｃのメモリ部４と接続される。これにより、ある蓄積期間に得られた画素１ａの信号および画素１ｂの信号を平均あるいは加算した信号と、同じ蓄積期間に得られた画素１ｂの信号および画素１ｃの信号を平均あるいは加算した信号との両方を得ることができる。結果として、異なる蓄積時間の信号に基づいて異なる組み合わせで平均あるいは加算された信号を得る場合に比べて、高画質の画像を得ることができる。

図１（ｄ）が示すように、スイッチ５ａおよびスイッチ５ｂの両方が並行してオンしてもよい。これにより、画素１ａのメモリ部４と画素１ｂのメモリ部４との接続、および画素１ｂのメモリ部４と画素１ｃのメモリ部との接続が並行してなされる。画素１ｂのメモリ部が２つの容量４ａ、４ｂで構成され、容量４ａにスイッチ５ａが、容量４ｂにスイッチ５ｂが接続されているので、２つのスイッチが並行してオンしても、画素１ａのメモリ部４と画素１ｃのメモリ部４とは接続されない。つまり、２つの異なる組み合わせの接続を並行して行うことができる。

以下、本発明の実施例について説明する。なお、本発明は以下に説明される実施例のみに限定されない。本発明の趣旨を超えない範囲で構成が変更された変形例も本発明に含まれる。また、以下のいずれかの実施例の各要素を、他の実施例に追加した例、あるいは他の実施例の要素と置換した例も本発明の一部である。

本発明に係る撮像装置の実施例について説明する。本実施例では、各画素のメモリ部が第１の容量および第２の容量を含んで構成される。そして、１つの画素に着目したとき、第１の容量が第１の組み合わせに含まれる複数の画素のメモリ部と接続される。そして、当該１つの画素の第２の容量が第２の組み合わせに含まれる複数の画素のメモリ部と接続される。

図２は、本実施例の撮像装置の全体ブロック図である。撮像装置１０１は半導体基板を用いて１つのチップで構成することができる。撮像装置１０１は、撮像領域１０２に配された複数の画素を有している。更に、撮像装置１０１は制御部１０３を有している。制御部１０３は、垂直走査部１０４、信号処理部１０５及び出力部１０６に制御信号、電源電圧等を供給する。

垂直走査部１０４は撮像領域１０２に配された複数の画素に駆動信号を供給する。通常、画素行ごともしくは複数の画素行ごとに駆動信号を供給する。垂直走査部１０４はシフトレジスタもしくはアドレスデコーダにより構成することができる。

信号処理部１０５は、列回路、水平走査回路、水平出力線を含んで構成される。列回路は、各々が、垂直走査部１０４により選択された画素行に含まれる複数の画素の信号を受ける複数の回路ブロックにより構成されている。各回路ブロックは、信号保持部、増幅回路、ノイズ除去回路、アナログデジタル変換回路のいずれか、全て、もしくはそれらの組み合わせにより構成することができる。これらの回路は、デジタル信号を処理する回路であってもよいし、アナログ信号を処理する回路であってもよい。水平走査回路はシフトレジスタもしくはアドレスデコーダにより構成することができる。

出力部１０６は水平出力線を介して伝達された信号を撮像装置１０１外に出力する。出力部１０６は、バッファもしくは増幅回路を含んで構成されている。

垂直走査部１０４、信号処理部１０５、出力部１０６は撮像領域１０２の外側に配される。つまり、撮像領域１０２の境界は、画素に含まれる素子と、垂直走査部１０４、信号処理部１０５、または出力部１０６を構成する素子との間にある。あるいは、複数の画素が２次元状に配される場合は、もっとも外周に配された画素の光電変換部を結ぶ線が、撮像領域１０２の境界であってもよい。

図３に本実施例の撮像装置の等価回路を示す。図３では、１６個の画素２０１が示されている。撮像領域１０２が更に多数の画素２０１を含んで構成されていてもよい。本実施例では、これらの画素２０１が行列状に配される。上述の１６個の画素２０１が４行４列の行列を構成している。なお、複数の画素は必ずしも行列状に配される必要はなく、撮像領域１０２に１次元状、あるいは２次元状に複数の画素が配置されればよい。また、図３では、接続部によってメモリ部が互いに接続される画素を示している。そのため、図３において隣り合って示された２つの画素が、必ずしも実際の装置において隣り合って配されている必要はない。

なお、個別の画素を区別して説明する場合は、画素２０１ａのように、数字の符号と図に示されたアルファベットとを組み合わせて表記する。特に個別の画素を区別する必要がない場合は、画素２０１のように、単に数字のみの符号で表記する。また、複数の画素２０１のそれぞれに含まれ、互いに同様の機能を有する素子には、同じ数字の符号が付されている。個別の素子を区別して説明する際には、当該個別の素子が含まれる画素に対応したアルファベットを、数字の後に付して標記する。例えば、画素２０１ａに含まれる素子は、数字の符号の後にアルファベットのａを付す。

図３において、画素２０１ａ、２０１ｂ、２０１ｃ、２０１ｄが第１行に含まれる。画素２０１ｅ、２０１ｆ、２０１ｇ、２０１ｈが、第１行の隣の第２行に含まれる。そして、画素２０１ｉ、２０１ｊ、２０１ｋ、２０１ｌが第３行に含まれ、画素２０１ｍ、２０１ｎ、２０１ｏ、２０１ｐが第４行に含まれる。また、画素２０１ａ、２０１ｅ、２０１ｉ、２０１ｍが第１列に含まれる。画素２０１ｂ、２０１ｆ、２０１ｊ、２０１ｎが、第１列の隣の第２列に含まれる。そして、画素２０１ｃ、２０１ｇ、２０１ｋ、２０１ｏが第３列に含まれ、画素２０１ｄ、２０１ｈ、２０１ｌ、２０１ｐが第４列に含まれる。

本実施例では、２行２列ごとの４つの画素２０１の信号が、接続部によって平均化される。破線２１８、２１９、２２０、２２１がそれぞれ囲んでいる４つの画素２０１が、第１の組み合わせの複数の画素である。例えば、画素２０１ａ、２０１ｂ、２０１ｅ、２０１ｆが第１の組み合わせである。一点鎖線２２２が囲んでいる４つの画素２０１が、第２の組み合わせの複数の画素である。なお、一点鎖線２２２で囲まれていない画素２０１も、不図示の画素とともに、第２の組み合わせに含まれている。例えば、画素２０１ｂおよび画素２０１ｃは、２つの不図示の画素とともに、第２の組み合わせを構成する。

本実施例の撮像装置は、第１の組み合わせの複数の画素２０１の信号が平均化された信号と、第２の組み合わせの複数の画素２０１の信号が平均化された信号とが、それぞれ出力線２１６、２１７に出力される。出力線２１６、２１７に出力された信号は、後段の信号処理部１０５に伝達される。第１の組み合わせの４つの画素２０１の重心と、第２の組み合わせの４つの画素２０１の重心とは、行方向および列方向に１画素ずつずれている。そのため、これらの信号を公知の手法により合成することにより、モアレなど、高周波成分に起因するノイズが低減された画像を得ることができる。

次に撮像装置の各部を詳細に説明する。画素２０１は、光電変換部２０２、リセットトランジスタ２０３、第１増幅トランジスタ２０４、電流源２０５、第１容量２０６、第２容量２０７、第１サンプルホールドスイッチ（以下、ＳＨスイッチ）２０８、第２ＳＨスイッチ２０９を含む。図３において、ノードＶＳＳには、基準電圧（例えばグラウンド電圧）が供給される。ノードＶＤＤには電源電圧が供給される。

光電変換部２０２は入射光を信号電荷（電子、あるいは正孔）に変換する。光電変換部２０２の例としてフォトダイオードを示している。リセットトランジスタ２０３は、光電変換部２０２および第１増幅トランジスタ２０４の入力ノードの電圧をリセットする。第１増幅トランジスタ２０４は、電流源２０５とともにソースフォロア回路を構成する。第１増幅トランジスタ２０４の制御ノードが増幅部の入力ノードである。そして、第１増幅トランジスタ２０４の２つの主ノードの一方が、増幅部出力ノードである。このように、画素２０１の増幅部は、第１増幅トランジスタ２０４を含んで構成される。第１増幅トランジスタ２０４の出力ノードは、第１ＳＨスイッチ２０８を介して、第１容量２０６に接続される。これにより、第１増幅トランジスタ２０４から出力された信号が、第１容量２０６に保持されうる。また、第１増幅トランジスタ２０４の出力ノードは、第２ＳＨスイッチ２０９を介して第２容量２０７に接続される。これにより、第１増幅トランジスタ２０４から出力された信号が、第２容量２０７に保持されうる。画素２０１のメモリ部は、第１および第２容量２０６、２０７と第１および第２ＳＨスイッチ２０８、２０９とを含んで構成される。

本実施例では、４つの画素２０１に１つの割合で、第２増幅トランジスタ２１０、第３増幅トランジスタ２１１、第１選択トランジスタ２１２、第２選択トランジスタ２１３が配される。

第２増幅トランジスタ２１０は、出力線２１６に接続される。出力線２１６には電流源２１４が接続される。第２増幅トランジスタ２１０は電流源２１４とともにソースフォロア回路を構成する。そして、第２増幅トランジスタ２１０は、第１容量２０６に保持された信号に基づく増幅信号を出力線２１６に出力する。第１選択トランジスタ２１２は、１つの出力線２１６に接続された複数の第２増幅トランジスタ２１０の中から、増幅信号を出力する１つを選択する。

第３増幅トランジスタ２１１は、出力線２１７に接続される。出力線２１７には電流源２１５が接続される。第３増幅トランジスタ２１１は電流源２１５とともにソースフォロア回路を構成する。そして、第３増幅トランジスタ２１１は、第２容量２０７に保持された信号に基づく増幅信号を出力線２１７に出力する。第２選択トランジスタ２１３は、１つの出力線２１７に接続された複数の第３増幅トランジスタ２１１の中から、増幅信号を出力する１つを選択する。

本実施例では、リセットトランジスタ２０３、第１乃至第３増幅トランジスタ２０４、２１０、２１１、第１および第２ＳＨスイッチ２０８、２０９、第１および第２選択トランジスタ２１２、２１３は、それぞれＭＯＳトランジスタである。つまり、トランジスタの制御ノードはゲートであり、トランジスタの２つの主ノードはソースとドレインである。なお、これらのトランジスタが、バイポーラトランジスタなど、別の種類のトランジスタで構成されてもよい。

また、電流源２０５、２１４、２１５は、カレントミラー回路の一部である。カレントミラー回路は、３つの電流源２０５、２１４、２１５が、同一のリファレンストランジスタの電流をミラーリングする構成となっていてもよい。

リセットトランジスタ２０３、第１および第２ＳＨスイッチ２０８、２０９、第１および第２選択トランジスタ２１２、２１３の制御ノードには、それぞれ不図示の制御線が接続される。制御線は垂直走査部１０４に接続される。垂直走査部１０４は、上述の各トランジスタを駆動するための駆動信号を制御線に供給する。

本実施例の撮像装置は、複数のスイッチＡＤＤ１（第１のスイッチ群）および複数のスイッチＡＤＤ２（第２のスイッチ群）を含んで構成された接続部を備える。スイッチＡＤＤ１は、２つの画素２０１の第１容量２０６を互いに接続する。スイッチＡＤＤ２は、２つの画素２０１の第２容量２０７を互いに接続する。スイッチＡＤＤ１、またはスイッチＡＤＤ２がオンになると、接続される２つの容量の大きさが同じ場合には、２つの容量の保持する電圧が平均される。２つの容量の大きさが異なる場合には、容量比に応じて重み付け平均される。なお、第１容量２０６および第２容量２０７の大きさは、それらに接続されたスイッチがすべてオフの状態のとき等しいことが好ましい。しかし、製造プロセスに起因するばらつきによって、容量の大きさが異なっていてもよい。個々の容量の絶対値としては、製造プロセスに起因するばらつきが十分無視できる程度に大きいことが好ましい。

ここで、接続部によって接続される複数の画素２０１の組み合わせについて説明する。図３において、接続部によってそのメモリ部が互いに接続される複数の画素２０１の組み合わせが、破線および一点鎖線で示されている。スイッチＡＤＤ１は、第１の組み合わせの複数の画素２０１のメモリ部を互いに接続する。例えば、破線２１８で囲まれた４つの画素２０１ａ、２０１ｂ、２０１ｅ、２０１ｆが、第１の組み合わせの複数の画素である。具体的には、画素２０１ａの第１容量２０６ａと画素２０１ｂの第１容量２０６ｂとがスイッチＡＤＤ１を介して接続される。また、画素２０１ａの第１容量２０６ａと画素２０１ｅの第１容量２０６ｅとがスイッチＡＤＤ１を介して接続される。そして、画素２０１ｅの第１容量２０６ｅと画素２０１ｆの第１容量２０６ｆとがスイッチＡＤＤ１を介して接続される。なお、破線２１９、破線２２０、破線２２１のそれぞれに囲まれた４つの画素２０１についても、第１容量２０６がスイッチＡＤＤ１によって互いに接続される。

スイッチＡＤＤ２は、第２の組み合わせの複数の画素２０１のメモリ部を互いに接続する。図３において、一点鎖線２２２で囲まれた４つの画素２０１ｆ、２０１ｇ、２０１ｊ、２０１ｋが、第２の組み合わせの複数の画素である。具体的には、画素２０１ｆの第２容量２０７ｆと画素２０１ｇの第１容量２０７ｇとがスイッチＡＤＤ２を介して接続される。また、画素２０１ｆの第２容量２０７ｆと画素２０１ｊの第２容量２０７ｊとがスイッチＡＤＤ２を介して接続される。そして、画素２０１ｊの第２容量２０７ｊと画素２０１ｋの第２容量２０７ｋとがスイッチＡＤＤ２を介して接続される。

このように、本実施例では、複数のスイッチＡＤＤ１と複数のスイッチＡＤＤ２によって、異なる組み合わせの複数の画素２０１のメモリ部が接続される。これにより、第１の組み合わせの複数の画素２０１からの信号は、スイッチＡＤＤ１によって平均化され、出力線２１６に出力される。また、第２の組み合わせの複数の画素２０１からの信号は、スイッチＡＤＤ２によって平均化され、出力線２１７に出力される。

スイッチＡＤＤ１およびスイッチＡＤＤ２は例えばＭＯＳトランジスタである。それぞれのゲートに制御線が接続される。制御線は垂直走査部１０４に接続される。垂直走査部１０４は、スイッチＡＤＤ１、ＡＤＤ２の状態（オンまたはオフ）を制御するための駆動信号を制御線に供給する。つまり、本実施例では、垂直走査部１０４および垂直走査部１０４を制御する制御部１０３が、接続部を制御している。具体的に、制御部１０３および垂直走査部１０４は、第１の組み合わせの複数の画素２０１のメモリ部が互いに接続されるように、複数のスイッチＡＤＤ１をオンに制御する。そして、制御部１０３および垂直走査部１０４は、第２の組み合わせの複数の画素２０１のメモリ部が互いに接続されるように、複数のスイッチＡＤＤ２をオンに制御する。

なお、接続部を制御する制御部が、複数の画素２０１が配されたチップとは別のチップに配されてもよい。別チップに配された制御部は、第１の組み合わせの複数の画素２０１のメモリ部が互いに接続されるように接続部を制御するための第１の制御信号を出力する。さらに、別チップに配された制御部は、第２の組み合わせの複数の画素２０１のメモリ部が互いに接続されるように接続部を制御する第２の制御信号を出力する。

続いて、本実施例の撮像装置の動作について説明する。図４（ａ）、（ｂ）は、駆動信号のタイミングチャート図である。駆動信号ＲＥＳは、リセットトランジスタ２０３に接続された制御線に供給される。駆動信号Ｓ／Ｈ１は、第１ＳＨスイッチ２０８に接続された制御線に供給される。駆動信号Ｓ／Ｈ２は、第２ＳＨスイッチ２０９に接続された制御線に供給される。駆動信号ＡＤＤ１は、スイッチＡＤＤ１に接続された制御線に供給される。駆動信号ＡＤＤ２は、スイッチＡＤＤ２に接続された制御線に供給される。駆動信号ＳＥＬは、第１選択トランジスタ２１２に接続された制御線、および第２選択トランジスタ２１３に接続された制御線に供給される。

本実施例では、駆動信号ＲＥＳ、駆動信号Ｓ／Ｈ１、駆動信号Ｓ／Ｈ２、駆動信号ＡＤＤ１、駆動信号ＡＤＤ２が、全ての画素に同期して供給される。駆動信号ＳＥＬ（ｎ）と、駆動信号ＳＥＬ（ｎ＋１）は異なる行の選択トランジスタの制御線に供給される。

駆動信号はハイレベルとローレベルの少なくとも２つの値を取りうる。ハイレベルの駆動信号が供給されると、トランジスタあるいはスイッチがオンとなる。ローレベルの駆動信号が供給されると、トランジスタあるいはスイッチがオフとなる。

図４（ａ）を使って、第１の動作例を説明する。図４（ａ）の時刻Ｔ１より前には、駆動信号ＲＥＳがハイレベルであり、他の駆動信号は全てローレベルである。リセットトランジスタ２０３がオンしているので、光電変換部２０２には、リセット電位が供給されている。この時、第１増幅トランジスタ２０４は、光電変換部２０２がリセットされた状態に応じた信号を出力している。

時刻Ｔ１において、駆動信号ＲＥＳがハイレベルからローレベルに遷移する。これにより、リセットトランジスタ２０３がオフする。リセットトランジスタ２０３がオフすることにより、光電変換部２０２で電荷の蓄積が開始される。つまり、時刻Ｔ１に露光期間が開始される。露光期間には、第１増幅トランジスタ２０４が光電変換部２０２で発生した電荷の量に応じた信号を出力している。

時刻Ｔ２において、駆動信号Ｓ／Ｈ１および駆動信号Ｓ／Ｈ２がローレベルからハイレベルに遷移する。これにより、第１および第２ＳＨスイッチ２０８、２０９がオンする。そして、光電変換部２０２で発生した電荷の量に応じた信号が、第１および第２容量２０６、２０７の両方にサンプリングされる。時刻Ｔ２から所定の時間が経過したのちに、駆動信号Ｓ／Ｈ１および駆動信号Ｓ／Ｈ２がハイレベルからローレベルに遷移する。これにより、光電変換部２０２で発生した電荷の量に応じた信号が、第１および第２容量２０６、２０７の両方に保持される。第１ＳＨスイッチ２０８および第２ＳＨスイッチ２０９がオフした時点で、露光期間を終了してもよい。

時刻Ｔ３において、駆動信号ＲＥＳがローレベルからハイレベルに遷移する。これにより、リセットトランジスタ２０３がオンする。リセットトランジスタ２０３がオンすることで、光電変換部２０２に蓄積された電荷が排出される。なお、リセットトランジスタ２０３がオンするタイミングは時刻Ｔ３に限られず、リセットトランジスタ２０３は次の露光期間が開始される前までにオンすればよい。

時刻Ｔ４において、駆動信号ＡＤＤ１および駆動信号ＡＤＤ２がローレベルからハイレベルに遷移する。これにより、スイッチＡＤＤ１およびスイッチＡＤＤ２がオンする。スイッチＡＤＤ１がオンすることにより、第１の組み合わせの複数の画素２０１の第１容量２０６に保持された信号が平均化される。また、スイッチＡＤＤ２がオンすることにより、第２の組み合わせの複数の画素２０１の第２容量２０７に保持された信号が平均化される。

その後、平均化された信号が順次読み出される。時刻Ｔ５において、駆動信号ＳＥＬ（ｎ）がローレベルからハイレベルに遷移する。これによって、駆動信号ＳＥＬ（ｎ）が供給される第１選択トランジスタ２１２および第２選択トランジスタ２１３がオンする。例えば、画素２０１ｂに含まれる第１および第２選択トランジスタ２１２ｂ、２１３ｂと、画素２０１ｄに含まれる第１および第２選択トランジスタ２１２ｄ、２１３ｄとがオンする。そして、オンとなった選択トランジスタに対応する第２増幅トランジスタ２１０及び第３増幅トランジスタ２１１が、それぞれ平均化された信号を増幅して出力線２１６、２１７に出力する。出力線２１６、２１７に出力された信号は、信号処理部１０５に伝達され、所定の信号処理がなされる。時刻Ｔ５から所定の時間が経過した後、駆動信号ＳＥＬ（ｎ）がハイレベルからローレベルに遷移する。

時刻Ｔ６において、駆動信号ＳＥＬ（ｎ＋１）がローレベルからハイレベルに遷移する。これによって時刻Ｔ５にオンした選択トランジスタとは別の選択トランジスタがオンする。例えば、画素２０１ｊに含まれる第１および第２選択トランジスタ２１２ｊ、２１３ｊと、画素２０１ｌに含まれる第１および第２選択トランジスタ２１２ｌ、２１３ｌとがオンする。そして、オンとなった選択トランジスタに対応する第２増幅トランジスタ２１０及び第３増幅トランジスタ２１１が、それぞれ平均化された信号を増幅して出力線２１６、２１７に出力する。

以上の動作により、複数のスイッチＡＤＤ１と複数のスイッチＡＤＤ２によって、異なる組み合わせの複数の画素２０１のメモリ部が接続される。そして、第１の組み合わせの複数の画素２０１からの信号は、スイッチＡＤＤ１によって平均化され、出力線２１６に出力される。また、第２の組み合わせの複数の画素２０１からの信号は、スイッチＡＤＤ２によって平均化され、出力線２１７に出力される。

なお、平均化された信号が読み出されている間に、次の露光期間が開始されてもよい。このような第２の動作例について、図４（ｂ）を用いて説明する。図４（ｂ）では、時刻Ｔ１ｂに駆動信号ＲＥＳがハイレベルからローレベルに遷移する。そして、この時点から次の露光期間が開始される。このように、信号が読み出されている間に露光期間が開始されることで、フレームレートを高くすることが可能である。

以上に述べた通り、本実施例の撮像装置では、画素２０１が第１増幅トランジスタ２０４と、第１増幅トランジスタ２０４から出力された増幅信号を保持する第１および第２容量２０６、２０７を有する。そして、本実施例の撮像装置は、異なる組み合わせの複数の画素２０１のメモリ部を接続するスイッチＡＤＤ１およびスイッチＡＤＤ２を有する。このような構成によれば、信号を平均する複数の画素２０１の選択の自由度が向上する。その結果、画質を向上させることが可能である。

また、本実施例では、画素２０１のメモリ部が、第１容量２０６と第２容量２０７の２つの容量を含んで構成される。このような構成によれば、同一の露光期間に蓄積された電荷に基づく信号を、２つの容量に保持することができる。そのため、第１の組み合わせでの平均化に用いられる信号と、第２の組み合わせでの平均化に用いられる信号とが、同じ蓄積期間に得られた電荷に基づく信号である。このため、両者の信号を合成した時の画質の低下を抑制することができる。

また、１つの画素２０１のメモリ部が複数の容量を含む。そして、スイッチＡＤＤ１が複数の画素２０１の第１容量２０６だけを接続し、スイッチＡＤＤ２が複数の画素２０１の第２容量２０７だけを接続する。そのため、スイッチＡＤＤ１とスイッチＡＤＤ２を同期して駆動しても、異なる組み合わせの複数の画素のメモリ部を互いに接続することができる。そこで、例えばスイッチＡＤＤ１の制御線とスイッチＡＤＤ２の制御線とを共通の制御線とすることで、配線を削減することが可能である。

本実施例の撮像装置の動作では、全ての画素が同期して駆動される。つまり、全ての画素において露光期間が一致しているグローバル電子シャッタ動作を行っている。このような構成によれば、高速で移動する被写体のひずみを低減することができるため、画質を向上させることができる。

また、本実施例の撮像装置の動作では、第１および第２ＳＨスイッチ２０８、２０９がほぼ同じタイミングで動作する。このような駆動を行う場合には、第１および第２ＳＨスイッチ２０８、２０９の制御ノードが互いに接続されていてもよい。このような構成によれば、制御線の数を減らすことができる。

また、本実施例では、いわゆる移動平均を行っている。例えば第２列に着目すると、画素２０１ｂの信号と画素２０１ｆの信号が平均化された信号（第１信号）が得られる。また、画素２０１ｆの信号と画素２０１ｊの信号が平均化された信号（第２信号）が得られる。そして、画素２０１ｊの信号と画素２０１ｎの信号が平均化された信号（第３信号）が得られる。第２列の４つの画素が並ぶ方向における、第１信号、第２信号、第３信号の光学中心のピッチは、当該第２列の４つの画素のピッチと同じである。つまり、平均化された信号の光学中心が画素の配列と同じピッチで並ぶように、異なる４つの組み合わせで画素の信号を平均化している。別の観点で言えば、平均する前の信号群、つまり画素からの信号群の光学中心のピッチと、平均した後の信号群の光学中心のピッチとが等しい。このような信号群の平均化を移動平均と呼ぶ。これにより、合成などの信号処理を省略した場合でも、モアレなどの、高周波成分に起因するノイズを低減した画像を得ることができる。

本発明に係る撮像装置の別の実施例について説明する。本実施例では、画素にカラーフィルタが設けられている点が、実施例１と異なる。本実施例において特に説明のない部分は、実施例１と同様である。

図５（ａ）は、本実施例の撮像装置が有する複数の画素を模式的に示している。１つの小さい四角形が、図２の撮像領域１０２における１つの画素が配される領域を模式的に表している。図３の回路図において１つの画素２０１に含まれる素子として示された一群の素子が、この１つの四角形の中に配されうる。

図５では、多数の画素が配されているため、行を表すアルファベットと列を表す数字の組み合わせで画素の位置を標記する。１つの行に配された画素には同じアルファベットを割り当てる。具体的に、図５の一番上の行にはＡを割り当てる。以下、２行目にＢ、３行目にＣというように順にアルファベットを割り当てる。一方、１つの列に配された画素には、同じ数字を割り当てる。図５の一番左の列には１を割り当てる。以下、２列目に２、３列目に３というように順に数字を割り当てる。例えば、図５の上から５行目、左から２列目の画素を、画素Ｆ２と標記する。

なお、図５では、画素を四角形で模式的に示している。しかし、１つの画素の領域は、必ずしも四角形である必要はない。また、図５は、複数の画素が正方格子に配された例を示している。しかし、必ずしも正方格子に限られず、複数の画素が２次元状に周期的に配されていればよい。

本実施例の撮像装置は３色のカラーフィルタを有する。図５（ａ）は、各画素に配されたカラーフィルタの色を示している。Ｒは、第１の波長帯、例えば赤色のカラーフィルタが配されていることを示す。ＧｒおよびＧｂは、第２の波長帯、例えば緑色のカラーフィルタが配されていることを示す。Ｂは、第３の波長帯、例えば青色のカラーフィルタが配されていることを示す。本実施例の撮像装置は、図が示す通り、いわゆるベイヤー配列のカラーフィルタを備えている。しかし、カラーフィルタの配列はこれに限られない。少なくとも２色以上のカラーフィルタが配されていればよい。

図５（ａ）において、接続部によって互いのメモリ部が接続される画素の組み合わせが、実線３０１〜３１２および一点鎖線３１３〜３２４で示される。そして、本実施例の接続部は、実線あるいは一点鎖線で囲まれた複数の画素のうち、同じ色のカラーフィルタが配された複数の画素のメモリ部を互いに接続する。

実線３０１に囲まれた１６個の画素を例に説明する。この中で、画素Ａ１、画素Ａ３、画素Ｃ１、画素Ｃ３に、赤色のカラーフィルタが配されている。接続部は、画素Ａ１、画素Ａ３、画素Ｃ１、画素Ｃ３のメモリ部を接続する。つまり、画素Ａ１、画素Ａ３、画素Ｃ１、画素Ｃ３のメモリ部にそれぞれ保持された４つの信号が平均化される。

画素Ａ２、画素Ａ４、画素Ｃ２、画素Ｃ４には、緑色のカラーフィルタが配されている。接続部は、画素Ａ２、画素Ａ４、画素Ｃ２、画素Ｃ４のメモリ部を接続する。つまり、画素Ａ２、画素Ａ４、画素Ｃ２、画素Ｃ４のメモリ部にそれぞれ保持された４つの信号が平均化される。また、画素Ｂ１、画素Ｂ３、画素Ｄ１、画素Ｄ３に、緑色のカラーフィルタが配されている。接続部は、画素Ｂ１、画素Ｂ３、画素Ｄ１、画素Ｄ３のメモリ部を接続する。つまり、画素Ｂ１、画素Ｂ３、画素Ｄ１、画素Ｄ３のメモリ部にそれぞれ保持された４つの信号が平均化される。ここで、Ｇｒで示された画素と、Ｇｂで示された画素には、いずれも緑色のカラーフィルタが配されている。しかし、上述の通り、異なる組み合わせとして、信号が平均化される。

画素Ｂ２、画素Ｂ４、画素Ｄ２、画素Ｄ４に、青色のカラーフィルタが配されている。接続部は、画素Ｂ２、画素Ｂ４、画素Ｄ２、画素Ｄ４のメモリ部を接続する。つまり、画素Ｂ２、画素Ｂ４、画素Ｄ２、画素Ｄ４のメモリ部にそれぞれ保持された４つの信号が平均化される。

他の実線３０２〜３１２、および一点鎖線３１３〜３２４で囲まれた１６個の画素についても、同じ色の画素同士で、メモリ部が接続される。なお、図５において、一点鎖線３１６、３２０〜３２４に囲まれた画素の数は１６個より少ない。しかし、実際には、不図示の画素を含めた複数の画素のメモリ部が接続されうる。

本実施例では、実線３０１〜３１２で囲まれた複数の画素が、第１の組み合わせである。一方、一点鎖線３１３〜３２４で囲まれた複数の画素が、第２の組み合わせである。例えば、実線３０１で囲まれた画素Ａ１、画素Ａ３、画素Ｃ１、画素Ｃ３の４つの信号が平均化される。一方で、一点鎖線３１３で囲まれた画素Ｃ３、画素Ｃ５、画素Ｅ３、画素Ｅ５の４つの信号が平均化される。

これらの画素の回路構成は、実施例１と同様である。具体的には、図５における画素Ａ１、画素Ａ３、画素Ｃ１、画素Ｃ３が、それぞれ図３の画素２０１ａ、画素２０１ｂ、画素２０１ｅ、画素２０１ｆと同じである。そして、図５における画素Ｃ３、画素Ｃ５、画素Ｅ３、画素Ｅ５が、それぞれ図３の画素２０１ｆ、画素２０１ｇ、画素２０１ｊ、画素２０１ｋと同じである。

図３では、画素２０１ａと画素２０１ｂとが隣り合う画素として示されている。しかし、本発明に係る撮像装置はスイッチと配線を含んで構成された接続部を有するため、画素２０１ａと画素２０１ｂとの間に、当該２つの画素２０１ａ、２０１ｂとは接続されない別の画素を配置することができる。つまり、間に別の画素を挟んで配置された２つの画素のメモリ部を容易に接続することができるのである。そのため、ベイヤー配列のように、隣り合う画素で異なる色のカラーフィルタが配される場合でも、同じ色の複数の画素のメモリ部を接続することができる。

図５（ｂ）は、平均化された信号の光学中心を示している。図５（ｂ）では、平均化された信号の光学中心が位置する画素を、Ｒ、Ｇｂ、Ｇｒ、またはＢで示している。例えば、図５（ａ）の画素Ａ１、画素Ａ３、画素Ｃ１、画素Ｃ３の平均化された信号の光学中心は、画素Ｂ２の領域に位置する。つまり、平均化された信号を、画素Ｂ２からの信号として扱うことができる。そのため、第１の組み合わせにおいて平均化された信号と、第２の組み合わせにおいて平均化された信号とを合成することにより、モアレなどの、高周波成分に起因するノイズを低減することができる。そして、本実施例では、同じ色の画素の信号を平均化するので、平均化された信号は混色の低減された信号である。そのため、ノイズの低減された画像を得ることができる。

以上に述べた通り、本実施例の撮像装置は複数の色のカラーフィルタを有する。そして、接続部は、同じ色の複数の画素において、第１の組み合わせおよび第２の組み合わせの複数の画素のメモリ部を接続する。このような構成によれば、混色を低減しつつ、モアレなどの、高周波成分に起因するノイズを低減することができる。

本発明に係る撮像装置の別の実施例について説明する。本実施例では、接続部によって接続される画素の組み合わせが実施例１および実施例２と異なる。本実施例において特に説明のない部分は、実施例１あるいは実施例２と同様である。

図６（ａ）は、本実施例の撮像装置が有する複数の画素を模式的に示している。画素の位置の標記は図５と同じである。また、本実施例の画素には、カラーフィルタが配されている。

本実施例では、１つの画素について、当該１つの画素を含む４つの異なる組み合わせにおいて、メモリ部が接続される。４つの組み合わせは、実線４０１、破線４０２、一点鎖線４０３、二点鎖線４０４が示す画素の組み合わせである。

具体的に、画素Ｃ３を例に説明する。画素Ｃ３には赤色のカラーフィルタが配されている。第１の組み合わせとして、画素Ａ１、画素Ａ３、画素Ｃ１、画素Ｃ３の４つの画素のメモリ部が接続される。第２の組み合わせとして、画素Ａ３、画素Ａ５、画素Ｃ３、画素Ｃ５の４つの画素のメモリ部が接続される。第３の組み合わせとして、画素Ｃ１、画素Ｃ３、画素Ｅ１、画素Ｅ３の４つの画素のメモリ部が接続される。そして、第４の組み合わせとして、画素Ｃ３、画素Ｃ５、画素Ｅ３、画素Ｅ５の４つの画素のメモリ部が接続される。

他の色のカラーフィルタが配された画素についても、ある画素に着目した場合に、当該画素を含む４つの異なる組み合わせで、メモリ部が接続される。

このような接続を行うために、１つの画素のメモリ部が４つの容量を含んで構成されてもよい。それぞれの容量が、異なる組み合わせの複数の画素のメモリ部と接続される。具体的に、画素Ｃ３のメモリ部が第１ないし第４の４つの容量を含んで構成される例を説明する。接続部は、第１の容量を、画素Ａ１、画素Ａ３、画素Ｃ１のメモリ部と接続するための一群のスイッチＡＤＤ１（第１のスイッチ群）を含む。また、接続部は、第２の容量を、画素Ａ３、画素Ａ５、画素Ｃ５のメモリ部と接続するための一群のスイッチＡＤＤ２（第２のスイッチ群）を含む。さらに、接続部は、第３の容量を、画素Ｃ１、画素Ｅ１、画素Ｅ３のメモリ部と接続するための一群のスイッチＡＤＤ３（第３のスイッチ群）を含む。そして、接続部は、第４の容量を、画素Ｃ５、画素Ｅ３、画素Ｅ５のメモリ部と接続するための一群のスイッチＡＤＤ４（第４のスイッチ群）を含む。

なお、本実施例の変形例として、メモリ部が３つ以下の容量で構成されてもよい。この場合には、異なる蓄積期間の信号が、異なる組み合わせの複数の画素で平均化される。容量の数を少なくすることで、光電変換部の開口を大きくすることが可能であるため、感度を向上させることができる。

図６（ｂ）は、本実施例の平均化された信号の光学中心を示している。図６（ｂ）では、平均化された信号の光学中心が位置する画素を、Ｒ、Ｇｂ、Ｇｒ、またはＢで示している。例えば、図６（ａ）の画素Ａ１、画素Ａ３、画素Ｃ１、画素Ｃ３の平均化された信号の光学中心は、画素Ｂ２の領域に位置する。

本実施例では、４つの異なる組み合わせでメモリ部を接続している。そのため、それぞれの組み合わせで得られる平均化された信号の光学中心の位置が異なっている。このように、より多くの組み合わせでメモリ部を接続することで、平均化された信号をより多く得ることができる。結果として、解像度の高い画像を得ることができる。

また、本実施例では、いわゆる移動平均を行っている。つまり、平均化された信号の光学中心が画素の配列と同じピッチで並ぶように、異なる４つの組み合わせで画素の信号を平均化している。別の観点で言えば、平均する前の信号群、つまり画素からの信号群の光学中心のピッチと、平均した後の信号群の光学中心のピッチとが等しい。これにより、合成などの信号処理を省略した場合でも、モアレなどの、高周波成分に起因するノイズを低減した画像を得ることができる。

以上に述べた通り、本実施例によれば、実施例１あるいは実施例２の効果に加えて、解像度の高い画像を得ることができる。

本発明に係る撮像装置の別の実施例について説明する。本実施例は、実施例１〜３において、接続部によって接続される画素の組み合わせを変更した例である。本実施例において特に説明のない部分は、実施例１〜３と同様である。

図７は、本実施例の撮像装置が有する複数の画素を模式的に示している。画素の位置の標記は図５および図６と同じである。また、本実施例の画素は、カラーフィルタが配されてもよい。あるいは、本実施例の画素はモノクロでもよい。

本実施例では、実線６０１で囲まれた複数の画素が第１の組み合わせに含まれる。また破線６０２で囲まれた複数の画素が第２の組み合わせに含まれる。具体的には、第１の組み合わせとして、画素Ｂ１、画素Ｂ５、画素Ｅ１、画素Ｅ５の４つの画素のメモリ部が接続される。第２の組み合わせとして、画素Ｅ５、画素Ｅ９、画素Ｈ５、画素Ｈ９の４つの画素のメモリ部が接続される。

本実施例の２つの異なる組み合わせについて、第１の組み合わせは、第（ｎ−ａ）行第（ｍ−ｂ）列に配された画素、第（ｎ−ａ）行第ｍ列に配された画素、第ｎ行第（ｍ−ｂ）列に配された画素、第ｎ行第ｍ列に配された画素を含む。また、第２の組み合わせは、第ｎ行第ｍ列に配された画素、第ｎ行第（ｍ＋ｂ）列に配された画素、第（ｎ＋ａ）行第ｍ列に配された画素、第（ｎ＋ａ）行第（ｍ＋ｂ）列に配された画素を含む。ここで、ｎ、ｍ、ａ、ｂはいずれも整数である。図７の実線６０１と破線６０２が示す組み合わせは、（ａ、ｂ）＝（３、４）の場合である。ｎとｍは基準となる画素の位置を示すものである。例えば画素Ａ１が第１行第１列に配された画素であるとすると、図７の実線６０１と破線６０２が示す組み合わせは、（ｎ、ｍ）＝（５、５）の場合である。

なお、図３において、破線２１８で囲まれた複数の画素２０１が第１の組み合わせであり、一点鎖線２２２で囲まれた複数の画素２０１が第２の組み合わせである場合、（ａ、ｂ、ｎ、ｍ）＝（１、１、２、２）である。一方、破線２１９で囲まれた複数の画素２０１が第１の組み合わせであり、一点鎖線２２２で囲まれた複数の画素２０１が第２の組み合わせである場合、（ａ、ｂ、ｎ、ｍ）＝（−１、−１、２、３）である。

また、図５において、実線３０２で囲まれた複数の画素２０１が第１の組み合わせであり、一点鎖線３１４で囲まれた複数の画素２０１が第２の組み合わせである場合を考える。このとき、赤色のカラーフィルタが配された画素については、（ａ、ｂ、ｎ、ｍ）＝（２、２、３、７）である。また、青色のカラーフィルタが配された画素については、（ａ、ｂ、ｎ、ｍ）＝（２、２、４、８）である。

また、接続部は、図７の実線６０３及び破線６０４、あるいは、実線６０５及び破線６０６が示すように、１つの方向に並んだ複数の画素のメモリ部のみを接続してもよい。また、１つの方向に並んだ３つ以上の画素のメモリ部が接続されてもよい。また、第１の組み合わせと、第２の組み合わせについては、実線６０７と破線６０８で示されるように、一方の組み合わせに含まれる画素の全てが、他方の組み合わせに含まれてもよい。

具体的に、第１の組み合わせとして、画素Ａ１３、画素Ｂ１３、画素Ｃ１３、画素Ｄ１３、画素Ｅ１３の５つの画素のメモリ部が互いに接続されてもよい。そして、第２の組み合わせとして、画素Ｂ１３、画素Ｃ１３、画素Ｄ１３、画素Ｅ１３、画素Ｆ１３の５つの画素のメモリ部が互いに接続されてもよい。

以上に述べたとおり、本実施例では接続部が比較的離れて配された複数の画素のメモリ部を電気的に接続する。その結果、モアレなどの高周波成分に起因するノイズを低減することができる。

本発明に係る撮像装置の別の実施例について説明する。本実施例は、画素のメモリ部の後段の回路構成が、実施例１と異なる。それ以外の構成は、全て実施例１と同様である。実施例１と同様の機能を有する部分には同じ符号を付し、詳細な説明は省略する。

図２は、本実施例の撮像装置の全体ブロック図である。撮像装置１０１は半導体基板を用いて１つのチップで構成することができる。撮像装置１０１は、撮像領域１０２に配された複数の画素を有している。更に、撮像装置１０１は制御部１０３を有している。制御部１０３は、垂直走査部１０４、信号処理部１０５及び出力部１０６に制御信号、電源電圧等を供給する。

図８は、本実施例の撮像装置の等価回路を示す。図８では、１６個の画素２０１が示されている。撮像領域１０２が更に多数の画素２０１を含んで構成されていてもよい。本実施例では、これらの画素２０１が行列状に配される。上述の１６個の画素２０１が４行４列の行列を構成している。なお、複数の画素は必ずしも行列状に配される必要はなく、撮像領域１０２に１次元状、あるいは２次元状に複数の画素が配置されればよい。また、図８では、接続部によってメモリ部が互いに接続される画素を示している。そのため、図８において隣り合って示された２つの画素が、必ずしも実際の装置において隣り合って配されている必要はない。画素及び画素に含まれる素子の標記については、実施例１と同様である。以下、画素２０１ａ、画素２０１ｂ、画素２０１ｅ、画素２０１ｆが第１の組み合わせであり、画素２０１ｆ、画素２０１ｇ、画素２０１ｊ、画素２０１ｋが第２の組み合わせである場合を説明する。

本実施例では、第１の組み合わせの複数の画素２０１の信号が平均化された信号と、第２の組み合わせの複数の画素２０１の信号が平均化された信号とが、いずれも出力線２１６に出力される。そのため、実施例１の第３増幅トランジスタ２１１、第２選択トランジスタ２１３、電流源２１５、そして出力線２１７が、本実施例の撮像装置では省略される。また、第２増幅トランジスタ２１０のゲートと、第１容量２０６および第２容量２０７のそれぞれとの間の電気経路に、スイッチ７０１、７０２が配される。

スイッチ７０１およびスイッチ７０２の動作について説明する。第１の組み合わせの複数の画素２０１の信号が平均化された信号を読み出す場合には、スイッチ７０１をオンにし、スイッチ７０２をオフにする。また、第２の組み合わせの複数の画素２０１の信号が平均化された信号を読み出す場合には、スイッチ７０１をオフにし、スイッチ７０２をオンにする。

以上に述べたように、本実施例においては、第１の組み合わせで平均化された信号と、第２の組み合わせで平均化された信号とが同じ出力線に出力される。その結果、配線の数を減らすことができる。

また、スイッチ７０１のゲートが、スイッチＡＤＤ１のゲートと接続されていてもよい。このような構成によれば、スイッチ７０１を制御するための配線が配される領域を小さくすることができる。

また、スイッチ７０２のゲートが、スイッチＡＤＤ２のゲートと接続されていてもよい。このような構成によれば、スイッチ７０２を制御するための配線が配される領域を小さくすることができる。

第２増幅トランジスタ２１０のゲートにリセットトランジスタが接続されてもよい。これにより、メモリ部に保持された信号を出力線２１６に出力する前に、第２増幅トランジスタ２１０のゲートの電圧を所定の値にリセットすることができる。その結果、画質を向上させることができる。

画素２０１ｂ、画素２０１ｄ、画素２０１ｊ、画素２０１ｌの第１容量２０６および第２容量２０７に、ダミーとして別のトランジスタを接続してもよい。これにより、４つの画素２０１の容量に接続されるトランジスタの数が、いずれも３つになる。その結果、容量値のばらつきを小さくする、あるいはなくすことができるので、より正確に平均を行うことができる。

本発明に係る撮像装置の別の実施例について説明する。本実施例は、接続部が画素のメモリ部とバイパス配線とを接続するスイッチを含む点で、実施例１〜５と異なる。実施例１〜５と同様の機能を有する部分には同じ符号を付し、詳細な説明は省略する。

図２は、本実施例の撮像装置の全体ブロック図である。撮像装置１０１は半導体基板を用いて１つのチップで構成することができる。撮像装置１０１は、撮像領域１０２に配された複数の画素を有している。更に、撮像装置１０１は制御部１０３を有している。制御部１０３は、垂直走査部１０４、信号処理部１０５及び出力部１０６に制御信号、電源電圧等を供給する。

図９は、本実施例の撮像装置の等価回路を示す。図９では、１２個の画素８０１が示されている。撮像領域１０２が更に多数の画素２０１を含んで構成されていてもよい。本実施例では、これらの画素８０１が行列状に配される。なお、複数の画素は必ずしも行列状に配される必要はなく、撮像領域１０２に１次元状、あるいは２次元状に複数の画素が配置されればよい。画素の標記については、図５、図６、図７と同様である。

図９は、画素８０１のメモリ部が１つの容量のみを含む例を示している。具体的には、図５に示された画素２０１の第２容量２０７、および第２ＳＨスイッチ２０９が省略されている。なお、本実施例において、画素８０１のメモリ部が２つの容量を含んで構成されてもよい。

本実施例の撮像装置は、バイパス配線８０２、バイパス配線８０３、パイパス配線８０４を含む。そして、接続部は、複数のスイッチ８０５、複数のスイッチ８０６を含んで構成される。スイッチ８０５は、各画素の容量２０６と、いずれかのバイパス配線とを電気的に接続する。スイッチ８０６は、２つの画素の容量２０６を互いに電気的に接続する。複数のスイッチ８０５、および複数のスイッチ８０６はそれぞれが独立に制御される。

本実施例では、接続部によってメモリが接続される画素の組み合わせを可変とすることができる。例えば、画素Ａ１、画素Ａ２、画素Ｂ１、画素Ｂ２のメモリ部を接続する場合を説明する。これらの４つの画素の容量２０６とバイパス配線８０２、８０３との間の電気経路にあるスイッチ８０５をオンにする。さらに、画素Ａ１の容量２０６と画素Ａ２の容量２０６の間の電気経路に配されたスイッチ８０６、及び画素Ｂ１の容量２０６と画素Ｂ２の容量２０６の間の電気経路に配されたスイッチ８０６をオンにする。そして、他のスイッチ８０５、８０６をオフにする。これによって４つの容量２０６がバイパス配線とスイッチ８０６を介して接続される。

次に、画素Ａ１、画素Ａ２、画素Ｃ１、画素Ｃ２のメモリ部を接続する場合を説明する。このときは、画素Ｂ１、画素Ｂ２の容量２０６とバイパス配線８０２、８０３との間の電気経路にあるスイッチ８０５をオンにしないで、代わりに、画素Ｃ１、画素Ｃ２の容量２０６とバイパス配線８０２、８０３との間の電気経路にあるスイッチ８０５をオンにする。これによって、画素Ａ１、画素Ａ２、画素Ｃ１、画素Ｃ２の容量２０６が、バイパス線とスイッチ８０６を介して接続される。

以上に述べた通り、本実施例では、接続部が画素のメモリ部とバイパス配線とを接続するスイッチを含む。このような構成によれば、組み合わせを可変とすることができる。結果として、高周波成分に起因するノイズの低減に用いられる光電変換部の選択の自由度をさらに高めることができる。

本発明に係る撮像システムの実施例について説明する。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などがあげられる。図１０に、撮像システムの例としてデジタルスチルカメラのブロック図を示す。

図１０において、１００１はレンズの保護のためのバリア、１００２は被写体の光学像を撮像装置１００４に結像させるレンズ、１００３はレンズ１００２を通った光量を可変するための絞りである。１００４は上述の各実施例で説明した撮像装置であって、レンズ１００２により結像された光学像を画像データとして変換する。ここで、撮像装置１００４の半導体基板にはＡＤ変換部が形成されているものとする。１００７は撮像装置１００４より出力された撮像データに各種の補正やデータを圧縮する信号処理部である。そして、図１０において、１００８は撮像装置１００４および信号処理部１００７に、各種タイミング信号を出力するタイミング発生部、１００９はデジタルスチルカメラ全体を制御する全体制御部である。１０１０は画像データを一時的に記憶する為のフレームメモリ部、１０１１は記録媒体に記録または読み出しを行うためのインターフェース部、１０１２は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。そして、１０１３は外部コンピュータ等と通信する為のインターフェース部である。ここで、タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された撮像信号を処理する信号処理部１００７とを有すればよい。

本実施例では、撮像装置１００４とＡＤ変換部とが同一の半導体基板に形成されている構成を説明した。しかし、撮像装置１００４とＡＤ変換部とが別の半導体基板に設けられていてもよい。また、撮像装置１００４と信号処理部１００７とが同一の基板上に形成されていてもよい。

以上に述べたように、本発明に係る撮像装置を撮像システムに適用することが可能である。本発明に係る撮像装置を撮像システムに適用することにより、撮像システムの画質を向上することが可能となる。

１、２０１ 画素
５、 接続部
５ａ、５ｂ、ＡＤＤ１、ＡＤＤ２ スイッチ
３、２０２ 光電変換部
４ 増幅部
２０４ 第１増幅トランジスタ
４ メモリ部
４ａ、２０６ 第１容量
４ｂ、２０７ 第２容量

Claims (16)

1. 撮像領域に配された第１の画素と第２の画素と第３の画素とを含む複数の画素と、前記撮像領域に配された接続部とを備える撮像装置であって、
   前記複数の画素のそれぞれが、光電変換部と、前記光電変換部で生じた電荷に基づく信号を出力する増幅部と、前記信号を保持するメモリ部と、を含み、
   前記第１の画素と前記第２の画素を含む第１の組み合わせと、
   前記第２の画素と前記第３の画素を含み、前記第１の組み合わせとは異なる、第２の組み合わせとを有し、
   前記接続部が、前記第１の画素の前記メモリ部と前記第２の画素の前記メモリ部とを電気的に接続する第１のスイッチ、および、前記第２の画素の前記メモリ部と前記第３の画素の前記メモリ部とを電気的に接続する第２のスイッチを含むことを特徴とする撮像装置。
2. 前記第１のスイッチがオンのときに、前記第１の組み合わせの複数の画素の前記メモリ部が互いに接続され、
   前記第２のスイッチがオンのときに、前記第２の組み合わせの複数の画素の前記メモリ部が互いに接続される、
   ことを特徴とする請求項１に記載の撮像装置。
3. 前記第１のスイッチ及び前記第２のスイッチの両方が並行してオンしているときに、前記第１の画素の前記メモリ部と前記第３の画素の前記メモリ部とが前記第１のスイッチまたは前記第２のスイッチを介しては接続されないことを特徴とする請求項１に記載の撮像装置。
4. 前記第１の画素、前記第２の画素、および前記第３の画素は、前記第２の画素が前記第１の画素と前記第３の画素との間に配されるように、並んでいることを特徴とする請求項１乃至請求項３のいずれか一項に記載の撮像装置。
5. 前記第２の画素の前記メモリ部は第１の容量と第２の容量とを含み、
   前記第１のスイッチは、前記第１の画素に含まれる前記メモリ部と前記第１の容量とを電気的に接続し、
   前記第２のスイッチは、前記第２の容量と前記第３の画素に含まれる前記メモリ部とを電気的に接続することを特徴とする請求項１乃至請求項４のいずれか一項に記載の撮像装置。
6. 前記第２の画素が、前記増幅部の出力ノードと前記第１の容量とを接続する第１のサンプルホールドスイッチ、および前記出力ノードと前記第２の容量とを接続する第２のサンプルホールドスイッチを含むことを特徴とする請求項５に記載の撮像装置。
7. 前記第１のサンプルホールドスイッチの制御ノードと、前記第２のサンプルホールドスイッチの制御ノードとが互いに接続されたことを特徴とする請求項６に記載の撮像装置。
8. 前記第１の容量および前記第２の容量はいずれも前記光電変換部で生じた電荷に基づく前記信号を保持することを特徴とする請求項５乃至請求項７のいずれか一項に記載の撮像装置。
9. 前記複数の画素が行列状に配され、
   前記第１の画素が第（ｎ−ａ）行に配され（ｎおよびａは整数）、前記第２の画素が第ｎ行に配され、前記第３の画素が第（ｎ＋ａ）行に配されたことを特徴とする請求項１乃至請求項８のいずれか一項に記載の撮像装置。
10. 前記複数の画素が行列状に配され、
    前記第１の画素が第（ｍ−ｂ）列（ｍおよびｂは整数）に配され、前記第２の画素が第ｍ列に配され、前記第３の画素が第（ｍ＋ｂ）列に配されたことを特徴とする請求項１乃至請求項８のいずれか一項に記載の撮像装置。
11. 前記複数の画素が行列状に配され、
    前記第１の画素が第（ｎ−ａ）行第（ｍ−ｂ）列（ｎ、ｍ、ａ、ｂはいずれも整数）に配され、前記第２の画素が第ｎ行第ｍ列に配され、前記第３の画素が第（ｎ＋ａ）行第（ｍ＋ｂ）列に配されたことを特徴とする請求項１乃至請求項８のいずれか一項に記載の撮像装置。
12. 前記接続部は、前記第１のスイッチを含む第１のスイッチ群および前記第２のスイッチを含む第２のスイッチ群を含んで構成され、
    前記第１のスイッチ群は、前記第１の画素、前記第２の画素、第ｎ行第（ｍ−ｂ）列に配された画素、および第（ｎ−ａ）行第ｍ列に配された画素の、それぞれに含まれる前記メモリ部を互いに電気的に接続し、
    前記第２のスイッチ群は、前記第２の画素、前記第３の画素、第ｎ行第（ｍ＋ｂ）列に配された画素、および第（ｎ＋ａ）行第ｍ列に配された画素の、それぞれに含まれる前記メモリ部を互いに電気的に接続することを特徴とする請求項１１に記載の撮像装置。
13. 前記複数の画素には、異なる色の複数のカラーフィルタが配され、
    前記第１の組み合わせの複数の画素、および前記第２の組み合わせの複数の画素には、いずれも同色のカラーフィルタが配されたことを特徴とする請求項１乃至請求項１２のいずれか一項に記載の撮像装置。
14. 前記第１の組み合わせの複数の画素は、前記第２の組み合わせには含まれない画素を含むことを特徴とする請求項１乃至請求項１３のいずれか一項に記載の撮像装置。
15. 前記接続部が、前記複数の画素からの信号の移動平均が得られるように、前記メモリ部を接続することを特徴とする請求項１乃至請求項１４のいずれか一項に記載の撮像装置。
16. 請求項１乃至請求項１５のいずれか一項に記載の撮像装置と、
    前記撮像装置から出力された撮像信号を処理する信号処理部と、を備えた撮像システム。

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