JP6048020B2 - 情報処理装置 - Google Patents
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Description
[構成]
図1は、第1実施例に係る情報処理装置1のハードウェア構成例である。情報処理装置1は、例えば、CPU(Central Processing Unit)10および12と、周辺モジュール20と、RAM(Random Access Memory)コントローラ30およびRAM32と、NANDコントローラ40およびフラッシュメモリ42とを備える。これらの構成要素は、内部バス50によって接続されている。内部バス50は、アドレス変換部52およびアクセス分配部54を備える。また、CPU10および12、周辺モジュール20、RAMコントローラ30、NANDコントローラ40、および内部バス50は、例えば1つのチップ上に搭載されたSOC(System On Chip)として構成される。
図4は、情報処理装置1への通常の電源投入時におけるメモリマップを例示した図である。フラッシュメモリ42には、ブートプログラム、CPU10起動プログラム、CPU12起動プログラム等が格納されており、CPU10は、まずブートプログラムを実行するように制御される。
ところで、情報処理装置1は、通常の電源投入時の起動とは異なる特定の起動を行う場合がある。特定の起動には、再起動時、省電力モードからの復帰時等に行われる。省電力モードからの復帰については第3実施例で説明し、第1実施例では再起動についてのみ説明する。再起動は、例えばプログラムが応答しなくなったり、予期せぬ動作をした時に、CPU10の内部レジスタ等に記憶された内容をリセットし、プログラムを最初から実行しなおすものである。
通常、CPU10のようなマスタープロセッサがハードウェアリセットを行う際には、通常、ゼロ番地等の固定アドレスから命令を実行するように、機械的に設定されているため、通常起動時とは異なる起動プログラムを実行することができない。
以下、第2実施例に係る情報処理装置2について説明する。[構成]については第1実施例と共通するため、説明を省略する。なお、第2実施例において、起動済フラグ記憶部52Aは必須の構成ではない。
情報処理装置2は、電源投入時に、図4に示すメモリマップ状態→図5に示すメモリマップ状態に遷移した後、通常起動が完了すると、ゼロ番地から開始するメモリ領域を、割り込みベクタ・テーブルが格納された領域(RAM(4))に対応付ける。図10は、情報処理装置2における、通常起動後のメモリマップを例示した図である。
情報処理装置2では、CPU10に再起動要因が発生したか否かをCPU12が監視している。CPU10の再起動要因は、CPU10からCPU12に再起動要因発生通知がなされることでCPU12によって検知されてもよいし、CPU12がCPU10の諸々の状態を監視することで検知されてもよい。
第2実施例の情報処理装置2は、第1実施例の情報処理装置1と同様、アドレス変換部52が再起動時における読み出し命令の発行先を変更するため、CPU10が、通常の電源投入時に行われる通常起動時と再起動時とで異なる起動プログラムを実行することができる。この結果、情報処理装置2は、再起動時すなわち特定の起動場面における起動時間を短縮することができる。
以下、第3実施例に係る情報処理装置3について説明する。
第3実施例の情報処理装置3は、アドレス変換部52が省電力モードからの復帰時における読み出し命令の発行先を変更するため、CPU10が、通常の電源投入時に行われる通常起動時と省電力モードからの復帰時で異なる起動プログラムを実行することができる。この結果、情報処理装置3は、省電力モードからの復帰時すなわち特定の起動場面における起動時間を短縮することができる。
以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。
10、12 CPU
20 周辺モジュール
30 RAMコントローラ
32 RAM
40 NANDコントローラ
42 フラッシュメモリ
50 内部バス
52 アドレス変換部
52A 起動済フラグ記憶部
52B 再起動判定部
52C オフセット値テーブル
52D 加算器
54 アクセス分配部
54A 領域選択信号生成部
54B クロスバースイッチ
Claims (7)
- 情報処理装置であって、
起動時に、記憶部における固定アドレス領域に格納された命令を実行する第1のプロセッサと、
第1の起動プログラムと、前記第1の起動プログラムとは少なくとも一部の内容が異なる第2の起動プログラムとを格納した前記記憶部と、
前記第1のプロセッサが、当該情報処理装置への電源投入時に行われる通常起動とは異なる特定起動をする際に、前記第1のプロセッサが発行した読み出し命令に含まれる前記第1の起動プログラムの格納領域を指し示すアドレスを、前記第2の起動プログラムの格納領域を指し示すアドレスに変換して前記記憶部に伝達するアドレス変換部と、
起動時に、前記記憶部における前記第1のプロセッサにより指定されたアドレス領域に格納された命令を実行する第2のプロセッサと、
を備え、
前記第1の起動プログラムは、前記第2のプロセッサの起動制御に係る命令を含み、前記第2の起動プログラムは、前記第2のプロセッサの起動制御に係る命令を含まない、
情報処理装置。 - 請求項1記載の情報処理装置であって、
前記記憶部は不揮発性メモリとRAMを含み、
前記通常起動が行われる際に、前記第1の起動プログラムおよび前記第2の起動プログラムは、不揮発性メモリに格納されており、
前記特定起動が行われる前に、前記第2の起動プログラムが前記RAMにコピーされ、
前記アドレス変換部は、前記第1のプロセッサが前記特定起動をする際に、前記第1のプロセッサが発行した読み出し命令に含まれる前記第1の起動プログラムの格納領域を指し示すアドレスを、前記RAMにおける前記第2の起動プログラムの格納領域を指し示すアドレスに変換して前記RAMに伝達する、
情報処理装置。 - 請求項1記載の情報処理装置であって、
前記アドレス変換部は、前記通常起動が行われた後、前記第1のプロセッサが発行した読み出し命令に含まれる前記第1の起動プログラムの格納領域を指し示すアドレスを、前記第2の起動プログラムの格納領域を指し示すアドレスに変換して前記記憶部に伝達する状態に変化する、
情報処理装置。 - 請求項1記載の情報処理装置であって、
前記アドレス変換部は、
前記第1のプロセッサが前記通常起動を行った後、前記固定アドレス領域に、割り込み処理に係るプログラムが格納された領域を対応付けた状態に変化し、
前記第2のプロセッサから、前記第1のプロセッサが特定起動をすることを示す通知がなされたときに、前記第1のプロセッサが発行した読み出し命令に含まれる前記第1の起動プログラムの格納領域を指し示すアドレスを、前記第2の起動プログラムの格納領域を指し示すアドレスに変換して前記記憶部に伝達する状態に変化する、
情報処理装置。 - 請求項1記載の情報処理装置であって、
前記アドレス変換部は、前記第1のプロセッサおよび前記第2のプロセッサと前記記憶部を接続するバスにおける、所定の中継箇所に取り付けられる、
情報処理装置。 - 請求項1記載の情報処理装置であって、
前記アドレス変換部は、前記第1のプロセッサおよび前記第2のプロセッサと前記記憶部を接続するバスから前記第1のプロセッサに分岐する通信路に取り付けられる、
情報処理装置。 - 請求項1記載の情報処理装置であって、
前記第1のプロセッサの消費電力を低減する省電力モードへの移行を実行することができ、
前記第2のプロセッサが前記省電力モードからの復帰要因を監視し、
前記省電力モードの実行中において、前記アドレス変換部への電力供給が維持される、
情報処理装置。
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