JP6026248B2 - スイッチング電源およびその制御回路 - Google Patents

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Description

本発明は、スイッチング電源およびその制御回路に関し、特に、スタンバイモードにおける消費電力を低減するスイッチング電源およびその制御回路に関する。
従来、スイッチング電源は、スイッチ素子をスイッチングさせることで、入力された電圧を所望の電圧に変換して出力する。このスイッチング電源では、スタンバイモードにおける消費電力を低減するために、スタンバイモードにおいてスイッチ素子をバースト制御する手法が用いられる。この手法によれば、スタンバイモードにおいて、スイッチ素子のスイッチングを所定の周期で行う発振期間と、スイッチ素子のスイッチングを休止するスイッチング休止期間と、が繰り返される。このため、単位時間当たりのスイッチング回数を減らすことができるので、単位時間当たりのスイッチング損失を削減でき、その結果、スタンバイモードにおける消費電力を低減できる。
また、スタンバイモードにおいて、スイッチ素子をスイッチング制御する制御回路の少なくとも一部への電力供給を停止するスイッチング電源が提案されている（例えば、特許文献１参照）。
特許文献１に記載のスイッチング電源は、キャパシタを有しており、スタンバイモードとノーマルモードとを切り替えるためのモード切替信号や出力電圧に応じてキャパシタを充放電して、キャパシタの両端電圧を制御する。そして、このキャパシタの両端電圧に基づいて、スイッチ素子をスイッチング制御するとともに、制御回路の少なくとも一部への制御電力の供給の停止を制御する。
国際公開第２０１２／００８１５７号
特許文献１に記載のスイッチング電源は、キャパシタを充電する際に、キャパシタに供給する充電電流を、第１電流と、第１電流よりも大きい第２電流と、の２段階に切り替える。具体的には、まず、充電電流を第１電流とし、キャパシタの両端電圧が所定の電圧まで上昇したら、充電電流を第２電流にする。このため、キャパシタの充電に時間がかかり、キャパシタの両端電圧の上昇に時間がかかってしまう。
ここで、特許文献１に記載のスイッチング電源は、キャパシタの両端電圧が予め定められた閾値電圧に上昇するまで、上述の制御回路の少なくとも一部に対して、制御電力を供給し続ける。このため、スタンバイモードにおいて、制御回路の少なくとも一部への制御電力の供給を停止する期間が短くなってしまい、スタンバイモードにおける消費電力の削減を十分には実現できない場合があった。
上述の課題に鑑み、本発明は、スタンバイモードにおける消費電力を十分に削減できるスイッチング電源およびその制御回路を提供することを目的とする。
本発明は、上述の課題を解決するために、以下の事項を提案している。
（１） 本発明は、スイッチ素子（例えば、図１のスイッチ素子Ｑ１に相当）を連続発振状態（例えば、後述のノーマルモードに相当）または間欠発振状態（例えば、後述のスタンバイモードに相当）でスイッチング制御し、必要な出力電圧に入力電圧から変換制御するスイッチング電源（例えば、図１のスイッチング電源１に相当）であって、前記スイッチ素子をスイッチング制御する制御部（例えば、図３の第１の制御部１０に相当）と、前記スイッチング制御に必要な制御電力を供給する制御電力供給源（例えば、図１のキャパシタＣ５に相当）と、前記間欠発振状態における出力電圧に対応して電圧が変化する容量素子（例えば、図１のキャパシタＣ４に相当）と、前記制御電力供給源から制御電力の供給を受けている期間（例えば、図１２の時刻ｔ１〜ｔ４の期間に相当）のうち少なくとも一部の期間（例えば、図１２の時刻ｔ２〜ｔ４の期間に相当）において、前記容量素子に電流を供給する電流供給部（例えば、図３の定電流供給部１４に相当）と、前記容量素子の電圧に対応して、前記間欠発振状態におけるスイッチング休止期間（例えば、図１２の時刻ｔ３〜ｔ５の期間に相当）のうち少なくとも一部の期間（例えば、図１２の時刻ｔ４〜ｔ５の期間に相当）では、前記制御部の少なくとも一部への前記制御電力供給源からの制御電力の供給を停止させる制御電力供給制御部（例えば、図３の制御電力供給スイッチ部１１および第２の制御部１２に相当）と、を備え、前記制御部は、前記間欠発振状態において前記容量素子の電圧が第１の閾値電圧（例えば、図１２の閾値電圧Ｖｔｈ１に相当）まで上昇すると、前記スイッチ素子のスイッチングを休止し、前記電流供給部は、前記間欠発振状態において出力電圧が第２の閾値電圧（例えば、後述の上限電圧に相当）まで上昇すると、前記容量素子に供給する電流を第１の電流（例えば、図１２の第１の電流に相当）にし、前記容量素子に供給する電流を前記第１の電流にしてから、予め定められた時間（例えば、図１３の時刻ｔ１１〜ｔ１２までの時間に相当）が経過すると、前記容量素子に供給する電流を、前記第１の電流より小さい第２の電流（例えば、図１３の第２の電流に相当）にすることを特徴とするスイッチング電源を提案している。
この発明によれば、スイッチング電源に、制御部、制御電力供給源、および制御電力供給制御部を設けた。そして、制御部により、スイッチ素子をスイッチング制御し、制御電力供給源により、スイッチング制御に必要な制御電力を供給し、制御電力供給制御部により、間欠発振状態におけるスイッチング休止期間のうち少なくとも一部の期間では、制御部の少なくとも一部への制御電力供給源からの制御電力の供給を停止させることとした。このため、間欠発振状態におけるスイッチング休止期間のうち少なくとも一部の期間において、制御部の消費電力を低減することができるので、間欠発振状態におけるスイッチング電源の消費電力を削減できる。
また、この発明によれば、スイッチング電源に電流供給部を設け、この電流供給部により、制御電力供給源から制御電力の供給を受けている期間のうち少なくとも一部の期間において容量素子に電流を供給することとした。また、間欠発振状態において容量素子の電圧が第１の閾値電圧まで上昇すると、制御部により、スイッチ素子のスイッチングを休止することとした。また、間欠発振状態において出力電圧が第２の閾値電圧まで上昇すると、電流供給部により、容量素子に供給する電流を第１の電流にすることとした。このため、第１の電流を適宜設定することで、大きな電流で容量素子を急速に充電でき、間欠発振状態において、容量素子の電圧を短時間で第１の閾値電圧まで上昇させることができる。したがって、間欠発振状態においてスイッチ素子が発振している期間を短縮することができ、間欠発振状態における消費電力を十分に削減できる。
また、この発明によれば、上述のように、容量素子に供給する電流を第１の電流にしてから、予め定められた時間が経過すると、容量素子に供給する電流を、第１の電流より小さい第２の電流にすることとした。このため、容量素子に第１の電流を供給している途中で間欠発振状態から連続発振状態に遷移した場合でも、容量素子に供給する電流を第１の電流にしてから予め定められた時間が経過したら、容量素子に供給する電流を第２の電流にして、容量素子に供給する電流を小さくすることができる。したがって、容量素子に第１の電流を供給している途中で間欠発振状態から連続発振状態に遷移した場合に、容量素子に第１の電流が供給され続けてしまうのを防止できるので、連続発振状態における消費電力も削減できる。
（２） 本発明は、（１）のスイッチング電源について、前記制御部は、前記スイッチ素子のスイッチング制御を開始してから予め定められたソフトスタート時間（例えば、後述のソフトスタート時間に相当）が経過するまでの期間に、時間が経過するに従って前記スイッチ素子のオン幅を広くするソフトスタート制御を行い、前記電流供給部は、前記ソフトスタート時間を用いて、前記予め定められた時間を設定することを特徴とするスイッチング電源を提案している。
この発明によれば、（１）のスイッチング電源において、ソフトスタート時間を用いて、予め定められた時間を設定することとした。このため、予め定められた時間の設定に、ソフトスタート時間を流用できる。
（３） 本発明は、（２）のスイッチング電源について、前記電流供給部は、前記ソフトスタート時間を、前記予め定められた時間とすることを特徴とするスイッチング電源を提案している。
この発明によれば、（２）のスイッチング電源において、予め定められた時間としてソフトスタート時間を適用することとした。このため、予め定められた時間を計時するための新たな構成を設けることなく、この予め定められた時間を設定できる。
（４） 本発明は、（２）のスイッチング電源について、前記電流供給部は、前記ソフトスタート時間と予め定められた延長時間（例えば、後述の延長時間に相当）とを加算した時間を、前記予め定められた時間とすることを特徴とするスイッチング電源を提案している。
この発明によれば、（２）のスイッチング電源において、予め定められた時間として、ソフトスタート時間と予め定められた延長時間とを加算した時間を適用することとした。このため、延長時間を設定することにより、予め定められた時間を適宜設定できる。
（５） 本発明は、（２）のスイッチング電源について、前記電流供給部は、前記間欠発振状態では、前記ソフトスタート時間と予め定められた延長時間（例えば、後述の延長時間に相当）とを加算した時間を、前記予め定められた時間とし、前記連続発振状態における通常電源起動時には、前記容量素子に供給する電流を最初から前記第２の電流とし、前記ソフトスタート時間の計時終了後、当該ソフトスタート時間の経過を計時するソフトスタートタイマ（例えば、図１６のカウンタ１９１に相当）をリセットすることを特徴とするスイッチング電源を提案している。
この発明によれば、（２）のスイッチング電源において、間欠発振状態では、予め定められた時間として、ソフトスタート時間と予め定められた延長時間とを加算した時間を適用することとした。このため、延長時間を設定することにより、間欠発振状態における予め定められた時間を適宜設定できる。
また、この発明によれば、（２）のスイッチング電源において、連続発振状態における通常電源起動時には、容量素子に供給する電流を最初から第２の電流とし、ソフトスタート時間の計時終了後、ソフトスタート時間の経過を計時するソフトスタートタイマをリセットすることとした。このため、連続発振状態における通常電源起動時には、ソフトスタート時間と予め定められた延長時間とを加算した時間を待つことなく、ソフトスタート時間の計時後すぐにソフトスタートタイマがリセットされて、従来と比べて早くソフトスタートタイマを電流供給部以外の構成が利用できるようにすることができる。
（６） 本発明は、スイッチ素子（例えば、図１のスイッチ素子Ｑ１に相当）を連続発振状態（例えば、後述のノーマルモードに相当）または間欠発振状態（例えば、後述のスタンバイモードに相当）でスイッチング制御し、必要な出力電圧に入力電圧から変換制御するスイッチング電源（例えば、図１のスイッチング電源１に相当）の制御回路（例えば、図１の制御回路２に相当）であって、前記スイッチ素子をスイッチング制御する制御部（例えば、図３の第１の制御部１０に相当）と、前記スイッチング制御に必要な制御電力の供給を受けている期間（例えば、図１２の時刻ｔ１〜ｔ４の期間に相当）のうち少なくとも一部の期間（例えば、図１２の時刻ｔ２〜ｔ４の期間に相当）において、前記間欠発振状態における出力電圧に対応して電圧が変化する容量素子（例えば、図１のキャパシタＣ４に相当）に電流を供給する電流供給部（例えば、図３の定電流供給部１４に相当）と、前記容量素子の電圧に対応して、前記間欠発振状態におけるスイッチング休止期間（例えば、図１２の時刻ｔ３〜ｔ５の期間に相当）のうち少なくとも一部の期間（例えば、図１２の時刻ｔ４〜ｔ５の期間に相当）では、前記制御部の少なくとも一部への前記制御電力の供給を停止させる制御電力供給制御部（例えば、図３の制御電力供給スイッチ部１１および第２の制御部１２に相当）と、を備え、前記電流供給部は、前記間欠発振状態において出力電圧が第２の閾値電圧（例えば、後述の上限電圧に相当）まで上昇すると、前記容量素子に供給する電流を第１の電流（例えば、図１２の第１の電流に相当）にし、前記制御部は、前記間欠発振状態において前記容量素子の電圧が第１の閾値電圧（例えば、図１２の閾値電圧Ｖｔｈ１に相当）まで上昇すると、前記スイッチ素子のスイッチングを休止し、前記電流供給部は、前記容量素子に供給する電流を前記第１の電流にしてから、予め定められた時間（例えば、図１３の時刻ｔ１１〜ｔ１２までの時間に相当）が経過すると、前記容量素子に供給する電流を、前記第１の電流より小さい第２の電流（例えば、図１３の第２の電流に相当）にすることを特徴とする制御回路を提案している。
この発明によれば、スイッチング電源の制御回路に、制御部および制御電力供給制御部を設けた。そして、制御部により、スイッチ素子をスイッチング制御し、制御電力供給制御部により、間欠発振状態におけるスイッチング休止期間のうち少なくとも一部の期間では、スイッチング制御に必要な制御電力を制御部の少なくとも一部に供給するのを停止させることとした。このため、間欠発振状態におけるスイッチング休止期間のうち少なくとも一部の期間において、制御部の消費電力を低減することができるので、間欠発振状態におけるスイッチング電源の消費電力を削減できる。
また、この発明によれば、スイッチング電源の制御回路に電流供給部を設け、この電流供給部により、制御電力の供給を受けている期間のうち少なくとも一部の期間において容量素子に電流を供給することとした。また、間欠発振状態において出力電圧が第２の閾値電圧まで上昇すると、電流供給部により、容量素子に供給する電流を第１の電流にすることとした。また、間欠発振状態において容量素子の電圧が第１の閾値電圧まで上昇すると、制御部により、スイッチ素子のスイッチングを休止することとした。このため、第１の電流を適宜設定することで、大きな電流で容量素子を急速に充電でき、間欠発振状態において、容量素子の電圧を短時間で第１の閾値電圧まで上昇させることができる。したがって、間欠発振状態においてスイッチ素子が発振している期間を短縮することができ、間欠発振状態における消費電力を十分に削減できる。
また、この発明によれば、上述のように、容量素子に供給する電流を第１の電流にしてから、予め定められた時間が経過すると、容量素子に供給する電流を、第１の電流より小さい第２の電流にすることとした。このため、容量素子に第１の電流を供給している途中で間欠発振状態から連続発振状態に遷移した場合でも、容量素子に供給する電流を第１の電流にしてから予め定められた時間が経過したら、容量素子に供給する電流を第２の電流にして、容量素子に供給する電流を小さくすることができる。したがって、容量素子に第１の電流を供給している途中で間欠発振状態から連続発振状態に遷移した場合に、容量素子に第１の電流が供給され続けてしまうのを防止できるので、連続発振状態における消費電力も削減できる。
（７） 本発明は、（６）の制御回路について、前記制御部は、前記スイッチ素子のスイッチング制御を開始してから予め定められたソフトスタート時間（例えば、後述のソフトスタート時間に相当）が経過するまでの期間に、時間が経過するに従って前記スイッチ素子のオン幅を広くするソフトスタート制御を行い、前記電流供給部は、前記ソフトスタート時間を用いて、前記予め定められた時間を設定することを特徴とする制御回路を提案している。
この発明によれば、（６）の制御回路において、ソフトスタート時間を用いて、予め定められた時間を設定することとした。このため、予め定められた時間の設定に、ソフトスタート時間を流用できる。
本発明によれば、スイッチング電源の消費電力を、間欠発振状態において十分に削減できるとともに、連続発振状態においても削減できる。
本発明の第１実施形態に係るスイッチング電源の回路図である。 前記スイッチング電源のタイミングチャートである。 前記スイッチング電源が備える制御回路の回路図である。 前記制御回路が備える制御電力供給スイッチ部の回路図である。 前記制御回路が備える第２の制御部の回路図である。 前記制御回路が備える定電流供給部の回路図である。 前記制御回路が備える低電圧誤動作防止回路部の回路図である。 前記制御回路が備える発振制御部の回路図である。 前記制御回路が備える発振停止制御部の回路図である。 前記制御回路が備える両端電圧検出部の回路図である。 前記制御回路が備えるソフトスタート兼充電電流切替部の回路図である。 スタンバイモードにおける前記制御回路のタイミングチャートである。 スタンバイモードからノーマルモードに遷移する際の前記制御回路のタイミングチャートである。 本発明の第２実施形態に係る制御回路の回路図である。 前記制御回路が備える定電流供給部の回路図である。 前記制御回路が備えるソフトスタート兼充電電流切替部の回路図である。
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態における構成要素は適宜、既存の構成要素などとの置き換えが可能であり、また、他の既存の構成要素との組み合わせを含む様々なバリエーションが可能である。したがって、以下の実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
＜第１実施形態＞
［スイッチング電源１の構成］
図１は、本発明の第１実施形態に係るスイッチング電源１の回路図である。スイッチング電源１は、トランスＴと、制御回路２と、出力電圧上限検出部５０と、出力電圧下限検出部６０と、モード切替信号生成部７０と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ１と、キャパシタＣ１〜Ｃ５と、ダイオードＤ１、Ｄ２と、フォトトランジスタＰＴ１、ＰＴ２と、抵抗Ｒ１、Ｒ２と、を備える。
まず、トランスＴで絶縁されたスイッチング電源１の１次側の構成について説明する。スイッチング電源１の入力端子ＩＮには、トランスＴの１次巻線Ｔ１の一端が接続される。１次巻線Ｔ１の他端には、キャパシタＣ２の一端が接続され、キャパシタＣ２の他端に抵抗Ｒ２の一端が接続される。また、１次巻線Ｔ１の他端には、スイッチ素子Ｑ１のドレインも接続される。
スイッチング電源１の１次側には制御回路２が設けられており、この制御回路２には、Ｐ１〜Ｐ７の７つの端子が設けられている。端子Ｐ３には、基準電位源に接続された端子ＧＮＤ１が接続されるとともに、キャパシタＣ１を介して入力端子ＩＮが接続される。
端子Ｐ１には、キャパシタＣ４を介して端子Ｐ３が接続される。キャパシタＣ４には、抵抗Ｒ１と、フォトトランジスタＰＴ１と、がそれぞれ並列接続される。フォトトランジスタＰＴ１は、スイッチング電源１の２次側に設けられた出力電圧下限検出部６０およびモード切替信号生成部７０から出力される信号に応じてオンオフする。
端子Ｐ２には、フォトトランジスタＰＴ２を介して、端子Ｐ３が接続される。フォトトランジスタＰＴ２は、出力電圧上限検出部５０から出力される信号に応じてオンオフする。端子Ｐ４には、キャパシタＣ５を介して端子Ｐ３が接続されるとともに、ダイオードＤ１のカソードが接続される。ダイオードＤ１のアノードには、トランスＴの制御巻線Ｔ２の他端が接続され、制御巻線Ｔ２の一端には、キャパシタＣ５の他端および端子Ｐ３が接続される。
端子Ｐ５には、入力端子ＩＮが接続される。抵抗Ｒ２の他端には、端子Ｐ３が接続される。スイッチ素子Ｑ１のソースには、端子Ｐ７が接続されるとともに、抵抗Ｒ２の一端が接続される。スイッチ素子Ｑ１のゲートには、端子Ｐ６が接続される。
次に、トランスＴで絶縁されたスイッチング電源１の２次側の構成について説明する。トランスＴの２次巻線Ｔ３の一端には、基準電位源に接続された端子ＧＮＤ２が接続される。２次巻線Ｔ３の他端には、ダイオードＤ２のアノードが接続され、ダイオードＤ２のカソードには、出力端子ＯＵＴが接続されるとともに、キャパシタＣ３を介して端子ＧＮＤ２が接続される。
出力端子ＯＵＴには、端子ＧＮＤ２に接続された出力電圧上限検出部５０および出力電圧下限検出部６０が接続される。出力電圧上限検出部５０は、出力端子ＯＵＴから出力される出力電圧が上限電圧以上であれば、フォトトランジスタＰＴ２をオン状態にする。出力電圧下限検出部６０は、出力電圧が下限電圧以下であれば、フォトトランジスタＰＴ１をオン状態にする。また、モード切替信号生成部７０は、スイッチング電源１をノーマルモードで動作させる場合には、モード切替信号をフォトトランジスタＰＴ１に送信して、フォトトランジスタＰＴ１をオン状態にする。一方、モード切替信号生成部７０は、スタンバイモードで動作させる場合には、モード切替信号によるフォトトランジスタＰＴ１のオン状態を解除して、出力電圧下限検出部６０によりフォトトランジスタＰＴ１をオンオフできる状態にする。
［スイッチング電源１の動作］
以上の構成を備えるスイッチング電源１は、出力電圧と、モード切替信号と、に応じて、制御回路２によりスイッチ素子Ｑ１をノーマルモードまたはスタンバイモードでスイッチング制御することで、入力端子ＩＮから入力される入力電圧を必要な出力電圧に変換制御して、この出力電圧を出力端子ＯＵＴから出力する。なお、本実施形態では、スタンバイモードでは、制御回路２は、スイッチ素子Ｑ１をバースト制御するものとする。
図２は、スイッチング電源１のタイミングチャートである。ＶＣ５は、キャパシタＣ５の両端電圧を示し、ＶＯＵＴは、出力端子ＯＵＴから出力される出力電圧を示し、ＶＣ４は、キャパシタＣ４の両端電圧を示す。ＶＰ２は、端子Ｐ２の電圧を示す。
図２に示すように、ノーマルモードでは、スイッチ素子Ｑ１が発振し、出力電圧ＶＯＵＴが略一定となるが、スタンバイモードでは、スイッチ素子Ｑ１が間欠発振し、出力電圧ＶＯＵＴが、緩やかに低下する期間と、急激に上昇する期間と、を交互に繰り返す。
［制御回路２の構成］
図３は、制御回路２の回路図である。制御回路２は、第１の制御部１０、制御電力供給スイッチ部１１、第２の制御部１２、および起動回路部１３を備える。第１の制御部１０は、定電流供給部１４、低電圧誤動作防止回路部１５、発振制御部１６、発振停止制御部１７、両端電圧検出部１８、ソフトスタート兼充電電流切替部１９、ラッチ保護回路部２０、および制御電圧生成部２１を備える。
［制御電力供給スイッチ部１１の構成］
図４は、制御電力供給スイッチ部１１の回路図である。制御電力供給スイッチ部１１は、ダイオードＤ１１と、ＰチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ１１と、を備える。スイッチ素子Ｑ１１を介して、接点Ａ１と接点Ａ４とが接続される。具体的には、スイッチ素子Ｑ１１のソースには、接点Ａ１が接続され、スイッチ素子Ｑ１１のドレインには、接点Ａ４が接続される。スイッチ素子Ｑ１１のソースには、接点Ａ２と、ダイオードＤ１１のカソードと、も接続され、スイッチ素子Ｑ１１のドレインには、ダイオードＤ１１のアノードが接続される。スイッチ素子Ｑ１１のゲートには、接点Ａ３が接続される。
［第２の制御部１２の構成］
図５は、第２の制御部１２の回路図である。第２の制御部１２は、ドライブ部１２３と、キャパシタＣ２１と、比較器ＣＭＰ２１と、ダイオードＤ２１と、ＮＡＮＤゲートで構成されるフリップフロップＦＦ２１と、インバータＩＮＶ２１と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ２１〜Ｑ２５と、抵抗Ｒ２１〜Ｒ２３と、を備える。なお、図５において、比較器ＣＭＰ２１と、フリップフロップＦＦ２１と、インバータＩＮＶ２１とには、便宜上、制御電圧源ＶＤＤおよび基準電位源ＧＮＤが接続されることを強調して記載したが、図５以外においても、比較器やフリップフロップやインバータには、制御電圧源ＶＤＤおよび基準電位源ＧＮＤが接続される。
（容量素子部１２１の構成）
スイッチ素子Ｑ２２、Ｑ２４と、第２の制御部１２の外部に設けられたキャパシタＣ４とは、容量素子部１２１を構成する。キャパシタＣ４の一端には、接点Ｂ８を介してスイッチ素子Ｑ２２のゲートが接続される。キャパシタＣ４の他端には、基準電位源ＧＮＤが接続され、この基準電位源ＧＮＤには、スイッチ素子Ｑ２２のソースと、スイッチ素子Ｑ２４のソースと、も接続される。
スイッチ素子Ｑ２２のドレインには、スイッチ素子Ｑ２１およびドライブ部１２３を介して、スイッチ素子Ｑ２４のゲートが接続される。具体的には、スイッチ素子Ｑ２２のドレインには、スイッチ素子Ｑ２１のソースが接続され、スイッチ素子Ｑ２１のドレインには、ドライブ部１２３を介して、スイッチ素子Ｑ２４のゲートが接続される。
また、スイッチ素子Ｑ２２のドレインには、スイッチ素子Ｑ２１、ドライブ部１２３、接点Ｂ１、および図３に示した制御回路２の端子Ｐ４を介して、図１に示したキャパシタＣ５の一端が接続される。具体的には、スイッチ素子Ｑ２２のドレインには、スイッチ素子Ｑ２１のソースが接続され、スイッチ素子Ｑ２１のドレインには、ドライブ部１２３を介して接点Ｂ１が接続される。接点Ｂ１には、図３に示すように端子Ｐ４が接続され、端子Ｐ４には、図１に示すようにキャパシタＣ５の一端が接続される。
接点Ｂ１には、接点Ｂ２も接続される。接点Ｂ２には、図３に示した接点Ａ１が接続される。
スイッチ素子Ｑ２４のドレインには、接点Ｂ４および図３に示した接点Ａ３を介して、図４に示したスイッチ素子Ｑ１１のゲートが接続されるとともに、ドライブ部１２３を介して接点Ｂ３が接続される。
（第２の制御部１２のうち容量素子部１２１の除く部分の構成）
スイッチ素子Ｑ２１のゲートには、抵抗Ｒ２１を介して接点Ｂ１が接続されるとともに、スイッチ素子Ｑ２３を介して基準電位源ＧＮＤが接続される。具体的には、スイッチ素子Ｑ２１のゲートには、スイッチ素子Ｑ２３のドレインが接続され、スイッチ素子Ｑ２３のソースには、基準電位源ＧＮＤが接続される。
接点Ｂ４には、ダイオードＤ２１と、抵抗Ｒ２２およびキャパシタＣ２１で構成される時定数回路１２２と、も接続される。具体的には、接点Ｂ４には、ダイオードＤ２１のアノードと、抵抗Ｒ２２の一端と、が接続される。ダイオードＤ２１のカソードと、抵抗Ｒ２２の他端と、には、スイッチ素子Ｑ２５のゲートが接続されるとともに、キャパシタＣ２１を介して基準電位源ＧＮＤが接続される。
スイッチ素子Ｑ２５のソースには、基準電位源ＧＮＤが接続され、スイッチ素子Ｑ２５のドレインには、抵抗Ｒ２３を介して制御電圧源ＶＤＤが接続されるとともに、インバータＩＮＶ２１の入力端が接続される。インバータＩＮＶ２１の出力端には、接点Ｂ５が接続される。
スイッチ素子Ｑ２３のゲートには、フリップフロップＦＦ２１の出力端子が接続され、フリップフロップＦＦ２１のセット端子には、接点Ｂ７が接続される。フリップフロップＦＦ２１のリセット端子には、比較器ＣＭＰ２１の出力端子が接続される。比較器ＣＭＰ２１の反転入力端子には、接点Ｂ６が接続され、比較器ＣＭＰ２１の非反転入力端子には、直流電源Ｖｒｅｆ２１の正極が接続され、直流電源Ｖｒｅｆ２１の負極には、基準電位源ＧＮＤが接続される。
［定電流供給部１４の構成］
図６は、定電流供給部１４の回路図である。定電流供給部１４は、ＮＡＮＤゲートで構成されるフリップフロップＦＦ４１、ＦＦ４２と、インバータＩＮＶ４１、ＩＮＶ４２と、論理和ＯＲ４１と、論理積ＡＮＤ４１と、否定論理積ＮＡＮＤ４１と、ＰチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ４１、Ｑ４２と、電流源Ｓ４１、Ｓ４２と、を備える。
フリップフロップＦＦ４１のセット端子には、接点Ｆ１が接続され、フリップフロップＦＦ４１のリセット端子には、接点Ｆ２が接続され、フリップフロップＦＦ４１の出力端子には、インバータＩＮＶ４１の入力端子と、否定論理積ＮＡＮＤ４１の２つの入力端子のうち一方と、が接続される。否定論理積ＮＡＮＤ４１の２つの入力端子のうち他方には、論理和ＯＲ４１の出力端子が接続され、論理和ＯＲ４１の２つの入力端子のうち一方には、接点Ｆ５が接続される。論理和ＯＲ４１の２つの入力端子のうち他方には、フリップフロップＦＦ４２の出力端子が接続される。フリップフロップＦＦ４２のセット端子には、インバータＩＮＶ４２の出力端子が接続され、インバータＩＮＶ４２の入力端子には、接点Ｆ６が接続される。フリップフロップＦＦ４２のリセット端子には、論理積ＡＮＤ４１の出力端子が接続される。論理積ＡＮＤ４１の２つの入力端子のうち、一方には接点Ｆ７が接続され、他方には接点Ｆ８が接続される。
否定論理積ＮＡＮＤ４１の出力端子には、スイッチ素子Ｑ４１のゲートが接続される。スイッチ素子Ｑ４１のドレインには、接点Ｆ４が接続され、スイッチ素子Ｑ４１のソースには、制御電圧源ＶＤＤに接続された電流源Ｓ４１が接続される。インバータＩＮＶ４１の出力端子には、スイッチ素子Ｑ４２のゲートが接続され、スイッチ素子Ｑ４２のドレインには、接点Ｆ３が接続され、スイッチ素子Ｑ４２のソースには、制御電圧源ＶＤＤに接続された電流源Ｓ４２が接続される。
［低電圧誤動作防止回路部１５の構成］
図７は、低電圧誤動作防止回路部１５の回路図である。低電圧誤動作防止回路部１５は、比較器ＣＭＰ５１と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ５１、Ｑ５２と、抵抗Ｒ５１〜Ｒ５３と、を備える。
抵抗Ｒ５１と抵抗Ｒ５２とは、直列接続され、これら直列接続された抵抗Ｒ５１、Ｒ５２を介して、制御電圧源ＶＤＤと基準電位源ＧＮＤとが接続される。抵抗Ｒ５２の一端には、抵抗Ｒ５３とスイッチ素子Ｑ５１とを直列接続したものと、抵抗Ｒ５３とスイッチ素子Ｑ５２とを直列接続したものと、が並列接続される。具体的には、抵抗Ｒ５１と抵抗Ｒ５２との接続点には、抵抗Ｒ５３の一端が接続され、抵抗Ｒ５３の他端には、スイッチ素子Ｑ５１、Ｑ５２のそれぞれのドレインが接続される。スイッチ素子Ｑ５１、Ｑ５２のそれぞれのソースには、基準電位源ＧＮＤが接続される。スイッチ素子Ｑ５１のゲートには、接点Ｇ１が接続され、スイッチ素子Ｑ５２のゲートには、接点Ｇ４が接続される。また、抵抗Ｒ５１と抵抗Ｒ５２との接続点には、比較器ＣＭＰ５１の反転入力端子も接続される。比較器ＣＭＰ５１の非反転入力端子には、接点Ｇ２が接続され、比較器ＣＭＰ５１の出力端子には、接点Ｇ３が接続される。
［発振制御部１６の構成］
図８は、発振制御部１６の回路図である。発振制御部１６は、出力電圧上限制御部１６１と、オントリガ発生部１６２と、オン幅制御部１６３と、ＮＡＮＤゲートで構成されるフリップフロップＦＦ６１と、インバータＩＮＶ６１、ＩＮＶ６２と、否定論理積ＮＡＮＤ６１と、を備える。
出力電圧上限制御部１６１には、接点Ｈ５、Ｈ６と、オン幅制御部１６３と、が接続される。オン幅制御部１６３には、接点Ｈ６と、フリップフロップＦＦ６１の第２のリセット端子と、も接続される。フリップフロップＦＦ６１のセット端子には、オントリガ発生部１６２が接続され、フリップフロップＦＦ６１の第１のリセット端子には、接点Ｈ４が接続され、フリップフロップＦＦ６１の第３のリセット端子には、インバータＩＮＶ６２の出力端子が接続される。インバータＩＮＶ６２の入力端子には、接点Ｈ７が接続される。否定論理積ＮＡＮＤ６１の４つの入力端子には、それぞれ、接点Ｈ１〜Ｈ３およびフリップフロップＦＦ６１の出力端子が接続される。否定論理積ＮＡＮＤ６１の出力端子には、インバータＩＮＶ６１の入力端子が接続され、インバータＩＮＶ６１の出力端子には、接点Ｈ８が接続される。
［発振停止制御部１７の構成］
図９は、発振停止制御部１７の回路図である。発振停止制御部１７は、ＮＡＮＤゲートで構成されるフリップフロップＦＦ７１と、インバータＩＮＶ７１と、否定論理積ＮＡＮＤ７１と、を備える。
フリップフロップＦＦ７１のリセット端子には、接点Ｊ４が接続され、フリップフロップＦＦ７１の反転出力端子には、接点Ｊ１、Ｊ６が接続される。フリップフロップＦＦ７１のセット端子には、否定論理積ＮＡＮＤ７１の出力端子が接続され、否定論理積ＮＡＮＤ７１の２つの入力端子のうち一方には、接点Ｊ３が接続され、否定論理積ＮＡＮＤ７１の２つの入力端子のうち他方には、インバータＩＮＶ７１の出力端子が接続される。インバータＩＮＶ７１の入力端子には、接点Ｊ２、Ｊ５が接続される。
［両端電圧検出部１８の構成］
図１０は、両端電圧検出部１８の回路図である。両端電圧検出部１８は、インバータＩＮＶ８１と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ８１と、抵抗Ｒ８１と、を備える。
スイッチ素子Ｑ８１のゲートには、接点Ｋ２が接続され、スイッチ素子Ｑ８１のソースには、基準電位源ＧＮＤが接続され、スイッチ素子Ｑ８１のドレインには、抵抗Ｒ８１を介して制御電圧源ＶＤＤが接続される。この制御電圧源ＶＤＤには、抵抗Ｒ８１を介してインバータＩＮＶ８１の入力端子も接続される。インバータＩＮＶ８１の出力端子には、接点Ｋ１、Ｋ３が接続される。
［ソフトスタート兼充電電流切替部１９の構成］
図１１は、ソフトスタート兼充電電流切替部１９の回路図である。ソフトスタート兼充電電流切替部１９は、ＮＡＮＤゲートで構成されるフリップフロップＦＦ９１と、比較器ＣＭＰ９１、ＣＭＰ９２と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ９１と、抵抗Ｒ９１、Ｒ９２と、キャパシタＣ９１と、ツェナーダイオードＺＤ９１と、インバータＩＮＶ９１〜ＩＮＶ９３と、否定論理積ＮＡＮＤ９１と、電流源Ｓ９１と、を備える。
フリップフロップＦＦ９１のリセット端子には、接点Ｌ３が接続される。この接点Ｌ３には、否定論理積ＮＡＮＤ９１の２つの入力端子のうち一方と、インバータＩＮＶ９１の入力端子と、も接続される。インバータＩＮＶ９１〜ＩＮＶ９３は、直列接続されており、インバータＩＮＶ９３の出力端子には、否定論理積ＮＡＮＤ９１の２つの入力端子のうち他方が接続される。否定論理積ＮＡＮＤ９１の出力端子には、フリップフロップＦＦ９１のセット端子が接続される。フリップフロップＦＦ９１の反転出力端子には、スイッチ素子Ｑ９１のゲートが接続される。
スイッチ素子Ｑ９１のソースには、基準電位源ＧＮＤが接続される。スイッチ素子Ｑ９１のドレインには、制御電圧源ＶＤＤに接続された電流源Ｓ９１が接続される。スイッチ素子Ｑ９１には、キャパシタＣ９１と、抵抗Ｒ９１、Ｒ９２を直列接続したものと、がそれぞれ並列接続される。具体的には、スイッチ素子Ｑ９１のドレインには、キャパシタＣ９１の一端と、抵抗Ｒ９１の一端と、が接続される。抵抗Ｒ９１の他端には、抵抗Ｒ９２の一端が接続される。スイッチ素子Ｑ９１のソースには、キャパシタＣ９１の他端と、抵抗Ｒ９２の他端と、が接続される。
キャパシタＣ９１の一端には、比較器ＣＭＰ９１の反転入力端子が接続される。比較器ＣＭＰ９１の非反転入力端子には、直流電源Ｖｒｅｆ９１の正極が接続され、直流電源Ｖｒｅｆ９１の負極には、基準電位源ＧＮＤが接続される。比較器ＣＭＰ９１の出力端子には、接点Ｌ２が接続される。
抵抗Ｒ９１の他端と、抵抗Ｒ９２の一端と、には、比較器ＣＭＰ９２の反転入力端子と、ツェナーダイオードＺＤ９１のカソードと、が接続される。ツェナーダイオードＺＤ９１のアノードには、基準電位源ＧＮＤが接続される。比較器ＣＭＰ９２の非反転入力端子には、接点Ｌ４が接続され、比較器ＣＭＰ９２の出力端子には、接点Ｌ１が接続される。
［ノーマルモードにおける制御回路２の動作］
以上の構成を備える制御回路２は、ノーマルモードでは、スイッチ素子Ｑ１を発振させる。ノーマルモードにおける制御回路２の動作について、以下に詳述する。
ノーマルモードでは、モード切替信号生成部７０がフォトトランジスタＰＴ１をオン状態にする。すると、キャパシタＣ４は、抵抗Ｒ１およびフォトトランジスタＰＴ１により放電され、キャパシタＣ４の両端電圧がゼロまで低下する。これによれば、図３に示すように、端子Ｐ１を介してキャパシタＣ４に接続される第２の制御部１２の接点Ｂ８の電圧も低下し、図５に示した第２の制御部１２のスイッチ素子Ｑ２２がオフ状態となる。
また、図５に示した第２の制御部１２のスイッチ素子Ｑ２１のゲートには、抵抗Ｒ２１、接点Ｂ１、および図３に示した制御回路２の端子Ｐ４を介して、キャパシタＣ５が接続され、このキャパシタＣ５は、ダイオードＤ１を介して制御巻線Ｔ２に並列接続されている。ここで、ノーマルモードでは、上述のようにスイッチ素子Ｑ１が発振するので、制御巻線Ｔ２の両端には電圧が発生する。したがって、キャパシタＣ５の両端電圧は、制御巻線Ｔ２の両端に発生した電圧と略等しくなり、このキャパシタＣ５の両端電圧が図５に示した第２の制御部１２のスイッチ素子Ｑ２１のゲートに印加されることとなる。すなわち、スイッチ素子Ｑ２１にゲート電圧が印加されることとなる。ところが、スイッチ素子Ｑ２１は、比較器ＣＭＰ２１、フリップフロップＦＦ２１、およびスイッチ素子Ｑ２３により、オフ状態となる。
具体的には、比較器ＣＭＰ２１の反転入力端子には、接点Ｂ６および端子Ｐ１を介して、キャパシタＣ４が接続される。比較器ＣＭＰ２１は、キャパシタＣ４の両端電圧が直流電源Ｖｒｅｆ２１の正極の電圧以下であれば、Ｈレベル電圧を出力する。ここで、ノーマルモードでは、上述のようにキャパシタＣ４の両端電圧がゼロまで低下するので、比較器ＣＭＰ２１は、Ｈレベル電圧を出力する。このＨレベル電圧は、フリップフロップＦＦ２１のリセット端子に印加される。
また、ノーマルモードでは、上述のようにキャパシタＣ４の両端電圧がゼロまで低下するので、端子Ｐ１および両端電圧検出部１８の接点Ｋ２を介してキャパシタＣ４にゲートが接続される図１０に示した両端電圧検出部１８のスイッチ素子Ｑ８１がオフ状態となり、インバータＩＮＶ８１がＬレベル電圧を出力する。このＬレベル電圧は、接点Ｋ３および第２の制御部１２の接点Ｂ７を介して、図５に示した第２の制御部１２のフリップフロップＦＦ２１のセット端子に印加される。
以上より、フリップフロップＦＦ２１は、リセット端子にＨレベル電圧を印加されるとともに、セット端子にＬレベル電圧を印加される。このため、フリップフロップＦＦ２１の出力端子からＨレベル電圧が出力され、スイッチ素子Ｑ２３がオン状態となる。これによれば、スイッチ素子Ｑ２１のゲート電圧が引き抜かれ、スイッチ素子Ｑ２１がオフ状態となる。
図５に示した第２の制御部１２のドライブ部１２３は、スイッチ素子Ｑ２１、Ｑ２２のうち少なくともいずれかがオフ状態であれば、スイッチ素子Ｑ２４をオン状態にする。このため、上述のようにスイッチ素子Ｑ２１、Ｑ２２がともにオフ状態であるので、スイッチ素子Ｑ２４がオン状態となり、その結果、接点Ｂ４と基準電位源ＧＮＤとが導通する。
接点Ｂ４は、図３に示した制御電力供給スイッチ部１１の接点Ａ３に接続され、接点Ａ３は、図４に示した制御電力供給スイッチ部１１のスイッチ素子Ｑ１１のゲートに接続される。このため、上述のように接点Ｂ４と基準電位源ＧＮＤとが導通すると、スイッチ素子Ｑ１１がオン状態となり、接点Ａ１と接点Ａ４とが導通する。
接点Ａ１は、図３に示した第２の制御部１２の接点Ｂ２、図５に示した第２の制御部１２の接点Ｂ１、および端子Ｐ４を介して、キャパシタＣ５に接続されている。このため、スイッチ素子Ｑ１１がオン状態になると、キャパシタＣ５の両端電圧が、第１の制御部１０に供給されることとなる。第１の制御部１０にキャパシタＣ５の両端電圧が供給されると、制御電圧生成部２１は、制御電圧源ＶＤＤとして、制御回路２の種々の回路に制御電圧を供給する。これによれば、制御回路２の種々の回路が動作して、図８に示した発振制御部１６のオントリガ発生部１６２から出力される周期的な信号に応じて、スイッチ素子Ｑ１のゲートに制御信号が供給され、スイッチ素子Ｑ１が発振することとなる。
［ノーマルモードでの起動時における制御回路２の動作］
制御回路２は、ノーマルモードでの起動時においては、ソフトスタート兼充電電流切替部１９を用いてソフトスタート制御を行いつつ、上述のようにスイッチ素子Ｑ１を発振させる。ノーマルモードでの起動時における制御回路２の動作について、以下に詳述する。
図７に示した低電圧誤動作防止回路部１５の比較器ＣＭＰ５１は、ヒステリシス特性を有しており、第１の閾値電圧と、第１の閾値電圧より低い第２の閾値電圧と、比較器ＣＭＰ５１の非反転入力端子の電圧と、に応じて、Ｈレベル電圧またはＬレベル電圧を出力端子から出力する。具体的には、比較器ＣＭＰ５１の非反転入力端子の電圧が上昇する場合には、この電圧が第１の閾値電圧以上になると、比較器ＣＭＰ５１は、出力端子からＨレベル電圧を出力する。一方、比較器ＣＭＰ５１の非反転入力端子の電圧が低下する場合には、この電圧が第２の閾値電圧以下になると、比較器ＣＭＰ５１は、出力端子からＬレベル電圧を出力する。なお、第１の閾値電圧および第２の閾値電圧は、スイッチ素子Ｑ５１、Ｑ５２により制御される。
比較器ＣＭＰ５１の非反転入力端子には、接点Ｇ２、図３に示した制御電力供給スイッチ部１１の接点Ａ４、図４に示した制御電力供給スイッチ部１１のスイッチ素子Ｑ１１および接点Ａ１、図３に示した第２の制御部１２の接点Ｂ２、図５に示した第２の制御部１２の接点Ｂ１、および図３に示した端子Ｐ４を介して、キャパシタＣ５の一端が接続される。ここで、ノーマルモードでは、上述のようにスイッチ素子Ｑ１１がオン状態である。このため、比較器ＣＭＰ５１の非反転入力端子には、キャパシタＣ５の両端電圧が印加されることとなる。
キャパシタＣ５の両端電圧は、スイッチ素子Ｑ１が発振することにより上昇する。このため、ノーマルモードでの起動直後においては、キャパシタＣ５の両端電圧がゼロであるため、比較器ＣＭＰ５１の出力端子から出力される電圧は、Ｌレベル電圧である。しかしながら、起動回路部１３からの電流により、時間が経過するに従って、キャパシタＣ５の両端電圧が上昇し、ノーマルモードで起動してから所定時間経過後には、比較器ＣＭＰ５１の出力端子から出力される電圧は、Ｈレベル電圧になる。
比較器ＣＭＰ５１の出力端子には、接点Ｇ３と、ソフトスタート兼充電電流切替部１９の接点Ｌ３と、を介して、図１１に示したソフトスタート兼充電電流切替部１９の否定論理積ＮＡＮＤ９１の２つの入力端子のうちの一方と、インバータＩＮＶ９１の入力端子と、に印加される。これら否定論理積ＮＡＮＤ９１およびインバータＩＮＶ９１〜ＩＮＶ９３は、比較器ＣＭＰ５１の出力端子から出力される電圧がＬレベル電圧からＨレベル電圧に変化したことを検出する。具体的には、否定論理積ＮＡＮＤ９１およびインバータＩＮＶ９１〜ＩＮＶ９３は、図７に示した低電圧誤動作防止回路部１５の比較器ＣＭＰ５１の出力端子の電圧がＬレベル電圧からＨレベル電圧に変化すると、フリップフロップＦＦ９１のセット端子にＬレベル電圧を出力する。その後、図１１に示したソフトスタート兼充電電流切替部１９のインバータＩＮＶ９１〜ＩＮＶ９３における信号伝達遅延時間が経過すると、フリップフロップＦＦ９１のセット端子にＨレベル電圧を出力する。
このため、図７に示した低電圧誤動作防止回路部１５の比較器ＣＭＰ５１の出力端子の電圧がＬレベル電圧からＨレベル電圧に変化すると、図１１に示したソフトスタート兼充電電流切替部１９のフリップフロップＦＦ９１は、セット端子にＬレベル電圧が印加され、リセット端子にＨレベル電圧が印加される。すると、フリップフロップＦＦ９１の反転出力端子からＬレベル電圧が出力され、スイッチ素子Ｑ９１がオフ状態になり、電流源Ｓ９１から出力される電流によりキャパシタＣ９１の充電が開始され、キャパシタＣ９１の両端電圧は、時間が経過するに従って上昇することとなる。
キャパシタＣ９１の両端電圧は、抵抗Ｒ９１、Ｒ９２により分圧され、比較器ＣＭＰ９２の反転入力端子に印加される。このため、キャパシタＣ９１の両端電圧が上昇するに従って、比較器ＣＭＰ９２の反転入力端子の電圧も上昇する。ただし、比較器ＣＭＰ９２の反転入力端子の電圧の上限は、ツェナーダイオードＺＤ９１のツェナー電圧に制限される。
一方、比較器ＣＭＰ９２の非反転入力端子には、接点Ｌ４および端子Ｐ７を介して、抵抗Ｒ２の一端が接続される。抵抗Ｒ２の一端の電圧は、スイッチ素子Ｑ１を流れる電流が大きくなるに従って高くなり、スイッチ素子Ｑ１を流れる電流は、スイッチ素子Ｑ１がオン状態である期間が長くなるに従って大きくなる。このため、比較器ＣＭＰ９２の非反転入力端子の電圧は、スイッチ素子Ｑ１がオン状態である期間が長くなるに従って高くなる。
比較器ＣＭＰ９２の非反転入力端子の電圧が反転入力端子の電圧以上になると、比較器ＣＭＰ９２の出力端子からＨレベル電圧が出力される。このＨレベル電圧は、接点Ｌ１と、発振制御部１６の接点Ｈ７と、を介して、図８に示した発振制御部１６のインバータＩＮＶ６２の入力端子に印加され、フリップフロップＦＦ６１の第３のリセット端子にＬレベル電圧が印加されることになる。すると、フリップフロップＦＦ６１の出力端子からＬレベル電圧が出力され、否定論理積ＮＡＮＤ６１の４つの入力端子のうち１つに印加される。これによれば、否定論理積ＮＡＮＤ６１の４つの入力端子のうち他の３つにどのような電圧が印加されようと、否定論理積ＮＡＮＤ６１の出力端子から出力される電圧は、Ｈレベル電圧に固定される。このＨレベル電圧は、インバータＩＮＶ６１でＬレベル電圧に変換された後、接点Ｈ８および端子Ｐ６を介して、スイッチ素子Ｑ１のゲートに印加され、スイッチ素子Ｑ１がオフ状態になる。これによれば、スイッチ素子Ｑ１に過大な電流が流れるのが防止され、過電流保護が実現されることになる。
スイッチ素子Ｑ１がオフ状態になると、スイッチ素子Ｑ１を流れる電流が減少するので、その結果、図１１に示したソフトスタート兼充電電流切替部１９の比較器ＣＭＰ９２の非反転入力端子の電圧が低下する。比較器ＣＭＰ９２の非反転入力端子の電圧が反転入力端子の電圧未満になると、比較器ＣＭＰ９２の出力端子からＬレベル電圧が出力される。これによれば、図８に示した発振制御部１６の否定論理積ＮＡＮＤ６１の出力端子から出力される電圧が上述のようにＨレベル電圧に固定された状態が解除され、オントリガ発生部１６２から出力される周期的な信号に応じて、フリップフロップＦＦ６１の出力端子からＨレベル電圧が出力され、スイッチ素子Ｑ１がオン状態になる。
ここで、図１１に示したソフトスタート兼充電電流切替部１９の比較器ＣＭＰ９２の反転入力端子の電圧は、上述のように、ツェナーダイオードＺＤ９１のツェナー電圧を上限として、時間が経過するに従って上昇する。このため、比較器ＣＭＰ９２の出力端子からＬレベル電圧が出力される期間は、時間が経過するに従って長くなる。これによれば、ノーマルモードでの起動時には、時間が経過するに従ってスイッチ素子Ｑ１のオン幅が広くなり、ソフトスタート制御が行われることになる。
なお、キャパシタＣ９１の両端電圧の上昇する度合いは、キャパシタＣ９１の容量と、電流源Ｓ９１から出力される電流値と、によって定まる。このため、ソフトスタート制御が行われる時間のことであるソフトスタート時間は、キャパシタＣ９１の容量と、電流源Ｓ９１から出力される電流値と、によって定まる。
［スタンバイモードにおける制御回路２の動作］
制御回路２は、スタンバイモードでは、バースト制御を行って、スイッチ素子Ｑ１のスイッチングを所定の周期で行う発振期間と、スイッチ素子Ｑ１のスイッチングを休止するスイッチング休止期間と、を繰り返させる。スタンバイモードにおける制御回路２の動作について、以下に詳述する。
図１２は、スタンバイモードにおける制御回路２のタイミングチャートである。ＶＯＵＴは、出力端子ＯＵＴから出力される出力電圧を示し、ＶＣ５は、キャパシタＣ５の両端電圧を示し、ＩＣ５は、キャパシタＣ５から端子Ｐ４に向かって流れる電流を示す。ＩＣ４は、キャパシタＣ４に供給される電流を示し、ＶＣ４は、キャパシタＣ４の両端電圧を示し、ＶＤＳＱ１は、スイッチ素子Ｑ１のドレイン−ソース間電圧を示す。
時刻ｔ１以前では、スイッチ素子Ｑ１がスイッチングしておらず、スイッチング休止期間である。このため、出力電圧ＶＯＵＴは、時間が経過するに従って低下しており、時刻ｔ１では下限電圧まで低下している。
時刻ｔ１において、出力電圧下限検出部６０が、出力電圧ＶＯＵＴが下限電圧まで低下したことを検出し、フォトトランジスタＰＴ１をオン状態にする。すると、キャパシタＣ４が急速に放電され、キャパシタＣ４の両端電圧ＶＣ４は、ゼロとなる。
ここで、キャパシタＣ４には、端子Ｐ１と、第２の制御部１２の接点Ｂ８と、を介して、図５に示した第２の制御部１２のスイッチ素子Ｑ２２のゲートが接続される。このため、上述のようにキャパシタＣ４の両端電圧ＶＣ４がゼロになると、スイッチ素子Ｑ２２がオフ状態となる。
また、キャパシタＣ４には、端子Ｐ１と、第２の制御部１２の接点Ｂ６と、を介して、図５に示した第２の制御部１２の比較器ＣＭＰ２１の反転入力端子が接続される。このため、上述のようにキャパシタＣ４の両端電圧ＶＣ４がゼロになると、比較器ＣＭＰ２１の出力端子からＨレベル電圧が出力され、このＨレベル電圧がフリップフロップＦＦ２１のリセット端子に印加されることになる。
また、キャパシタＣ４には、端子Ｐ１と、図３に示した両端電圧検出部１８の接点Ｋ２と、を介して、図１０に示した両端電圧検出部１８のスイッチ素子Ｑ８１のゲートが接続される。このため、上述のようにキャパシタＣ４の両端電圧ＶＣ４がゼロになると、スイッチ素子Ｑ８１がオフ状態になるため、インバータＩＮＶ８１の出力端子からＬレベル電圧が出力される。このＬレベル電圧は、接点Ｋ３と、第２の制御部１２の接点Ｂ７と、を介して、図５に示した第２の制御部１２のフリップフロップＦＦ２１のセット端子に印加されることになる。
以上より、時刻ｔ１では、フリップフロップＦＦ２１は、リセット端子にＨレベル電圧が印加されるとともに、セット端子にＬレベル電圧が印加される。このため、フリップフロップＦＦ２１の出力端子からＨレベル電圧が出力され、スイッチ素子Ｑ２３がオン状態になる。これによれば、スイッチ素子Ｑ２１のゲート電圧が引き抜かれ、スイッチ素子Ｑ２１がオフ状態である。
このため、時刻ｔ１では、ノーマルモードにおける制御回路２の動作について上述したのと同様に、図５に示した第２の制御部１２のドライブ部１２３がスイッチ素子Ｑ２４をオン状態にし、接点Ｂ４と基準電位源ＧＮＤとが導通する。これによれば、第１の制御部１０にキャパシタＣ５の両端電圧ＶＣ５が供給され、制御電圧源ＶＤＤとして、制御電圧生成部２１が制御回路２の種々の回路に制御電圧を供給し、スイッチ素子Ｑ１の発振が開始され、発振期間となる。
スイッチ素子Ｑ１の発振が開始されると、出力電圧ＶＯＵＴは、時間が経過するに従って上昇し、時刻ｔ２では上限電圧まで上昇している。
また、時刻ｔ１において、上述のように接点Ｂ４と基準電位源ＧＮＤとが導通するが、時刻ｔ１以前にキャパシタＣ２１に蓄えられた電荷により、スイッチ素子Ｑ２５は、オン状態のままである。このスイッチ素子Ｑ２５のオン状態は、抵抗Ｒ２２およびキャパシタＣ２１で構成される時定数回路１２２により定まる時間だけ、時刻ｔ１以後も継続され、時刻ｔ２においてもスイッチ素子Ｑ２５はオン状態であるものとする。
時刻ｔ２において、出力電圧上限検出部５０が、出力電圧ＶＯＵＴが上限電圧まで上昇したことを検出し、フォトトランジスタＰＴ２を活性的にオン状態にする。すると、端子Ｐ２が、基準電位源に接続された端子ＧＮＤ１に導通し、端子Ｐ２の電圧が低下する。端子Ｐ２には、図３に示した発振制御部１６の接点Ｈ６を介して、図８に示した発振制御部１６の出力電圧上限制御部１６１およびオン幅制御部１６３が接続される。このため、出力電圧上限制御部１６１およびオン幅制御部１６３は、端子Ｐ２の電圧が低下したことにより、出力電圧ＶＯＵＴが上限電圧に達したことを検知する。出力電圧ＶＯＵＴが上限電圧に達したことを検知したオン幅制御部１６３は、フリップフロップＦＦ６１の第２のリセット端子にＬレベル電圧を適宜出力して、スイッチ素子Ｑ１のオン幅を適宜制御して、出力電圧ＶＯＵＴを上限電圧で安定させる。
また、時刻ｔ２において、後述のように、図６に示した定電流供給部１４の電流源Ｓ４１から出力される電流と、電流源Ｓ４２から出力される電流と、によるキャパシタＣ４の充電が開始させる。
（電流源Ｓ４２から出力される電流によるキャパシタＣ４の充電について）
まず、電流源Ｓ４２から出力される電流によるキャパシタＣ４の充電ついて、以下に説明する。
時刻ｔ２では、出力電圧ＶＯＵＴが上限電圧に達したことを上述のように検知した図８に示した出力電圧上限制御部１６１は、Ｌレベル電圧を出力する。このＬレベル電圧は、接点Ｈ５、図３に示した発振停止制御部１７の接点Ｊ５、図９に示した発振停止制御部１７の接点Ｊ２、および図３に示した定電流供給部１４の接点Ｆ１を介して、図６に示した定電流供給部１４のフリップフロップＦＦ４１のセット端子に印加される。
また、時刻ｔ２では、図７に示した低電圧誤動作防止回路部１５の比較器ＣＭＰ５１の出力端子からＨレベル電圧が出力される。このＨレベル電圧は、接点Ｇ３と、図３に示した定電流供給部１４の接点Ｆ２と、を介して、図６に示した定電流供給部１４のフリップフロップＦＦ４１のリセット端子に印加される。
以上より、時刻ｔ２では、フリップフロップＦＦ４１は、リセット端子にＨレベル電圧を印加されるとともに、セット端子にＬレベル電圧を印加される。このため、フリップフロップＦＦ４１の出力端子からＨレベル電圧が出力され、インバータＩＮＶ４１でＬレベル電圧に変換され、スイッチ素子Ｑ４２がオン状態となる。これによれば、電流源Ｓ４２から出力される電流が、スイッチ素子Ｑ４２と、接点Ｆ３と、端子Ｐ１と、を介して、キャパシタＣ４に供給され、電流源Ｓ４２から出力される電流によるキャパシタＣ４の充電が開始されることとなる。
（電流源Ｓ４１から出力される電流によるキャパシタＣ４の充電について）
次に、定電流供給部１４の電流源Ｓ４１から出力される電流によるキャパシタＣ４の充電ついて、以下に説明する。
時刻ｔ２では、上述のように、図５に示した第２の制御部１２の時定数回路１２２によりスイッチ素子Ｑ２５がオン状態である。このため、インバータＩＮＶ２１の入力端子と基準電位源ＧＮＤとが導通し、インバータＩＮＶ２１の出力端子からＨレベル電圧が出力される。このＨレベル電圧は、接点Ｂ５と、図３に示した定電流供給部１４の接点Ｆ６と、を介して、図６に示した定電流供給部１４のインバータＩＮＶ４２の入力端子に印加され、インバータＩＮＶ４２でＬレベル電圧に変換されてフリップフロップＦＦ４２のセット端子に印加される。
ここで、時刻ｔ２では、図７に示した低電圧誤動作防止回路部１５の比較器ＣＭＰ５１の出力端子からＨレベル電圧が出力される。このＨレベル電圧は、接点Ｇ３と、図３に示した定電流供給部１４の接点Ｆ７と、を介して、図６に示した定電流供給部１４の論理積ＡＮＤ４１の２つの入力端子のうち一方に印加される。
また、時刻ｔ２では、図１１に示したソフトスタート兼充電電流切替部１９のキャパシタＣ９１の両端電圧が、直流電源Ｖｒｅｆ９１の正極の電圧以下であるため、比較器ＣＭＰ９１の出力端子からＨレベル電圧が出力される。このＨレベル電圧は、接点Ｌ２と、図３に示した定電流供給部１４の接点Ｆ８と、を介して、図６に示した定電流供給部１４の論理積ＡＮＤ４１の２つの入力端子のうち他方に印加される。
以上より、時刻ｔ２では、論理積ＡＮＤ４１の２つの入力端子の双方にＨレベル電圧が印加されるので、フリップフロップＦＦ４２のリセット端子にＨレベル電圧が印加され、また、フリップフロップＦＦ４２のセット端子にＬレベル電圧が印加される。このため、フリップフロップＦＦ４２の出力端子からＨレベル電圧が出力され、このＨレベル電圧が論理和ＯＲ４１の２つの入力端子のうち他方に印加される。したがって、論理和ＯＲ４１の出力端子からＨレベル電圧が出力され、否定論理積ＮＡＮＤ４１の２つの入力端子のうち他方に印加される。
ここで、時刻ｔ２では、上述のようにフリップフロップＦＦ４１の出力端子からＨレベル電圧が出力されるため、否定論理積ＮＡＮＤ４１の２つの入力端子のうち一方にも、Ｈレベル電圧が印加される。
以上より、時刻ｔ２では、否定論理積ＮＡＮＤ４１の２つの入力端子の双方にＨレベル電圧が印加されるので、スイッチ素子Ｑ４１のゲートにＬレベル電圧が印加され、スイッチ素子Ｑ４２がオン状態となる。これによれば、電流源Ｓ４１から出力される電流が、スイッチ素子Ｑ４１と、接点Ｆ４と、端子Ｐ１と、を介して、キャパシタＣ４に供給され、電流源Ｓ４１から出力される電流によるキャパシタＣ４の充電が開始されることとなる。
以上によれば、時刻ｔ２では、キャパシタＣ４は、電流源Ｓ４１から出力される電流と、電流源Ｓ４２から出力される電流と、による充電が開始されることになる。このため、図１２に示すように、キャパシタＣ４の両端電圧ＶＣ４は、急激に上昇し、時刻ｔ３では閾値電圧Ｖｔｈ１まで上昇し、時刻ｔ４では閾値電圧Ｖｔｈ２まで上昇している。
時刻ｔ３において、キャパシタＣ４の両端電圧ＶＣ４が閾値電圧Ｖｔｈ１になると、キャパシタＣ４に、端子Ｐ１と、図３に示した両端電圧検出部１８の接点Ｋ２と、を介してゲートが接続される図１０に示した両端電圧検出部１８のスイッチ素子Ｑ８１がオン状態となり、インバータＩＮＶ８１の出力端子からＨレベル電圧が出力される。なお、キャパシタＣ４の両端電圧ＶＣ４が閾値電圧Ｖｔｈ１より以上である場合に、スイッチ素子Ｑ８１がオン状態になり、キャパシタＣ４の両端電圧ＶＣ４が閾値電圧Ｖｔｈ１未満である場合に、スイッチ素子Ｑ８１がオフ状態になるものとする。
インバータＩＮＶ８１の出力端子から出力されたＨレベル電圧は、接点Ｋ３と、図３に示した発振停止制御部１７の接点Ｊ４と、を介して、図９に示した発振停止制御部１７のフリップフロップＦＦ７１のリセット端子に印加される。
また、インバータＩＮＶ８１の出力端子から出力されたＨレベル電圧は、接点Ｋ３と、図３に示した発振停止制御部１７の接点Ｊ３と、を介して、図９に示した発振停止制御部１７の否定論理積ＮＡＮＤ７１の２つの入力端子のうち他方にも印加される。ここで、出力電圧ＶＯＵＴは、時刻ｔ２以降では上述のように上限電圧で安定しているため、時刻ｔ３でも、図８に示した発振制御部１６の出力電圧上限制御部１６１は、Ｌレベル電圧を出力している。このＬレベル電圧は、接点Ｈ５と、図３に示した発振停止制御部１７の接点Ｊ５と、を介して、図９に示した発振停止制御部１７のインバータＩＮＶ７１の入力端子に印加され、インバータＩＮＶ７１でＨレベル電圧に変換された後に、否定論理積ＮＡＮＤ７１の２つの入力端子のうち一方に印加される。このため、否定論理積ＮＡＮＤ７１の２つの入力端子の双方にＨレベル電圧が印加され、フリップフロップＦＦ７１のセット端子にＬレベル電圧が印加される。
以上より、時刻ｔ３では、フリップフロップＦＦ７１の反転出力端子からＬレベル電圧が出力され、このＬレベル電圧は、接点Ｊ１と、図３に示した発振制御部１６の接点Ｈ２と、を介して、図８に示した発振制御部１６の否定論理積ＮＡＮＤ６１の４つの入力端子のうち１つに印加される。これによれば、否定論理積ＮＡＮＤ６１の４つの入力端子のうち他の３つにどのような電圧が印加されようと、否定論理積ＮＡＮＤ６１の出力端子から出力される電圧は、Ｈレベル電圧に固定される。このＨレベル電圧は、インバータＩＮＶ６１でＬレベル電圧に変換された後、接点Ｈ８および端子Ｐ６を介して、スイッチ素子Ｑ１のゲートに印加され、スイッチ素子Ｑ１がオフ状態になる。これによれば、スイッチ素子Ｑ１の発振が休止され、スイッチング休止期間となる。
スイッチ素子Ｑ１の発振が休止されると、出力電圧ＶＯＵＴは、時間が経過するに従って低下し、時刻ｔ５では、上述の時刻ｔ１と同様に下限電圧まで低下している。
時刻ｔ４において、キャパシタＣ４の両端電圧ＶＣ４が閾値電圧Ｖｔｈ２になると、キャパシタＣ４に、端子Ｐ１と、第２の制御部１２の接点Ｂ６と、を介して接続される図５に示した第２の制御部１２の比較器ＣＭＰ２１がＬレベル電圧を出力する。なお、直流電源Ｖｒｅｆ２１の正極の電圧は、閾値電圧Ｖｔｈ２であるものとする。
比較器ＣＭＰ２１の出力端子から出力されたＬレベル電圧は、フリップフロップＦＦ２１のリセット端子に印加されるため、フリップフロップＦＦ２１の出力端子からＬレベル電圧が出力され、スイッチ素子Ｑ２３がオフ状態となる。これによれば、スイッチ素子Ｑ２１のゲートには、抵抗Ｒ２１と、接点Ｂ１と、端子Ｐ４と、を介して、キャパシタＣ５の両端電圧が印加されることとなる。このため、スイッチ素子Ｑ２１がオン状態となる。
ここで、時刻ｔ４では、キャパシタＣ４の両端電圧ＶＣ４により、スイッチ素子Ｑ２２もオン状態である。このため、スイッチ素子Ｑ２１、Ｑ２２の双方がオン状態であるため、ドライブ部１２３がスイッチ素子Ｑ２４をオフ状態にする。これによれば、図４に示した制御電力供給スイッチ部１１のスイッチ素子Ｑ１１のゲートには、接点Ａ３、第２の制御部１２の接点Ｂ４、図５に示した第２の制御部１２のドライブ部１２３、接点Ｂ１、および端子Ｐ４を介して、キャパシタＣ５の両端電圧が印加される。
以上によれば、時刻ｔ４では、スイッチ素子Ｑ１１のゲートがドライブされなくなり、スイッチ素子Ｑ１１がオフ状態となる。このため、第１の制御部１０へのキャパシタＣ５の両端電圧ＶＣ５の供給が停止され、制御回路２の種々の回路への制御電圧源ＶＤＤからの制御電圧の供給が停止されることとなる。これによれば、第１の制御部１０の動作が停止するとともに、第２の制御部１２のうち比較器ＣＭＰ２１とフリップフロップＦＦ２１とインバータＩＮＶ２１との動作も停止することとなる。すなわち、スイッチ素子Ｑ１１がオフ状態になると、第１の制御部１０だけでなく、第２の制御部１２の一部も動作を停止する。
これによれば、電流源Ｓ４１から供給される電流と、電流源Ｓ４２から供給される電流と、によるキャパシタＣ４の充電が停止される。このため、キャパシタＣ４が抵抗Ｒ１により放電されることにより、キャパシタＣ４の両端電圧ＶＣ４は、時間が経過するに従って低下する。
また、時刻ｔ４において、図５に示した第２の制御部１２のスイッチ素子Ｑ２４がオフ状態であるため、キャパシタＣ５の両端電圧によりキャパシタＣ２１が充電されることとなる。
時刻ｔ５において、出力電圧下限検出部６０が、出力電圧ＶＯＵＴが下限電圧まで低下したことを検出する。すると、時刻ｔ１と同様に制御回路２は動作する。そして以降では、制御回路２は、時刻ｔ１〜ｔ５の動作を繰り返すこととなる。
［スタンバイモードからノーマルモードに遷移する際の制御回路２の動作］
上述のようにモード切替信号生成部７０がフォトトランジスタＰＴ１をオン状態にすると、スイッチング電源１の状態は、スタンバイモードからノーマルモードに遷移する。スタンバイモードからノーマルモードに遷移する際の制御回路２の動作について、以下に詳述する。
図１３は、スタンバイモードからノーマルモードに遷移する際の制御回路２のタイミングチャートである。ＶＯＵＴは、出力端子ＯＵＴから出力される出力電圧を示し、ＶＣ５は、キャパシタＣ５の両端電圧を示し、ＩＣ５は、キャパシタＣ５から端子Ｐ４に向かって流れる電流を示す。ＩＣ４は、キャパシタＣ４に供給される電流を示し、ＶＣ４は、キャパシタＣ４の両端電圧を示し、ＶＤＳＱ１は、スイッチ素子Ｑ１のドレイン−ソース間電圧を示す。
時刻ｔ１１において、スタンバイモードからノーマルモードに遷移したものとする。すると、上述のように、第１の制御部１０にキャパシタＣ５の両端電圧ＶＣ５が供給され、制御電圧源ＶＤＤとして、制御電圧生成部２１が制御回路２の種々の回路に制御電圧を供給し、スイッチ素子Ｑ１の発振が開始される。
また、時刻ｔ１１において、後述のように、図６に示した定電流供給部１４の電流源Ｓ４１から出力される電流と、電流源Ｓ４２から出力される電流と、によるキャパシタＣ４の充電が開始させる。
（電流源Ｓ４２から出力される電流によるキャパシタＣ４の充電について）
まず、電流源Ｓ４２から出力される電流によるキャパシタＣ４の充電ついて、以下に説明する。
時刻ｔ１１では、上述のように、制御回路２の種々の回路に制御電圧が供給されるようになる。これによれば、図４に示した制御電力供給スイッチ部１１のスイッチ素子Ｑ１１がオン状態であるため、図７に示した低電圧誤動作防止回路部１５の比較器ＣＭＰ５１の出力端子から出力される電圧が、Ｌレベル電圧からＨレベル電圧に変化する。
比較器ＣＭＰ５１の出力端子から出力されたＨレベル電圧は、接点Ｇ３と、定電流供給部１４の接点Ｆ２と、を介して、図６に示した定電流供給部１４のフリップフロップＦＦ４１のリセット端子に印加される。
また、時刻ｔ１１では、上述のように制御回路２の種々の回路に制御電圧が供給されるようになるため、発振開始し、出力電圧が上限出力電圧設定値に達すると、出力電圧上限制御部１６１がＬレベル電圧を出力する。このＬレベル電圧は、接点Ｈ５、発振停止制御部１７の接点Ｊ５、図９に示した発振停止制御部１７の接点Ｊ２、および定電流供給部１４の接点Ｆ１を介して、図６に示した定電流供給部１４のフリップフロップＦＦ４１のセット端子に印加される。
以上より、時刻ｔ１１では、フリップフロップＦＦ４１は、リセット端子にＨレベル電圧を印加されるとともに、セット端子にＬレベル電圧を印加される。このため、フリップフロップＦＦ４１の出力端子からＨレベル電圧が出力され、インバータＩＮＶ４１でＬレベル電圧に変換され、スイッチ素子Ｑ４２がオン状態となる。これによれば、電流源Ｓ４２から出力される電流が、スイッチ素子Ｑ４２と、接点Ｆ３と、端子Ｐ１と、を介して、キャパシタＣ４に供給され、電流源Ｓ４２から出力される電流によるキャパシタＣ４の充電が開始されることとなる。
（電流源Ｓ４１から出力される電流によるキャパシタＣ４の充電について）
次に、電流源Ｓ４１から出力される電流によるキャパシタＣ４の充電ついて、以下に説明する。
時刻ｔ１１では、図５に示した第２の制御部１２の時定数回路１２２によりスイッチ素子Ｑ２５がオン状態である。このため、インバータＩＮＶ２１の入力端子と基準電位源ＧＮＤとが導通し、インバータＩＮＶ２１の出力端子からＨレベル電圧が出力される。このＨレベル電圧は、接点Ｂ５と、定電流供給部１４の接点Ｆ６と、を介して、図６に示した定電流供給部１４のインバータＩＮＶ４２の入力端子に印加され、インバータＩＮＶ４２でＬレベル電圧に変換されてフリップフロップＦＦ４２のセット端子に印加される。
ここで、時刻ｔ１１では、上述のように、図７に示した低電圧誤動作防止回路部１５の比較器ＣＭＰ５１の出力端子から出力される電圧が、Ｌレベル電圧からＨレベル電圧に変化する。このＨレベル電圧は、接点Ｇ３と、定電流供給部１４の接点Ｆ７と、を介して、図６に示した定電流供給部１４の論理積ＡＮＤ４１の２つの入力端子のうち一方に印加される。
また、時刻ｔ１１では、上述のように、図１１に示したソフトスタート兼充電電流切替部１９の否定論理積ＮＡＮＤ９１およびインバータＩＮＶ９１〜ＩＮＶ９３が、比較器ＣＭＰ５１の出力端子から出力される電圧がＬレベル電圧からＨレベル電圧に変化したことを検出し、スイッチ素子Ｑ９１がオフ状態になる。これによれば、電流源Ｓ９１から出力される電流によりキャパシタＣ９１の充電が開始され、キャパシタＣ９１の両端電圧は、時間が経過するに従って上昇することとなる。
しかしながら、時刻ｔ１１では、キャパシタＣ９１の両端電圧が、直流電源Ｖｒｅｆ９１の正極の電圧以下であるため、比較器ＣＭＰ９１の出力端子からＨレベル電圧が出力される。このＨレベル電圧は、接点Ｌ２と、定電流供給部１４の接点Ｆ８と、を介して、図６に示した定電流供給部１４の論理積ＡＮＤ４１の２つの入力端子のうち他方に印加される。
以上より、時刻ｔ１１では、論理積ＡＮＤ４１の２つの入力端子の双方にＨレベル電圧が印加されるので、フリップフロップＦＦ４２のリセット端子にＨレベル電圧が印加され、また、フリップフロップＦＦ４２のセット端子にＬレベル電圧が印加される。このため、フリップフロップＦＦ４２の出力端子からＨレベル電圧が出力され、このＨレベル電圧が論理和ＯＲ４１の２つの入力端子のうち他方に印加される。したがって、論理和ＯＲ４１の出力端子からＨレベル電圧が出力され、否定論理積ＮＡＮＤ４１の２つの入力端子のうち他方に印加される。
ここで、時刻ｔ１１では、上述のようにフリップフロップＦＦ４１の出力端子からＨレベル電圧が出力されるため、否定論理積ＮＡＮＤ４１の２つの入力端子のうち一方にも、Ｈレベル電圧が印加される。
以上より、時刻ｔ１１では、否定論理積ＮＡＮＤ４１の２つの入力端子の双方にＨレベル電圧が印加されるので、スイッチ素子Ｑ４１のゲートにＬレベル電圧が印加され、スイッチ素子Ｑ４２がオン状態となる。これによれば、電流源Ｓ４１から出力される電流が、スイッチ素子Ｑ４１と、接点Ｆ４と、端子Ｐ１と、を介して、キャパシタＣ４に供給され、電流源Ｓ４１から出力される電流によるキャパシタＣ４の充電が開始されることとなる。
以上によれば、時刻ｔ１１では、キャパシタＣ４は、電流源Ｓ４１から出力される電流と、電流源Ｓ４２から出力される電流と、による充電が開始されることになる。しかしながら、時刻ｔ１１では、上述のようにフォトトランジスタＰＴ１がオン状態であるため、図１２に示すように、キャパシタＣ４の両端電圧ＶＣ４はゼロとなる。
時刻ｔ１２において、キャパシタＣ４に供給する電流を、図６に示した定電流供給部１４の電流源Ｓ４１から出力される電流と、電流源Ｓ４２から出力される電流と、を加算した第１の電流にした時刻ｔ１１から、予め定められた時間としての上述のソフトスタート時間が経過して、図１１に示したソフトスタート兼充電電流切替部１９のキャパシタＣ９１の両端電圧が直流電源Ｖｒｅｆ９１の正極の電圧より高くなったものとする。すると、比較器ＣＭＰ９１の出力端子からＬレベル電圧が出力される。このＬレベル電圧は、接点Ｌ２と、定電流供給部１４の接点Ｆ８と、を介して、図６に示した定電流供給部１４の論理積ＡＮＤ４１の２つの入力端子のうち他方に印加される。これによれば、フリップフロップＦＦ４２のリセット端子にＬレベル電圧が印加され、フリップフロップＦＦ４２の出力端子からＬレベル電圧が出力され、論理和ＯＲ４１の２つの入力端子のうち他方に印加される。
ここで、時刻ｔ１２では、キャパシタＣ４の両端電圧ＶＣ４はゼロのままである。このため、端子Ｐ１および両端電圧検出部１８の接点Ｋ２を介してキャパシタＣ４にゲートが接続される図１０に示した両端電圧検出部１８のスイッチ素子Ｑ８１がオフ状態となり、インバータＩＮＶ８１がＬレベル電圧を出力する。このＬレベル電圧は、接点Ｋ１と、定電流供給部１４の接点Ｆ５と、を介して、図６に示した定電流供給部１４の論理和ＯＲ４１の２つの入力端子のうち一方に印加される。
以上より、時刻ｔ１２では、論理和ＯＲ４１の２つの入力端子の双方にＬレベル電圧が印加されるので、否定論理積ＮＡＮＤ４１の出力端子からＨレベル電圧が出力されることとなる。これによれば、スイッチ素子Ｑ４１がオフ状態となり、電流源Ｓ４１からキャパシタＣ４への電流の供給が停止され、電流源Ｓ４２から出力される電流のみがキャパシタＣ４に供給されることとなる。ただし、時刻ｔ１２でも、フォトトランジスタＰＴ１がオン状態であるため、図１２に示すように、キャパシタＣ４の両端電圧ＶＣ４はゼロのままとなる。
以上のスイッチング電源１によれば、以下の効果を奏することができる。
スイッチング電源１は、例えば図１２に示す時刻ｔ３〜ｔ５までの期間のうち時刻ｔ４〜ｔ５までの期間のように、スタンバイモードにおけるスイッチング休止期間のうち一部の期間において、図４に示した制御電力供給スイッチ部１１のスイッチ素子Ｑ１１をオフ状態にして、キャパシタＣ５から第１の制御部１０への電力供給を停止する。このため、スタンバイモードにおけるスイッチング電源１の消費電力を低減できる。
また、図１２に示す時刻ｔ２において説明したように、出力電圧ＶＯＵＴが上限電圧まで上昇すると、キャパシタＣ４に供給する電流を、図６に示した定電流供給部１４の電流源Ｓ４１から出力される電流と、電流源Ｓ４２から出力される電流と、を加算した第１の電流にする。さらに、スイッチング電源１は、図１２に示す時刻ｔ３において説明したように、キャパシタＣ４の両端電圧ＶＣ４が閾値電圧Ｖｔｈ１まで上昇すると、スイッチング休止期間となる。このため、大きな電流でキャパシタＣ４を急速に充電でき、スタンバイモードにおいてキャパシタＣ４の両端電圧ＶＣ４を短時間で閾値電圧Ｖｔｈ１まで上昇させることができる。したがって、スタンバイモードにおいてスイッチ素子Ｑ１が発振している期間を短縮することができ、スタンバイモードにおける消費電力を十分に削減できる。
また、スイッチング電源１は、図１３に示す時刻ｔ１１、ｔ１２において説明したように、キャパシタＣ４に供給する電流を、図６に示した定電流供給部１４の電流源Ｓ４１から出力される電流と、電流源Ｓ４２から出力される電流と、を加算した第１の電流にしてから、予め定められた時間としてのソフトスタート時間が経過すると、キャパシタＣ４に供給する電流を、電流源Ｓ４２から出力される電流である第２の電流にする。このため、キャパシタＣ４に第１の電流を供給している途中でスタンバイモードからノーマルモードに遷移した場合でも、キャパシタＣ４に供給する電流を第１の電流にしてからソフトスタート時間が経過したら、キャパシタＣ４に供給する電流を第２の電流にして、キャパシタＣ４に供給する電流を小さくすることができる。したがって、キャパシタＣ４に第１の電流を供給している途中でスタンバイモードからノーマルモードに遷移した場合に、キャパシタＣ４に第１の電流が供給され続けてしまうのを防止できるので、ノーマルモードにおける消費電力も削減できる。
＜第２実施形態＞
［制御回路２Ａの構成］
図１４は、本発明の第２実施形態に係る制御回路２Ａの回路図である。制御回路２Ａは、図３に示した本発明の第１実施形態に係る制御回路２と置き換えることができる。この制御回路２Ａは、制御回路２とは、図３に示した第１の制御部１０の代わりに第１の制御部１０Ａを備える点が異なる。なお、制御回路２Ａにおいて、制御回路２と同一構成要件については、同一符号を付し、その説明を省略する。
第１の制御部１０Ａは、第１の制御部１０とは、定電流供給部１４の代わりに定電流供給部１４Ａを備える点と、ソフトスタート兼充電電流切替部１９の代わりにソフトスタート兼充電電流切替部１９Ａを備える点と、過負荷検出部２２、軽負荷検出部２３、およびオートバーストモード切替部２４を備える点と、が異なる。
［定電流供給部１４Ａの構成］
図１５は、定電流供給部１４Ａの回路図である。定電流供給部１４Ａは、図６に示した定電流供給部１４とは、接点Ｆ９を設けられている点が異なる。接点Ｆ９には、フリップフロップＦＦ４２の出力端子が接続されるとともに、図１４に示したソフトスタート兼充電電流切替部１９Ａの接点Ｍ５が接続される。
［ソフトスタート兼充電電流切替部１９Ａの構成］
図１６は、ソフトスタート兼充電電流切替部１９Ａの回路図である。ソフトスタート兼充電電流切替部１９Ａは、カウンタ１９１と、ポジエッジトリガ１９２、１９３と、比較器ＣＭＰ９３と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ９２〜Ｑ９４と、抵抗Ｒ９３〜Ｒ９７と、インバータＩＮＶ９４〜ＩＮＶ９６と、論理積ＡＮＤ９１〜ＡＮＤ９３と、論理和ＯＲ９１、ＯＲ９２と、否定論理和ＮＯＲ９１と、を備える。
論理和ＯＲ９２の２つの入力端子のうち、一方には、ポジエッジトリガ１９２を介して接点Ｍ８が接続され、他方には、ポジエッジトリガ１９３を介して接点Ｍ９が接続される。論理和ＯＲ９２の出力端子には、論理積ＡＮＤ９３の３つの入力端子のうち第３の入力端子が接続される。論理積ＡＮＤ９３の３つの入力端子のうち第１の入力端子には、インバータＩＮＶ９４の出力端子が接続され、インバータＩＮＶ９４の入力端子には、カウンタ１９１の接点Ｎ８が接続される。論理積ＡＮＤ９３の３つの入力端子のうち第２の入力端子には、インバータＩＮＶ９５の出力端子が接続され、インバータＩＮＶ９５の入力端子には、接点Ｍ５が接続される。
論理積ＡＮＤ９３の出力端子には、論理和ＯＲ９１の３つの入力端子のうち第３の入力端子が接続される。論理和ＯＲ９１の出力端子には、カウンタ１９１の接点Ｎ９が接続される。論理和ＯＲ９１の３つの入力端子のうち第２の入力端子には、インバータＩＮＶ９６の出力端子が接続され、インバータＩＮＶ９６の入力端子には、接点Ｍ７が接続される。論理和ＯＲ９１の３つの入力端子のうち第１の入力端子には、否定論理和ＮＯＲ９１の出力端子が接続される。否定論理和ＮＯＲ９１の４つの入力端子には、それぞれ、接点Ｍ５と、カウンタ１９１の接点Ｎ８と、接点Ｍ９と、接点Ｍ８と、が接続される。
論理積ＡＮＤ９１の２つの入力端子のうち、一方には、カウンタ１９１の接点Ｎ２が接続され、他方には、接点Ｍ８が接続される。論理積ＡＮＤ９１の出力端子には、接点Ｍ６が接続される。論理積ＡＮＤ９２の２つの入力端子のうち、一方には、カウンタ１９１の接点Ｎ１が接続され、他方には、接点Ｍ９が接続される。論理積ＡＮＤ９２の出力端子には、接点Ｍ１が接続される。
カウンタ１９１の接点Ｎ６、Ｎ７には、それぞれ、接点Ｍ３、Ｍ４が接続される。また、カウンタ１９１の接点Ｎ５〜Ｎ３には、それぞれ、スイッチ素子Ｑ９２〜Ｑ９４のゲートが接続される。スイッチ素子Ｑ９２〜Ｑ９４のそれぞれのソースには、基準電位源ＧＮＤが接続される。スイッチ素子Ｑ９２のドレインには、抵抗Ｒ９３を介して、比較器ＣＭＰ９３の反転入力端子が接続される。スイッチ素子Ｑ９３のドレインには、抵抗Ｒ９４を介して、比較器ＣＭＰ９３の反転入力端子が接続される。スイッチ素子Ｑ９４のドレインには、抵抗Ｒ９５を介して、比較器ＣＭＰ９３の反転入力端子が接続される。
比較器ＣＭＰ９３の反転入力端子には、抵抗Ｒ９６を介して制御電圧源ＶＤＤが接続されるとともに、抵抗Ｒ９７を介して基準電位源ＧＮＤが接続される。比較器ＣＭＰ９３の非反転入力端子には、接点Ｍ０が接続され、比較器ＣＭＰ９３の出力端子には、接点Ｍ２が接続される。
［制御回路２Ａの動作］
以上の構成を備える制御回路２Ａは、制御回路２とは、キャパシタＣ４に供給する電流を第１の電流にしてから第２の電流にするまでの予め定められた時間の制御が異なる。具体的には、制御回路２Ａは、ソフトスタート時間と予め定められた延長時間とを加算した時間を、上述の予め定められた時間とする。ソフトスタート時間および延長時間は、図１６に示したソフトスタート兼充電電流切替部１９Ａのカウンタ１９１により設定される。また、ノーマルモードにおける通常電源起動時において、キャパシタＣ４に供給する電流を最初から第２の電流とし、ソフトスタート時間の計時終了後にカウンタ１９１をリセットする。
カウンタ１９１は、接点Ｎ９にＨレベル電圧が印加されるとリセットされ、接点Ｎ９に印加される電圧がＨレベル電圧からＬレベル電圧に変化すると、予め定められた周期に従ってカウントを開始する。そして、カウント値に応じたレベルの電圧を、接点Ｎ１〜Ｎ５、Ｎ７、Ｎ８からそれぞれ出力する。
（スタンバイモードにおける発振再開時のソフトスタート動作）
スタンバイモードにおける発振再開時のソフトスタート動作について、以下に説明する。
スタンバイモードにおける発振再開時には、本発明の第１実施形態と同様、第１の制御部１０ＡにキャパシタＣ５の両端電圧ＶＣ５が供給され、制御電圧源ＶＤＤとして、制御電圧生成部２１が制御回路２Ａの種々の回路に制御電圧を供給し、スイッチ素子Ｑ１の発振が開始される。また、本発明の第１実施形態と同様、図１５に示した定電流供給部１４ＡのフリップフロップＦＦ４２の出力端子からＨレベル電圧が出力されるため、図１６に示したソフトスタート兼充電電流切替部１９ＡのインバータＩＮＶ９５の入力端子と、否定論理和ＮＯＲ９１の４つの入力端子のうちの１つと、にＨレベル電圧が印加される。
また、発振再開時には、図７に示した低電圧誤動作防止回路部１５の比較器ＣＭＰ５１の出力端子からＨレベル電圧が出力されるので、カウンタ１９１の接点Ｎ６にはＨレベル電圧が印加される。
カウンタ１９１は、接点Ｎ６にＨレベル電圧が印加されると、接点Ｎ８からＨレベル電圧を出力し、カウンタ１９１のカウント値が第５の値になるまで、接点Ｎ８からＨレベル電圧を出力し続ける。カウンタ１９１の接点Ｎ８からＨレベル電圧が出力されると、否定論理和ＮＯＲ９１の出力端子からＬレベル電圧が出力されるとともに、インバータＩＮＶ９４の出力端子からＬレベル電圧が出力される。インバータＩＮＶ９４の出力端子からＬレベル電圧が出力されると、論理積ＡＮＤ９３の出力端子からＬレベル電圧が出力される。
また、ラッチ保護動作でない時には、図１４に示したラッチ保護回路部２０がＨレベル電圧を出力するので、接点Ｍ７を介してインバータＩＮＶ９６の入力端子にＨレベル電圧が印加され、インバータＩＮＶ９６の出力端子からＬレベル電圧が出力される。このため、論理和ＯＲ９１の３つの入力端子の全てにＬレベル電圧が印加されることとなり、カウンタ１９１の接点Ｎ９にＬレベル電圧が印加される。ここで、カウンタ１９１は、接点Ｎ９にＨレベル電圧が印加されるとリセット状態になり、接点Ｎ９にＬレベル電圧が印加されるとカウントを開始する。このため、接点Ｎ９にＬレベル電圧が印加されることによって、カウンタ１９１によるカウントが開始される。
カウンタ１９１は、カウントを開始してから、カウント値が第３の値になるまでは、接点Ｎ３、Ｎ４、Ｎ５からＨレベル電圧を出力する。これによれば、スイッチ素子Ｑ９２、Ｑ９３、Ｑ９４は全てオン状態となり、比較器ＣＭＰ９３の反転入力端子には、スイッチ素子Ｑ９２、Ｑ９３、Ｑ９４のそれぞれのオン状態・オフ状態の組み合わせの中で最も低い電圧が印加される。
ここで、比較器ＣＭＰ９３の非反転入力端子には、接点Ｍ０を介して、図１１に示したソフトスタート兼充電電流切替部１９の比較器ＣＭＰ９２の非反転入力端子と同様に、端子Ｐ７が接続される。また、比較器ＣＭＰ９３の出力端子には、接点Ｍ２を介して、比較器ＣＭＰ９２の出力端子と同様に発振制御部１６の接点Ｈ７が接続される。このため、図１１に示したソフトスタート兼充電電流切替部１９の比較器ＣＭＰ９２を用いる場合と同様に、比較器ＣＭＰ９３を用いて、スイッチ素子Ｑ１に流れる電流を制限することができる。そして、カウンタ１９１のカウント値が第３の値になるまでは、スイッチ素子Ｑ１の電流に流れる電流を最も低い電流値に制限できる。
また、カウンタ１９１は、カウント値が第３の値になってから第４の値になるまでは、接点Ｎ３からＬレベル電圧を出力し、接点Ｎ４、Ｎ５からＨレベル電圧を出力する。これによれば、スイッチ素子Ｑ９４がオフ状態となるので、カウンタ１９１のカウント値が第３の値になるまでと比べて、比較器ＣＭＰ９３の反転入力端子に印加される電圧が高くなり、スイッチ素子Ｑ１に流れる電流の制限値も高くなる。
また、カウンタ１９１は、カウント値が第４の値になってから第５の値になるまでは、接点Ｎ３、Ｎ４からＬレベル電圧を出力し、接点Ｎ５からＨレベル電圧を出力する。これによれば、スイッチ素子Ｑ９３、Ｑ９４がオフ状態となるので、カウント値が第３の値になってから第４の値になるまでと比べて、比較器ＣＭＰ９３の反転入力端子に印加される電圧が高くなり、スイッチ素子Ｑ１に流れる電流の制限値も高くなる。
また、カウンタ１９１は、カウント値が第５の値になると、接点Ｎ６にＬレベル電圧が印加されるか、または、制御電圧源ＶＤＤが供給停止されるまで、接点Ｎ３、Ｎ４、Ｎ５からＬレベル電圧を出力する。これによれば、スイッチ素子Ｑ９２、Ｑ９３、Ｑ９４が全てオフ状態となる。このため、比較器ＣＭＰ９３の反転入力端子には、スイッチ素子Ｑ９２、Ｑ９３、Ｑ９４のそれぞれのオン状態・オフ状態の組み合わせの中で最も高い電圧が印加される。したがって、スイッチ素子Ｑ１に流れる電流の制限値は、カウンタ１９１のカウント値が第５の値になるまでと比べて、高くなる。
以上のように、カウンタ１９１のカウント値に応じてスイッチ素子Ｑ１に流れる電流の制限値を徐々に上げていくことによって、ソフトスタートを実現している。
また、カウンタ１９１は、カウント値が第５の値になると、接点Ｎ８からＬレベル電圧を出力する。これによれば、接点Ｎ３、Ｎ４、Ｎ５、Ｎ８から出力される電圧は、接点Ｎ６にＬレベル電圧が印加されるか、または、制御電圧源ＶＤＤが供給停止されるまで、Ｌレベル電圧で維持される。
しかしながら、上述のように、図１５に示した定電流供給部１４ＡのフリップフロップＦＦ４２の出力端子からはＨレベル電圧が出力されているため、図１６に示したソフトスタート兼充電電流切替部１９ＡのインバータＩＮＶ９５の入力端子と、否定論理和ＮＯＲ９１の４つの入力端子のうちの１つと、にＨレベル電圧が印加されている。このため、カウンタ１９１の接点Ｎ８から出力される電圧がＬレベル電圧になっても、図１５に示した定電流供給部１４ＡのフリップフロップＦＦ４２の出力端子から出力される電圧がＬレベル電圧になるまでは、接点Ｎ９に印加される電圧はＬレベル電圧で維持され、カウンタ１９１はカウントを継続する。
ここで、本発明の第１実施形態と同様、図１５に示した定電流供給部１４ＡのフリップフロップＦＦ４２の出力端子から出力される電圧がＨレベル電圧であれば、キャパシタＣ４に供給する電流は、第１の電流となっている。
カウンタ１９１がカウントを継続し、カウント値が第６の値になると、カウンタ１９１は、接点Ｎ７からＬレベル電圧を出力する。接点Ｎ７から出力される電圧は、カウント値が第６の値である場合のみＬレベル電圧であり、他の場合には常にＨレベル電圧である。そして、接点Ｎ７からＬレベル電圧が出力されると、接点Ｍ４および接点Ｆ８を介して、図１５に示した定電流供給部１４Ａの論理積ＡＮＤ４１の２つの入力端子のうち他方にＬレベル電圧が入力される。これによれば、論理積ＡＮＤ４１の出力端子からＬレベル電圧が出力され、フリップフロップＦＦ４２のリセット端子にＬレベル電圧が印加され、フリップフロップＦＦ４２の出力端子からＬレベル電圧が出力される。
このため、キャパシタＣ４に供給する電流は、第２の電流に切り替えられるとともに、接点Ｍ５もＬレベル電圧となり、否定論理和ＮＯＲ９１の４つの入力端子の全てにＬレベル電圧が印加されることになる。これによれば、否定論理和ＮＯＲ９１の出力端子からＨレベル電圧が出力され、カウンタ１９１の接点Ｎ９に印加される電圧がＨレベル電圧となり、カウンタ１９１がリセットされる。
以上のように、カウンタ１９１のカウント値に応じてカウンタ１９１の接点Ｎ７から出力する電圧を制御することによって、キャパシタＣ４に供給する電流を第１の電流にしてから第２の電流に切り替えるまでの時間を、ソフトスタート時間と予め定められた延長時間とを加算した時間とし、キャパシタＣ４に供給する電流の切り替えを実現している。
（ノーマルモードにおける通常電源起動時のソフトスタート動作）
ノーマルモードにおける通常電源起動時のソフトスタート動作について、以下に説明する。
ノーマルモードにおける通常電源起動時には、図５に示した第２の制御部１２のキャパシタＣ２１の両端電圧がゼロであり、インバータＩＮＶ２１の出力端子からＬレベル電圧が出力される。このＬレベル電圧は、接点Ｂ５および接点Ｆ６を介して、図１５に示した定電流供給部１４ＡのインバータＩＮＶ４２の入力端子に印加され、フリップフロップＦＦ４２のセット端子にＨレベル電圧が印加される。このフリップフロップＦＦ４２のセット端子に印加される電圧は、キャパシタＣ２１が充電されてキャパシタＣ２１の両端電圧がＨレベル電圧にならない限り、Ｌレベル電圧にならない。このため、ノーマルモードにおける通常電源起動時には、フリップフロップＦＦ４２の出力端子から出力される電圧は、Ｌレベル電圧である。
このため、キャパシタＣ４に供給する電流は、最初から第２の電流となっており、図１６に示したソフトスタート兼充電電流切替部１９Ａの接点Ｍ５は、Ｌレベル電圧になっている。したがって、カウンタ１９１のカウント値が第５の値になって、接点Ｎ８から出力される電圧がＬレベル電圧になった時点で、カウンタ１９１の接点Ｎ９に印加される電圧がＨレベル電圧となり、カウンタ１９１がリセットされる。
なお、上述のスタンバイモードにおける発振再開時においては、キャパシタＣ４に供給する電流の切り替えやソフトスタート動作以外でカウンタ１９１を利用できるようになるのは、カウンタ１９１のカウント値が第６の値になった後である。これに対して、ノーマルモードにおける通常電源起動時においては、キャパシタＣ４に供給する電流の切り替えやソフトスタート動作以外でカウンタ１９１を利用できるようになるのは、カウンタ１９１のカウント値が第５の値になった後である。そして、カウンタ１９１のカウント値は、第５の値になった後に、第６の値になる。このため、ノーマルモードにおける通常電源起動時には、スタンバイモードにおける発振再開時と比べて早く、キャパシタＣ４に供給する電流の切り替えやソフトスタート動作以外でカウンタ１９１を利用できる。
（軽負荷検出）
上述のキャパシタＣ４に供給する電流の切り替えやソフトスタート動作以外でカウンタ１９１を利用する例として、まず、軽負荷検出について説明する。
軽負荷検出部２３は、端子Ｐ７に接続されており、端子Ｐ７は抵抗Ｒ２に接続されている。この軽負荷検出部２３は、抵抗Ｒ２の電圧を検出することで、スイッチ素子Ｑ１に流れる電流を検出し、検出した電流値により軽負荷を検出する。そして、軽負荷検出部２３は、軽負荷を検出するとＨレベル電圧を出力する。このＨレベル電圧は、接点Ｍ９を介して、図１６に示したソフトスタート兼充電電流切替部１９Ａのポジエッジトリガ１９３と、否定論理和ＮＯＲ９１の４つの入力端子のうちの１つと、論理積ＡＮＤ９２の２つの入力端子のうち第２の入力端子と、に印加される。
上述の接点Ｍ５と、カウンタ１９１の接点Ｎ８と、がＬレベル電圧の場合には、インバータＩＮＶ９４、ＩＮＶ９５の出力端子からＨレベル電圧が出力される。また、軽負荷検出部２３が出力する電圧がＬレベル電圧からＨレベル電圧に切り替わるタイミングで、ポジエッジトリガ１９３がＨレベル電圧のパルスを出力する。このため、接点Ｍ５と、カウンタ１９１の接点Ｎ８と、がＬレベル電圧である場合に、軽負荷検出部２３が軽負荷を検出したタイミングで、論理積ＡＮＤ９３の３つの入力端子の全てにＨレベル電圧が印加され、論理積ＡＮＤ９３の出力端子からＨレベル電圧のパルスが出力される。
このため、論理和ＯＲ９１の３つの入力端子のうち第３の入力端子にＨレベル電圧が印加されるので、カウンタ１９１の接点Ｎ９にＨレベル電圧のパルスが印加され、カウンタ１９１がリセットされる。
ここで、否定論理和ＮＯＲ９１の４つの入力端子のうちの１つにも、軽負荷検出部２３からＨレベル電圧が印加されているため、否定論理和ＮＯＲ９１の出力端子からＬレベル電圧が出力される。また、図１４に示したラッチ保護回路部２０は、ラッチ保護動作でない時にはＨレベル電圧を出力し、このＨレベル電圧が接点Ｍ７を介して図１６に示したソフトスタート兼充電電流切替部１９ＡのインバータＩＮＶ９６の入力端子に印加され、論理和ＯＲ９１の３つの入力端子のうち第２の入力端子にＬレベル電圧が印加される。
このため、ポジエッジトリガ１９３がＨレベル電圧のパルスを出力した後に、ポジエッジトリガ１９３からＬレベル電圧が出力されるタイミングで、論理和ＯＲ９１の３つの入力端子の全てにＬレベル電圧が印加され、カウンタ１９１の接点Ｎ９に印加される電圧がＬレベル電圧となり、カウンタ１９１がカウントを再開する。
つまり、軽負荷検出部２３が軽負荷を検出してＨレベル電圧を出力すると、カウンタ１９１は、一旦カウントをリセットした後に、カウントを開始する。カウンタ１９１のカウント値が第１の値になると、カウンタ１９１は接点Ｎ１からＨレベル電圧を出力する。このため、論理積ＡＮＤ９２の２つの入力端子の双方にＨレベル電圧が印加されることになるため、論理積ＡＮＤ９２の出力端子からＨレベル電圧が出力され、このＨレベル電圧が、接点Ｍ１を介してオートバーストモード切替部２４に印加される。オートバーストモード切替部２４は、Ｈレベル電圧が印加されると、制御モードをオートバーストモードに切り替える。
（過負荷検出）
上述のキャパシタＣ４に供給する電流の切り替えやソフトスタート動作以外でカウンタ１９１を利用する例として、次に、過負荷検出について説明する。
過負荷検出部２２は、端子Ｐ２に接続されており、過負荷を検出するとＨレベル電圧を出力する。このＨレベル電圧は、接点Ｍ８を介して、図１６に示したソフトスタート兼充電電流切替部１９Ａのポジエッジトリガ１９２と、否定論理和ＮＯＲ９１の４つの入力端子のうちの１つと、論理積ＡＮＤ９１の２つの入力端子のうち第２の入力端子と、に印加される。
上述の接点Ｍ５と、カウンタ１９１の接点Ｎ８と、がＬレベル電圧の場合には、インバータＩＮＶ９４、ＩＮＶ９５の出力端子からＨレベル電圧が出力される。また、過負荷検出部２２が出力する電圧がＬレベル電圧からＨレベル電圧に切り替わるタイミングで、ポジエッジトリガ１９２がＨレベル電圧のパルスを出力する。このため、接点Ｍ５と、カウンタ１９１の接点Ｎ８と、がＬレベル電圧である場合に、過負荷検出部２２が過負荷を検出したタイミングで、論理積ＡＮＤ９３の３つの入力端子の全てにＨレベル電圧が印加され、論理積ＡＮＤ９３の出力端子からＨレベル電圧のパルスが出力される。
このため、論理和ＯＲ９１の３つの入力端子のうち第３の入力端子にＨレベル電圧が印加されるので、カウンタ１９１の接点Ｎ９にＨレベル電圧のパルスが印加され、カウンタ１９１がリセットされる。
ここで、否定論理和ＮＯＲ９１の４つの入力端子のうちの１つにも、過負荷検出部２２からＨレベル電圧が印加されているため、否定論理和ＮＯＲ９１の出力端子からＬレベル電圧が出力され、論理和ＯＲ９１の３つの入力端子のうち第１の入力端子にＬレベル電圧が印加される。また、図１４に示したラッチ保護回路部２０は、ラッチ保護動作でない時にはＨレベル電圧を出力し、このＨレベル電圧が接点Ｍ７を介して図１６に示したソフトスタート兼充電電流切替部１９ＡのインバータＩＮＶ９６の入力端子に印加され、論理和ＯＲ９１の３つの入力端子のうち第２の入力端子にＬレベル電圧が印加される。
このため、ポジエッジトリガ１９２がＨレベル電圧のパルスを出力した後に、ポジエッジトリガ１９２からＬレベル電圧が出力されるタイミングで、論理和ＯＲ９１の３つの入力端子の全てにＬレベル電圧が印加され、カウンタ１９１の接点Ｎ９に印加される電圧がＬレベル電圧となり、カウンタ１９１がカウントを再開する。
つまり、過負荷検出部２２が過負荷を検出してＨレベル電圧を出力すると、カウンタ１９１は、一旦カウントをリセットした後に、カウントを開始する。カウンタ１９１のカウント値が第２の値になると、カウンタ１９１は接点Ｎ２からＨレベル電圧を出力する。このため、論理積ＡＮＤ９１の２つの入力端子の双方にＨレベル電圧が印加されることになるため、論理積ＡＮＤ９１の出力端子からＨレベル電圧が出力され、このＨレベル電圧が、接点Ｍ６を介してラッチ保護回路部２０に印加される。
ラッチ保護回路部２０は、Ｈレベル電圧が印加されると、Ｌレベル電圧を出力する。このＬレベル電圧は、図１４に示した発振制御部１６の接点Ｈ１を介して、図８に示した発振制御部１６の否定論理積ＮＡＮＤ６１の４つの入力端子のうち１つに印加される。これによれば、否定論理積ＮＡＮＤ６１の４つの入力端子のうち他の３つにどのような電圧が印加されようと、否定論理積ＮＡＮＤ６１の出力端子から出力される電圧は、Ｈレベル電圧に固定される。このＨレベル電圧は、インバータＩＮＶ６１でＬレベル電圧に変換された後、接点Ｈ８および端子Ｐ６を介して、スイッチ素子Ｑ１のゲートに印加され、スイッチ素子Ｑ１がオフ状態になる。これによれば、出力ラッチ保護動作が行われることになる。
また、ラッチ保護回路図２０がＬレベル電圧を出力すると、このＬレベル電圧が接点Ｍ７を介してインバータＩＮＶ９６の入力端子に印加され、論理和ＯＲ９１の３つの入力端子のうち第２の入力端子にＨレベル電圧が印加される。このため、カウンタ１９１の接点Ｎ９に印加される電圧がＨレベル電圧となり、カウンタ１９１がリセットされる。
なお、カウンタ１９１については、上述のソフトスタート動作と、上述のキャパシタＣ４に供給する電流を第１の電流から第２の電流へ切り替える動作と、におけるカウントに優先して使用される。
これらのカウントが行われている場合、つまりカウンタ１９１の接点Ｎ８または接点Ｍ５がＨレベル電圧である場合には、論理積ＡＮＤ９３の第１の入力端子または第２の入力端子にＬレベル電圧が印加されている。このため、過負荷検出部２２または軽負荷検出部２３がＨレベル電圧を出力して、ポジエッジトリガ１９２またはポジエッジトリガ１９３がＨレベル電圧のパルスを出力しても、論理積ＡＮＤ９３の出力端子から出力される電圧はＬレベル電圧のままとなり、カウンタ１９１の接点Ｎ９に印加される電圧はＬレベル電圧のままであり、カウンタ１９１はリセットされない。
また、上述のソフトスタート動作と、上述のキャパシタＣ４に供給する電流を第１の電流から第２の電流へ切り替える動作と、におけるカウントが終わっているとともに、過負荷検出部２２および軽負荷検出部２３がＬレベル電圧を出力しており、かつ、ラッチ保護動作が行われていない場合には、否定論理和ＮＯＲ９１の４つの入力端子の全てにＬレベル電圧が印加され、否定論理和ＮＯＲ９１の出力端子からＨレベル電圧が出力される。このため、カウンタ１９１の接点Ｎ９に印加される電圧がＨレベル電圧となり、カウンタ１９１がリセットされる。
以上の制御回路２Ａを制御回路２の代わりに備えるスイッチング電源１のことを、スイッチング電源１Ａと呼ぶこととすると、スイッチング電源１Ａは、本発明の第１実施形態に係るスイッチング電源１が奏することのできる上述の効果に加えて、以下の効果を奏することができる。
スイッチング電源１Ａは、ノーマルモードにおける通常電源起動時には、キャパシタＣ４に供給する電流を最初から第２の電流とし、ソフトスタート時間の計時終了後、ソフトスタート時間の経過を計時するカウンタ１９１をリセットする。このため、ノーマルモードにおける通常電源起動時には、ソフトスタート時間と予め定められた延長時間とを加算した時間を待つことなく、ソフトスタート時間の計時後すぐにカウンタ１９１がリセットされる。したがって、過負荷検出部２２や軽負荷検出部２３といった、定電流供給部１４以外の構成が、従来と比べて早くカウンタ１９１を利用できるようにすることができる。
本発明は、上述の実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
例えば、上述の実施形態では、図６に示した定電流供給部１４は、キャパシタＣ４に定電流を供給するものとしたが、これに限らず、キャパシタＣ４に電流を供給するものとしてもよい。キャパシタＣ４に電流を供給することは、例えば、図６に示した定電流供給部１４の電流源Ｓ４１、Ｓ４２の少なくともいずれかを抵抗に置き換えることで実現できる。図６に示した定電流供給部１４の電流源Ｓ４１、Ｓ４２の少なくともいずれかを抵抗に置き換えた場合であっても、上述の効果と同様の効果を奏することができる。
また、上述の実施形態において、出力電圧上限検出部５０は、出力電圧ＶＯＵＴが上限電圧以上であれば、フォトトランジスタＰＴ２をオン状態にするものとした。この上限電圧について、ノーマルモードとスタンバイモードとで同一の電圧レベルに設定してもよいし、ノーマルモードとスタンバイモードとで異なる電圧レベルに設定してもよい。例えば、ノーマルモードとスタンバイモードとで上述の上限電圧を同一の電圧レベルに設定した場合には、ノーマルモードにおける出力電圧ＶＯＵＴと、スタンバイモードにおける出力電圧ＶＯＵＴの最大値と、が等しくなる。また、ノーマルモードとスタンバイモードとで上述の上限電圧を異なる電圧レベルに設定した場合、より具体的にはノーマルモードにおける上限電圧をスタンバイモードにおける下限電圧と同一の電圧レベルに設定した場合には、ノーマルモードにおける出力電圧ＶＯＵＴと、スタンバイモードにおける出力電圧ＶＯＵＴの最小値と、が等しくなる。
また、上述の実施形態では、スイッチング電源１、１Ａは、トランスＴにより１次側と２次側とが絶縁される絶縁型のスイッチング電源であるものとしたが、これに限らず、非絶縁型のスイッチング電源であってもよい。
１、１Ａ；スイッチング電源
２、２Ａ；制御回路
１０、１０Ａ；第１の制御部
１１；制御電力供給スイッチ部
１２；第２の制御部
１３；起動回路部
１４、１４Ａ；定電流供給部
１５；低電圧誤動作防止回路部
１６；発振制御部
１７；発振停止制御部
１８；両端電圧検出部
１９、１９Ａ；ソフトスタート兼充電電流切替部
２２；過負荷検出部
２３；軽負荷検出部
１９１；カウンタ
Ｃ１〜Ｃ５、Ｃ２１、Ｃ９１；キャパシタ
Ｑ１、Ｑ１１、Ｑ２１〜Ｑ２５、Ｑ４１、Ｑ４２、Ｑ５１、Ｑ５２、Ｑ８１、Ｑ９１〜Ｑ９４；スイッチ素子
Ｓ４１、Ｓ４２、Ｓ９１；電流源

Claims (7)

  1. スイッチ素子を連続発振状態または間欠発振状態でスイッチング制御し、必要な出力電圧に入力電圧から変換制御するスイッチング電源であって、
    前記スイッチ素子をスイッチング制御する制御部と、
    前記スイッチング制御に必要な制御電力を供給する制御電力供給源と、
    前記間欠発振状態における出力電圧に対応して電圧が変化する容量素子と、
    前記制御電力供給源から制御電力の供給を受けている期間のうち少なくとも一部の期間において、前記容量素子に電流を供給する電流供給部と、
    前記容量素子の電圧に対応して、前記間欠発振状態におけるスイッチング休止期間のうち少なくとも一部の期間では、前記制御部の少なくとも一部への前記制御電力供給源からの制御電力の供給を停止させる制御電力供給制御部と、
    前記連続発振状態において前記容量素子を放電させる放電部と、を備え、
    前記制御部は、
    前記容量素子の電圧が閾値電圧以上であれば、前記間欠発振状態であると判断するとともに、
    前記間欠発振状態であると判断している場合において前記容量素子の電圧が第１の閾値電圧まで上昇すると、前記スイッチ素子のスイッチングを休止し、
    前記電流供給部は、
    前記間欠発振状態であると前記制御部により判断されている場合において出力電圧が第２の閾値電圧まで上昇すると、前記容量素子に供給する電流を第１の電流にし、
    前記容量素子に供給する電流を前記第１の電流にしてから、予め定められた時間が経過すると、前記容量素子に供給する電流を、前記第１の電流より小さくゼロより大きい第２の電流にすることを特徴とするスイッチング電源。
  2. 前記制御部は、前記スイッチ素子のスイッチング制御を開始してから予め定められたソフトスタート時間が経過するまでの期間に、時間が経過するに従って前記スイッチ素子のオン幅を広くするソフトスタート制御を行い、
    前記電流供給部は、前記ソフトスタート時間を用いて、前記予め定められた時間を設定することを特徴とする請求項１に記載のスイッチング電源。
  3. 前記電流供給部は、前記ソフトスタート時間を、前記予め定められた時間とすることを特徴とする請求項２に記載のスイッチング電源。
  4. 前記電流供給部は、前記ソフトスタート時間と予め定められた延長時間とを加算した時間を、前記予め定められた時間とすることを特徴とする請求項２に記載のスイッチング電源。
  5. 前記電流供給部は、
    前記間欠発振状態では、前記ソフトスタート時間と予め定められた延長時間とを加算した時間を、前記予め定められた時間とし、
    前記連続発振状態における通常電源起動時には、前記容量素子に供給する電流を最初から前記第２の電流とし、前記ソフトスタート時間の計時終了後、当該ソフトスタート時間の経過を計時するソフトスタートタイマをリセットすることを特徴とする請求項２に記載のスイッチング電源。
  6. スイッチ素子を連続発振状態または間欠発振状態でスイッチング制御し、必要な出力電圧に入力電圧から変換制御するスイッチング電源の制御回路であって、
    前記スイッチ素子をスイッチング制御する制御部と、
    前記スイッチング制御に必要な制御電力の供給を受けている期間のうち少なくとも一部の期間において、前記間欠発振状態における出力電圧に対応して電圧が変化する容量素子に電流を供給する電流供給部と、
    前記容量素子の電圧に対応して、前記間欠発振状態におけるスイッチング休止期間のうち少なくとも一部の期間では、前記制御部の少なくとも一部への前記制御電力の供給を停止させる制御電力供給制御部と、を備え、
    前記容量素子には、前記連続発振状態において前記容量素子を放電させる放電部が接続されており、
    前記制御部は、前記容量素子の電圧が閾値電圧以上であれば、前記間欠発振状態であると判断し、
    前記電流供給部は、前記間欠発振状態であると前記制御部により判断されている場合において出力電圧が第２の閾値電圧まで上昇すると、前記容量素子に供給する電流を第１の電流にし、
    前記制御部は、前記間欠発振状態であると判断している場合において前記容量素子の電圧が第１の閾値電圧まで上昇すると、前記スイッチ素子のスイッチングを休止し、
    前記電流供給部は、前記容量素子に供給する電流を前記第１の電流にしてから、予め定められた時間が経過すると、前記容量素子に供給する電流を、前記第１の電流より小さくゼロより大きい第２の電流にすることを特徴とする制御回路。
  7. 前記制御部は、前記スイッチ素子のスイッチング制御を開始してから予め定められたソフトスタート時間が経過するまでの期間に、時間が経過するに従って前記スイッチ素子のオン幅を広くするソフトスタート制御を行い、
    前記電流供給部は、前記ソフトスタート時間を用いて、前記予め定められた時間を設定することを特徴とする請求項６に記載の制御回路。
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