JP5944698B2 - パワー半導体スイッチの制御回路及びその制御方法 - Google Patents

Description

本発明は、独立の諸請求項の上位概念に基づく、パワー半導体スイッチの制御回路及びその制御方法に関する。

従来技術

パワー半導体素子の場合、とりわけＭＯＳＦＥＴ制御ヘッドを有するパワー半導体素子の場合、一般にパワー半導体素子（以下、簡単に素子或いは構成部品とも呼ばれる）が完全にスイッチオンされて、素子の負荷接続端或いは出力接続端を通じて降下し、ＩＧＢＴの場合、通常ＶＣＥという名前で呼ばれているコレクタ・エミッタ電圧に対応する電圧が、望ましい低い値まで低下するまで、一定の時間がかかる。例えば、ＩＧＢＴが短絡の際にスイッチオンされるようなエラーケースの際には、素子の負荷接続端を通して発生する出力電流は、ＩＧＢＴがリニア−（線形）な作動領域内で生成される出力電流のための値を越える程高くなることがある。そのようなケースの際には、出力電流は飽和値に達し、その際、ＩＧＢＴのコレクタ・エミッタ電圧が高いレベルにとどまっている。その結果、ＩＧＢＴの損失電力が非常に高くなってしまう。

従って、損傷を避けるために、パワー半導体素子のエネルギーを制限することが必要となる。そのために、素子のスイッチオン時間が短絡ケースの場合、一般に１０μ秒に制限される。正常な作動の監視のために、通常、いわゆるＶＣＥモニタリングが用いられ、それを用いて、パワー半導体スイッチの出力電流がその正常な作動を許すための電流を越えるか否かを検知することができる。即ち、ＶＣＥモニタリングは、半導体スイッチの出力端での過電流検知のために用いられる。ＶＣＥモニタリングの場合、ＩＧＢＴのコレクタ・エミッタ電圧、即ちＩＧＢＴを通した電圧降下が測定されて目標値（基準値）と比較されるが、その際、この目標値は、正常な作動（ノーマル作動とも呼ばれる）の場合には許容短絡時間の間に割り込まれるはずである。ノーマル作動の際には、コレクタ・エミッタ電圧は、一般に１０μ秒の、上述の短絡作動のために許された時間の経過後は、通常１０Ｖ未満の値へ低下する。それでも素子の電圧等級、素子の作動条件、素子のために用いられる技術や素子の中での電荷担体プラズマの調整に応じて、コレクタ・エミッタ電圧のためにはもっと高い電圧も可能であり、例えば６．５ｋＶの電圧等級のＩＧＢＴの場合には、１０００Ｖまでの領域のコレクタ・エミッタ電圧が許されている。この場合、コレクタ・エミッタ電圧は一般に、短絡ケースのために許されているよりもより長いスイッチオン時間の後で、初めて１０Ｖ未満に低下する。

従来技術から、ＶＣＥモニタリングのために幾つかの方法が知られている。例えば、米国特許明細書 ＵＳ−Ａ ４ ４２３ ４５７ には、トランジスタのコレクタに現れる高い電圧がダイオードによって、当該の素子の後に続いている回路で処理可能な値に制限される、という方法が開示されている。このダイオードのカソードは、トランジスタのコレクタと接続されている。トランジスタのための制御回路に実装されている電源は、ダイオードのアノードに接続されている。このダイオードは、制御すべきトランジスタの電圧等級によって定められている電圧よりも高い阻止電圧を持っている。阻止電圧をもっと高くするためには、複数のダイオードが直列に接続される。ダイオードのアノードの電位は、アノードに対して接続されている電源の出力電圧が制御回路によって供給される電圧値に制限されるまで、トランジスタのコレクタの電位にダイオードの順方向電圧を加えた電位に従う。かくして、測定可能な最高コレクタ・エミッタ電圧は、その供給電圧からダイオードの順方向電圧を差し引いた値に制限される。米国特許明細書ＵＳ−Ａ４ ４２３ ４５７ に記載されている方法によれば、短絡作動のために許された時間の経過後に、一般に１０Ｖ未満のコレクタ・エミッタ電圧を測定することができる。これは、６００Ｖから１７００ＶまでのＩＧＢＴ電圧等級のためには基本的に十分である。

ノーマル作動の下でのスイッチオン過程の間に、ＶＣＥモニタリングは通常、停止時間（Ausblendzeit：fadeout time）の間に作動終了される。この停止時間は、簡単な手法によれば、電源に接続された容量によって調節される。この容量は、トランジスタのスイッチオフ状態の間に信号処理ユニットによってスイッチを通じて放電され、またトランジスタのスイッチオン過程の際に電源を通じて充電される。

ヤン・タルハイム（Jan Thalheim）とハインツ・リュエディ（Heinz Ruedi）著、『ＩＧＢＴ及びパワーＭＯＳＦＥＴゲートチップセットのための汎用チップセット』“Universal Chipset for IGBT and Power-MOSFET Gate Drivers”、PCIM Europe発行、ニュルンベルク、２００７年刊、からもＶＣＥモニタリングのための一つの方法が知られているが、この方法については、以下に図１に基づいて説明される。図１は、制御回路２と、制御される制御接続端Ｇ（ゲートとも呼ばれる）を有するパワー半導体スイッチＳとを備えた回路装置１を示しているが、この回路装置では、補償分圧器を用いてＶＣＥモニタリングが可能である。制御回路２は、パワー半導体スイッチＳの制御に使われている。抵抗ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３、及びＲＭＥによって作られている分圧器は、エラーケースの際に、パワー半導体スイッチＳの出力接続端／コレクタＣに発生する高い電圧を、後続の或いは後ろに接続されている信号処理ユニット（制御ユニット）のコンパレータＣＯＭＰの許容入力電圧領域内にある値へ引き下げるために用いられている。この分圧器の場合、抵抗ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３は直列に接続されている。これ等の抵抗ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３の値は、これ等の抵抗の内部での損失出力を又構成部品と場合によっては必要となる冷却措置のためのコストを出来る限り低く保持するために、一般に非常に高く選ばれなければならない。抵抗ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３の値が高いことと信号処理ユニット或いはコンパレータＣＯＭＰ（それ等の配線も含める）の寄生入力容量ＣＡＰのために、この回路装置の場合、比較的高い時間定数或いは反応時間が生じ、それに対応して信号遅延が引き起こされる。更に、寄生入力容量ＣＡＰの値は処理に依存して大きく変動することがある。とりわけ回路板（ＰＣＢプリント回路板）による配線が複雑な場合には、寄生入力容量ＣＡＰは、層構造、メーカー、及び製造ロットに大きく依存することがある。

この影響、即ち場合によっては寄生入力容量ＣＡＰに起因する比較的高い時間定数を小さくするために、抵抗ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３、ＲＭＥにドミナント（“優位の”）容量ＣＶＣＥ１、ＣＶＣＥ２、ＣＶＣＥ３、ＣＭＥが割り当てられている補償分圧器を用いることができる（図１参照）。この場合、追加的に必要となる取付けスペース、最高許容作動温度の低下、部品点数の増加、高いコスト、及び一般に信頼性の低下が欠点となる。そのような補償分圧器の採用の際のもう一つの欠点は、コンパレータＣＯＭＰと信号処理ユニットの制御ユニットＣＯＮＴＲＯＬとのモノリシック集積の場合、ＶＣＥモニタリングが作動終了される停止時間の調整が、コンパレータＣＯＭＰによって行われる比較、即ち測定されたコレクタ・エミッタ電圧と目標値との比較の後に続けられなければならない、それ故、制御ユニットＣＯＮＴＲＯＬの内部で或いは制御ユニットＣＯＮＴＲＯＬによって行われなければならないということである。しかしながら、このことは、例えばデジタルプログラミング或いはモノリシック集積された信号処理ユニットの上の更なる接続ピン等のような、停止時間の調整のための追加の措置が要求される。

補償分圧器の上述の欠点は、上に述べられた分圧器ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３、ＲＭＥをドミナント容量によって補償するのではなく、代わりにパワー半導体スイッチＳの後に続いている信号処理ユニットの入力容量を、寄生入力容量ＣＡＰに対して（ドミナント）反応時間容量ＣＡを並列接続することによって、ＶＣＥモニタリングの停止時間を実現するために必要な制御回路の時間定数が得られるまで増加させることによって、回避することができる。反応時間容量ＣＡには、一般に反応時間抵抗ＲＡが割り当てられる。このことが図２に示されているが、図２には、ＶＣＥモニタリングを行うことのできる、制御回路２′とパワー半導体スイッチＳとを備えた回路装置１′が示されている。パワー半導体スイッチＳがスイッチオフされた状態の時には、反応時間容量ＣＡは、制御ユニットＣＯＮＴＲＯＬによってスイッチＭ＿Ｄを介して、制御回路２′の予め定められている基準電位Ｃｏｍ或いはｖｅｅというより低い電位へ放電される。パワー半導体スイッチＳのスイッチオン過程の際には、反応時間容量ＣＡは、パワー半導体スイッチＳのコレクタＣに接続されている抵抗回路ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３を通じて充電される。しかしながら、その際には、コレクタ・エミッタ電圧の低下が、この低下に応じた反応時間の延長をもたらす。このことは、図２に示されている回路装置１′の場合には、短絡エネルギーは広い範囲にわたって一定に保持されることができるが、パワー半導体スイッチＳの最適な設計或いは作動の観点から、予期しない制限をもたらすことがある。

コレクタ・エミッタ電圧の広い領域内での反応時間の変動を最小化するために、“２ＳＣ０４３５Ｔ Description Application Manual”、ＣＴコンセプト・テクノロギイＡＧ社発行、第２４版、２０１０年９月刊、（特に、第１０頁(http://www.igbt-driver.com/fileadmin/Public/PDF/Products/ENG/SCALE-2/Cores/2SC0435T/2SC0435T_Manual.pdf を通じて得られる）には、抵抗ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３、ＲＭＥによって形成されている分圧器の中点における電位ＶＣＭを、ダイオードＤＧＨ（図２参照）によって、ダイオードＤＧＨの順方向電圧を加えて最大値ＶＣＭ＿ＭＡＸに、即ちパワー半導体スイッチＳのための制御回路２′で得られる、少なくとも部分的に一定の電位に、制限することが提案されている。低いコレクタ・エミッタ電圧の場合、抵抗ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３、ＲＭＥによって形成される分圧器は直線的に（リニアに）働く。コレクタ・エミッタ電圧が比較的高い場合には、この分圧器の出力電圧は、ダイオードＤＧＨによって最大値ＶＣＭ＿ＭＡＸに制限される。それ故、ＶＣＭ*ＲＶＣＥ／（ＲＭＥ｜｜ＲＡ）よりも大きい（高い）コレクタ・エミッタ電圧の場合、近似的に、ＶＣＭの値、従って反応時間は一定である。ここで、ＲＶＣは抵抗ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３及びＲＭＥの抵抗値の和に対応し、ＲＭＥ｜｜ＲＡは抵抗ＲＭＥとＲＡの並列回路の抵抗値に対応している。最大値ＶＣＭ＿ＭＡＸは、例えば作動電圧／供給電圧Ｖｉｓｏから或いは制御回路２′で制御装置ＣＯＮＴＲＯＬによって接続された、パワー半導体スイッチＳの制御接続端Ｇのための電圧から導き出すことができる。ここで、“接続された電圧”とは、制御ユニットＣＯＮＴＲＯＬの、パワー半導体スイッチＳのスイッチオンされた状態に対応している出力段Ｍ＿ＯＮの出力端ＧＨの出力電圧と考えることができる。分圧器ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３、ＲＭＥの中点における電圧ＶＣＭは、コレクタ・エミッタ電圧が予め定められている限界値ＶＣＥ＿ＭＩＮよりも大きい限り、この最大値ＶＣＭ＿ＭＡＸに制限される。しかしながら、限界値ＶＣＥ＿ＭＩＮよりも低いコレクタ・エミッタ電圧の場合、分圧器ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３、ＲＭＥの中点での電圧ＶＣＭは、最大値ＶＣＭ＿ＭＡＸよりも小さいので、この場合にも、反応時間はそれに応じて延長される。『２ＳＣ０４３５Ｔ説明及び適用マニュアル（２ＳＣ０４３５Ｔ Description Application Manual）』、ＣＴコンセプト・テクノロギイＡＧ社発行、第２４版、２０１０年９月刊、に書かれている制御回路は、６００Ｖから１７００ＶまでのＩＧＢＴ電圧等級の場合には一般に十分である。

反応時間容量ＣＡとこの容量に割り当てられている反応時間抵抗ＲＡ（図２参照）によって定められる回路装置１′或いは回路装置２′の反応時間は、コレクタ・エミッタ電圧の広い領域内で基本的に一定に保持されるべきであろう。このことは、上で定義された値ＶＣＭ＿ＭＡＸと予め定められている最小のコレクタ・エミッタ電圧ＶＣＥ＿ＭＩＮから計算される商或いは係数ＶＣＥ＿ＭＩＮ／ＶＣＭ＿ＭＡＸを最小化することによって達成される。

係数ＶＣＥ＿ＭＩＮ／ＶＣＭ＿ＭＡＸの最小化は、例えば、抵抗ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３、ＲＭＥによって形成されている抵抗回路網の中点ＶＣＭに対して流れている電流が大きくされることによって、例えば、パワー半導体スイッチＳのコレクタＣに接続されている抵抗回路ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３の抵抗値が小さくされることによって、達成される。しかしながら、この措置は、先にも述べられたように、コレクタＣと直列に接続されている、抵抗回路網の抵抗ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３の値は、高いコレクタ・エミッタ電圧によって生成される、抵抗ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３の内部での損失出力を、又構成部品と場合によっては必要となる冷却措置のためのコストをできる限り低く保持するために、一般に非常に高く選ばれなければならないということと矛盾してしまう。

係数ＶＣＥ＿ＭＩＮ／ＶＣＭ＿ＭＡＸは、代わりの手法として、抵抗ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３、ＲＭＥによって形成されている抵抗回路網の中点ＶＣＭから出て行く電流を減少させることによって、例えば、反応時間抵抗ＲＡの値を大きくすることによって大きくするか或いは最大化することによって、最小化することができる。更に、分圧器の抵抗ＲＭＥの値を大きくすることもできる。図２′に示されている回路装置１′の場合には、抵抗ＲＭＥは省略することができる。何故なら、コンパレータＣＯＭＰのための入力電圧は、既にダイオードＤＧＨによって制限されているからである。しかしながら、この措置はその結果として、反応時間が予め定められている場合、反応時間容量ＣＡのための値を措置に応じて減少させてしまうことになり、反応時間が寄生的で且つプロセス依存の容量ＣＡＰによって大きく影響されてしまう虞れがある。より複雑な制御回路（ドライブ回路とも呼ばれる）を有する低コストでコンパクトな構造を持つ回路装置の場合、寄生的効果の影響が大きく、典型的な場合には、とりわけ３３００Ｖから６５００ＶまでのＩＧＢＴ電圧等級の場合、特に構成部品のプロセスコントロールと熱負荷に関して回路装置の反応時間の量産に耐えるような調整を実現するには、かなりの困難が伴う。

制御回路によって先に述べられたＶＣＥモニタリング、即ちパワー半導体スイッチＳのコレクタ・エミッタ電圧の監視と共に、動的な、いわゆるアクティブクランピング機能（能動的なクランプ機能或いは遮断超過電圧制限機能）も実現しなければならない場合には、寄生効果の影響は更に重大となり、それによって量産に耐えるような調整は更に困難となる。アクティブクランピング機能は、パワー半導体スイッチＳのスイッチオフの際に、場合によっては発生する超過電圧を制限するために役立つ。そのような制御回路２′′を備えた回路装置１′′が図３に示されている（出願日の時点での出願人の内部知見）。

このアクティブクランピング機能によって、パワー半導体スイッチＳのスイッチオフの際に、場合によっては発生する超過電圧は、直列接続された半導体素子ＤＺＣＥ０、ＤＺＣＥ１、ＤＺＣＥ２、ＤＺＣＥ３（一定のコレクタ・エミッタ電圧を越えた時に導通作動される、例えばツェナーダイオード、アバランチェダイオード（http://de.wikipedia.org/wiki/Avalamchediode参照）及び／または過渡電圧抑制ダイオード（http://de.wikipedia.org/wiki/Suppressordiode参照））により、パワー半導体スイッチＳが再びスイッチオンされ、その際に、パワー半導体スイッチＳの制御接続端Ｇの電位が一時的にほゞ入力電圧／供給電圧Ｖｉｓｏのレベルへ引き上げられることによって、制限される。

アクティブクランピング機能の効果は更に、制御ユニットＣＯＮＴＲＯＬ（ゲートドライバとも呼ばれる）からパワー半導体スイッチＳの制御接続端Ｇへ通されている制御接続線（ゲート線とも呼ばれる）で送られる制御ユニットＣＯＮＴＲＯＬ出力電流が引き下げられることによって改善される。このことは、導通作動されている半導体素子ＤＺＣＥ０、ＤＺＣＥ１、ＤＺＣＥ２、ＤＺＣＥ３の電流の一部が、抵抗ＲＡＣＬを通して制御ユニットＣＯＮＴＲＯＬの制御入力端ＡＣＬへ帰還されることによって容易化される。制御入力端ＡＣＬは、好ましくは電流ミラー回路の低インピーダンス入力端とし、その際、制御入力端ＡＣＬを流れている電流に応じて、パワー半導体スイッチＳのスイッチオフ状態或いはスイッチオフ過程に係わっている、制御ユニットＣＯＮＴＲＯＬの出力段Ｍ＿ＯＦＦの出力端ＧＬで得られる出力電流が引き下げられる。

従来技術によれば、動的なアクティブクランピング機能の場合、直列に接続され、導通作動される半導体素子ＤＺＣＥ０、ＤＺＣＥ１、ＤＺＣＥ２、ＤＺＣＥ３は、パワー半導体スイッチＳのスイッチオフ過程の間、一定の時間橋絡される。この動的なアクティブクランピング機能の目的は、一方ではパワー半導体スイッチＳがスイッチオフ状態にある時のブレークダウン電圧の和を引き上げ、また他方では本来のスイッチオフ過程の間のブレークダウン電圧の和を引き下げることであり、それによって、パワー半導体スイッチＳの確実な作動領域を外れること無しに、その能力をより良く利用できるようにすることである。

しかしながら、図３に示されているような回路装置１′′或いは制御回路２′′で、ＶＣＥモニタリングとアクティブクランピング機能を実現しようとすると、次のような困難が生じる。上で述べられたように、半導体素子ＤＺＣＥ０或いは直列に接続され、定められたコレクタ・エミッタ電圧が越えられた時に導通作動される半導体素子ＤＺＣＥ０、ＤＺＣＥ１、ＤＺＣＥ２、ＤＺＣＥ３の一部は、パワー半導体スイッチＳのスイッチオフ過程の間、一定の時間橋絡される。この橋絡は、制御ユニットＣＯＮＴＲＯＬの制御接続線ＣＴＲＬ＿ＤＡＡＣを通じて制御されるスイッチＭ＿ＤＡＡＣを用いて行われる。

しかしながら、スイッチＭ＿ＤＡＡＣはパワー半導体スイッチＳのスイッチオン過程の間にスイッチオンされ、これがスイッチオンされるとＭ＿ＤＡＡＣを通した電圧降下の変化のために寄生容量ＣＰと反応時間容量ＣＡとの間で望ましくない電荷転送が起こる。これによって、反応時間或いは反応時間定数の調整、とりわけプロセス変動の際の反応時間の小さな許容差の遵守が更に困難となる。抵抗直列回路の抵抗ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３、ＲＭＥと半導体素子ＤＺＣＥ１、ＤＺＣＥ２、ＤＺＣＥ３のアノードとの間に生じる、この寄生容量ＣＰの影響を最小化するためには、図３に示されている回路トポロジーの中で、スイッチＭ＿ＤＡＡＣの開閉状態を交替させるための最適な時点の比較的複雑な制御が、又それによって複雑な制御ユニットＣＯＮＴＲＯＬが必要となるであろう。しかしながら、複雑な制御ユニットＣＯＮＴＲＯＬはまた、制御ユニットＣＯＮＴＲＯＬのコストのかかる給電を要求する。とりわけ、制御ユニットＣＯＮＴＲＯＬは、パワー半導体スイッチＳのスイッチオフ過程の間にパワー半導体スイッチＳに現れる超過電圧の故に、半導体素子ＤＺＣＥ０、ＤＺＣＥ１、ＤＺＣＥ２、ＤＺＣＥ３のブレークダウン電圧が越えられた時に、パワー半導体スイッチＳを一時的に再度スイッチオンし、その際に、パワー半導体スイッチＳの制御接続端Ｇの電位が一時的にほゞ供給電圧Ｖｉｓｏのレベルへ引き上げられるように制御されることが必要である。それ故、制御ユニットＣＯＮＴＲＯＬは、アクティブクランピング機能の実施のためにスイッチオフされていなければならない。更に、制御ユニットＣＯＮＴＲＯＬは同時に、許容超過電圧のための定格値をパワー半導体スイッチＳのスイッチオフ過程の間に意図せずに引き上げてしまわないようにするために、スイッチＭ＿ＤＡＡＣが確実にスイッチオンされた状態に留まっているように配慮しなければならない。そのためには、スイッチＭ＿ＤＡＡＣの制御接続線ＣＴＲＬ＿ＤＡＡＣの電位がパワー半導体スイッチＳの制御接続端Ｇの電位よりも高く、また供給電圧Ｖｉｓｏのレベルよりも更に高いということが必要である。このことは、通常比較的複雑ないわゆるチャージポンプ（電荷ポンプ）給電或いはブートストラップ給電の採用を要求する。しかしながら、スイッチＭ＿ＤＡＡＣの制御接続端の電荷が高いために、とりわけパワー半導体スイッチＳが比較的高い開閉頻度で作動される際には、比較的高い電源負荷が生じる。

米国特許明細書 ＵＳ−Ａ ４４２３ ４５７

『ＩＧＢＴ及びパワーＭＯＳＦＥＴゲートチップセットのための汎用チップセット"Universal Chipset for IGBT and Power-MOSFET Gate Drivers"』ヤン・タルハイム（Jan Thalheim）とハインツ・リュエディ（Heinz Ruedi）著、PCIM Europe発行、ニュルンベルク、２００７年刊 『２ＳＣ０４３５Ｔ 説明及び適用マニュアル』、ＣＴコンセプト・テクノロギイＡＧ社発行、第２４版、２０１０年９月刊

本発明の課題は、寄生容量の影響を減少させ、とりわけ最少化させることのできる、冒頭に述べられた制御回路に対して改良された制御回路及び冒頭に述べられた方法と比べて改良された、パワー半導体スイッチの制御方法を提供することである。更に、より複雑でない、とりわけ図３と関連させて説明されている制御回路或いはそれに対応する方法に対してより複雑でない、パワー半導体スイッチの制御のための制御回路及び制御のための方法を提供することが本発明の課題である。本発明の更なる課題は、構成部品の熱負荷が少ない、とりわけ冒頭に述べられた制御回路或いは方法に対して低減或いは最少化された、パワー半導体スイッチの制御回路及び制御方法を提供することである。更に、本発明の課題は、特に冒頭に述べられた制御回路或いは方法に比べて、制御回路とその反応時間の簡単な調整を可能にする、パワー半導体スイッチの制御回路と制御方法を提供することである。更に、本発明の課題は、製造プロセス変動に対して改良された安定性或いは堅牢性を有する制御回路及び方法を提供することである。加えて、本発明の課題は、ＶＣＥモニタリングと共に動的なアクティブクランピング機能を実現することができ、その際、とりわけ、必要な制御と給電のためのコストが、図３と関連させて説明されている制御回路に対して低減される、パワー半導体スイッチの制御回路及び制御方法を提供することである。

この課題は、独立の諸請求項のメルクマールを持つ制御回路及び方法によって解決される。
パワー半導体スイッチの制御のための本発明による制御回路は、パワー半導体スイッチの制御接続端（ゲートとも呼ばれる）のための制御接続端信号を生成するための信号処理ユニットを備えている。この制御回路は、抵抗直列回路を含んでおり、この直列回路は、パワー半導体スイッチの、以下コレクタとも呼ばれる、給電に用いられるパワー接続端の一つに接続することができ、またその出力端は、少なくとも間接的に、信号処理ユニットの第一の入力端と接続されている。信号処理ユニットは、パワー半導体スイッチのコレクタ・エミッタ電圧のための基準電圧のための第二の入力端を備えている。制御回路は更に、定められたパワー半導体スイッチのコレクタ・エミッタ電圧を越えた時に導通作動されるように形成された少なくとも一つの半導体素子を含んでいる。この少なくとも一つの半導体素子の一つの出力端は、導電性の接続線を通じて抵抗直列回路の抵抗の間と或いは、信号処理ユニットと接続されている抵抗直列回路の抵抗の出力端と接続されている。上記の導電性の接続線には、好ましくは何らの電子素子も含まれていない。少なくとも一つの半導体素子のブレークダウン電圧は、導電性の接続線に対して接続されている少なくとも一つの半導体素子の出力端の電位が、パワー半導体スイッチがスイッチオンされた状態の下でのパワー半導体スイッチの制御接続端の電位よりも大きく（高く）、とりわけ１００Ｖよりも大きくなるように選ばれる。この少なくとも一つの半導体素子の出力端の電位は、好ましくはそのブレークダウン電圧に対応しており、その電位は、好ましくは１００Ｖよりも大きい。

好ましい実施態様によれば、少なくとも一つの反応時間抵抗を含んでいる反応時間ネットワークが備えられており、その反応時間ネットワークを通じて、抵抗直列回路のコレクタから離れた出力端が信号処理ユニット第一の入力端と接続されているが、その際、制御回路の反応時間は、反応時間ネットワークの時間定数に依存している。

本発明に基づく制御回路を用いた、パワー半導体スイッチの制御のための本発明に基づく方法の場合、信号処理ユニットは、その第一の入力端に送り込まれている信号から、またパワー半導体スイッチのコレクタ・エミッタ電圧のための基準電圧から、パワー半導体スイッチの制御接続端のための制御接続端信号を求める。定められた、予め与えられているコレクタ・エミッタ電圧が越えられると、上記の少なくとも一つの半導体素子が導通作動され且つ、導電性の接続線によって接続された、抵抗直列回路の出力端の電位或いは導電性の接続線によって接続された、抵抗直列回路の抵抗の間の接続点の電位が、パワー半導体スイッチがスイッチオンされた状態の下でのパワー半導体スイッチの制御接続端の電位よりも大きく且つとりわけ１００Ｖよりも大きい（高い）値に制限される。導電性の接続線によって接続された、抵抗直列回路の出力端の電位或いは導電性の接続線によって接続された、抵抗直列回路の抵抗の間の接続点の電位は、好ましくは少なくとも一つの半導体素子の導通の際のそのブレークダウン電圧に対応している。信号処理ユニットの第一の入力端に送り込まれている信号は、パワー半導体スイッチのコレクタの電位から導き出され、制御出力端のための制御接続端信号を生成するために信号処理ユニットによって基準電圧と比較される。

本発明に基づく制御回路と本発明に基づく方法を用いると有利なことに、反応時間をコレクタ・エミッタ電圧のために可能な値の広い範囲の中でコンスタントに保持することが大いに簡単化される。寄生容量の影響と様々な問題を軽減することができる。本発明に基づく制御回路と本発明に基づく方法は、短絡（いわゆるタイプ１の短絡）の際のパワー半導体スイッチのスイッチオンに対しても、またパワー半導体スイッチのスイッチオン状態の下での短絡（いわゆるタイプ２の短絡）のケースに対しても、適している。

特に有利な実施例によれば、本発明に基づく制御回路は、直列に接続された複数の半導体素子を備えており、それ等の半導体素子は定められた、予め与えられているパワー半導体スイッチのためのコレクタ・エミッタ電圧が越えられると導通作動され、且つそれ等の半導体素子の中には、上述の少なくとも一つの半導体素子が含まれている。直列に接続された半導体素子のブレークダウン電圧が越えられると、信号処理ユニットが好ましくはパワー半導体スイッチの制御接続端のための制御信号端信号の瞬間値を引き上げる。この措置によって、ＶＣＥモニタリング（即ち、超過電流検出）と共にパワー半導体スイッチのための動的なアクティブクランピング機能（遮断超過電圧制限機能）が実現される。

本発明に基づく制御回路と本発明に基づく方法によって制御され或いは作動されることのできるパワー半導体スイッチは、例えばスイッチモジュールの構成部品、とりわけ牽引／引張り作動用、産業用電動駆動装置用、ソーラーエネルギー用、風力エネルギー用、高圧直流伝送用、及び／またはフレキシブルな三相交流伝送システム（ＦＡＣＴＳ）用のハーフブリッジ分岐路（Halbbruckenzweig：haifbridgebranch）の構成部品を作ることができる。とりわけ、このパワー半導体スイッチは、バイポーラ半導体（ＢＪＴ）、ゲート電極内蔵のバイポーラ半導体（ＩＧＢＴ）、金属酸化物／電界効果半導体（ＭＯＳＦＥＴ）、或いはそれ等の素子の組合せとすることができる。

本発明のその他の有利な実施態様は、諸従属請求項及び図面に基づいて以下に示される諸実施例から明らかとなる。
これ等の図面において、同じ参照記号は同じ或いは同じ作用を持つコンポーネント或いは要素を示している。図１から図３までは、既に明細書の導入部で説明されているからその部分を参照されたい。

図１は、ＶＣＥモニタリング付きの制御回路とパワー半導体スイッチとを有する既知の回路装置の概略回路図を示している。 図２は、ＶＣＥモニタリング付きの制御回路とパワー半導体スイッチとを有するもう一つの既知の回路装置の概略回路図を示している、 図３は、ＶＣＥモニタリング付きの制御回路を有する回路装置の概略回路図と、アクティブクランピング機能と出願日の時点での出願人の内部知見を形成しているパワー半導体スイッチの実現を示している、 図４は、本発明に基づく制御回路とパワー半導体スイッチの第一の実施例を用いた回路装置の概略回路図を示している、 図５は、本発明に基づく制御回路とパワー半導体スイッチの第二の実施例を用いた回路装置の概略回路図を示している、 図６は、本発明に基づく制御回路とパワー半導体スイッチの第三の実施例を用いた回路装置の概略回路図を示している。 図７は、本発明に基づく制御回路とパワー半導体スイッチの第四の実施例を用いた回路装置の概略回路図を示している。

図４は、本発明に基づく制御回路２０とパワー半導体スイッチＳの第一の実施例を用いた回路装置１０を示している。制御回路２０は、信号処理ユニット（制御ユニット）ＣＯＮＴＲＯＬを備えており、この信号処理ユニットは、パワー半導体スイッチＳのコレクタ・エミッタ電圧から導き出された電圧ＶＣＡのための第一の入力端と基準電圧ＶＣ＿ＲＥＦのための第二の入力端を有している。信号処理ユニットＣＯＮＴＲＯＬは、コンパレータを含んでおり、このコンパレータは、電圧ＶＣＡを基準電圧ＶＣ＿ＲＥＦと比較して比較値を生成する。信号処理ユニットＣＯＮＴＲＯＬは更に、上記の比較値に応じて制御接続線信号を、制御出力端を通じてパワー半導体スイッチＳの制御接続端Ｇに対して送り出す制御ユニットを含んでいる。コンパレータと制御ユニットは、図４に示されている実施例では、統合されて信号処理ユニットＣＯＮＴＲＯＬとして示されている。制御回路２０は更に、抵抗ＲＶＣＥ２及びＲＶＣＥ３から成る抵抗直列回路を含んでおり、この抵抗直列回路は、パワー半導体スイッチＳのコレクタＣに接続されており、コレクタから遠い方のこの直列回路の出力端は電位ＶＣＭを有し、好ましくは、反応時間抵抗ＲＡとこの抵抗ＲＡに割り当てられていて、基準電位Ｃｏｍと接続されている反応時間容量ＣＡとから形成されている反応時間ネットワークを通じて信号処理ユニットＣＯＮＴＲＯＬの第一の入力端と接続されており、この信号処理ユニットＣＯＮＴＲＯＬの第一の入力端には、電圧或いは電位ＶＣＡが印加されている。この抵抗直列回路はＶＣＥモニタリングに用いられている。

制御回路２０は更に、半導体素子ＤＺＣＥ１、ＤＺＣＥ２、ＤＺＣＥ３から成る直列回路を含んでおり、この直列回路は、予め定められた一定のパワー半導体スイッチＳのコレクタ・エミッタ電圧の時に導通状態に切換えるように設計されている。これ等の半導体素子ＤＺＣＥ１、ＤＺＣＥ２、ＤＺＣＥ３は、とりわけツェナーダイオード、アバランチェダイオード及び／または過渡電圧抑制ダイオードとすることができる。この半導体素子直列回路は、カソード側がパワー半導体スイッチＳのコレクタＣに接続されている。半導体素子直列回路のアノード側は、例えば、逆方向に配置されたダイオードＤ１０２を通して、信号処理ユニットＣＯＮＴＲＯＬの制御出力端に接続されている。この半導体素子直列回路によって、動的なアクティブクランピング機能が実現され、その際、半導体素子ＤＺＣＥ１、ＤＺＣＥ２、ＤＺＣＥ３のブレークダウン電圧が越えられると、制御ユニットＣＯＮＴＲＯＬがとりわけパワー半導体スイッチＳの制御接続端Ｇのための制御接続信号或いはその（瞬間）値を引き上げる。

二つの半導体素子ＤＺＣＥ１、ＤＺＣＥ２の間にある接続点３００は、導電性の接続線１００を通して抵抗直列回路の、コレクタから遠い方の出力端２００に接続されている。これにより、図３に示されている制御回路２′′とは異なり、抵抗直列回路の出力端２００の電位が、導電性の接続線１００によって、少なくとも一時的に、即ち半導体素子ＤＺＣＥ１が導通状態にある間、コンスタントに保持され且つこれによって安定化される。何故なら、その電位は、導通作動されている半導体素子ＤＺＣＥ１によって、とりわけそのブレークダウン電圧によって決定される値に制限されるからである。その際、半導体素子ＤＺＣＥ１のブレークダウン電圧は、１００Ｖよりも高いことが好ましい。

図５は、制御回路２１の第二の実施例とパワー半導体スイッチＳとを用いた回路装置１１を示しており、その際、コンパレータＣＯＭＰと信号処理ユニットの制御ユニットＣＯＮＴＲＯＬは、別々に形成されており、制御ユニットＣＯＮＴＲＯＬには、二つの出力段Ｍ＿ＯＮ及びＭ＿ＯＦＦが割り当てられており、それ等の出力段は、それぞれパワー半導体スイッチＳの制御接続端Ｇと接続可能であるか或いは接続済みとなっている。出力段Ｍ＿ＯＮを通じて、パワー半導体スイッチＳは制御ユニットＣＯＮＴＲＯＬによってスイッチオンされ且つスイッチオンされた状態で作動される。出力段Ｍ＿ＯＦＦを通じて、パワー半導体スイッチＳは、制御ユニットＣＯＮＴＲＯＬによってスイッチオフされ或いはスイッチオフされた状態で作動される。

図４に示されている第一の実施例と異なりこの抵抗直列回路は、抵抗ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３を備えている。更に、予め定められた一定の三つのコレクタ・エミッタ電圧が越えられた時に、導通作動される半導体素子から成る直列回路は、四つの半導体素子ＤＺＣＥ０、ＤＺＣＥ１、ＤＺＣＥ２、ＤＺＣＥ３を備えている。半導体素子ＤＺＣＥ０もまた、好ましくは１００Ｖ以上のブレークダウン電圧を持ち且つツェナーダイオードとして、アバランチェダイオードとして或いは過渡電圧抑制ダイオードとして形成できる。二つの半導体素子ＤＺＣＥ１とＤＺＣＥ２との間の接続点３００は、導電性の接続線１００を通して、抵抗ＲＶＣＥ１とＲＶＣＥ２との間の接続点２００と、即ち、反応時間ネットワークから見て抵抗直列回路の最初の中間接続点２００と、接続されている。この抵抗直列回路には第一の中間電位が掛かっている。この中間電位は、導電性の接続線１００によって、少なくとも一時的に、即ち半導体素子ＤＺＣＥ１が導通状態にある間、コンスタントに保持され且つこれによって安定化される。何故なら、その電位は、導通作動されている半導体素子ＤＺＣＥ１によって、とりわけそのブレークダウン電圧によって決定される値、好ましくは１００Ｖよりも高い値に制限されるからである。図４に示されている実施例の場合と同様、半導体素子ＤＺＣＥ０、ＤＺＣＥ１、ＤＺＣＥ２、ＤＺＣＥ３のブレークダウン電圧が越えられると、制御ユニットＣＯＮＴＲＯＬが、好ましくは、パワー半導体スイッチＳの制御接続端Ｇのための制御接続信号或いはその（瞬間）値を引き上げる。

抵抗直列回路の中間接続点或いは出力端２００の電位を安定化させる利点は、反応時間に対する、抵抗直列回路の抵抗ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３に割り当てられている寄生容量ＣＰ（図５参照）の望ましくない影響が低減されるということである。もう一つの利点は、構成部品のコストが、図３に示されている制御回路２′′に対して高くならないということである。更に、抵抗直列回路の中間接続点或いは出力端２００のこの安定化された電位は、有利なことに制御回路で得られる給電電圧或いは供給電圧よりも大きく、とりわけパワー半導体スイッチＳがスイッチオンされている時の制御接続端Ｇの制御接続端信号或いは電位よりも、またパワー半導体スイッチＳがスイッチオン状態或いはスイッチオンされた状態のための出力段Ｍ＿ＯＮの給電電源Ｖ−ＯＮの電位Ｖｉｓｏよりも、大きい。これによって、本発明に基づく制御回路或いはそのような制御回路を備えた回路装置の、コレクタ・エミッタ電圧の広い領域の中における反応時間の定常性の観点からの最適化可能性が著しく改善されるので、電流を抵抗直列回路の抵抗ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３の損失出力によって、またこの損失出力と一緒に引き上げる必要無しに、信号処理ユニット或いはそのコンパレータＣＯＭＰの入力側に割り当てられている寄生容量ＣＡＰの望ましくない影響が低減される。

更に、半導体素子直列回路のもう一つの半導体素子ＤＺＣＥ２のコレクタ側の出力端３０１をそれぞれ抵抗直列回路のもう一つの中間接続点２０１と接続する、もう一本或いはそれ以上の導通性の接続線を備えることができる。これによって、有利なことに、熱抵抗、考えられる空間距離及び縁面距離に関する絶縁調整、及びバリアントの多様性（例えば、様々なＩＧＢＴ等級のための実装のバリアント）の観点から、本発明に基づく制御回路の最適化可能性を改善することができる。

半導体素子直列回路のコレクタから遠い方の半導体素子ＤＺＣＥ０に対して、直接或いは間接的に並列に好ましくはスイッチＭ＿ＤＡＡＣが配置されるが、このスイッチの制御接続端ＣＴＲＬ＿ＤＡＡＣは、直接或いは間接的に信号処理ユニット或いは制御ユニットＣＯＮＴＲＯＬの出力端と接続されている。制御回路２１は、信号処理ユニット或いは制御ユニットＣＯＮＴＲＯＬがスイッチＭ＿ＤＡＡＣを、好ましくはパワー半導体スイッチＳがスイッチオンされている状態の時に、また好ましくはパワー半導体スイッチＳのスイッチオフ過程の開始時に、スイッチオンさせるように、形成されている。これによって、半導体素子ＤＺＣＥ０が橋絡され、半導体素子ＤＺＣＥ０を通した電圧が、またそれによって半導体素子ＤＺＣＥ０、ＤＺＣＥ１、ＤＺＣＥ２、ＤＺＣＥ３を通した電圧の和が、パワー半導体スイッチＳのスイッチオフ過程の間に半導体素子ＤＺＣＥ０、ＤＺＣＥ１、ＤＺＣＥ２、ＤＺＣＥ３が導通作動される際に、引き下げられる。このことは、パワー半導体スイッチＳの確実な作動領域を外れること無しに、パワー半導体スイッチＳの能力のより良い活用をもたらす。

抵抗直列回路の中間接続端或いは出力端２００の電位の安定化の利点は又、動的なアクティブクランピング機能の実現のためのスイッチＭ＿ＤＡＡＣの切換えの間の寄生容量ＣＰと反応時間容量ＣＡとの間での望ましくない電荷転送を減らすことができるということであり、これによって、コレクタ・エミッタ電圧の広い領域内での反応時間の一定保持が更に大幅に容易化される。

図４及び図５に（また、図７にも）示されているように、導電性の接続線１００によって接続された半導体素子ＤＺＣＥ１が、アクティブクランピング機能の実現のための半導体素子直列回路の作動的部分である場合には、半導体素子ＤＺＣＥ１の給電は、導電性の接続線１００とＶＣＥモニタリングの実現のための抵抗直列回路とを通してパワー半導体スイッチＳのコレクタＣから行われるので、有利なことに、本発明に基づく制御回路の供給電圧の電位を越えるような、半導体素子ＤＺＣＥ１の追加の補助給電は何ら必要ではない。

信号処理ユニット或いはコンパレータＣＯＭＰの第一の入力端の電圧ＶＣＡ及び／または抵抗直列回路の、コレクタから遠い方の出力端の電圧ＶＣＭは、後続の信号処理ユニット或いは後続のコンパレータＣＯＭＰによって処理可能な値に制限されるべきであろう。そのために、ダイオードＤＧＨのアノードは、抵抗直列回路の、コレクタから遠い方の出力端に（図５参照）或いは代わりのやり方として信号処理ユニット或いはコンパレータＣＯＭＰの第一の入力端に、接続され、その際、このダイオードＤＧＨのカソードは、パワー半導体スイッチＳの制御接続端Ｇに接続されているか或いは接続可能である。とりわけこの後者のケースの際には、このダイオードは、好ましくはモノリシックダイオードとして、即ち信号処理ユニット或いはコンパレータＣＯＭＰの内部に作られることができる。ダイオードＤＧＨの代わりに、一つ又は複数の、導通作動される半導体素子、例えばツェナーダイオード、アバランチェダイオード、及び／または過渡電圧抑制ダイオードも、ダイオードＤＧＨと同様に、抵抗直列回路の、コレクタから遠い方の出力端に或いは信号処理ユニット或いはコンパレータＣＯＭＰの第一の入力端に接続することができる。

図６は、本発明に基づく制御回路２２の第三の実施例とパワー半導体スイッチＳとを有する回路装置１２を示している。図４及び図５に示されている実施例とは異なり、唯一つの半導体素子ＤＺＣＥ１だけしか備えられておらず、この半導体素子は、予め定められた一定のコレクタ・エミッタ電圧が越えられると導通作動され、従って少なくとも一時的に一定な電位で作動され、またこの半導体は、例えばツェナーダイオード、アバランチェダイオード、及び／または過渡電圧抑制ダイオードとすることができる。半導体素子ＤＺＣＥ１のブレークダウン電圧は、好ましくは１００Ｖ以上とする。半導体素子ＤＺＣＥ１のカソード側の出力端３００は、導電性の接続線１００を通じて、抵抗直列回路の抵抗ＲＶＣＥ１とＲＶＣＥ２との間の中間接続点２００と接続されているので、予め定められているコレクタ・エミッタ電圧が越えられた時のこの中間接続点２００の中間電位は、半導体素子ＤＺＣＥ１のカソード側の出力端３００の電位によって安定化される。図５に示されているその他の半導体素子ＤＺＣＥ０、ＤＺＣＥ２、ＤＺＣＥ３と、制御ユニットＣＯＮＴＲＯＬを通じて制御されるアクティブクランピング機能の実現のためのスイッチＭ＿ＤＡＡＣとの配線は、図６に示されているように、オプションとして省略することができ、その際、図６に示されている第三の実施例の場合にも、コレクタ・エミッタ電圧の広い領域についての制御回路２２の反応時間の一定保持は非常に容易化され、それに対応して制御回路２２も最適化されている。

図７は、本発明に基づく制御回路２３の第四の実施例とパワー半導体スイッチＳを備えた回路装置１３を示している。図４から図６までに示されている実施例と比較すると、信号処理に用いられる周波数依存及び／または時間依存のインピーダンスが備えられており、このインピーダンスは、抵抗直列回路と反応時間ネットワークＲＡ、ＣＡとの間に且つ反応時間ネットワークＲＡ、ＣＡと並列に配置されており、その入力端には、抵抗直列回路の出力端の電位ＶＣＭが、またその出力端には制御回路２３の基準電位Ｃｏｍ或いはｖｅｅが印加されている。周波数依存及び／または時間依存のこのインピーダンスは、図７に示されているように、抵抗ＲＭＥ＿Ｄと容量ＣＭＥ＿Ｄとの直列回路或いは抵抗ＲＭＥ＿Ｄと信号処理ユニット或いは制御ユニットＣＯＮＴＲＯＬによって制御されるスイッチ（図示されていない）との直列回路を含んでいる。周波数依存及び／または時間依存のこのインピーダンスの目的は、抵抗直列回路と共に動的なＶＣＥモニタリングを実現することである。ダイオードＤ１０７が備えられることがあり、そのアノードは、抵抗ＲＭＥ＿Ｄと容量ＣＭＥ＿Ｄとの間に、またそのカソードは、反応時間ネットワークＲＡ、ＣＡの出力端に或いは信号処理ユニット或いはコンパレータＣＯＭＰの第一の入力端に接続されている。このダイオードＤ１０７は、パワー半導体スイッチＳの短絡の際にも容量ＣＭＥ＿Ｄのための確実なスタート条件／確実なスタート状態を保証するために、容量ＣＭＥ＿Ｄの放電の加速に用いられている。動的なＶＣＥモニタリングは、パワー半導体スイッチＳのスイッチオンの際のコレクタ・エミッタ電圧の時間的変化を有利に補償するために、コレクタ・エミッタ電圧の測定値ＶＣＭを一時的に低下させるのに役立っている。

更に、図７は、図５及び図６と比較して、本発明に基づく制御回路２３と、スイッチＭ＿ＤＡＡＣの詳細な配線とを示しているが、このスイッチＭ＿ＤＡＡＣは、パワー半導体スイッチＳのスイッチオン状態の時及びパワー半導体スイッチＳのスイッチオフ状態の開始時に、動的なアクティブクランピング機能の実現のために半導体素子ＤＺＣＥ０を橋絡するために、信号処理ユニット或いは制御ユニットＣＯＮＴＲＯＬによってスイッチオンされる。パワー半導体スイッチＳがスイッチオフ状態にある時は、スイッチＭ＿ＤＡＡＣはスイッチオフされている。

スイッチＭ＿ＤＡＡＣの制御のために、その制御接続端ＣＴＲＬ＿ＤＡＡＣは、好ましくは制御ネットワーク３０、とりわけ、直列に接続された二つの抵抗Ｒ１１１とＲ１０１、ダイオードＤ１０８、及びツェナーダイオードＤＺ５（或いは、アバランチェダイオード或いは過渡電圧抑制ダイオード）から成立っているネットワークを通じて、制御接続端Ｇに、或いはパワー半導体スイッチＳのスイッチオン状態に対して決定権を持つ、信号処理ユニット或いは制御ユニットＣＯＮＴＲＯＬの出力段Ｍ＿ＯＮの出力端ＧＨ（図７にはそのように示されている）に、接続されている。代わりの手法として、出力端ＧＨの電位、制御接続端Ｇの電位或いは信号処理ユニット或いは制御ユニットＣＯＮＴＲＯＬのための開閉命令ＣＯＭＭＡＮＤの電位の変化から導き出されたか或いは導き出されることのできる信号が、スイッチＭ＿ＤＡＡＣの前に置かれた制御ネットワーク３０のための入力信号、即ちスイッチＭ＿ＤＡＡＣのための制御信号を形成する。かくして、スイッチＭ＿ＤＡＡの作動のためのエネルギー或いは制御接続端電荷（ゲート電荷）は、直接、正規の制御接続端Ｇ或いは、パワー半導体スイッチＳのスイッチオン状態に対して決定権を持つ出力段Ｍ＿ＯＮの出力端ＧＨ或いはそれから導き出された信号から取り出される。これによって、有利なことに、スイッチＭ＿ＤＡＡの追加の、比較的複雑な、いわゆる電荷ポンプ給電或いはブートストラップ給電を省くことができる。ダイオードＤ１０８とツェナーダイオードＤＺ５は、アノード側を互いに接続され、抵抗Ｒ１１１に対して並列に接続されている。

制御ネットワーク３０とスイッチＭ＿ＤＡＡとの間には、好ましくは、抵抗Ｒ１１２と容量Ｃ１０６から成る並列回路が備えられており、この並列回路は、スイッチＭ＿ＤＡＡの制御接続端と、また電流取り出しのためにその電力接続端と接続されている。制御ネットワーク３０の抵抗Ｒ１１１、容量Ｃ１０６、及びスイッチＭ＿ＤＡＡの入力容量によってスイッチＭ＿ＤＡＡのスイッチオフ過程が、制御ネットワーク３０の入力信号、即ち、図７では、例えば出力段Ｍ＿ＯＮの出力端ＧＨの上の電位によって与えられている制御信号、に対して遅延されるので、パワー半導体スイッチＳのスイッチオフ過程の間、スイッチＭ＿ＤＡＡはスイッチオンされた状態のままに留まり、パワー半導体スイッチＳがスイッチオフ状態になって初めて完全に開かれる。

ダイオードＤ１０８は、スイッチＭ＿ＤＡＡのスイッチオン過程の加速のために役立つので、パワー半導体スイッチＳの短いスイッチオン時間の場合でも、スイッチＭ＿ＤＡＡが後続のパワー半導体スイッチＳのスイッチオフ過程の間に確実にスイッチオンされるということが保証されている。

抵抗Ｒ１１２とツェナーダイオードＤＺ５によって、スイッチＭ＿ＤＡＡのための制御信号がこのスイッチの確実な作動領域に対応して引き下げられる。抵抗Ｒ１０１は、スイッチＭ＿ＤＡＡの制御接続端ＣＴＲＬ＿ＤＡＡＣのピーク電流負荷の引き下げのために、またそれによって出力段Ｍ＿ＯＮの出力端ＧＨの上のピーク電流負荷（このピーク電流負荷はパワー半導体スイッチＳの制御接続端Ｇの上の電流を低くする虞がある）の引き下げのために、役立つので、制御回路２３の全ての電流能力をパワー半導体スイッチＳの制御及び作動のために利用することができる。

更に、半導体素子ＤＺＣＥ０とスイッチＭ＿ＤＡＡには、好ましくは抵抗ＲＳＹＭが並列接続されているが、この抵抗は、半導体素子ＤＺＣＥ１の漏れ電流が比較的高い場合に、或いは、半導体素子ＤＺＣＥ１の漏れ電流よりも小さい半導体素子ＤＺＣＥ０の漏れ電流の際に、スイッチＭ＿ＤＡＡの出力電圧を安定化させるために役立つ。これによって、有利なことに、パワー半導体スイッチＳのスイッチオンの際の半導体素子ＤＺＣＥ１の漏れ電流と比較して、半導体素子ＤＺＣＥ１の漏れ電流が比較的大きいか或いは半導体素子ＤＺＣＥ０の漏れ電流が小さい場合に、半導体素子直列回路の半導体素子ＤＺＣＥ１の出力端に電位ジャンプが生じることが回避される。この出力端には導電性の接続線１００が接続されている。そのような電位ジャンプが生じると、寄生容量ＣＰから反応時間容量ＣＡへの望ましくない電荷転送が引き起こされることになる。

１、１′、１′′ 回路装置
２′、２′′ 制御回路
１０、１１、１２、１３ 回路装置
２０、２１、２２、２３ 制御回路
３０ 制御ネットワーク
１００ 導電性の接続線
２００ 抵抗直列回路のコレクタから遠い方の出力端
２０１ 抵抗直列回路の中間接続点
３００ 接続点
３０１ 半導体素子の出力端
Ｃ パワー半導体スイッチのコレクタ
ＣＡ 反応時間容量
Ｃｏｍ 基準電位
ＣＯＭＰ コンパレータ（比較器）
ＣＯＮＴＲＯＬ 信号処理ユニット（制御ユニット）
ＣＴＲＬ＿ＤＡＡＣ 制御ユニットＣＯＮＴＲＯＬの制御接続線
ＣＶＣＥ１、ＣＶＣＥ２、ＣＶＣＥ３、ＣＭＥ ドミナント容量
Ｄ１０２ ダイオード
ＤＧＨ ダイオード
ＤＺＣＥ０、ＤＺＣＥ１、ＤＺＣＥ２、ＤＺＣＥ３ 半導体素子
Ｇ 制御接続端
ＧＨ 信号処理ユニット或いは制御ユニットの出力段の出力端
Ｍ＿Ｄ スイッチ
Ｍ＿ＤＡＡＣ スイッチ
Ｍ＿ＯＦＦ、Ｍ＿ＯＮ 制御装置の出力段
ＲＡ 反応時間抵抗
ＲＭＥ 抵抗
ＲＳＹＭ 抵抗
ＲＶＣＥ１、ＲＶＣＥ２、ＲＶＣＥ３ 抵抗直列回路の抵抗
Ｓ パワー半導体スイッチ
ＶＣＡ パワー半導体スイッチのコレクタ・エミッタ電圧から導き出された電圧
ＶＣＭ 抵抗直列回路の、コレクタから遠い方の出力端の電圧
ＶＣ−ＲＥＦ 基準電圧
Ｖｅｅ 基準電位
Ｖｉｓｏ 作動電圧／供給電圧

Claims (17)

1. パワー半導体スイッチのゲートに対するゲート信号を発生するための信号処理ユニットと、抵抗直列回路と、特定の電圧を超える前記パワー半導体スイッチのコレクタ・エミッタ電圧に応答してブレークダウンするように接続される少なくとも一つの第一の半導体素子を含む、パワー半導体スイッチを駆動するための駆動回路であって、
   前記信号処理ユニットが、
   第一の入力と、
   前記パワー半導体スイッチのコレクタ・エミッタ電圧に対する基準電圧を入力する第二の入力と、
   前記パワー半導体スイッチのゲートに接続される出力と、
   を含み、
   前記抵抗直列回路が、
   前記パワー半導体スイッチのパワー供給端子に接続される入力と、
   直列に接続される２つまたはそれ以上の抵抗と、
   前記信号処理ユニットの前記第一の入力に接続される出力と、
   を含み、
   前記少なくとも一つの第一の半導体素子が、
   a）前記抵抗直列回路の２つの抵抗の間の端子またはｂ）前記信号処理ユニットに接続される前記抵抗直列回路の前記出力のいずれかに導電性の接続線を通じて接続される出力を含み、
   前記少なくとも一つの第一の半導体素子は、該少なくとも一つの第一の半導体素子の前記出力での電位が、前記パワー半導体スイッチがオン状態の場合に前記パワー半導体スイッチの前記ゲートの電位より大きいようなブレークダウン電圧を有する、
   パワー半導体スイッチを駆動するための駆動回路。
2. 前記少なくとも一つの第一の半導体素子と直列に接続される少なくとも一つの第二の半導体素子を更に含む、請求項１に記載の駆動回路。
3. 前記導電性の接続線が、前記少なくとも一つの第一の半導体素子の前記出力を、前記抵抗直列回路の２つの抵抗の間の端子に接続し、
   前記少なくとも一つの第二の半導体素子が、前記パワー半導体スイッチの前記パワー供給端子に接続され、
   前記少なくとも一つの第一の半導体素子と前記少なくとも一つの第二の半導体素子が、
   前記少なくとも一つの第一の半導体素子のブレークダウンの間に、前記少なくとも一つの第一の半導体素子の前記出力をコンスタントに保持するように接続される、
   請求項２に記載の駆動回路。
4. 前記少なくとも一つの第二の半導体素子に並列に接続されたスイッチであって、前記信号処理ユニットに接続される制御端子を含む前記スイッチを更に含み、
   前記信号処理ユニットが、前記パワー半導体スイッチの回路ブレーク動作の開始時に、前記スイッチを閉じる、
   請求項２に記載の駆動回路。
5. 前記信号処理ユニットが、前記パワー半導体スイッチのオン状態で前記スイッチを閉じる、請求項４に記載の駆動回路。
6. 前記第二の半導体素子に並列に接続される前記スイッチの前記制御端子が、前記信号処理ユニットの前記出力に接続される、請求項４または５に記載の駆動回路。
7. 前記第二の半導体素子に並列に接続されるスイッチであって、前記信号処理ユニットに接続される制御端子を含む前記スイッチを更に含み、
   前記信号処理ユニットが、前記パワー半導体スイッチの回路ブレーク動作の開始時に、前記スイッチを閉じる、
   請求項２に記載の駆動回路。
8. 前記信号処理ユニットが、前記パワー半導体スイッチのオン状態で前記スイッチを閉じる、請求項７に記載の駆動回路。
9. 前記第二の半導体素子に並列に接続される前記スイッチの前記制御端子が、前記信号処理ユニットの前記出力に接続される、請求項７または８に記載の駆動回路。
10. 前記少なくとも一つの第一の半導体素子のブレークダウン電圧が、１００ボルトより大きい、請求項１に記載の駆動回路。
11. 一つの前記第一の半導体素子の前記出力を、前記抵抗直列回路の抵抗間の端子に接続する少なくとも一つの導電性の接続線を更に含む、請求項１に記載の駆動回路。
12. 反応時間抵抗を含む反応時間ネットワークを更に含み、
    前記抵抗直列回路の前記出力が、前記反応時間ネットワークを通じて前記信号処理ユニットの前記第一の入力に接続される、
    請求項１に記載の駆動回路。
13. 前記抵抗直列回路と前記反応時間ネットワークとの間に接続され、かつ前記反応時間ネットワークと並列に接続された少なくとも周波数依存または時間依存のインピーダンスを更に含む、請求項１２に記載の駆動回路。
14. 前記少なくとも周波数依存または時間依存のインピーダンスのいずれかが、抵抗と容量との直列回路を含む、請求項１３に記載の駆動回路。
15. 前記少なくとも周波数依存または時間依存のインピーダンスのいずれかが、抵抗と、前記信号処理ユニットによって制御されるスイッチとの直列回路を含む、請求項１３に記載の駆動回路。
16. 前記少なくとも一つの第一の半導体素子が、共通の基準電位で、ブレークダウン電流をアノードに導通するように接続された、請求項１に記載の駆動回路。
17. 前記少なくとも一つの第一の半導体素子が、ブレークダウン電流を前記パワー半導体スイッチのゲートに導通するように接続された、請求項１に記載の駆動回路。

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