JP5921477B2 - Ｍｅｍｓ素子 - Google Patents

Description

本発明の実施形態は、ＭＥＭＳ（Micro Electro Mechanical Systems）素子に関する。

ＭＥＭＳ素子は可動部を備えている。ＭＥＭＳを可変容量素子に適用した場合、上部電極は可変電極となり、下部電極は固定電極となる。下部電極と上部電極との間に働く静電気により、上部電極と下部電極との間のギャップを変えることで、静電容量を変えることができる。この種のＭＥＭＳ素子（可変容量素子Ｚ）の場合、静電容量のばらつきは、小さいことが望まれる。

特開２０１２−１７８３７９号公報

本発明の目的は、静電容量のばらつきを抑制できるＭＥＭＳ素子を提供することにある。

実施形態のＭＥＭＳ素子は、複数の微小な凸部が形成された上面を有する下部電極を含んでいる。前記下部電極の前記上面上には前記凸部の高さよりも厚い複数の誘電体バンプが設けられている。前記誘電体バンプおよび前記固定電極上には誘電体層が設けられている。前記誘電体層の上方には、前記固定電極との間の静電容量を変えられるように可動な可動電極が設けられている。前記上部電極の周縁下には前記誘電体バンプが配置されている。

図１は、実施形態のＭＥＭＳ素子を模式的に示す断面図である。 図２は、比較例のＭＥＭＳ素子を模式的に示す断面図である。 図３は、比較例のヒロック高さおよびヒロックピッチがキャパシタのＣＶ特性に与える影響を調べた結果を示す図である。 図４は、ヒロックを示す平面図である。 図５は、比較例のヒロック高さとヒロックピッチと距離ｔ_airとの関係を調べた結果を示す図である。 図６は、実施形態のＭＥＭＳ素子を模式的に示す断面図である。 図７は、バンプ高さと静電容量のばらつきとの関係を調べた結果を示す図である。である。 図８は、ダウンステート状態の比較例のＭＥＭＳ素子を模式的に示す断面図である。 図９は、実施形態の上部電極のパターンの一例を示す平面図である。 図１０は、図９の上部パターンを用いた場合のバンプレイアウトを示す平面図である。 図１１は、図９の上部パターンを用いた場合の他のバンプレイアウトを示す平面図である。 図１２は、上部電極の開口部のエッジ下にバンプが配置されていない場合の問題点を説明するための図である。

以下、図面を参照しながら本発明の実施形態を説明する。

（第１の実施形態）
図１は、実施形態に係るＭＥＭＳ素子を模式的に示す断面図である。本実施形態は、ＭＥＭＳを可変容量素子に適用した例である。

図中、１はシリコン基板（半導体基板）を示しており、この半導体基板１上にはシリコン酸化膜（絶縁膜）２が設けられている。

シリコン酸化膜２上には、可変容量素子の下部電極（固定電極）３が設けられている。下部電極３の材料は、例えば、ＡｌやＡｌＣｕである。下部電極３は、一般には、金属の堆積によって形成されるので、下部電極３の表面にはヒロック（下部電極３の材料を含む微小な突起）４が存在する。ヒロック４の高さは、例えば、数１０ｎｍ以下である。

下部電極３上には複数の誘電体バンプ５が設けられている。誘電体バンプ５はヒロック４よりも高い。誘電体バンプ５の材料は、例えば、シリコン酸化物である。図１には、誘電体バンプ５間にヒロック４が存在する例が示されている。誘電体バンプ５を形成するには、例えば、下部電極３を含む領域上に誘電体層を形成し、この誘電体層上にレジストパターンを形成し、このレジストパターンをマスクにして前記シリコン酸化膜をエッチングすればよい。

シリコン酸化膜２、下部電極３、ヒロック４および誘電体バンプ５上には、可変容量素子の誘電体層６が設けられている。

誘電体層６および誘電体バンプ５は互いに異なる種類の絶縁材料でも構わないし、または同じ種類の絶縁材料でも構わない。誘電体層６は静電容量の誘電体として用いられるため高いほうがよい。誘電体バンプ５も同様に誘電体として作用するが誘電体バンプの専有面積は誘電体層６に比べて十分小さいため静電容量への影響は小さく、誘電体バンプ５の誘電率は誘電体層６のように必ずしも高い必要はない。誘電体バンプ５は誘電体層を加工して形成されるので、誘電体バンプ５の材料は加工が容易なほうがよい。これらの観点からは、誘電体層６および誘電体バンプ５は互いに異なる種類の絶縁材料であるほうがよく、例えば、誘電体層６の材料はシリコン窒化物であり、誘電体バンプ５の材料はシリコン酸化物である。

下部電極３上には誘電体層６を介して可変容量素子の上部電極（可変電極）７が設けられている。上部電極７の上面には、一般には、ヒロック４’が存在する。何故なら、上部電極７は、一般には、金属の堆積によって形成されるからである。この場合、上部電極７の下面にはヒロックは発生しづらい。

本実施形態の場合、誘電体バンプ５はヒロック４よりも高いので、誘電体層６と上部電極７との間の距離ｔ_airは、ヒロック４の高さ（ヒロック高さ）には依存せずに、誘電体バンプ５の高さ（バンプ高さ）に依存する。バンプ高さは容易に半導体プロセスにより制御できるので、距離ｔ_airのばらつきは小さくなり、その結果として素子特性の低下を抑制することが可能となる。

図２は、比較例のＭＥＭＳ素子を模式的に示す断面図である。比較例のＭＥＭＳ素子は実施形態のＭＥＭＳ素子から誘電体バンプ５を省いた構造となっている。

比較例の場合、距離ｔ_airは、ヒロック高さに依存する。ヒロック４高さは制御が難しいので、距離ｔ_airのばらつきによる素子特性の低下を抑制することは難しい。

図３（ａ）−図３（ｃ）は、比較例のヒロック高さおよびヒロックピッチがキャパシタのＣＶ特性に与える影響を調べた結果を示している。具体的には、図３（ａ）−図３（ｃ）は、それぞれ、ヒロック高さが３０ｎｍ、５０ｎｍ、７０ｎｍの場合における、ヒロックピッチが１０ｎｍ、１５ｎｍ、２０ｎｍの場合のＣＶ特性を示している。

ここでは、図４に示すように、ヒロック４はマトリクス状に配置され、縦方向のヒロックピッチＰ１、横方向のヒロックピッチＰ２とは同じである（Ｐ１＝Ｐ２）。

図３Ａ−３Ｃから、比較例の場合、ヒロック高さに関係なく、ヒロックピッチ（１０〜２０μｍ）がばらつくと、静電容量は大きく変動することが分かる。

本実施形態の場合、比較例のヒロックピッチに相当するものは、誘電体バンプ５のピッチである。誘電体バンプ５のピッチは半導体プロセスにより制御できるので、静電容量は大きくは変動しない。

図５は、比較例のヒロック高さとヒロックピッチと距離ｔ_airとの関係を調べた結果を示す図である。

図５から、比較例の場合、ヒロックピッチが狭いほど、距離ｔ_airのヒロック高さの依存性は大きくなることが分かる。

本実施形態の場合、比較例のヒロック高さに相当するものはバンプ高さである。バンプ高さは半導体プロセスにより制御でき、ヒロックピッチによる距離ｔ_airのヒロック高さの依存性は小さい。

ここで、図６に示すように、ヒロック４上に誘電体バンプ５が形成される可能性はあるが、ヒロック４は誘電体バンプ５間に形成される可能性のほうが高いので、ヒロックピッチによる距離ｔ_airのヒロック高さの依存性は小さい。図６のＭＥＭＳ素子も実施形態の範囲に属する。

図７は、バンプ高さ（t_Bump）と静電容量（Ｃ）のばらつきとの関係を調べた結果を示す図である。

図７において、ｔ_Hillockはヒロック高さの平均値を示し、Spec.はＣの仕様値を示している。

t_Bump≦ｔ_Hillockの場合、静電容量のばらつき（ΔＣ１）はヒロック高さによって支配される（従来技術）。

t_Bump＞ｔ_Hillockの場合、静電容量のばらつき（ΔＣ２）はバンプ高さによって支配され、一般には、t_Bumpの値が大きいほど、ΔＣ２およびＣは小さくなる。バンプ高さをある一定の範囲Δｔ内に設定することにより、Ｃ≧Spec.を満たすと同時に、静電容量のばらつきを一定以下にすることができる。

図８は、上部電極を下部電極に近接させた状態（ダウンステート状態）の比較例のＭＥＭＳ素子を模式的に示す断面図である。図８に示される比較例のＭＥＭＳ素子の静電容量は、下記の式（１）で与えれる。

Ｃ_down≒ε₀Ｓ／t_eff （１）
ここで、ε₀は真空の誘電率、Ｓは電極面積（下部電極３と上部電極７との対向面積）、t_effは実効的な膜厚（下部電極３と上部電極７との間の実効的な距離）を示している
t_effは下記の式（２）で与えられる。

t_eff＝t_Hillock＋t_NODF／ε_NODF （２）
ここで、t_Hillockは誘電体層６の凸部（下地のヒロックによって生じた凸部）の高さ、t_NODFは誘電体層６の厚さ、ε_NODFは誘電体層６の比誘電率を示している。

t_{air_RB}は、図２の比較例の誘電体層６と上部電極７との間の距離ｔ_airに対応する。

一方、図１に示される実施形態のＭＥＭＳ素子がダウンステートの状態における静電容量は、下記の式（３）で与えられる。

Ｃ_down≒(1-α)ε₀Ｓ／(t_Bump+t_NODF/ε_NODF)+
αε₀Ｓ／(t_Bump/ε_Bump+t_NODF/ε_NODF) （３）
ここで、αは下部電極における誘電体バンプ5の専有面積率、t_Bumpは誘電体バンプ層５の膜厚、ε_Bumpは誘電体バンプ層５の比誘電率である。本実施形態においてα<<１であるため式（３）は次式に近似できる。

Ｃ_down≒ε₀Ｓ／(t_Bump+t_NODF/ε_NODF) （４）
式（４）はダウンステートにおける静電容量がヒロック高さt_Hillockに依存せず、t_Bump及びt_NODFで制御できることを示している。

図９は、実施形態の上部電極のパターンの一例を示す平面図である。図９の上部電極７は開口１０を有する。

図１０（ａ）−図１０（ｄ）は、図９の上部パターンを用いた場合のバンプレイアウトを示す平面図である。誘電体バンプは丸で示されている。

図１０（ａ）−図１０（ｄ）は、上部電極７の周縁下に誘電体バンプが存在するように、誘電体バンプが配置されたレイアウトを示している。

図１０（ａ）は誘電体バンプのサイズが１．５μｍ、ピッチが７．５μｍの場合のレイアウトを示しており、図１０（ｂ）は誘電体バンプのサイズが１．５μｍ、ピッチが１０μｍの場合のレイアウトを示しており、図１０（ｃ）は誘電体バンプのサイズが３μｍ、ピッチが７．５μｍの場合のレイアウトを示しており、図１０（ｄ）は誘電体バンプのサイズが３μｍ、ピッチが１０μｍの場合のレイアウトを示している。

図１１（ａ）−１１（ｄ）は、図９の上部パターンを用いた場合の他のバンプレイアウトを示す平面図である。図１１（ａ）−１１（ｄ）は、それぞれ、図１０（ａ）−１０（ｄ）のサイズおよびピッチに対応する。

図１１（ａ）−１１（ｄ）は、上部電極７の開口１０の下には誘電体バンプが存在せず、かつ、上部電極の開口１０のエッジ下および上部電極７の周縁下に誘電体バンプが存在するように、誘電体バンプが配置されたレイアウトを示している。

図１２（ａ）および図１２（ｂ）に示すように、上部電極７の開口部１０のエッジ下に誘電体バンプを配置しないと、ダウンステート状態の時に、エッジ側の上部電極７に作用する静電力によりエッジ側の上部電極７と下部電極３との間の距離が短くなると、静電容量のばらつきが増える。

そこで、図１１（ａ）−１１（ｄ）では、静電容量のばらつきの増加を防ぐために、上部電極の開口１０のエッジ下に誘電体バンプが配置されている。同様の理由で、上部電極７の周縁下に配置する誘電体バンプは、上部電極７の周縁から余り離れていないほうがよい。

以上述べた実施形態の上位概念、中位概念および下位概念の一部または全ては、例えば以下のような付記１−２１で表現できる。

［付記１］
複数の微小な凸部が形成された上面を有する下部電極と、
前記下部電極の前記上面上に設けられ、前記凸部の高さよりも厚い複数の誘電体バンプと、
前記誘電体バンプおよび前記下部電極上に設けられた誘電体層と
前記誘電体層の上方に設けられ、前記下部電極との間の静電容量を変えられるように可動な上部電極と
を具備してなるＭＥＭＳ素子。

［付記２］
前記誘電体バンプの材料と前記誘電体層の材料とは異なることを特徴とする付記１に記載のＭＥＭＳ素子。

［付記３］
前記誘電体層の材料は、前記誘電体バンプの材料よりも誘電率が高いことを特徴とする付記２に記載のＭＥＭＳ素子。

［付記４］
前記誘電体バンプの材料は、前記誘電体層の材料よりも高いエッチングレートで加工できることを特徴とする付記２に記載のＭＥＭＳ素子。

［付記５］
前記誘電体層の材料はシリコン窒化物であり、前記誘電体バンプの材料はシリコン酸化物であることを特徴とする付記２に記載のＭＥＭＳ素子。

［付記６］
前記誘電体バンプの材料と前記誘電体層の材料とは同じあることを特徴とする付記１に記載のＭＥＭＳ素子。

［付記７］
前記複数の誘電体バンプ下に前記凸部が存在しないことを特徴とする付記１に記載のＭＥＭＳ素子。

［付記８］
前記複数の誘電体バンプ下に存在する前記凸部の数は、前記複数の誘電体バンプの間に存在する前記凸部の数よりも少ないことを特徴とする付記１に記載素子のＭＥＭＳ素子。

［付記９］
前記下部電極の前記複数の微小な凸部上の前記誘電体層の表面は凸形状になっていることを特徴とする付記１に記載のＭＥＭＳ素子。

［付記１０］
前記上部電極の上面には複数の微小な凸部が形成されていることを特徴とする付記１に記載のＭＥＭＳ素子。

［付記１１］
前記上部電極の上面の前記複数の微小な凸部は、ランダムに形成されていることを特徴とする付記１０に記載のＭＥＭＳ素子。

［付記１２］
前記上部電極の上面の前記複数の微小な凸部は、前記上部電極の材料を含むヒロックを含むことを特徴とする付記１０に記載のＭＥＭＳ素子。

［付記１３］
前記上部電極の周縁下には前記誘電体バンプが配置されていることを特徴とする付記１に記載のＭＥＭＳ素子。

［付記１４］
前記上部電極は開口を有し、前記開口下には前記誘電体バンプが配置されておらず、かつ、前記開口のエッジ下には前記誘電体バンプが配置されていることを特徴とする付記１３に記載のＭＥＭＳ素子。

［付記１５］
前記下部電極の前記複数の微小な凸部は、ランダムに形成されていることを特徴とする付記１に記載のＭＥＭＳ素子。

［付記１６］
前記下部電極の前記複数の微小な凸部は、前記下部電極の材料を含むヒロックを含むことを特徴とする付記１に記載のＭＥＭＳ素子。

［付記１７］
前記複数の誘電体バンプは、前記下部電極の前記複数の微小な凸部の平均高さよりも厚いことを特徴とする付記１に記載のＭＥＭＳ素子。

［付記１８］
前記複数の誘電体バンプは、前記下部電極の前記複数の微小な凸部の最大高さよりも厚いことを特徴とする付記１に記載のＭＥＭＳ素子。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…シリコン基板、２…シリコン酸化膜、３…下部電極（固定電極）、４，４’…ヒロック、５…誘電体バンプ、６…誘電体層、７…上部電極（可動電極）。

Claims (4)

1. 複数の微小な凸部が形成された上面を有する下部電極と、
   前記下部電極の前記上面上に設けられ、前記凸部の高さよりも厚い複数の誘電体バンプと、
   前記誘電体バンプおよび前記下部電極上に設けられた誘電体層と
   前記誘電体層の上方に設けられ、前記下部電極との間の静電容量を変えられるように可動な上部電極と
   を具備し、前記上部電極の周縁下には前記誘電体バンプが配置されていることを特徴とするＭＥＭＳ素子。
2. 前記誘電体バンプの材料と前記誘電体層の材料とは異なることを特徴とする請求項１に記載のＭＥＭＳ素子。
3. 前記誘電体層の材料は、前記誘電体バンプの材料よりも誘電率が高いことを特徴とする請求項２に記載のＭＥＭＳ素子。
4. 前記複数の誘電体バンプ下に存在する前記凸部の数は、前記複数の誘電体バンプの間に存在する前記凸部の数よりも少ないことを特徴とする請求項１に記載素子のＭＥＭＳ素子。

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