JP5921077B2 - 高周波パッケージ - Google Patents

高周波パッケージ Download PDF

Info

Publication number
JP5921077B2
JP5921077B2 JP2011075447A JP2011075447A JP5921077B2 JP 5921077 B2 JP5921077 B2 JP 5921077B2 JP 2011075447 A JP2011075447 A JP 2011075447A JP 2011075447 A JP2011075447 A JP 2011075447A JP 5921077 B2 JP5921077 B2 JP 5921077B2
Authority
JP
Japan
Prior art keywords
frequency
wiring
main structure
semiconductor circuit
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011075447A
Other languages
English (en)
Other versions
JP2012209500A (ja
Inventor
大和田 哲
哲 大和田
祐 桐越
祐 桐越
健 湯浅
健 湯浅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2011075447A priority Critical patent/JP5921077B2/ja
Publication of JP2012209500A publication Critical patent/JP2012209500A/ja
Application granted granted Critical
Publication of JP5921077B2 publication Critical patent/JP5921077B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901Structure
    • H01L2224/4903Connectors having different sizes, e.g. different diameters
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Landscapes

  • Waveguide Connection Structure (AREA)

Description

本発明は、マイクロ波帯もしくはミリ波帯で動作する高周波半導体回路やその周辺回路を内部に収めて保護する高周波パッケージに関する。
従来の高周波パッケージとして、主要構造体上に実装された高周波半導体回路と、主要構造体上に配置されると共に高周波半導体回路に接続された高周波配線と、主要構造体上に配置されると共に高周波半導体回路に接続された直流配線と、主要構造体の内部に配置されると共に直流配線に設けられ、高周波を阻止する帯域阻止フィルタとを備えたものがある(下記特許文献1)。
この従来の高周波パッケージでは、直流配線に高周波を阻止する帯域阻止フィルタを設けることで、内部に実装された高周波半導体回路の発振等の不安定性を抑制することができる。
特開2000−100992号公報
従来の高周波パッケージは、以上のように構成されているので、高周波パッケージの近傍空間に、他の装置への直流電源あるいは直流信号を伝送するハーネス状のリード線が引き通されていると、そのリード線と高周波パッケージに入出力される高周波とに不要結合を発生し、不具合を起こすことがある。
図3はその状態を示したものであり、高周波パッケージに高周波入力端子4aと、高周波出力端子4fとが設けられ、その高周波パッケージの近傍空間に、他の装置に直流電源を伝送するリード線21と、他の装置に直流信号を伝送するリード線22とが引き通されている状態を示したものである。
図3のように、高周波パッケージの高周波入力端子4aおよび高周波出力端子4fの近傍空間にリード線21,22が存在していると、例えば、高周波出力端子4f付近でリード線21,22と不要結合すれば、不要結合した高周波はリード線21,22上を伝搬し、高周波入力端子4aにおいて再結合する。
すなわち、高周波の帰還が起こり、高周波パッケージの内部に実装された高周波半導体回路の入出力アイソレーションが劣化することになる。仮に、この高周波半導体回路が高周波増幅器である場合に、高周波増幅器の利得次第では、入出力アイソレーションの劣化は高周波増幅器の発振等を引き起こす場合もある等の課題があった。
本発明は、以上のような課題を解消するためになされたものであり、他の装置への直流電源あるいは直流信号を伝送するリード線と、当該高周波パッケージ上に配置された高周波配線の周りから漏洩する高周波との不要結合を減少させ、これにより、高周波半導体回路の入出力アイソレーションを向上し、入出力アイソレーションの劣化に起因する不具合を低減する高周波パッケージを得ることを目的とする。
本発明の高周波パッケージは、主要構造体上もしくは主要構造体と一体化されたキャリア上に実装された高周波半導体回路と、主要構造体上に配置されると共に高周波半導体回路に接続された高周波配線と、主要構造体上に配置されると共に高周波半導体回路に接続された直流配線と、主要構造体上に高周波半導体回路を囲むように配置された側壁と、側壁上に配置された接地導体と、接地導体上に配置された誘電体基板と、誘電体基板上に配置されると共に、高周波半導体回路に接続されることなく、当該高周波パッケージの周辺に設けられた他の装置への直流電源あるいは直流信号を通過させる直流引き通し配線と、直流引き通し配線に設けられ、直流成分に損失を生じることなく、かつ、高周波半導体回路が動作する周波数の高周波を反射もしくは消散するフィルタとを備えたことを特徴とするものである。
本発明によれば、直流引き通し配線が主要構造体の内部に配置されているので、この直流引き通し配線と主要構造体上に配置された高周波配線の周りから漏洩する高周波との不要結合を減少させることができる。
これにより、高周波半導体回路の入出力アイソレーションを向上することができ、入出力アイソレーションの劣化に起因する不具合を低減できる効果がある。
この発明の実施の形態1による高周波パッケージを示す分解斜視図である。 この発明の実施の形態1による高周波パッケージにリード線を接続した状態を示す分解斜視図である。 従来の高周波パッケージにリード線が引き通された場合に生じる高周波の不要結合を示す分解斜視図である。 この発明の実施の形態2による高周波パッケージを示す分解斜視図である。 この発明の実施の形態3による高周波パッケージを示す分解斜視図である。
実施の形態1.
この実施の形態1は、リード線の代わりに用いられる直流引き通し配線を主要構造体の内部に配置することにより、高周波配線の高周波との不要結合を減少させるものである。
図1はこの発明の実施の形態1による高周波パッケージを示す分解斜視図である。
図において、主要構造体1は、多層状の誘電体からなるものである。キャリア2は、底面に接地導体(図示せず)が形成され、主要構造体1を配置するものである。
高周波半導体回路3は、半導体チップにより構成され、主要構造体1上に実装されたものである。
この高周波半導体回路3は、主要構造体1上に形成された高周波入力端子4aおよび高周波入力線路4bからなる線路にボンドワイヤ4cを用いて接続されている。また、主要構造体1上に形成された高周波出力端子4fおよび高周波出力線路4eからなる線路にボンドワイヤ4dを用いて接続されている。
なお、4aから4fにより高周波配線を構成する。
また、この高周波半導体回路3は、主要構造体1上に形成された直流信号入力端子5aおよび直流信号入力線路5bからなる線路にボンドワイヤ5cを用いて接続されている。また、主要構造体1上に形成された直流電源入力端子6aおよび直流電源入力線路6bからなる線路にボンドワイヤ6cを用いて接続されている。
なお、5aから5c,6aから6cにより直流配線を構成する。
側壁7は、多層状の誘電体からなり、主要構造体1上に高周波半導体回路3を囲むように配置されたものである。キャビティ8は、側壁7の配置により主要構造体1上に形成される空間である。
シールリング9は、側壁7上に配置され、リッド10は、キャビティ8を封止するように、シールリング9上に半田付けされるものである。
さらに、この実施の形態1では、主要構造体1上に外部端子11a,11bが形成されている。これら外部端子11a,11bは、高周波入力端子4aおよび高周波出力端子4fから、少なくとも不要結合が発生しない程度に離れた位置に形成されたものである。
また、引き通し配線11cは、外部端子11a,11bの真下であって、多層配置された主要構造体1の内部に形成されたものである。
ビア11dは、外部端子11aと引き通し配線11cの一端とを電気的に接続し、ビア11eは、外部端子11bと引き通し配線11cの他端とを電気的に接続したものである。
なお、外部端子11a,11b、引き通し配線11c、およびビア11d,11eにより直流引き通し配線を構成する。
次に動作について説明する。
図1において、この実施の形態1では、外部端子11a、ビア11d、引き通し配線11c、ビア11e、および外部端子11bからなる経路が一系統設けられている。
この経路は、高周波半導体回路3に接続されることなく、また、その経路のほとんどが高周波パッケージの周辺の空間にあらわとなることなく、主要構造体1の高周波入力端子4aが形成された端面から高周波出力端子4fが形成された端面まで導通するものである。
図2はこの発明の実施の形態1による高周波パッケージにリード線を接続した状態を示す分解斜視図である。
図において、他の装置への直流電源の伝送のために、高周波入力端子4a側から高周波出力端子4f側へと高周波パッケージの近傍を引き通す必要のあるリード線21がある場合に、そのリード線21を分断する。
そして、分断したリード線21を、リード線21a,21bとし、リード線21aの端部を外部端子11aに、リード線21bの端部を外部端子11bにそれぞれ接続する。
このように、この実施の形態1の高周波パッケージでは、他の装置への直流電源の伝送を、リード線21a、外部端子11a、ビア11d、引き通し配線11c、ビア11e、外部端子11b、およびリード線21bからなる経路で通過させることができる。
このため、高周波パッケージの近傍空間にあらわとなるリード線21の物理長が短くなり、またその一方で、引き通し配線11cは、リード線21に比べて不要結合を少なくすることのできる主要構造体1の内部に形成されている。
したがって、図3に示したように、従来では、高周波パッケージ上の配線であるために、高周波入力端子4aおよび高周波出力端子4fの周りから漏洩する高周波とリード線21,22との不要結合を発生したが、この実施の形態1の高周波パッケージでは、この不要結合を減少させることができる。
以上のように、この実施の形態1によれば、引き通し配線11cが主要構造体1の内部に配置されているので、この引き通し配線11cと主要構造体1上に配置された高周波入力端子4aおよび高周波出力端子4fの周りから漏洩する高周波との不要結合を減少させることができる。
これにより、高周波半導体回路3の入出力アイソレーションを向上することができ、入出力アイソレーションの劣化に起因する不具合を低減できる効果がある。
また、外部端子11a,11bは、高周波入力端子4aおよび高周波出力端子4fから、少なくとも不要結合が発生しない程度に離れた位置に形成したので、不要結合を更に減少させることができる。
さらに、直流引き通し配線を、主要構造体1上に形成された外部端子11a,11bと、主要構造体1の内部に形成されたビア11d,11eおよび引き通し配線11cとから構成した。
これにより、高周波パッケージの近傍空間に引き通す必要のあるリード線21をリード線21a,21bに分断し、分断したリード線21aの端部を主要構造体1上に形成された外部端子11aに、リード線21bの端部を主要構造体1上に形成された外部端子11bにそれぞれ接続すれば良く、分断したリード線21a,21bの接続を容易に行うことができる効果がある。
さらに、上記実施の形態1によれば、直流引き通し配線を一系統のみ設けたものについて示したが、直流引き通し配線を複数系統設けたものであっても良い。
この場合、高周波パッケージの周辺に複数のリード線が設けられるものであっても対応することができ、入出力アイソレーションの劣化に起因する不具合を低減できる効果がある。
さらに、上記実施の形態1によれば、高周波半導体回路3を、主要構造体1上に実装した構成について示したが、高周波半導体回路3を、主要構造体1と一体化されたキャリア2上に実装する構成であっても良い。
すなわち、主要構造体の中央に上面および底面間を貫通する穴を設け、その主要構造体の底面にキャリアが設けられ、そのキャリアの上面の一部が上記穴により露出した構成において、高周波半導体回路3を、主要構造体の穴より露出したキャリア上に実装した構成であっても良い。
この場合、発熱の多い高周波半導体回路であっても、高周波半導体回路を主要構造体上ではなく、キャリア上に直接に実装することにより、高周波半導体回路の放熱をより促すことができる。
さらに、主要構造体1の構成部材は、セラミックや樹脂であっても良く、また、シールリング9やキャリア2は必須というものではない。さらには、高周波パッケージの内部には、半導体チップを1つのみ実装する例を示したが、この実施の形態1の奏する効果は、実装される半導体チップの数や形態には依存しないことはいうまでもない。
実施の形態2.
この実施の形態2は、直流引き通し配線にフィルタを設けることにより、入出力アイソレーションを更に向上させるものである。
図4はこの発明の実施の形態2による高周波パッケージを示す分解斜視図である。
図において、フィルタ11fは、引き通し配線11cに設けられ、直流成分に損失を生じることなく、かつ、高周波半導体回路3が動作する周波数の高周波を反射もしくは消散するものである。
先端開放スタブ11g,11hは、そのフィルタ11fの具体的な構成であり、引き通し配線11cの途上に接続されるように形成されたものである。
以上のように、この実施の形態2によれば、引き通し配線11cに設けられ、直流成分に損失を生じることなく、かつ、高周波半導体回路3が動作する周波数の高周波を反射もしくは消散するフィルタ11fを備えたので、高周波半導体回路1の入出力アイソレーションを更に向上することができる効果がある。
このため、高周波半導体回路1が高利得の増幅器の場合等、大きな入出力アイソレーションが求められる場合に好適である。
また、そのフィルタ11fを、引き通し配線11cの途上に接続される先端開放スタブ11g,11hの形成により構成したので、フィルタ11fを極めて容易に構成することができる効果がある。
実施の形態3.
この実施の形態3は、主要構造体1上に誘電体基板を設け、その誘電体基板上にフィルタを有する直流引き通し配線を設けることにより、高周波配線の高周波との不要結合を減少させるものである。
図5はこの発明の実施の形態3による高周波パッケージを示す分解斜視図である。
図において、誘電体基板31は、多層状の誘電体からなるものである。接地導体32は、誘電体基板31の底面に形成され、リッド10上に配置されたものである。
なお、この実施の形態3の場合、リッド10、シールリング9は導体からなり、また、詳細な記載は省くが、シールリング9は、ビア等によりキャリア2の底面に設けられた接地導体と導通が確保されている。即ち、リッド10は、電気的に接地された構造になっている。
さらに、この実施の形態3では、誘電体基板31上に外部端子33a,33b、および引き通し配線33cが、一系統の直流引き通し配線として形成されている。
また、フィルタ33dは、引き通し配線33cに設けられ、直流成分に損失を生じることなく、かつ、高周波半導体回路3が動作する周波数の高周波を反射もしくは消散するものである。
先端開放スタブ33e,33fは、そのフィルタ33dの具体的な構成であり、引き通し配線33cの途上に接続されるように形成されたものである。
さらに、誘電体基板31上に外部端子34a,34b、および引き通し配線34cが、もう一系統の直流引き通し配線として形成されている。
また、フィルタ34dは、引き通し配線34cに設けられ、直流成分に損失を生じることなく、かつ、高周波半導体回路3が動作する周波数の高周波を反射もしくは消散するものである。
先端開放スタブ34e,34fは、そのフィルタ34dの具体的な構成であり、引き通し配線34cの途上に接続されるように形成されたものである。
次に動作について説明する。
図5において、この実施の形態3では、実施の形態1において適用された、外部端子11a、ビア11d、引き通し配線11c、ビア11e、および外部端子11bからなる経路が取り除かれている。
代わりに、リッド10上に誘電体基板31が配置され、その誘電体基板31上には、外部端子33a,33bおよび引き通し配線33cからなる一系統の直流引き通し配線と、外部端子34a,34bおよび引き通し配線34cからなるもう一系統の直流引き通し配線とが、計2系統形成されている。
よって、例えば、直流電源のリード線21を、リード線21a,21bに分断すると共に、リード線21aの端部を外部端子33aに、リード線21bの端部を外部端子33bにそれぞれ接続する。
また、直流信号のリード線22を、リード線22a,22bに分断すると共に、リード線22aの端部を外部端子34aに、リード線22bの端部を外部端子34bにそれぞれ接続する。
このように、他の装置への直流電源および直流信号の2系統の伝送を、外部端子33a,33bおよび引き通し配線33cからなる経路と、外部端子34a,34bおよび引き通し配線34cからなる経路とで通過させることができる。
しかしながら、誘電体基板31上に形成された引き通し配線33c,34cは、高周波パッケージの近傍空間にあらわとなっており、また、高周波入力端子4aおよび高周波出力端子4fの近傍空間で、外部端子33a,33bおよび外部端子34a,34bがリード線21a,21bおよびリード線22a,22bに接続することになるため、高周波のリード線への不要結合が生じやすい。これは、図3に示した従来の高周波パッケージと変わりがない。
そこで、この実施の形態3では、各系統に、それぞれフィルタ33d,34dを設け、直流成分に損失を生じることなく、かつ、高周波半導体回路3が動作する周波数の高周波を反射もしくは消散する高周波を反射する。
このため、高周波パッケージに実装された高周波半導体回路3の入出力アイソレーションを確保することができる。
なお、リッド10は、電気的に接地された構造になっているので、誘電体基板31の裏面の接地導体32の電位がキャリア2の裏面の接地導体の電位と同等に保たれ、誘電体基板31上に形成されたフィルタ33d,34dが大きな通過損失を無理なく作用することが可能となる。
以上のように、この実施の形態3によれば、引き通し配線33c,34cに設けられ、直流成分に損失を生じることなく、かつ、高周波半導体回路3が動作する周波数の高周波を反射もしくは消散するフィルタ33d,34dを備えたので、この引き通し配線33c,34cと主要構造体1上に配置された高周波入力端子4aおよび高周波出力端子4fの周りから漏洩する高周波との不要結合を減少させることができる。
これにより、高周波半導体回路3の入出力アイソレーションを向上することができ、入出力アイソレーションの劣化に起因する不具合を低減できる効果がある。
また、引き通し配線33c,34cを、主要構造体1上の誘電体基板31上に配置したので、主要構造体1の占有面積の拡大を招くことがない効果がある。
また、この実施の形態3によれば、接地導体32は、キャリア2の底面の接地導体とビア等により導通されているので、接地導体32の電位がキャリア2の底面の接地導体の電位と同等に保たれ、誘電体基板31上に配置された高周波を反射するフィルタ33d,34dが大きな通過損失を無理なく作用することができる効果がある。
上記実施の形態3では、引き通し配線33c,34cを誘電体基板31上に形成したが、誘電体基板31として多層基板を用い、引き通し配線33c,34cをその多層基板の内部に配置し、実施の形態1と同様に、誘電体基板31上の両端部のみに外部端子を形成し、引き通し配線と外部端子とをビアにより電気的に接続するように構成しても良く、高周波半導体回路3の入出力アイソレーションを更に向上することができる効果がある。
このため、高周波半導体回路3が高利得の増幅器の場合等、大きな入出力アイソレーションが求められる場合に好適である。
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意な構成要素の変形、もしくは各実施の形態において任意な構成要素の省略が可能である。
1 主要構造体、2 キャリア、3 高周波半導体回路、4a 高周波入力端子、4b高周波入力線路、4c,4d,5c,6c ボンドワイヤ、4e 高周波出力線路、4f 高周波出力端子、5a 直流信号入力端子、5b 直流信号入力線路、6a 直流電源入力端子、6b 直流電源入力線路、7 側壁、8 キャビティ、9 シールリング、10リッド、11a,11b,33a,33b,34a,34b 外部端子、11c,33c,34c 引き通し配線、11d,11e ビア、11f,33d,34d フィルタ、11g,11h,33f,33e,34f,34e 先端開放スタブ、21,21a,21b,22a,22b リード線、31 誘電体基板、32 接地導体。

Claims (1)

  1. 主要構造体上もしくは上記主要構造体と一体化されたキャリア上に実装された高周波半導体回路と、
    上記主要構造体上に配置されると共に上記高周波半導体回路に接続された高周波配線と、
    上記主要構造体上に配置されると共に上記高周波半導体回路に接続された直流配線と、
    上記主要構造体上に上記高周波半導体回路を囲むように配置された側壁と、
    上記側壁上に配置された接地導体と、
    上記接地導体上に配置された誘電体基板と、
    上記誘電体基板上に配置されると共に、上記高周波半導体回路に接続されることなく、当該高周波パッケージの周辺に設けられた他の装置への直流電源あるいは直流信号を通過させる直流引き通し配線と、
    上記直流引き通し配線に設けられ、直流成分に損失を生じることなく、かつ、上記高周波半導体回路が動作する周波数の高周波を反射もしくは消散するフィルタとを備えた高周波パッケージ。
JP2011075447A 2011-03-30 2011-03-30 高周波パッケージ Active JP5921077B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011075447A JP5921077B2 (ja) 2011-03-30 2011-03-30 高周波パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011075447A JP5921077B2 (ja) 2011-03-30 2011-03-30 高周波パッケージ

Publications (2)

Publication Number Publication Date
JP2012209500A JP2012209500A (ja) 2012-10-25
JP5921077B2 true JP5921077B2 (ja) 2016-05-24

Family

ID=47188980

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011075447A Active JP5921077B2 (ja) 2011-03-30 2011-03-30 高周波パッケージ

Country Status (1)

Country Link
JP (1) JP5921077B2 (ja)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000100992A (ja) * 1998-09-28 2000-04-07 Sharp Corp 高周波パッケージ
JP3538045B2 (ja) * 1998-12-09 2004-06-14 三菱電機株式会社 Rf回路モジュール
JP2003060112A (ja) * 2001-08-14 2003-02-28 Murata Mfg Co Ltd 回路基板装置

Also Published As

Publication number Publication date
JP2012209500A (ja) 2012-10-25

Similar Documents

Publication Publication Date Title
US7939907B2 (en) Semiconductor device including a digital semiconductor element and an analog semiconductor element in a common semiconductor device
US9099979B2 (en) High-frequency circuit module
JP6243510B2 (ja) 電子部品収納用パッケージおよび電子装置
JP2006014088A (ja) 伝送線路基板および半導体パッケージ
US9406622B2 (en) Electronic circuit and semiconductor component
US6281756B1 (en) Transistor with internal matching circuit
JP2007088233A (ja) 光モジュール
US20120326293A1 (en) Semiconductor package having electrode on side surface, and semiconductor device
JP4516101B2 (ja) 伝送線路基板および半導体パッケージ
JP2010199277A (ja) 接続装置、フレキシブル基板付き半導体素子収納用パッケージ、およびフレキシブル基板付き半導体装置
JP2010021456A (ja) 高周波モジュール
JP5921077B2 (ja) 高周波パッケージ
JP2007208671A (ja) マイクロ波モジュール用パッケージ
JP2015141959A (ja) 高周波モジュール
JP2015023194A (ja) 半導体装置
JPWO2007125633A1 (ja) 高周波用半導体装置
JP7298265B2 (ja) 集積回路パッケージ
JP2011155586A (ja) 周波回路基板、およびこれを備える周波モジュール
JP2011103399A (ja) 半導体装置
JP2015192097A (ja) 電子部品搭載用パッケージ
JP4108099B2 (ja) 電子部品のパッケージ
JPH09260522A (ja) 半導体装置
JP2017050560A (ja) 高周波モジュール
WO2023053228A1 (en) Semiconductor device
JP2005019482A (ja) 半導体集積装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131101

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140807

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140909

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141105

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150526

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150716

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160315

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160412

R150 Certificate of patent or registration of utility model

Ref document number: 5921077

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250