JP5912726B2 - 同期整流型ブリッジ - Google Patents

Description

本発明は、同期整流型ブリッジに関する。

従来、交流電圧を直流電圧に変換するために、整流ブリッジが用いられる場合がある。

［整流ブリッジ１００の構成］
図７は、第１の従来例に係る整流ブリッジ１００の回路図である。整流ブリッジ１００の入力端子ＩＮ１、ＩＮ２には、交流電源ＡＣが接続され、整流ブリッジ１００の出力端子ＯＵＴ１、ＯＵＴ２には、負荷ＬＯＡＤが接続される。この整流ブリッジ１００は、ダイオードＤ１０１〜Ｄ１０４およびキャパシタＣ３を備える。

キャパシタＣ３は、出力端子ＯＵＴ１、ＯＵＴ２の間に設けられる。

ダイオードＤ１０１、Ｄ１０３は、直列に接続され、出力端子ＯＵＴ１、ＯＵＴ２の間に設けられる。また、ダイオードＤ１０１、Ｄ１０３の接続点には、入力端子ＩＮ１が接続される。具体的には、ダイオードＤ１０１のカソードには、出力端子ＯＵＴ１が接続され、ダイオードＤ１０１のアノードには、入力端子ＩＮ１と、ダイオードＤ１０３のカソードと、が接続され、ダイオードＤ１０３のアノードには、出力端子ＯＵＴ２が接続される。

ダイオードＤ１０２、Ｄ１０４は、直列に接続され、出力端子ＯＵＴ１、ＯＵＴ２の間に設けられる。また、ダイオードＤ１０２、Ｄ１０４の接続点には、入力端子ＩＮ２が接続される。具体的には、ダイオードＤ１０２のカソードには、出力端子ＯＵＴ１が接続され、ダイオードＤ１０２のアノードには、入力端子ＩＮ２と、ダイオードＤ１０４のカソードと、が接続され、ダイオードＤ１０４のアノードには、出力端子ＯＵＴ２が接続される。

［整流ブリッジ１００の動作］
以上の構成を備える整流ブリッジ１００は、入力端子ＩＮ１、ＩＮ２から入力された交流電圧を直流電圧に変換して、出力端子ＯＵＴ１、ＯＵＴ２から出力する。具体的には、整流ブリッジ１００は、入力端子ＩＮ１、ＩＮ２から入力された交流電圧を、ダイオードＤ１０１〜Ｄ１０４で全波整流し、キャパシタＣ３で平滑化して、出力端子ＯＵＴ１、ＯＵＴ２から出力する。

ここで、ダイオードＤ１０１〜Ｄ１０４で交流電圧を整流する際には、ダイオードＤ１０１〜Ｄ１０４に適宜電流が流れ、これらダイオードＤ１０１〜Ｄ１０４のうち電流が流れたものでは、順方向電圧による電力損失が発生する。そして、この順方向電圧による電力損失は、交流電源ＡＣから入力端子ＩＮ１、ＩＮ２に入力される入力電流が大きくなるに従って、大きくなる。このため、整流ブリッジ１００では、電力損失が大きくなってしまう場合があった。

そこで、電力損失を低減させるために、同期整流型ブリッジが用いられる場合がある（例えば、特許文献１参照）。

［同期整流型ブリッジ１００Ａの構成］
図８は、第２の従来例に係る同期整流型ブリッジ１００Ａの回路図である。同期整流型ブリッジ１００Ａの入力端子ＩＮ１、ＩＮ２には、交流電源ＡＣが接続され、同期整流型ブリッジ１００Ａの出力端子ＯＵＴ１、ＯＵＴ２には、負荷ＬＯＡＤが接続される。この同期整流型ブリッジ１００Ａは、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ１〜Ｑ４と、キャパシタＣ３と、図示しない制御回路と、を備える。

キャパシタＣ３は、出力端子ＯＵＴ１、ＯＵＴ２の間に設けられる。

スイッチ素子Ｑ１、Ｑ３は、直列に接続され、出力端子ＯＵＴ１、ＯＵＴ２の間に設けられる。また、スイッチ素子Ｑ１、Ｑ３の接続点には、入力端子ＩＮ１が接続される。具体的には、スイッチ素子Ｑ１のドレインには、出力端子ＯＵＴ１が接続され、スイッチ素子Ｑ１のソースには、入力端子ＩＮ１と、スイッチ素子Ｑ３のドレインと、が接続され、スイッチ素子Ｑ３のソースには、出力端子ＯＵＴ２が接続される。

スイッチ素子Ｑ２、Ｑ４は、直列に接続され、出力端子ＯＵＴ１、ＯＵＴ２の間に設けられる。また、スイッチ素子Ｑ２、Ｑ４の接続点には、入力端子ＩＮ２が接続される。具体的には、スイッチ素子Ｑ２のドレインには、出力端子ＯＵＴ１が接続され、スイッチ素子Ｑ２のソースには、入力端子ＩＮ２と、スイッチ素子Ｑ４のドレインと、が接続され、スイッチ素子Ｑ４のソースには、出力端子ＯＵＴ２が接続される。

［同期整流型ブリッジ１００Ａの動作］
以上の構成を備える同期整流型ブリッジ１００Ａは、入力端子ＩＮ１、ＩＮ２から入力された交流電圧を直流電圧に変換して、出力端子ＯＵＴ１、ＯＵＴ２から出力する。具体的には、同期整流型ブリッジ１００Ａは、入力端子ＩＮ１、ＩＮ２から入力された交流電圧に応じて、スイッチ素子Ｑ１、Ｑ４と、スイッチ素子Ｑ２、Ｑ３と、を制御回路により交互にオン状態にする。これによれば、入力端子ＩＮ１、ＩＮ２から入力された交流電圧は、スイッチ素子Ｑ１〜Ｑ４で全波整流されることになる。同期整流型ブリッジ１００Ａは、スイッチ素子Ｑ１〜Ｑ４で全波整流した電圧を、キャパシタＣ３で平滑化して、出力端子ＯＵＴ１、ＯＵＴ２から出力する。

ここで、スイッチ素子Ｑ１〜Ｑ４で交流電圧を全波整流する際には、スイッチ素子Ｑ１〜Ｑ４のうちオン状態のものに電流が流れ、これらスイッチ素子Ｑ１〜Ｑ４のうち電流が流れたものでは、オン抵抗による電力損失が発生する。しかしながら、スイッチ素子Ｑ１〜Ｑ４のオン抵抗は比較的小さいため、同期整流型ブリッジ１００Ａは、整流ブリッジ１００と比べて、電力損失を低減できる。

特開２００９−２９０９５０号公報

図８に示したスイッチ素子Ｑ１〜Ｑ４のそれぞれは、オン状態では、順方向においても逆方向においても導通状態になる。このため、図８に示した同期整流型ブリッジ１００Ａでは、入力端子ＩＮ１、ＩＮ２から入力された交流電圧に応じて適切なタイミングでスイッチ素子Ｑ１〜Ｑ４をスイッチングさせないと、キャパシタＣ３に蓄積された電荷の逆流放電が発生してしまうおそれがあった。

上述の課題を鑑み、本発明は、同期整流型ブリッジの出力端子間に存在する容量素子の逆流放電を防止することを目的とする。

本発明は、上述の課題を解決するために、以下の事項を提案している。
（１） 本発明は、第１の出力端子（例えば、図１、３、５の出力端子ＯＵＴ１に相当）と第２の出力端子（例えば、図１、３、５の出力端子ＯＵＴ２に相当）との間に直列に接続された第１のスイッチ素子（例えば、図１、３、５のスイッチ素子Ｑ１に相当）および第３のスイッチ素子（例えば、図１、３、５のスイッチ素子Ｑ３に相当）と、前記第１の出力端子と前記第２の出力端子との間に直列に接続された第２のスイッチ素子（例えば、図１、３、５のスイッチ素子Ｑ２に相当）および第４のスイッチ素子（例えば、図１、３、５のスイッチ素子Ｑ４に相当）と、を備え、前記第１のスイッチ素子の一端と、前記第２のスイッチ素子の一端と、には前記第１の出力端子が接続され、前記第３のスイッチ素子の他端と、前記第４のスイッチ素子の他端と、には前記第２の出力端子が接続され、前記第１のスイッチ素子の他端と、前記第３のスイッチ素子の一端と、には第１の入力端子（例えば、図１、３、５の入力端子ＩＮ１に相当）が接続され、前記第２のスイッチ素子の他端と、前記第４のスイッチ素子の一端と、には第２の入力端子（例えば、図１、３、５の入力端子ＩＮ２に相当）が接続され、前記第１の入力端子および前記第２の入力端子間から入力された交流電圧を全波整流して、前記第１の出力端子および前記第２の出力端子間から出力する同期整流型ブリッジ（例えば、図１の同期整流型ブリッジ１や、図３の同期整流型ブリッジ１Ａや、図５の同期整流型ブリッジ１Ｂに相当）であって、前記交流電圧の極性を検出する極性検出手段（例えば、図１、３、５の比較器ＣＭＰ１に相当）と、前記第１の出力端子と前記第２の出力端子とを接続する容量素子（例えば、図１、３、５のキャパシタＣ３に相当）に流れる電流と、当該第１の出力端子および当該第２の出力端子に接続された負荷（例えば、図１、３、５の負荷ＬＯＡＤに相当）に流れる電流と、を合算した合算電流を検出する電流検出手段（例えば、図１、３、５の抵抗Ｒ３と比較器ＣＭＰ２と基準電圧源Ｖｒｅｆとに相当）と、前記極性検出手段による検出結果と、前記電流検出手段による検出結果と、に基づいて、前記第１のスイッチ素子および前記第２のスイッチ素子と、前記第３のスイッチ素子および前記第４のスイッチ素子と、のうち少なくともいずれかを制御する制御回路（例えば、図１の制御回路５や、図３の制御回路５Ａや、図５の制御回路５Ｂに相当）と、を備えることを特徴とする同期整流型ブリッジを提案している。

ここで、第１の入力端子の電圧が第２の入力端子の電圧より高い期間において、第１の出力端子と第２の出力端子とを接続する容量素子に流れる電流と、第１の出力端子および第２の出力端子に接続された負荷に流れる電流と、を合算した合算電流がゼロ以上であれば、この合算電流は、第４のスイッチ素子の寄生ダイオードと、第２の入力端子および第１の入力端子と、第１のスイッチ素子の寄生ダイオードと、を介して第１の出力端子に供給される。すなわち、第１の入力端子の電圧が第２の入力端子の電圧より高い期間で、かつ、上述の合算電流がゼロ以上である期間では、第１のスイッチ素子および第４のスイッチ素子をオン状態にしても、上述の容量素子に放電電流は流れない。

また、第１の入力端子の電圧が第２の入力端子の電圧より低い期間において、上述の合算電流がゼロ以上であれば、この合算電流は、第３のスイッチ素子の寄生ダイオードと、第１の入力端子および第２の入力端子と、第２のスイッチ素子の寄生ダイオードと、を介して第１の出力端子に供給される。すなわち、第１の入力端子の電圧が第２の入力端子の電圧より低い期間で、かつ、上述の合算電流がゼロ以上である期間では、第２のスイッチ素子および第３のスイッチ素子をオン状態にしても、上述の容量素子に放電電流は流れない。

また、第１の入力端子の電圧と第２の入力端子の電圧との関係は、これら端子間から入力される交流電圧の極性に依存する。

そこで、この発明によれば、同期整流型ブリッジに、極性検出手段、電流検出手段、および制御回路を設けた。そして、極性検出手段により、第１の入力端子および第２の入力端子から入力された交流電圧の極性を検出することとした。また、電流検出手段により、上述の合算電流を検出することとした。また、制御回路により、極性検出手段による検出結果と、電流検出手段による検出結果と、に基づいて、第１のスイッチ素子および第２のスイッチ素子と、第３のスイッチ素子および第４のスイッチ素子と、のうち少なくともいずれかを制御することとした。

このため、上述の閾値をゼロ以上に設定し、第１の入力端子の電圧と第２の入力端子の電圧との関係と、上述の合算電流と、に応じて第１のスイッチ素子および第４のスイッチ素子をオン状態にしたり、第２のスイッチ素子および第３のスイッチ素子をオン状態にしたりすることで、容量素子の逆流放電を防止できる。

（２） 本発明は、（１）の同期整流型ブリッジについて、前記極性検出手段は、前記第１の入力端子の電圧が前記第２の入力端子の電圧より高い場合には、前記交流電圧の極性が正極性であると検出し、前記第１の入力端子の電圧が前記第２の入力端子の電圧より低い場合には、前記交流電圧の極性が負極性であると検出することを特徴とする同期整流型ブリッジを提案している。

この発明によれば、（１）の同期整流型ブリッジにおいて、極性検出手段により、第１の入力端子の電圧が第２の入力端子の電圧より高い場合には、交流電圧の極性が正極性であると検出し、第１の入力端子の電圧が第２の入力端子の電圧より低い場合には、交流電圧の極性が負極性であると検出することとした。このため、交流電圧の極性を検出して、上述した効果と同様の効果を奏することができる。

（３） 本発明は、（２）の同期整流型ブリッジについて、前記制御回路（例えば、図１の制御回路５に相当）は、前記交流電圧の極性が正極性であると前記極性検出手段により検出されている期間で、かつ、前記電流検出手段により検出された合算電流が予め定められた閾値以上である期間において、前記第１のスイッチ素子および前記第４のスイッチ素子をオン状態にし、前記交流電圧の極性が負極性であると前記極性検出手段により検出されている期間で、かつ、前記電流検出手段により検出された合算電流が前記閾値以上である期間において、前記第２のスイッチ素子および前記第３のスイッチ素子をオン状態にすることを特徴とする同期整流型ブリッジを提案している。

この発明によれば、（２）の同期整流型ブリッジにおいて、制御回路により、交流電圧の極性が正極性であると極性検出手段により検出されている期間で、かつ、電流検出手段により検出された合算電流が予め定められた閾値以上である期間において、第１のスイッチ素子および前記第４のスイッチ素子をオン状態にすることとした。また、制御回路により、交流電圧の極性が負極性であると極性検出手段により検出されている期間で、かつ、電流検出手段により検出された合算電流が予め定められた閾値以上である期間において、第２のスイッチ素子および第３のスイッチ素子をオン状態にすることとした。

このため、第１の入力端子の電圧が第２の入力端子の電圧より高い期間で、かつ、上述の合算電流が閾値以上である期間では、第１のスイッチ素子および第４のスイッチ素子がオン状態になる。また、第１の入力端子の電圧が第２の入力端子の電圧より低い期間で、かつ、上述の合算電流が閾値以上である期間では、第２のスイッチ素子および第３のスイッチ素子がオン状態になる。したがって、上述した効果と同様の効果を奏することができる。

（４） 本発明は、（２）の同期整流型ブリッジについて、前記第１の入力端子の電圧が前記第２の入力端子の電圧より高い期間において、前記第１のスイッチ素子および前記第４のスイッチ素子のうち一方をオン状態にする第１の制御手段（例えば、図３の制御部１０や、図５の制御部８０に相当）と、前記第１の入力端子の電圧が前記第２の入力端子の電圧より低い期間において、前記第２のスイッチ素子および前記第３のスイッチ素子のうち一方をオン状態にする第２の制御手段（例えば、図３の制御部２０や、図５の制御部７０に相当）と、を備え、前記制御回路（例えば、図３の制御回路５Ａや、図５の制御回路５Ｂに相当）は、前記交流電圧の極性が正極性であると前記極性検出手段により検出されている期間で、かつ、前記電流検出手段により検出された合算電流が予め定められた閾値以上である期間において、前記第１のスイッチ素子および前記第４のスイッチ素子のうち他方をオン状態にし、前記交流電圧の極性が負極性であると前記極性検出手段により検出されている期間で、かつ、前記電流検出手段により検出された合算電流が前記閾値以上である期間において、前記第２のスイッチ素子および前記第３のスイッチ素子のうち他方をオン状態にすることを特徴とする同期整流型ブリッジを提案している。

この発明によれば、（２）の同期整流型ブリッジに、第１の制御手段を設けた。そして、第１の制御手段により、第１の入力端子の電圧が第２の入力端子の電圧より高い期間において、第１のスイッチ素子および第４のスイッチ素子のうち一方をオン状態にすることとした。また、制御回路により、交流電圧の極性が正極性であると極性検出手段により検出されている期間で、かつ、電流検出手段により検出された合算電流が予め定められた閾値以上である期間において、第１のスイッチ素子および前記第４のスイッチ素子のうち他方をオン状態にすることとした。このため、第１のスイッチ素子および第４のスイッチ素子のうち一方は、第１の入力端子の電圧が第２の入力端子の電圧より高い期間に、オン状態になる。また、第１のスイッチ素子および第４のスイッチ素子のうち他方は、第１の入力端子の電圧が第２の入力端子の電圧より高い期間で、かつ、上述の合算電流が閾値以上である期間に、オン状態になる。

ここで、第１のスイッチ素子および第４のスイッチ素子のうち一方がオン状態になっても、第１のスイッチ素子および第４のスイッチ素子のうち他方もオン状態でなければ、上述の容量素子に放電電流は流れない。このため、第１のスイッチ素子や第４のスイッチ素子に電流が流れることによって上述の容量素子の逆流放電が発生してしまうのを防止でき、上述した効果と同様の効果を奏することができる。

また、この発明によれば、（２）の同期整流型ブリッジに、第２の制御手段を設けた。そして、第２の制御手段により、第１の入力端子の電圧が第２の入力端子の電圧より低い期間において、第２のスイッチ素子および第３のスイッチ素子のうち一方をオン状態にすることとした。また、制御回路により、交流電圧の極性が負極性であると極性検出手段により検出されている期間で、かつ、電流検出手段により検出された合算電流が予め定められた閾値以上である期間において、第２のスイッチ素子および前記第３のスイッチ素子のうち他方をオン状態にすることとした。このため、第２のスイッチ素子および第３のスイッチ素子のうち一方は、第１の入力端子の電圧が第２の入力端子の電圧より低い期間に、オン状態になる。また、第２のスイッチ素子および第３のスイッチ素子のうち他方は、第１の入力端子の電圧が第２の入力端子の電圧より低い期間で、かつ、上述の合算電流が閾値以上である期間に、オン状態になる。

ここで、第２のスイッチ素子および第３のスイッチ素子のうち一方がオン状態になっても、第２のスイッチ素子および第３のスイッチ素子のうち他方もオン状態でなければ、上述の容量素子に放電電流は流れない。このため、第２のスイッチ素子や第３のスイッチ素子に電流が流れることによって上述の容量素子の逆流放電が発生してしまうのを防止でき、上述した効果と同様の効果を奏することができる。

本発明によれば、同期整流型ブリッジの出力端子間に存在する容量素子の逆流放電を防止できる。

本発明の第１実施形態に係る同期整流型ブリッジの回路図である。 前記同期整流型ブリッジの動作を説明するためのタイミングチャートである。 本発明の第２実施形態に係る同期整流型ブリッジの回路図である。 前記同期整流型ブリッジの動作を説明するためのタイミングチャートである。 本発明の第３実施形態に係る同期整流型ブリッジの回路図である。 前記同期整流型ブリッジの動作を説明するためのタイミングチャートである。 第１の従来例に係る整流ブリッジの回路図である。 第２の従来例に係る同期整流型ブリッジの回路図である。

以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態における構成要素は適宜、既存の構成要素などとの置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下の実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。

＜第１実施形態＞
［同期整流型ブリッジ１の構成］
図１は、本発明の第１実施形態に係る同期整流型ブリッジ１の回路図である。同期整流型ブリッジ１は、図８に示した第２の従来例に係る同期整流型ブリッジ１００Ａとは、制御回路５と、比較器ＣＭＰ１、ＣＭＰ２と、基準電圧源Ｖｒｅｆと、抵抗Ｒ３と、を備える点が異なる。なお、同期整流型ブリッジ１において、同期整流型ブリッジ１００Ａと同一構成要件については、同一符号を付し、その説明を省略する。

スイッチ素子Ｑ１〜Ｑ４のそれぞれのゲートには、制御回路５が接続される。この制御回路５には、比較器ＣＭＰ１の出力端子と、比較器ＣＭＰ２の出力端子と、も接続される。

比較器ＣＭＰ１の反転入力端子には、入力端子ＩＮ１が接続され、比較器ＣＭＰ１の非反転入力端子には、入力端子ＩＮ２が接続される。

比較器ＣＭＰ２の反転入力端子には、基準電圧源Ｖｒｅｆの正極が接続される。基準電圧源Ｖｒｅｆの負極には、基準電位源ＧＮＤが接続される。比較器ＣＭＰ２の非反転入力端子には、抵抗Ｒ３の一端が接続される。抵抗Ｒ３の一端には、キャパシタＣ３および出力端子ＯＵＴ２が接続される。抵抗Ｒ３の他端には、スイッチ素子Ｑ３のソースと、スイッチ素子Ｑ４のソースと、が接続される。

［同期整流型ブリッジ１の動作］
スイッチ素子Ｑ１〜Ｑ４のそれぞれには、図示していないが、寄生ダイオードが存在している。

このため、スイッチ素子Ｑ１〜Ｑ４の全てがオフ状態であっても、交流電源ＡＣからの交流電圧が、スイッチ素子Ｑ１の寄生ダイオードのターンオン電圧と、スイッチ素子Ｑ４の寄生ダイオードのターンオン電圧と、を足し合わせたもの以上であり、かつ、キャパシタＣ３の端子間電圧以上であれば、これらスイッチ素子Ｑ１、Ｑ４のそれぞれの寄生ダイオードに電流が流れることになる。スイッチ素子Ｑ１、Ｑ４のそれぞれの寄生ダイオードに流れた電流は、キャパシタＣ３および負荷ＬＯＡＤに流れ、キャパシタＣ３に充電電流が流れることになる。

また、スイッチ素子Ｑ１〜Ｑ４の全てがオフ状態であっても、交流電源ＡＣからの交流電圧の極性を反転したものが、スイッチ素子Ｑ２の寄生ダイオードのターンオン電圧と、スイッチ素子Ｑ３の寄生ダイオードのターンオン電圧と、を足し合わせたもの以上であり、かつ、キャパシタＣ３の端子間電圧以上であれば、これらスイッチ素子Ｑ２、Ｑ３のそれぞれの寄生ダイオードに電流が流れることになる。スイッチ素子Ｑ２、Ｑ３のそれぞれの寄生ダイオードに流れた電流は、キャパシタＣ３および負荷ＬＯＡＤに流れ、キャパシタＣ３に充電電流が流れることになる。

以上によれば、交流電源ＡＣからの交流電圧の極性と、キャパシタＣ３および負荷ＬＯＡＤに流れる電流と、を判別できれば、オフ状態であるスイッチ素子Ｑ１〜Ｑ４のうちどのスイッチ素子の寄生ダイオードを介して、キャパシタＣ３に充電電流が流れるのかを判別できる。そして、スイッチ素子Ｑ１〜Ｑ４の全てがオフ状態であるにもかかわらずキャパシタＣ３に充電電流が流れているのであれば、寄生ダイオードに電流が流れているスイッチ素子をオン状態にしても、キャパシタＣ３には充電電流が流れることになる。

そこで、同期整流型ブリッジ１は、図８に示した同期整流型ブリッジ１００Ａと同様に、入力端子ＩＮ１、ＩＮ２から入力された交流電圧を直流電圧に変換して、出力端子ＯＵＴ１、ＯＵＴ２から出力する。ただし、同期整流型ブリッジ１００Ａとは、スイッチ素子Ｑ１〜Ｑ４の制御手法が異なる。具体的には、同期整流型ブリッジ１は、交流電源ＡＣからの交流電圧の極性と、キャパシタＣ３および負荷ＬＯＡＤに流れる電流と、に基づいて、スイッチ素子Ｑ１〜Ｑ４を制御する。

上述の交流電源ＡＣからの交流電圧の極性は、比較器ＣＭＰ１により検出される。具体的には、交流電源ＡＣからの交流電圧の極性が正極性である場合には、比較器ＣＭＰ１の非反転入力端子の電圧レベルは、比較器ＣＭＰ１の反転入力端子の電圧レベルより低くなるため、比較器ＣＭＰ１の出力端子の電圧レベルがＬレベルとなる。一方、交流電源ＡＣからの交流電圧の極性が負極性である場合には、比較器ＣＭＰ１の非反転入力端子の電圧レベルは、比較器ＣＭＰ１の反転入力端子の電圧レベルより高くなるため、比較器ＣＭＰ１の出力端子の電圧レベルがＨレベルとなる。

このため、比較器ＣＭＰ１の出力端子に接続されている制御回路５は、比較器ＣＭＰ１の出力端子の電圧レベルを参照することで、交流電源ＡＣからの交流電圧の極性を判別できる。

一方、上述のキャパシタＣ３および負荷ＬＯＡＤに流れる電流は、比較器ＣＭＰ２と基準電圧源Ｖｒｅｆと抵抗Ｒ３とにより検出される。ここで、抵抗Ｒ３には、上述のように、キャパシタＣ３が接続されるとともに、出力端子ＯＵＴ２を介して負荷ＬＯＡＤが接続されている。このため、抵抗Ｒ３に流れる電流は、キャパシタＣ３に流れる電流と、負荷ＬＯＡＤに流れる電流と、を合算した合算電流に等しくなる。そして、キャパシタＣ３に充電電流が流れている場合には、抵抗Ｒ３には、一端から他端に向かって電流が流れることになる。

抵抗Ｒ３の一端から他端に向かって電流が流れている場合には、比較器ＣＭＰ２の非反転入力端子の電圧レベルが上昇する。そして、抵抗Ｒ３の一端から他端に向かって流れる電流が予め定められた閾値電流以上になると、比較器ＣＭＰ２の非反転入力端子の電圧レベルが、比較器ＣＭＰ２の反転入力端子に接続されている基準電圧源Ｖｒｅｆの正極の電圧レベル以上になり、比較器ＣＭＰ２の出力端子の電圧レベルがＨレベルとなる。一方、抵抗Ｒ３の一端から他端に向かって流れる電流が閾値電流未満になると、比較器ＣＭＰ２の非反転入力端子の電圧レベルが、比較器ＣＭＰ２の反転入力端子に接続されている基準電圧源Ｖｒｅｆの正極の電圧レベル未満になり、比較器ＣＭＰ２の出力端子の電圧レベルがＬレベルとなる。

このため、比較器ＣＭＰ２の出力端子に接続されている制御回路５は、比較器ＣＭＰ２の出力端子の電圧レベルを参照することで、閾値電流以上の電流が抵抗Ｒ３の一端から他端に向かって流れているか否かを判別できる。

制御回路５は、交流電源ＡＣからの交流電圧の極性が正極性であると判別している期間で、かつ、閾値電流以上の電流が抵抗Ｒ３の一端から他端に向かって流れていると判別している期間において、スイッチ素子Ｑ１、Ｑ４をオン状態にするとともに、スイッチ素子Ｑ２、Ｑ３をオフ状態にする。すると、抵抗Ｒ３の一端から他端に向かって流れる電流が、スイッチ素子Ｑ４と入力端子ＩＮ２と交流電源ＡＣと入力端子ＩＮ１とスイッチ素子Ｑ１とを介して、出力端子ＯＵＴ１に供給されることになる。すなわち、交流電源ＡＣからの交流電圧の極性が正極性で、かつ、閾値電流以上の電流が抵抗Ｒ３の一端から他端に向かって流れている期間では、出力端子ＯＵＴ１と出力端子ＯＵＴ２との間に存在するキャパシタＣ３に、充電電流が流れることになる。

また、制御回路５は、交流電源ＡＣからの交流電圧の極性が負極性であると判別している期間で、かつ、閾値電流以上の電流が抵抗Ｒ３の一端から他端に向かって流れていると判別している期間において、スイッチ素子Ｑ２、Ｑ３をオン状態にするとともに、スイッチ素子Ｑ１、Ｑ４をオフ状態にする。すると、抵抗Ｒ３の一端から他端に向かって流れる電流が、スイッチ素子Ｑ３と入力端子ＩＮ１と交流電源ＡＣと入力端子ＩＮ２とスイッチ素子Ｑ２とを介して、出力端子ＯＵＴ１に供給されることになる。すなわち、交流電源ＡＣからの交流電圧の極性が負極性で、かつ、閾値電流以上の電流が抵抗Ｒ３の一端から他端に向かって流れている期間でも、出力端子ＯＵＴ１と出力端子ＯＵＴ２との間に存在するキャパシタＣ３に、充電電流が流れることになる。

スイッチ素子Ｑ１〜Ｑ４のスイッチングタイミングについて、図２を用いて以下に説明する。図２において、Ｖ_ＡＣは、交流電源ＡＣからの交流電圧を示し、Ｉ_Ｒ３は、抵抗Ｒ３の一端から他端に向かって流れる電流を示す。また、ＶＧＳ_Ｑ１〜ＶＧＳ_Ｑ４のそれぞれは、スイッチ素子Ｑ１〜Ｑ４のそれぞれのゲート−ソース間電圧を示す。

図２では、上述の閾値電流をゼロとした場合を示している。このため、交流電源ＡＣからの交流電圧の極性が正極性で、かつ、ゼロ以上の電流が抵抗Ｒ３の一端から他端に向かって流れている期間において、電圧ＶＧＳ_Ｑ１、ＶＧＳ_Ｑ４をＶＨにして、スイッチ素子Ｑ１、Ｑ４をオン状態にしている。また、交流電源ＡＣからの交流電圧の極性が負極性で、かつ、ゼロ以上の電流が抵抗Ｒ３の一端から他端に向かって流れている期間において、電圧ＶＧＳ_Ｑ２、ＶＧＳ_Ｑ３をＶＨにして、スイッチ素子Ｑ２、Ｑ３をオン状態にしている。

以上の同期整流型ブリッジ１によれば、以下の効果を奏することができる。

同期整流型ブリッジ１は、比較器ＣＭＰ１により、交流電源ＡＣからの交流電圧の極性を検出し、比較器ＣＭＰ２と基準電圧源Ｖｒｅｆと抵抗Ｒ３とにより、キャパシタＣ３および負荷ＬＯＡＤに流れる電流を検出する。そして、制御回路５により、交流電圧の極性の検出結果と、電流の検出結果と、に基づいて、キャパシタＣ３に充電電流を流すことのできる期間を求め、これらスイッチ素子Ｑ１〜Ｑ４を適宜制御する。このため、キャパシタＣ３の逆流放電を防止できる。

＜第２実施形態＞
［同期整流型ブリッジ１Ａの構成］
図３は、本発明の第２実施形態に係る同期整流型ブリッジ１Ａの回路図である。同期整流型ブリッジ１Ａは、図１に示した本発明の第１実施形態に係る同期整流型ブリッジ１とは、制御回路５の代わりに制御回路５Ａを備える点と、抵抗Ｒ１、Ｒ２、ツェナーダイオードＺＤ１、およびＮＰＮ型トランジスタＴｒ１を有する電圧安定化回路を備える点と、制御部１０、２０を備える点と、が異なる。なお、同期整流型ブリッジ１Ａにおいて、同期整流型ブリッジ１と同一構成要件については、同一符号を付し、その説明を省略する。

トランジスタＴｒ１のコレクタには、抵抗Ｒ１を介して出力端子ＯＵＴ１が接続される。トランジスタＴｒ１のベースには、抵抗Ｒ２を介して出力端子ＯＵＴ１が接続されるとともに、ツェナーダイオードＺＤ１のカソードが接続される。ツェナーダイオードＺＤ１のアノードには、抵抗Ｒ３を介して出力端子ＯＵＴ２が接続される。

制御部１０は、スイッチ素子Ｑ１と対に設けられ、チャージポンプ回路１１および単位制御部１２を備える。チャージポンプ回路１１は、ダイオードＤ１およびキャパシタＣ１を備え、単位制御部１２は、抵抗Ｒ１１〜Ｒ１３およびＮＰＮ型トランジスタＴｒ１１を備える。トランジスタＴｒ１１のエミッタには、入力端子ＩＮ１が接続される。トランジスタＴｒ１１のコレクタには、スイッチ素子Ｑ１のゲートが接続されるとともに、抵抗Ｒ１３を介してキャパシタＣ１の一方の電極が接続される。キャパシタＣ１の他方の電極には、入力端子ＩＮ１が接続される。トランジスタＴｒ１１のベースには、抵抗Ｒ１１を介してキャパシタＣ１の一方の電極が接続されるとともに、抵抗Ｒ１２を介して入力端子ＩＮ２が接続される。キャパシタＣ１の一方の電極には、ダイオードＤ１のカソードが接続され、ダイオードＤ１のアノードには、トランジスタＴｒ１のエミッタが接続される。

制御部２０は、スイッチ素子Ｑ２と対に設けられ、チャージポンプ回路２１および単位制御部２２を備える。チャージポンプ回路２１は、ダイオードＤ２およびキャパシタＣ２を備え、単位制御部２２は、抵抗Ｒ２１〜Ｒ２３およびＮＰＮ型トランジスタＴｒ２１を備える。トランジスタＴｒ２１のエミッタには、入力端子ＩＮ２が接続される。トランジスタＴｒ２１のコレクタには、スイッチ素子Ｑ２のゲートが接続されるとともに、抵抗Ｒ２３を介してキャパシタＣ２の一方の電極が接続される。キャパシタＣ２の他方の電極には、入力端子ＩＮ２が接続される。トランジスタＴｒ２１のベースには、抵抗Ｒ２１を介してキャパシタＣ２の一方の電極が接続されるとともに、抵抗Ｒ２２を介して入力端子ＩＮ１が接続される。キャパシタＣ２の一方の電極には、ダイオードＤ２のカソードが接続され、ダイオードＤ２のアノードには、トランジスタＴｒ１のエミッタが接続される。

スイッチ素子Ｑ３、Ｑ４のそれぞれのゲートには、制御回路５Ａが接続される。この制御回路５Ａには、比較器ＣＭＰ１の出力端子と、比較器ＣＭＰ２の出力端子と、も接続される。

［同期整流型ブリッジ１Ａの動作］
以上の構成を備える同期整流型ブリッジ１Ａは、図１に示した本発明の第１実施形態に係る同期整流型ブリッジ１と同様に、入力端子ＩＮ１、ＩＮ２から入力された交流電圧を直流電圧に変換して、出力端子ＯＵＴ１、ＯＵＴ２から出力する。ただし、同期整流型ブリッジ１とは、スイッチ素子Ｑ１〜Ｑ４の制御手法が異なる。具体的には、同期整流型ブリッジ１Ａは、スイッチ素子Ｑ３、Ｑ４のそれぞれについては、制御回路５Ａにより制御回路５と同様に制御し、スイッチ素子Ｑ１、Ｑ２のそれぞれについては、交流電源ＡＣからの交流電圧に応じて制御する。

まず、抵抗Ｒ１、Ｒ２と、トランジスタＴｒ１と、ツェナーダイオードＺＤ１と、を有する電圧安定化回路について説明する。これら抵抗Ｒ１、Ｒ２と、トランジスタＴｒ１と、ツェナーダイオードＺＤ１とは、いわゆるドロッパ回路を形成する。このため、トランジスタＴｒ１は、出力端子ＯＵＴ１、ＯＵＴ２から出力される出力電圧に応じて、トランジスタＴｒ１のエミッタの電圧を、ツェナーダイオードＺＤ１で予め定められた特定電圧で安定させる。

次に、スイッチ素子Ｑ１の制御について説明する。スイッチ素子Ｑ１の制御は、制御部１０により、交流電源ＡＣからの交流電圧に応じて行われる。

具体的には、キャパシタＣ１の一方の電極には、ダイオードＤ１を介してトランジスタＴｒ１のエミッタが接続されているため、キャパシタＣ１は充電され、キャパシタＣ１の端子間電圧は、予め定められた所定電圧で安定する。また、キャパシタＣ１の他方の電極には、入力端子ＩＮ１が接続されている。このため、キャパシタＣ１は、交流電源ＡＣからの交流電圧を、キャパシタＣ１の端子間電圧の分だけ昇圧することができ、キャパシタＣ１の一方の電極の電圧は、入力端子ＩＮ１の電圧と比べて、キャパシタＣ１の端子間電圧の分だけ高くなる。

ここで、スイッチ素子Ｑ１のゲートには、抵抗Ｒ１３を介してキャパシタＣ１の一方の電極が接続され、スイッチ素子Ｑ１のソースには、入力端子ＩＮ１が接続され、スイッチ素子Ｑ１のゲートとソースとの間には、トランジスタＴｒ１１が設けられている。このため、トランジスタＴｒ１１がオフ状態である場合には、スイッチ素子Ｑ１のゲート−ソース間電圧ＶＧＳ_Ｑ１は、キャパシタＣ１の端子間電圧に略等しくなる。したがって、トランジスタＴｒ１１がオフ状態である場合には、スイッチ素子Ｑ１がオン状態になる。一方、トランジスタＴｒ１１がオン状態である場合には、スイッチ素子Ｑ１のゲートとソースとが導通するため、スイッチ素子Ｑ１がオフ状態になる。

トランジスタＴｒ１１は、交流電源ＡＣからの交流電圧に応じてオンオフする。具体的には、交流電源ＡＣからの交流電圧Ｖ_ＡＣが図４のＶ２以下である場合には、抵抗Ｒ１２を介してトランジスタＴｒ１１のベースに印加される入力端子ＩＮ２の正の電圧により、トランジスタＴｒ１１がオン状態になる。また、交流電源ＡＣからの交流電圧Ｖ_ＡＣが図４のＶ２より大きくかつＶ１より小さい場合には、トランジスタＴｒ１１のベースに印加される、キャパシタＣ１の端子間電圧から入力端子ＩＮ２の電圧を差し引いたものを抵抗Ｒ１１、Ｒ１２で抵抗分割した電圧により、トランジスタＴｒ１１がオン状態になる。一方、交流電源ＡＣからの交流電圧Ｖ_ＡＣが図４のＶ１以上である場合には、トランジスタＴｒ１１がオフ状態になる。

以上によれば、交流電源ＡＣからの交流電圧Ｖ_ＡＣがＶ１以上である場合には、トランジスタＴｒ１１がオフ状態となり、スイッチ素子Ｑ１のゲート−ソース間電圧ＶＧＳ_Ｑ１がＶＨとなり、スイッチ素子Ｑ１がオン状態になる。一方、交流電源ＡＣからの交流電圧Ｖ_ＡＣがＶ１未満である場合には、トランジスタＴｒ１１がオン状態となり、スイッチ素子Ｑ１のゲート−ソース間電圧ＶＧＳ_Ｑ１がＶＬとなり、スイッチ素子Ｑ１がオフ状態になる。

次に、スイッチ素子Ｑ２の制御について説明する。スイッチ素子Ｑ２の制御は、スイッチ素子Ｑ１の制御と同様に、制御部２０により、交流電源ＡＣからの交流電圧に応じて行われる。このため、交流電源ＡＣからの交流電圧Ｖ_ＡＣがＶ２以下である場合には、トランジスタＴｒ２１がオフ状態となり、スイッチ素子Ｑ２のゲート−ソース間電圧ＶＧＳ_Ｑ２がＶＨとなり、スイッチ素子Ｑ２がオン状態になる。一方、交流電源ＡＣからの交流電圧Ｖ_ＡＣがＶ２より大きい場合には、トランジスタＴｒ２１がオン状態になり、スイッチ素子Ｑ２のゲート−ソース間電圧ＶＧＳ_Ｑ２がＶＬとなり、スイッチ素子Ｑ２がオフ状態になる。

以上の同期整流型ブリッジ１Ａによれば、以下の効果を奏することができる。

同期整流型ブリッジ１Ａは、スイッチ素子Ｑ３、Ｑ４のそれぞれについて、出力端子ＯＵＴ１と出力端子ＯＵＴ２との間に存在するキャパシタＣ３に充電電流を流すことのできる期間にのみ、オン状態にすることができる。ここで、スイッチ素子Ｑ１がオン状態であっても、スイッチ素子Ｑ４がオン状態でなければ、キャパシタＣ３に放電電流は流れない。また、スイッチ素子Ｑ２がオン状態であっても、スイッチ素子Ｑ３がオン状態でなければ、キャパシタＣ３に放電電流は流れない。このため、同期整流型ブリッジ１Ａにおいて、キャパシタＣ３の逆流放電を防止できる。

また、同期整流型ブリッジ１Ａは、チャージポンプ回路１１を備える。このため、キャパシタＣ１を、トランジスタＴｒ１のエミッタの電圧により充電することができる。したがって、トランジスタＴｒ１１がオフ状態である期間に、スイッチ素子Ｑ１のゲート電位を、スイッチ素子Ｑ１のソース電位と比べて、キャパシタＣ１の端子間電圧の分だけ高くすることができる。よって、交流電源ＡＣからの交流電圧がソースに印加されるスイッチ素子Ｑ１をオン状態にすることができ、別電源を設けることなく、出力端子ＯＵＴ２と比べて高電位になる出力端子ＯＵＴ１に接続されるスイッチ素子Ｑ１を駆動できる。

また、同期整流型ブリッジ１Ａでは、スイッチ素子Ｑ１がオン状態であっても、スイッチ素子Ｑ４がオン状態でなければ、キャパシタＣ３に放電電流は流れない。そして、スイッチ素子Ｑ４については、キャパシタＣ３に充電電流を流すことのできる期間にのみ制御回路５Ａによりオン状態にする。このため、スイッチ素子Ｑ１については、スイッチ素子Ｑ４と比べてスイッチングのタイミングをラフに制御できる。

また、同期整流型ブリッジ１Ａは、チャージポンプ回路２１を備える。このため、キャパシタＣ２を、トランジスタＴｒ１のエミッタの電圧により充電することができる。したがって、トランジスタＴｒ２１がオフ状態である期間に、スイッチ素子Ｑ２のゲート電位を、スイッチ素子Ｑ２のソース電位と比べて、キャパシタＣ２の端子間電圧の分だけ高くすることができる。よって、交流電源ＡＣからの交流電圧がソースに印加されるスイッチ素子Ｑ２をオン状態にすることができ、別電源を設けることなく、出力端子ＯＵＴ２と比べて高電位になる出力端子ＯＵＴ１に接続されるスイッチ素子Ｑ２を駆動できる。

また、同期整流型ブリッジ１Ａでは、スイッチ素子Ｑ２がオン状態であっても、スイッチ素子Ｑ３がオン状態でなければ、キャパシタＣ３に放電電流は流れない。そして、スイッチ素子Ｑ３については、キャパシタＣ３に充電電流を流すことのできる期間にのみ制御回路５Ａによりオン状態にする。このため、スイッチ素子Ｑ２については、スイッチ素子Ｑ３と比べてスイッチングのタイミングをラフに制御できる。

＜第３実施形態＞
［同期整流型ブリッジ１Ｂの構成］
図５は、本発明の第３実施形態に係る同期整流型ブリッジ１Ｂの回路図である。同期整流型ブリッジ１Ｂは、図１に示した本発明の第１実施形態に係る同期整流型ブリッジ１とは、制御回路５の代わりに制御回路５Ｂを備える点と、制御部７０、８０を備える点と、が異なる。なお、同期整流型ブリッジ１Ｂにおいて、同期整流型ブリッジ１と同一構成要件については、同一符号を付し、その説明を省略する。

制御部７０は、スイッチ素子Ｑ３と対に設けられ、抵抗Ｒ７１、Ｒ７２と、ツェナーダイオードＺＤ７１と、を備える。スイッチ素子Ｑ３のゲートには、抵抗Ｒ７１を介して入力端子ＩＮ２が接続されるとともに、抵抗Ｒ７２、Ｒ３を介して出力端子ＯＵＴ２が接続される。スイッチ素子Ｑ３のゲートには、ツェナーダイオードＺＤ７１のカソードも接続される。ツェナーダイオードＺＤ７１のアノードには、抵抗Ｒ３を介して出力端子ＯＵＴ２が接続される。

制御部８０は、スイッチ素子Ｑ４と対に設けられ、抵抗Ｒ８１、Ｒ８２と、ツェナーダイオードＺＤ８１と、を備える。スイッチ素子Ｑ４のゲートには、抵抗Ｒ８１を介して入力端子ＩＮ１が接続されるとともに、抵抗Ｒ８２、Ｒ３を介して出力端子ＯＵＴ２が接続される。スイッチ素子Ｑ４のゲートには、ツェナーダイオードＺＤ８１のカソードも接続される。ツェナーダイオードＺＤ８１のアノードには、抵抗Ｒ３を介して出力端子ＯＵＴ２が接続される。

スイッチ素子Ｑ１、Ｑ２のそれぞれのゲートには、制御回路５Ｂが接続される。この制御回路５Ｂには、比較器ＣＭＰ１の出力端子と、比較器ＣＭＰ２の出力端子と、も接続される。

［同期整流型ブリッジ１Ｂの動作］
以上の構成を備える同期整流型ブリッジ１Ｂは、図１に示した本発明の第１実施形態に係る同期整流型ブリッジ１と同様に、入力端子ＩＮ１、ＩＮ２から入力された交流電圧を直流電圧に変換して、出力端子ＯＵＴ１、ＯＵＴ２から出力する。ただし、同期整流型ブリッジ１とは、スイッチ素子Ｑ１〜Ｑ４の制御手法が異なる。具体的には、同期整流型ブリッジ１Ｂは、スイッチ素子Ｑ１、Ｑ２のそれぞれについては、制御回路５Ｂにより制御回路５と同様に制御し、スイッチ素子Ｑ３、Ｑ４のそれぞれについては、交流電源ＡＣからの交流電圧に応じて制御する。

まず、スイッチ素子Ｑ３の制御について説明する。スイッチ素子Ｑ３の制御は、制御部７０により、交流電源ＡＣからの交流電圧に応じて行われる。

具体的には、スイッチ素子Ｑ３のゲートには、抵抗Ｒ７１を介して入力端子ＩＮ２が接続されている。このため、図６に示すように、交流電源ＡＣからの交流電圧Ｖ_ＡＣが負である期間では、スイッチ素子Ｑ３のゲート−ソース間電圧ＶＧＳ_Ｑ３は、交流電源ＡＣからの交流電圧Ｖ_ＡＣが低下するに従って上昇し、交流電源ＡＣからの交流電圧Ｖ_ＡＣが上昇するに従って低下する。そして、スイッチ素子Ｑ３のゲート−ソース間電圧ＶＧＳ_Ｑ３がスイッチ素子Ｑ３の閾値電圧以上であれば、スイッチ素子Ｑ３がオン状態になり、スイッチ素子Ｑ３のゲート−ソース間電圧ＶＧＳ_Ｑ３がスイッチ素子Ｑ３の閾値電圧未満であれば、スイッチ素子Ｑ３がオフ状態になる。

なお、スイッチ素子Ｑ３のゲートとソースとの間には、ツェナーダイオードＺＤ７１が設けられているため、スイッチ素子Ｑ３のゲート−ソース間電圧ＶＧＳ_Ｑ３の上限は、ツェナーダイオードＺＤ７１のツェナー電圧に等しくなる。また、スイッチ素子Ｑ３のゲートには、抵抗Ｒ７２、Ｒ３を介して出力端子ＯＵＴ２が接続されているため、スイッチ素子Ｑ３のゲート−ソース間電圧ＶＧＳ_Ｑ３の下限は、出力端子ＯＵＴ２の電圧に等しいＶＬになる。

また、スイッチ素子Ｑ３のゲートには、上述のように抵抗Ｒ７２、Ｒ３を介して出力端子ＯＵＴ２が接続されている。このため、交流電源ＡＣからの交流電圧Ｖ_ＡＣが正である期間では、スイッチ素子Ｑ３のゲート−ソース間電圧ＶＧＳ_Ｑ３は、出力端子ＯＵＴ２の電圧に等しいＶＬになり、スイッチ素子Ｑ３がオフ状態になる。

次に、スイッチ素子Ｑ４の制御について説明する。スイッチ素子Ｑ４の制御は、スイッチ素子Ｑ３の制御と同様に、制御部８０により、交流電源ＡＣからの交流電圧に応じて行われる。このため、図６に示すように、交流電源ＡＣからの交流電圧Ｖ_ＡＣが正である期間では、スイッチ素子Ｑ４のゲート−ソース間電圧ＶＧＳ_Ｑ４は、交流電源ＡＣからの交流電圧Ｖ_ＡＣが上昇するに従って上昇し、交流電源ＡＣからの交流電圧Ｖ_ＡＣが低下するに従って低下する。そして、スイッチ素子Ｑ４のゲート−ソース間電圧ＶＧＳ_Ｑ４がスイッチ素子Ｑ４の閾値電圧以上であれば、スイッチ素子Ｑ４がオン状態になり、スイッチ素子Ｑ４のゲート−ソース間電圧ＶＧＳ_Ｑ４がスイッチ素子Ｑ４の閾値電圧未満であれば、スイッチ素子Ｑ４がオフ状態になる。一方、交流電源ＡＣからの交流電圧Ｖ_ＡＣが負である期間では、スイッチ素子Ｑ４のゲート−ソース間電圧ＶＧＳ_Ｑ４は、出力端子ＯＵＴ２の電圧に等しいＶＬになり、スイッチ素子Ｑ４がオフ状態になる。

以上の同期整流型ブリッジ１Ｂによれば、以下の効果を奏することができる。

同期整流型ブリッジ１Ｂは、スイッチ素子Ｑ１、Ｑ２のそれぞれについて、出力端子ＯＵＴ１と出力端子ＯＵＴ２との間に存在するキャパシタＣ３に充電電流を流すことのできる期間にのみ、オン状態にすることができる。ここで、スイッチ素子Ｑ４がオン状態であっても、スイッチ素子Ｑ１がオン状態でなければ、キャパシタＣ３に放電電流は流れない。また、スイッチ素子Ｑ３がオン状態であっても、スイッチ素子Ｑ２がオン状態でなければ、キャパシタＣ３に放電電流は流れない。このため、同期整流型ブリッジ１Ｂにおいて、キャパシタＣ３の逆流放電を防止できる。

また、同期整流型ブリッジ１Ｂでは、スイッチ素子Ｑ４がオン状態であっても、スイッチ素子Ｑ１がオン状態でなければ、キャパシタＣ３に放電電流は流れない。そして、スイッチ素子Ｑ１については、キャパシタＣ３に充電電流を流すことのできる期間にのみ制御回路５Ｂによりオン状態にする。このため、スイッチ素子Ｑ４については、スイッチ素子Ｑ１と比べてスイッチングのタイミングをラフに制御できる。

また、同期整流型ブリッジ１Ｂでは、スイッチ素子Ｑ３がオン状態であっても、スイッチ素子Ｑ２がオン状態でなければ、キャパシタＣ３に放電電流は流れない。そして、スイッチ素子Ｑ２については、キャパシタＣ３に充電電流を流すことのできる期間にのみ制御回路５Ｂによりオン状態にする。このため、スイッチ素子Ｑ３については、スイッチ素子Ｑ２と比べてスイッチングのタイミングをラフに制御できる。

本発明は、上述の実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。

例えば、上述の第１実施形態では、キャパシタＣ３は同期整流型ブリッジ１に設けられるものとしたが、これに限らず、キャパシタＣ３は同期整流型ブリッジ１の外部に設けられるものであってもよい。上述の第２実施形態および第３実施形態においても、上述の第１実施形態と同様に、キャパシタＣ３は同期整流型ブリッジ１Ａ、１Ｂに設けられるものとしたが、これに限らず、キャパシタＣ３は同期整流型ブリッジ１Ａ、１Ｂの外部に設けられるものであってもよい。

また、上述の各実施形態では、キャパシタＣ３に流れる電流と、負荷ＬＯＡＤに流れる電流と、を合算した合算電流を、抵抗Ｒ３と比較器ＣＭＰ２と基準電圧源Ｖｒｅｆとにより検出するものとしたが、これに限らず、例えばカレントトランスにより検出してもよい。例えば、図１に示した本発明の第１実施形態に係る同期整流型ブリッジ１において、カレントトランスにより検出する場合、接続点Ｐ１と接続点Ｐ２との間を流れる電流、または、接続点Ｐ３と接続点Ｐ４との間を流れる電流を、カレントトランスにより検出すれば、上述の合算電流を検出することができる。

また、上述の各実施形態では、抵抗Ｒ３を設けた。しかしながら、例えばスイッチ素子Ｑ１〜Ｑ４で構成されるブリッジ回路とキャパシタＣ３との間に力率改善回路が設けられている場合には、抵抗Ｒ３をわざわざ設けなくても、力率改善回路に設けられている抵抗を兼用することができる。

１、１Ａ、１Ｂ、１００Ａ；同期整流型ブリッジ
５、５Ａ、５Ｂ；制御回路
１０、２０、７０、８０；制御部
１１、２１；チャージポンプ回路
１２、２２、；単位制御部
１００；整流ブリッジ
ＡＣ；交流電源
Ｃ３；キャパシタ
ＣＭＰ１、ＣＭＰ２；比較器
ＩＮ１、ＩＮ２；入力端子
ＬＯＡＤ；負荷
ＯＵＴ１、ＯＵＴ２；出力端子
Ｑ１〜Ｑ４；スイッチ素子
Ｒ３；抵抗
Ｖｒｅｆ；基準電圧源

Claims (4)

1. 第１の出力端子と第２の出力端子との間に直列に接続された第１のスイッチ素子および第３のスイッチ素子と、
   前記第１の出力端子と前記第２の出力端子との間に直列に接続された第２のスイッチ素子および第４のスイッチ素子と、を備え、
   前記第１のスイッチ素子の一端と、前記第２のスイッチ素子の一端と、には前記第１の出力端子が接続され、
   前記第３のスイッチ素子の他端と、前記第４のスイッチ素子の他端と、には前記第２の出力端子が接続され、
   前記第１のスイッチ素子の他端と、前記第３のスイッチ素子の一端と、には第１の入力端子が接続され、
   前記第２のスイッチ素子の他端と、前記第４のスイッチ素子の一端と、には第２の入力端子が接続され、
   前記第１の入力端子および前記第２の入力端子間から入力された交流電圧を全波整流して、前記第１の出力端子および前記第２の出力端子間から出力する同期整流型ブリッジであって、
   前記交流電圧の極性を検出する極性検出手段と、
   前記第１の出力端子と前記第２の出力端子とを接続する容量素子に当該第１の出力端子側から当該第２の出力端子側に向かって流れる電流と、当該第１の出力端子および当該第２の出力端子に接続された負荷に当該第１の出力端子側から当該第２の出力端子側に向かって流れる電流と、を合算した合算電流を検出する電流検出手段と、
   前記極性検出手段による検出結果と、前記電流検出手段により検出された合算電流が閾値以上であるか否かと、に基づいて、前記第１のスイッチ素子および前記第２のスイッチ素子と、前記第３のスイッチ素子および前記第４のスイッチ素子と、のうち少なくともいずれかのオンオフを制御する制御回路と、を備えることを特徴とする同期整流型ブリッジ。
2. 前記極性検出手段は、
   前記第１の入力端子の電圧が前記第２の入力端子の電圧より高い場合には、前記交流電圧の極性が正極性であると検出し、
   前記第１の入力端子の電圧が前記第２の入力端子の電圧より低い場合には、前記交流電圧の極性が負極性であると検出することを特徴とする請求項１に記載の同期整流型ブリッジ。
3. 前記制御回路は、
   前記交流電圧の極性が正極性であると前記極性検出手段により検出されている期間で、かつ、前記電流検出手段により検出された合算電流が前記閾値以上である期間において、前記第１のスイッチ素子および前記第４のスイッチ素子をオン状態にし、
   前記交流電圧の極性が負極性であると前記極性検出手段により検出されている期間で、かつ、前記電流検出手段により検出された合算電流が前記閾値以上である期間において、前記第２のスイッチ素子および前記第３のスイッチ素子をオン状態にすることを特徴とする請求項２に記載の同期整流型ブリッジ。
4. 前記第１の入力端子の電圧が前記第２の入力端子の電圧より高い期間において、前記第１のスイッチ素子および前記第４のスイッチ素子のうち一方をオン状態にする第１の制御手段と、
   前記第１の入力端子の電圧が前記第２の入力端子の電圧より低い期間において、前記第２のスイッチ素子および前記第３のスイッチ素子のうち一方をオン状態にする第２の制御手段と、を備え、
   前記制御回路は、
   前記交流電圧の極性が正極性であると前記極性検出手段により検出されている期間で、かつ、前記電流検出手段により検出された合算電流が前記閾値以上である期間において、前記第１のスイッチ素子および前記第４のスイッチ素子のうち他方をオン状態にし、
   前記交流電圧の極性が負極性であると前記極性検出手段により検出されている期間で、かつ、前記電流検出手段により検出された合算電流が前記閾値以上である期間において、前記第２のスイッチ素子および前記第３のスイッチ素子のうち他方をオン状態にすることを特徴とする請求項２に記載の同期整流型ブリッジ。

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